CN101529598B - 碳化硅半导体器件的制造方法 - Google Patents

碳化硅半导体器件的制造方法 Download PDF

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Abstract

本发明提供一种制造碳化硅半导体器件的方法，其包括以下步骤：在包括第一导电型碳化硅晶体衬底(1)、第一导电型碳化硅晶体层(2)、第二导电型碳化硅晶体层(3)、以及第一导电类型半导体区(5)的半导体叠层衬底(4)中，形成沟槽(7)，该沟槽(7)延伸穿过第一导电类型半导体区(5)和第二导电类型碳化硅晶体层(3)进入定义为底面(7b)的所述第一导电类型碳化硅晶体层(2)中；在沟槽(7)的至少部分上形成硅膜(14)；将形成有硅膜(14)的半导体叠层衬底(4)加热到不低于硅膜(14)的熔融温度的温度；移除被加热的硅膜(14)；在移除硅膜(14)之后暴露的表面上形成栅极绝缘膜；以及在栅极绝缘膜的表面上形成栅电极层。

Description

碳化硅半导体器件的制造方法
技术领域
本发明涉及一种碳化硅半导体器件的制造方法，更具体地涉及一种在其中能够改善碳化硅半导体器件沟道中的载流子迁移率的碳化硅半导体器件的制造方法。
背景技术
例如，作为传统的碳化硅半导体器件已提出了实现低导通电阻和高击穿电压的沟槽栅极型功率MOSFET(金属氧化物半导体场效应晶体管)(例如，参见专利文献1(日本专利特开No.9-199724)和专利文献2(日本专利特开No.10-247732))。
如图16所示，例如，该传统的沟槽栅极型功率MOSFET由半导体叠层衬底4形成，该半导体叠层衬底4包括n+型碳化硅晶体衬底1、形成在n+型碳化硅衬底1上的n-型碳化硅晶体层2、形成在n-型碳化硅晶体层2上的p型碳化硅晶体层3、以及形成在p型碳化硅晶体层3表面中的n+型源区5和p+型区6。六方碳化硅晶体被用作碳化硅晶体，并且半导体叠层衬底4的上表面(主表面)是实质为(0001-)面的碳表面。
在该传统的沟槽栅极型功率MOSFET中，从半导体叠层衬底4的表面延伸穿过n+型源区5和p型碳化硅晶体层3进入n-型碳化硅晶体层2中，来形成沟槽7。该沟槽7具有垂直于n-型碳化硅晶体层2的表面的侧面7a和平行于n-型碳化硅晶体层2的表面的底面7b。
由n型碳化硅晶体制成的薄膜半导体层8外延生长在沟槽7的侧面7a上，并且栅极绝缘膜9形成在薄膜半导体层8的表面上。栅电极层10形成在栅极绝缘膜9的内部。层间绝缘膜11形成在栅电极层10上，并且源电极层12形成在n+型源区5和p型碳化硅晶体层3以及层间绝缘膜11上。漏电极层13形成在n+型碳化硅衬底1的表面(半导体叠层衬底4的下表面)上。
在具有这种结构的传统碳化硅半导体器件中，通过给栅电极层10施加电压而将电场施加到栅极绝缘膜9上导致在薄膜半导体层8处感应出存储型沟道，使得电流在源电极层12和漏电极层13之间流动。
专利文献1：日本专利特开No.9-199724
专利文献2：日本特开专利No.10-247732
发明内容
发明要解决的问题
在上述专利文献1和2公开的传统碳化硅半导体器件中，沟槽7的侧面7a平行于[11-00]方向或[112-0]方向而形成，并且由此实现了低导通电阻和高击穿电压的特性。
在专利文献1和2公开的方法中，沟槽7是通过RIE(反应离子蚀刻)形成的。另一方面，即使在RIE中采用了光刻处理，也难以形成沟槽7的侧面7a，使得其的方向完全对准上述的规定方向。
此外，由于在专利文献1和2公开的方法中沟槽7是通过RIE形成的，所以在某些情况下在形成沟槽7时会损伤沟槽7的侧面7a。
因此，在专利文献1和2公开的传统碳化硅半导体器件中，形成沟槽7的侧面7a的晶面被移动和/或受到损伤，由此，形成在这种晶面上的薄膜半导体层8的晶面在一些情况下也被移动和/或受到损伤。结果，在用作沟道的薄膜半导体层8的表面上产生了表面能级(surface level)，并且该表面能级阻挡载流子移动。由此，存在以下问题，沟道中的载流子没有足够的迁移率，并且不能提供具有诸如低导通电阻的优良性质的碳化硅半导体器件。
因此，本发明的目的在于提供一种具有诸如沟道中的改善的载流子迁移率和低导通电阻的优良性质的碳化硅半导体器件的制造方法。
解决问题的方式
本发明涉及一种碳化硅半导体器件的制造方法，包括以下步骤：在包括由第一导电类型的六方碳化硅晶体制成的第一导电类型碳化硅晶体衬底、由第一导电类型的六方碳化硅晶体制成并且形成在第一导电类型碳化硅晶体衬底上的第一导电类型碳化硅晶体层、由第二导电类型的六方碳化硅晶体制成并且形成在第一导电类型碳化硅晶体层上的第二导电类型碳化硅晶体层、以及形成在第二导电类型碳化硅晶体层表面上的第一导电类型半导体区的半导体叠层衬底中，形成沟槽，该沟槽从半导体叠层衬底的表面延伸穿过第一导电类型半导体区和第二导电类型碳化硅晶体层进入定义为底面的第一导电类型碳化硅晶体层中；在沟槽的至少一部分中形成硅膜；将形成有硅膜的半导体叠层衬底加热到不小于硅膜的熔融温度的温度；移除加热的硅膜；在移除硅膜之后暴露出的表面上形成栅极绝缘膜；以及在栅极绝缘膜的表面上形成栅电极层。通过这种结构，可以改善碳化硅半导体器件沟道中的载流子的迁移率，并且可以制作具有诸如低导通电阻的优良性质的碳化硅半导体器件。
优选地，在本发明的碳化硅半导体器件的制造方法中，形成沟槽使得沟槽的侧面平行于[11-00]方向。通过这种结构，可以减少形成在将加热的硅膜移除之后暴露出的表面的晶面的移动和/或损伤。因此，更加有可能进一步地改善碳化硅半导体器件沟道中的载流子的迁移率，并且可以制作具有诸如低导通电阻的优良性质的碳化硅半导体器件。
更优选地，在本发明的碳化硅半导体器件的制造方法中，在半导体叠层衬底的表面上形成其内角彼此相等的六角形形状的沟槽。通过这种结构，在晶体工学方面，将沟槽的任一侧面制作为相等。因此，更加可能制备具有诸如低导通电阻的优良性质的碳化硅半导体器件，该碳化硅半导体器件具有载流子的迁移率得到改善的更多沟道。
发明效果
根据本发明，可以提供一种具有诸如沟道中的改善的载流子迁移率和低导通电阻的优良性质的碳化硅半导体器件的制造方法。
附图说明
图1是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图2是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图3是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图4是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图5是本发明中形成的二维形状的沟槽的优选实例的示意平面图。
图6是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图7是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图8是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图9是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图10是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图11是示出了作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的制造处理的一部分的示意截面图。
图12是作为本发明的碳化硅半导体器件的沟槽栅极型功率MOSFET的优选实例的示意截面图。
图13是作为由本发明获得的碳化硅半导体器件的沟槽栅极型功率MOSFET的另一优选实例的示意截面图。
图14是作为由本发明获得的碳化硅半导体器件的沟槽栅极型功率MOSFET的另一优选实例的示意截面图。
图15是作为由本发明获得的碳化硅半导体器件的沟槽栅极型功率MOSFET的另一优选实例的示意截面图。
图16是传统的沟槽栅极型功率MOSFET的示意截面图。
附图标记的说明
1 n+型碳化硅晶体衬底、2 n-型碳化硅晶体层、3 p型碳化硅晶体层、4 半导体叠层衬底、5 n+型源区、6 p+型区、7 沟槽、7a 侧面、7b 底面、8 薄膜半导体层、9 栅极绝缘膜、10 栅电极层、11 层间绝缘膜、12 源电极层、13 漏电极层、14 硅膜
具体实施方式
下面将描述本发明的实施例。在本发明的附图中相同或相应的部分由相同的附图标号表示。
参考图1-12，将描述作为本发明的碳化硅半导体器件的沟道栅极功率MOSFET的优选实例的制造处理。首先，如图1的示意截面图所示，在作为由n型六方碳化硅晶体制成的第一导电类型碳化硅晶体衬底的n+型碳化硅晶体衬底1的表面上，外延生长作为由n型六方碳化硅晶体制成的第一导电类型碳化硅晶体层的n-型碳化硅晶体层2，所述n+型碳化硅晶体衬底1的主表面是(0001-)晶面的碳表面。在本发明中，(0001-)晶面表示相对于(0001-)晶面以不超过±8°的角度倾斜的晶面(包括相对于(0001-)晶面没有倾斜的晶面)。n+型碳化硅晶体衬底1的载流子浓度高于n-型碳化硅晶体层2的载流子浓度。
接下来，如图2的示意截面图所示，在n-型碳化硅晶体层2的表面上外延生长作为由p型六方碳化硅晶体制成的第二导电类型碳化硅晶体层的p型碳化硅晶体层3。然后，如图3的示意截面图所示，例如通过氮离子注入等，在p型碳化硅晶体层3的表面的部分中形成n+型源区5作为第一导电类型半导体区。此外，例如通过铝离子注入等，在没有形成n+型源区5的p型碳化硅晶体层3的表面的部分中形成p+型区6。由此，形成了半导体叠层衬底4。应当注意，p+型区6的载流子浓度高于p型碳化硅晶体层3的载流子浓度。
然后，如图4的示意截面图所示，通过表示干蚀刻法的RIE形成沟槽7，其延伸穿过n+型源区5和p型碳化硅晶体层3到达n-型碳化硅晶体层2，并且具有由n-型碳化硅晶体层2的表面定义的底面7b。在这里，优选地形成沟槽7，使得沟槽的侧面7a平行于[11-00]方向。在本发明中，为了形成沟槽7使得沟槽的侧面7a平行于[11-00]方向，仅形成沟槽7使得沟槽的侧面7a平行于<11-00>、<101-0>、<011-0>、<1-100>、<1-010>和<01-10>六个方向中的任一个。此外，在本发明中，平行于[11-00]方向表示相对于上述六个方向中的任一个以不超过±8°的角度倾斜(包括上述角度为0°的情况)。
当形成沟槽7使得沟槽的侧面7a平行于[11-00]方向时，半导体叠层衬底4的表面中的沟槽7具有内角彼此相等的六角形的二维形状，例如如图5的示意平面图所示。在本发明中，内角彼此相等的六角形表示在其中最大内角和最小内角之间的差的绝对值不大于32°的六角形。
然后，如图6的示意截面图所示，在半导体叠层衬底4的表面上形成硅膜14。在这里，用硅膜14覆盖沟槽7的侧面7a。硅膜14例如可以通过溅射法形成。
然后，将形成有硅膜14的半导体叠层衬底4加热到不小于硅膜14的熔融温度的温度。在这里，重构形成沟槽7的侧面7a的晶面，并且在能量的方面，沟槽7的侧面7a易于成为稳定的晶面。换句话说，通过执行将形成在沟槽7的侧面7a上的硅膜14加热到不小于硅膜14的熔融温度的温度和通过重构形成沟槽7的侧面7a的晶面的步骤，即使在沟槽7的侧面7a处的晶面被移动和/或损伤，也能对晶面的移动和/或损伤进行恢复。因此，在本发明中，可以减小由于沟道中的晶面的移动和/或损伤而产生的表面能级，由此可以改善沟道中的载流子的迁移率。
在本发明中，考虑到改善碳化硅半导体器件的沟道中的载流子的迁移率，优选在不小于1300℃且不大于1700℃的温度下加热在沟槽7的侧面7a上形成的具有硅膜14的半导体叠层衬底4。此外，在本发明中，考虑到改善碳化硅半导体器件的沟道中的载流子的迁移率，优选加热在沟槽7的侧面7a上形成的具有硅膜14的半导体叠层衬底4，优选地在不小于1300℃且不大于1700℃的温度下加热20分钟或更长。
如图7的示意截面图所示，移除在半导体叠层衬底4的表面上形成的上述加热的硅膜14。在这里，例如，通过浸入到硝酸和氢氟酸等的混合物中移除硅膜14。
然后，如图8的示意截面图所示，形成栅极绝缘膜9，使得覆盖半导体叠层衬底4的表面、沟槽7的侧面7a和沟槽7的底面7b。
然后，如图9的示意截面图所示，在沟槽7中的栅极绝缘膜9的内部形成栅电极层10。其后，如图10的示意截面图所示，在半导体叠层衬底4的表面上以及栅电极层10上形成层间绝缘膜11。
在移除栅极绝缘膜9和层间绝缘膜11的部分之后，在n+型源区5和p+型区6以及层间绝缘膜11上形成源电极层12，如图11的示意截面图所示。然后，如图12的示意截面图所示，在半导体叠层衬底4的背面(n+型碳化硅晶体衬底1的背面)上形成漏电极层13。由此，完成了作为本发明的碳化硅半导体器件实例的沟槽栅极型功率MOSFET。
在作为以上述方式获得的本发明的碳化硅半导体器件实例的沟槽栅极型功率MOSFET中，在移除加热的硅膜之后暴露出的表面可以具有减小的非均匀性和/或损伤以及减小的表面能级的晶面，由此可以改善由这种晶面实现的沟道中载流子的迁移率。
结果，可以将沟道中的表面能级密度控制为低，并且可以制作具有诸如低导通电阻的优良性质的沟槽栅极型功率MOSFET。
在本发明中，不具体限制用于栅电极层10、源电极层12和漏电极层13的材料，只要它们是导电的。另外，不具体限制用于层间绝缘膜11的材料，只要它们是绝缘的。
尽管在前文中形成了p+型区6，但在本发明中可以不形成p+型区6。
尽管在前文中，沟槽7的侧面7a被形成为垂直于半导体叠层衬底4的表面，但在本发明中，沟槽7的侧面7a和半导体叠层衬底4的表面可以不必形成直角。
在本发明中，沟槽7可以是V形的而没有底面7b，例如如图13的示意截面图所示。另外，在本发明中，沟槽7的侧面7a可以是弯曲的，例如如图14的示意截面图所示。
在本发明中，可以以栅电极层10上部的至少一部分处于在n+型源区5上方的这种形状来形成栅电极层10，例如如图15的示意截面图所示。
在本发明中，所有的上述导电类型的n型和p型可以被反型。因为限制了表示晶面和方向的方法，所以尽管晶面和方向本来通过在所需数字上方放置横条(bar)来表示，但是在这里，通过在所需数字之后放置“-”来对其进行表示，而不是在所需数字上方放置横条。
应当明白，这里公开的实施例是说明性的，而不是从任何方面进行限制的。本发明的范围根据权利要求来限定，且旨在包括与权利要求等效的范围和意义内的任何修改。
工业实用性
根据本发明，可以提供一种具有诸如沟道中的改善的载流子的迁移率和低导通电阻的优良性质的碳化硅半导体器件的制造方法。

Claims (3)

1.一种碳化硅半导体器件的制造方法，包括以下步骤：
在半导体叠层衬底(4)中形成沟槽(7)，所述半导体叠层衬底(4)包括由第一导电类型的六方碳化硅晶体制成的第一导电类型碳化硅晶体衬底(1)、由第一导电类型的六方碳化硅晶体制成并且形成在所述第一导电类型碳化硅晶体衬底(1)上的第一导电类型碳化硅晶体层(2)、由第二导电类型的六方碳化硅晶体制成并且形成在所述第一导电类型碳化硅晶体层(2)上的第二导电类型碳化硅晶体层(3)、以及形成在所述第二导电类型碳化硅晶体层(3)的表面中的第一导电类型半导体区(5)，所述沟槽(7)从所述半导体叠层衬底(4)的表面延伸穿过所述第一导电类型半导体区(5)和所述第二导电类型碳化硅晶体层(3)进入被定义为底面(7b)的所述第一导电类型碳化硅晶体层(2)中；
在所述沟槽(7)的至少一部分中形成硅膜(14)；
将形成有所述硅膜(14)的所述半导体叠层衬底(4)加热到不小于所述硅膜(14)的熔融温度的温度；
移除加热的所述硅膜(14)；
在移除所述硅膜(14)之后暴露出的表面上形成栅极绝缘膜(9)；以及
在所述栅极绝缘膜(9)的表面上形成栅电极层(10)。
2.根据权利要求1所述的碳化硅半导体器件的制造方法，其中
将所述沟槽(7)形成为使得所述沟槽(7)的侧面相对于[11-00]方向以不超过±8°的角度倾斜。
3.根据权利要求1所述的碳化硅半导体器件的制造方法，其中
在所述半导体叠层衬底(4)的表面中将所述沟槽(7)形成为最大内角和最小内角之间的差的绝对值不大于32°的六角形。
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