KR20090094220A - 탄화규소 반도체 장치의 제조 방법 - Google Patents

탄화규소 반도체 장치의 제조 방법

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Abstract

본 발명은 제1 도전형 탄화규소 결정 기판(1)과, 제1 도전형 탄화규소 결정층(2)과, 제2 도전형 탄화규소 결정층(3)과, 제1 도전형 반도체 영역(5)을 포함하는 반도체 적층 기판(4)에 대하여, 제1 도전형 반도체 영역(5) 및 제2 도전형 탄화규소 결정층(3)을 관통하여 제1 도전형 탄화규소 결정층(2)을 저면(7b)으로 하는 홈(7)을 형성하는 공정과, 홈(7)의 적어도 일부에 규소막(14)을 형성하는 공정과, 규소막(14)이 형성된 반도체 적층 기판(4)을 규소막(14)의 용융 온도 이상으로 가열하는 공정과, 가열 후의 규소막(14)을 제거하는 공정과, 규소막(14)의 제거 후의 노출면 상에 게이트 절연막을 형성하는 공정과, 게이트 절연막의 표면 상에 게이트 전극층을 형성하는 공정을 포함한 탄화규소 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.

Description

탄화규소 반도체 장치의 제조 방법{PROCESS FOR PRODUCING SILICON CARBIDE SEMICONDUCTOR DEVICE}
본 발명은 탄화규소 반도체 장치의 제조 방법에 관한 것으로서, 특히, 탄화규소 반도체 장치의 채널에서의 캐리어의 이동도를 향상시킬 수 있는 탄화규소 반도체 장치의 제조 방법에 관한 것이다.
종래의 탄화규소 반도체 장치로서는, 예컨대, 저온 저항 및 고내압이 우수한 홈(溝) 게이트형 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)가 제안되어 있다[예컨대, 특허 문헌 1(일본 특허 공개 평성 제9-199724호 공보) 및 특허 문헌 2(일본 특허 공개 평성 제10-247732호 공보) 참조].
이 종래의 홈 게이트형 파워 MOSFET는 예컨대 도 16에 도시된 바와 같이 n+형 탄화규소 결정 기판(1)과, n+형 탄화규소 결정 기판(1) 상에 형성된 n-형 탄화규소 결정층(2)과, n-형 탄화규소 결정층(2) 상에 형성된 p형 탄화규소 결정층(3)과, p형 탄화규소 결정층(3)의 표면에 형성된 n+형 소스 영역(5) 및 p+형 영역(6)을 포함한 반도체 적층 기판(4)이 구성되어 있다. 여기서, 탄화규소 결정으로서는, 육방정 탄화규소 결정이 이용되고 있고, 반도체 적층 기판(4)의 상면(주표면)은 대략 (0001-)면의 카본면으로 되어 있다.
또한, 이러한 종래의 홈 게이트형 파워 MOSFET에 있어서는, 반도체 적층 기판(4)의 표면으로부터 n+형 소스 영역(5) 및 p형 탄화규소 결정층(3)을 관통하여 n-형 탄화규소 결정층(2)에 이르는 홈(7)이 형성되어 있다. 이 홈(7)은 n-형 탄화규소 결정층(2)의 표면에 수직인 측면(7a) 및 n-형 탄화규소 결정층(2)의 표면에 평행한 저면(7b)을 갖고 있다.
그리고, 홈(7)의 측면(7a)에는 n형의 탄화규소 결정으로 이루어진 박막 반도체층(8)이 에피택셜 성장에 의해 형성되어 있고, 박막 반도체층(8)의 표면 상에 게이트 절연막(9)이 형성되어 있다. 또한, 게이트 절연막(9) 속에는 게이트 전극층(10)이 매립되어 있다. 또한, 게이트 전극층(10) 상에는 층간 절연막(11)이 형성되어 있고, 층간 절연막(11) 상을 포함시킨 n+형 소스 영역(5) 상 및 p형 탄화규소 결정층(3) 상에는 소스 전극층(12)이 형성되어 있다. 또한, n+형 탄화규소 결정 기판(1)의 표면[반도체 적층 기판(4)의 하면]에는 드레인 전극층(13)이 형성되어 있다.
이러한 구성의 종래의 탄화규소 반도체 장치에 있어서는, 게이트 전극층(10)에 전압을 인가하여 게이트 절연막(9)에 전계를 인가함으로써, 박막 반도체층(8)에 축적형 채널을 야기시켜, 소스 전극층(12)과 드레인 전극층(13) 사이에 전류가 흐르게 된다.
특허 문헌 1 : 일본 특허 공개 평9-199724호 공보
특허 문헌 2: 일본 특허 공개 평10-247732호 공보
도 1은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 2는 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 3은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 4는 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 5는 본 발명에 있어서 형성되는 홈의 평면 형상의 바람직한 일례의 모식적인 평면도이다.
도 6은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 7은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 8은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 9는 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 10은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 11은 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정의 일부를 도시한 모식적인 단면도이다.
도 12는 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 모식적인 단면도이다.
도 13은 본 발명에 의해 얻어진 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 다른 일례의 모식적인 단면도이다.
도 14는 본 발명에 의해 얻어진 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 다른 일례의 모식적인 단면도이다.
도 15는 본 발명에 의해 얻어진 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 다른 일례의 모식적인 단면도이다.
도 16은 종래의 홈 게이트형 파워 MOSFET의 모식적인 단면도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : n+형 탄화규소 결정 기판
2 : n-형 탄화규소 결정층
3 : p형 탄화규소 결정층
4 : 반도체 적층 기판
5 : n+형 소스 영역
6 : p+형 영역
7 : 홈
7a : 측면
7b : 저면
8 : 박막 반도체층
9 : 게이트 절연막
10 : 게이트 전극층
11 : 층간 절연막
12 : 소스 전극층
13 : 드레인 전극층
14 : 규소막
발명의 개시
발명이 해결하고자 하는 과제
상기한 특허 문헌 1 및 특허 문헌 2에 개시된 종래의 탄화규소 반도체 장치에서는, 홈(7)의 측면(7a)을 [11-00] 방향 또는 [112-0] 방향에 평행하게 형성함으로써, 저온 저항 및 고내압의 특성을 실현하고 있다.
그러나, 특허 문헌 1 및 특허 문헌 2에 개시되어 있는 방법에서는 RIE(Reactive Ion Etching)에 의해 홈(7)을 형성하고 있지만, RIE 시에 포토리소그래피 공정을 이용한 경우에도 홈(7)의 측면(7a)을 상기한 소정의 방향으로 완전히 맞추어 형성하는 것은 곤란하였다.
또한, 특허 문헌 1 및 특허 문헌 2에 개시되어 있는 방법에서는 RIE에 의해 홈(7)을 형성하고 있기 때문에, 홈(7)의 형성시에 홈(7)의 측면(7a)에 손상을 일으키는 경우가 있었다.
따라서, 특허 문헌 1 및 특허 문헌 2에 개시된 종래의 탄화규소 반도체 장치에서는, 홈(7)의 측면(7a)을 구성하는 결정면에 어긋남이나 손상이 생기거나 함으로써, 그와 같은 결정면상에 형성되는 박막 반도체층(8)의 결정면에도 어긋남이나 손상이 발생하는 경우가 있다. 이에 따라, 채널이 되는 박막 반도체층(8)의 표면에 표면 준위가 발생하고, 그 표면 준위에 의해 캐리어의 이동이 저해되기 때문에, 채널에서의 캐리어의 이동도가 충분하지 않고, 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치는 되지 않는다고 하는 문제가 있었다.
그래서, 본 발명의 목적은 채널에서의 캐리어의 이동도를 향상시킴으로써, 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치의 제조 방법을 제공하는 것에 있다.
과제를 해결하기 위한 수단
본 발명은 제1 도전형의 육방정 탄화규소 결정으로 이루어진 제1 도전형 탄화규소 결정 기판과, 제1 도전형 탄화규소 결정 기판 상에 형성된 제1 도전형의 육방정 탄화규소 결정으로 이루어진 제1 도전형 탄화규소 결정층과, 제1 도전형 탄화규소 결정층 상에 형성된 제2 도전형의 육방정 탄화규소 결정으로 이루어진 제2 도전형 탄화규소 결정층과, 제2 도전형 탄화규소 결정층의 표면에 형성된 제1 도전형 반도체 영역을 포함하는 반도체 적층 기판에 대하여, 반도체 적층 기판의 표면에서 제1 도전형 반도체 영역 및 제2 도전형 탄화규소 결정층을 관통하여, 제1 도전형 탄화규소 결정층을 저면으로 하는 홈을 형성하는 공정과, 홈의 적어도 일부에 규소막을 형성하는 공정과, 규소막이 형성된 반도체 적층 기판을 규소막의 용융 온도 이상으로 가열하는 공정과, 가열 후의 규소막을 제거하는 공정과, 규소막의 제거 후의 노출면 상에 게이트 절연막을 형성하는 공정과, 게이트 절연막의 표면 상에 게이트 전극층을 형성하는 공정을 포함한 탄화규소 반도체 장치의 제조 방법이다. 이러한 구성으로 함으로써, 탄화규소 반도체 장치의 채널에서의 캐리어의 이동도를 향상시켜 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치를 제작할 수 있다.
여기서, 본 발명의 탄화규소 반도체 장치의 제조 방법에 있어서, 홈은, 홈의 측면이 [11-00] 방향에 대하여 평행하게 되도록 형성되는 것이 바람직하다. 이러한 구성으로 함으로써, 가열 후의 규소막을 제거한 후의 노출면을 구성하는 결정면의 어긋남이나 손상을 보다 줄일 수 있기 때문에, 탄화규소 반도체 장치의 채널에서의 캐리어의 이동도를 더욱 향상시켜 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치를 제작할 수 있는 경향이 있다.
또한, 본 발명의 탄화규소 반도체 장치의 제조 방법에 있어서, 홈은 반도체 적층 기판의 표면에 있어서 각 내각이 같은 육각형이 되도록 형성되는 것이 더바람직하다. 이러한 구성으로 함으로써, 홈의 모든 측면이 결정 공학적으로 등가인 면이 되기 때문에, 캐리어의 이동도를 향상시킨 채널을 보다 많이 갖고, 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치를 제작할 수 있는 경향이 있다.
발명의 효과
본 발명에 따르면, 채널에서의 캐리어의 이동도를 향상시킴으로써, 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치의 제조 방법을 제공할 수 있다.
이하, 본 발명의 실시 형태에 대해서 설명한다. 또한, 본 발명의 도면에 있어서, 동일한 참조 부호는 동일 부분 또는 상당 부분을 나타내는 것으로 한다.
도 1 내지 도 12를 참조하여 본 발명의 탄화규소 반도체 장치로서의 홈 게이트형 파워 MOSFET의 바람직한 일례의 제조 공정을 설명한다. 우선, 도 1의 모식적 단면도에 도시된 바와 같이, 주표면이 (OOO1-) 결정면의 카본면인 n형 육방정 탄화규소 결정으로 이루어진 제1 도전형 탄화규소 결정 기판으로서의 n+형 탄화규소 결정 기판(1)의 표면 상에 n형 육방정 탄와규소 결정으로 이루어진 제1 도전형 탄화규소 결정층으로서의 n-형 탄화규소 결정층(2)을 에피택셜 성장시킨다. 여기서, 본 발명에 있어서, (0001-) 결정면이란 (0001-) 결정면에 대하여 ± 8° 이하의 각도로 경사져 있는 결정면[(001-) 결정면에 대하여 경사지지 않은 결정면을 포함함]을 의미한다. 또한, n+형 탄화규소 결정 기판(1)의 캐리어 농도는 n-형 탄화규소 결정층(2)의 캐리어 농도보다도 높게 되어 있다.
다음에, 도 2의 모식적 단면도에 도시된 바와 같이, n-형 탄화규소 결정층(2)의 표면 상에 p형 육방정 탄화규소 결정으로 이루어진 제2 도전형 탄화규소 결정층으로서의 p형 탄화규소 결정층(3)을 에피택셜 성장시킨다. 계속해서, 도 3의 모식적 단면도에 도시된 바와 같이, 예컨대 질소의 이온 주입 등에 의해 p형 탄화규소 결정층(3) 표면의 일부에 제1 도전형 반도체 영역으로서의 n+형 소스 영역(5)을 형성한다. 또한, p형 탄화규소 결정층(3) 표면의 n+형 소스 영역(5)이 형성되어 있지 않은 부분에 예컨대 알루미늄 이온 주입 등에 의해 p+형 영역(6)을 형성한다. 이에 따라, 반도체 적층 기판(4)이 형성된다. 또한, p+형 영역(6)의 캐리어 농도는 p형 탄화규소 결정층(3)의 캐리어 농도보다도 높게 되어 있다.
계속해서, 도 4의 모식적 단면도에 도시된 바와 같이, 드라이 에칭법으로서 RIE를 이용하여, n+형 소스 영역(5) 및 p형 탄화규소 결정층(3)을 함께 관통하여 n-형 탄화규소 결정층(2)에 이르고 n-형 탄화규소 결정층(2)의 표면을 저면(7b)으로 하는 홈(7)을 형성한다. 이 때 홈의 측면(7a)이 [11-00] 방향에 대하여 평행하게 되도록 형성되는 것이 바람직하다. 여기서, 본 발명에 있어서, 홈의 측면(7a)을 [11-00] 방향에 대하여 평행하게 되도록 형성하는 경우에는, 홈의 측면(7a)이 <11-00>, <101-0>, <011-0>, <1-100>, <1-010> 또는 <01-10>의 6개의 방향 중 어느 하나와 평행하게 되도록 형성되면 좋다. 또한, 본 발명에 있어서, [11-00] 방향에 대하여 평행하다고 하는 것은 상기한 6개의 방향 중 어느 하나에 대하여 ± 8° 이하의 각도로 경사져 있는 것(상기한 각도가 0°인 경우를 포함함)을 의미한다.
또한, 홈의 측면(7a)이 [11-00] 방향에 대하여 평행하게 되도록 홈(7)을 형성한 경우에는, 반도체 적층 기판(4)의 표면에서의 홈(7)의 평면 형상은, 예컨대 도 5의 모식적 평면도에 도시된 바와 같은 각 내각이 같은 육각형이 된다. 여기서, 본 발명에 있어서, 각 내각이 같은 육각형이란, 내각의 최대각과 최소각의 차의 절대값이 32° 이하인 육각형을 의미한다.
계속해서, 도 6의 모식적 단면도에 도시된 바와 같이, 반도체 적층 기판(4)의 표면 상에 규소막(14)을 형성한다. 이 때, 홈(7)의 측면(7a)은 규소막(14)에 의해 피복된다. 여기서, 규소막(14)은 예컨대 스퍼터법에 의해 형성할 수 있다.
계속해서, 규소막(14)이 형성된 반도체 적층 기판(4)을 규소막(14)의 용융 온도 이상으로 가열한다. 이 때 홈(7)의 측면(7a)을 구성하는 결정면이 재구성되고, 홈(7)의 측면(7a)이 에너지적으로 안정된 결정면이 되는 경향이 있다. 즉, 홈(7)의 측면(7a)에 형성된 규소막(14)을 규소막(14)의 용융 온도 이상으로 가열하여 홈(7)의 측면(7a)을 구성하는 결정면을 재구성하는 공정을 행함으로써, 홈(7)의 측면(7a)에 결정면의 어긋남이나 손상이 발생하고 있는 경우에도, 그 결정면의 어긋남이나 손상을 회복할 수 있다. 따라서, 본 발명에서는, 채널에서의 결정면의 어긋남이나 손상에 기인한 표면 준위의 발생을 줄일 수 있기 때문에, 채널에 있어서의 캐리어의 이동도를 향상시킬 수 있는 것이다.
여기서, 본 발명에 있어서, 탄화규소 반도체 장치의 채널에서의 캐리어의 이동도를 향상시키는 관점에서는, 홈(7)의 측면(7a)에 규소막(14)이 형성된 반도체 적층 기판(4)을 1300℃ 이상 1700℃ 이하의 온도에서 가열하는 것이 바람직하다. 또한, 본 발명에 있어서, 탄화규소 반도체 장치의 채널에서의 캐리어의 이동도를 향상시키는 관점에서는, 홈(7)의 측면(7a)에 규소막(14)이 형성된 반도체 적층 기판(4)을, 바람직하게는 1300℃ 이상 1700℃ 이하의 온도에서 20분 이상 가열하는 것이 바람직하다.
그리고, 도 7의 모식적 단면도에 도시된 바와 같이, 반도체 적층 기판(4)의 표면 상에 형성된 상기한 가열 후의 규소막(14)을 제거한다. 여기서, 규소막(14)은 예컨대 불질산(불화수소와 질산의 혼합액) 등에 침지함으로써 제거된다.
다음에, 도 8의 모식적 단면도에 도시된 바와 같이, 반도체 적층 기판(4)의 표면, 홈(7)의 측면(7a) 및 홈(7)의 저면(7b)을 덮도록 하여 게이트 절연막(9)을 형성한다.
계속해서, 도 9의 모식적 단면도에 도시된 바와 같이, 홈(7) 내의 게이트 절연막(9)의 내측에 게이트 전극층(10)을 형성한다. 그리고, 도 10의 모식적 단면도에 도시된 바와 같이, 게이트 전극층(10)을 포함한 반도체 적층 기판(4)의 표면 상에 층간 절연막(11)을 형성한다.
그 후, 게이트 절연막(9) 및 층간 절연막(11)의 일부를 제거한 후에, 도 11의 모식적 단면도에 도시된 바와 같이, 층간 절연막(11) 상을 포함시킨 n+형 소스 영역(5) 상 및 p+형 영역(6) 상에 소스 전극층(12)을 형성한다. 계속해서, 도 12의 모식적 단면도에 도시된 바와 같이, 반도체 적층 기판(4)의 이면[n+형 탄화규소 결정 기판(1)의 이면] 상에 드레인 전극층(13)을 형성한다. 이에 따라, 본 발명의 탄화규소 반도체 장치의 일례인 홈 게이트형 파워 MOSFET가 완성된다.
이와 같이 하여 얻어진 본 발명의 탄화규소 반도체 장치의 일례인 홈 게이트형 파워 MOSFET에 있어서는, 가열 후의 규소막을 제거한 후의 노출면의 결정면의 불균일이나 손상이 적어 표면 준위가 적은 결정면으로 할 수 있고, 그러한 결정면으로 이루어진 채널에서의 캐리어의 이동도를 향상시킬 수 있다.
이에 따라, 채널에 있어서의 표면 준위 밀도를 낮게 제어할 수 있기 때문에, 저온 저항 등의 특성이 우수한 홈 게이트형 파워 MOSFET의 제작이 가능해진다.
또한, 본 발명에 있어서, 게이트 전극층(10), 소스 전극층(12) 및 드레인 전극층(13)의 재질은 각각 도전성이라면 특별히 한정은 되지 않는다. 또한, 층간 절연막(11)의 재질은 절연성이라면 특별히 한정은 되지 않는다.
또한, 상기에 있어서는, p+형 영역(6)을 형성하고 있지만, 본 발명에 있어서는, p+형 영역(6)을 형성하지 않아도 좋다.
또한, 상기에 있어서는, 홈(7)의 측면(7a)은 반도체 적층 기판(4)의 표면에 대하여 수직으로 형성되어 있지만, 본 발명에 있어서는, 홈(7)의 측면(7a)과 반도체 적층 기판(4)의 표면이 이루는 각도는 반드시 수직으로 되어 있지 않아도 좋다.
또한, 본 발명에 있어서는, 예컨대 도 13의 모식적 단면도에 도시된 바와 같이, 홈(7)은 저면(7b)을 갖지 않는 V자형으로 되어 있어도 좋다. 또한, 본 발명에 있어서는, 예컨대 도 14의 모식적 단면도에 도시된 바와 같이, 홈(7)의 측면(7a)은 곡면으로 되어 있어도 좋다.
또한, 본 발명에 있어서는, 예컨대 도 15의 모식적 단면도에 도시된 바와 같이, 게이트 전극층(10)의 상부 중 적어도 일부가 n+형 소스 영역(5)의 상측에 위치하는 형상으로 게이트 전극층(10)을 형성하여도 좋다.
또한, 본 발명에 있어서는, 상기한 n형과 p형의 도전형을 전부 교체하여도 좋다. 또한, 결정면 및 방향을 나타내는 경우에, 원래는 소정의 필요한 숫자 위에 바를 붙인 표현을 해야 하지만, 표현 수단에 제약이 있기 때문에, 본 명세서에 있어서는, 소정의 필요한 숫자 위에 바를 붙이는 표현 대신에 소정의 필요한 숫자 뒤에 「-」를 붙여서 표현하고 있다.
이번에 개시된 실시 형태는 모든 점에서 예시로서, 제한적인 것은 아니다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 표시되며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 채널에서의 캐리어의 이동도를 향상시킴으로써, 저온 저항 등의 특성이 우수한 탄화규소 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (3)

  1. 제1 도전형의 육방정 탄화규소 결정으로 이루어진 제1 도전형 탄화규소 결정 기판(1)과, 상기 제1 도전형 탄화규소 결정 기판(1) 상에 형성된 제1 도전형의 육방정 탄화규소 결정으로 이루어진 제1 도전형 탄화규소 결정층(2)과, 상기 제1 도전형 탄화규소 결정층(2) 상에 형성된 제2 도전형의 육방정 탄화규소 결정으로 이루어진 제2 도전형 탄화규소 결정층(3)과, 상기 제2 도전형 탄화규소 결정층(3)의 표면에 형성된 제1 도전형 반도체 영역(5)을 포함한 반도체 적층 기판(4)에 대하여,
    상기 반도체 적층 기판(4)의 표면으로부터 상기 제1 도전형 반도체 영역(5) 및 상기 제2 도전형 탄화규소 결정층(3)을 관통하여 상기 제1 도전형 탄화규소 결정층(2)을 저면(7b)으로 하는 홈(7)을 형성하는 공정과,
    상기 홈(7)의 적어도 일부에 규소막(14)을 형성하는 공정과,
    상기 규소막(14)이 형성된 상기 반도체 적층 기판(4)을 상기 규소막(14)의 용융 온도 이상으로 가열하는 공정과,
    상기 가열 후의 규소막(14)을 제거하는 공정과,
    상기 규소막(14)의 제거 후의 노출면 상에 게이트 절연막(9)을 형성하는 공정과,
    상기 게이트 절연막(9)의 표면 상에 게이트 전극층(10)을 형성하는 공정
    을 포함한 탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 홈(7)은 상기 홈(7)의 측면이 [11-00] 방향에 대하여 평행하게 되도록 형성되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 홈(7)은 상기 반도체 적층 기판(4)의 표면에서 각각의 내각이 같은 육각형이 되도록 형성되는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법.
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