TWI742210B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI742210B
TWI742210B TW106142316A TW106142316A TWI742210B TW I742210 B TWI742210 B TW I742210B TW 106142316 A TW106142316 A TW 106142316A TW 106142316 A TW106142316 A TW 106142316A TW I742210 B TWI742210 B TW I742210B
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
semiconductor region
insulating film
semiconductor substrate
Prior art date
Application number
TW106142316A
Other languages
English (en)
Other versions
TW201834033A (zh
Inventor
久田賢一
新井耕一
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201834033A publication Critical patent/TW201834033A/zh
Application granted granted Critical
Publication of TWI742210B publication Critical patent/TWI742210B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本發明之目的係使半導體裝置的耐壓提昇。本發明之導體裝置具有由碳化矽構成之第一導電型的半導體基板SUB，且在半導體基板的元件區域DR包括第二導電型的基極(Body)區域BR、形成在基極區域BR內之第一導電型的源極區域SR、在基極區域BR上隔著閘極絕緣膜GI1、GI2而形成之閘極電極GE。再者，在半導體基板的終端區域TR之中，包括第二導電型的降低表面電場(RESURF；The Reduced Surface Field)層RS1、RS2、以及形成在降低表面電場層RS1、RS2內之邊緣末端區域ET。而且，降低表面電場層RS1、RS2與靠近降低表面電場層RS1、RS2之半導體基板SUB的表面，係利用抗氧化性絕緣膜ZM1R包覆。

Description

半導體裝置及其製造方法
本發明關於半導體裝置，尤其關於使用於包含碳化矽基板之半導體裝置及其製造方法而有效的技術。
半導體功率元件要求高耐壓，此外要求低導通(On)電阻、低切換(Switching)損失，但現在的主流即矽(Si)功率元件已接近理論上的性能界限。碳化矽(SiC)與Si比較而言，絕緣崩潰電場強度高出約一個數量級，因此可利用使保持耐壓之漂移層薄為約1／10、並使雜質濃度高為約100倍，而將元件電阻理論上降低三個數量級以上。又，與Si比較而言，能隙約係3倍大，而能夠進行高溫動作，吾人期待SiC半導體元件具有超越Si半導體元件之性能。
吾人著眼於SiC的上述優點，就高耐壓的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor；金屬氧化半導體場效電晶體)而言，進行DMOS(Double-Diffused MOSFET；雙擴散金屬氧化半導體場效電晶體)之研究開發。
專利文獻1(日本特開2016－9852號公報)記載有DMOS的製造方法之一例。在此記載有：元件區域1A，位在半導體晶片的中央部；以及末端區域1B，以圍繞元件區域1A之方式配置在半導體晶片的周緣部。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2016－9852號公報
[發明所欲解決之問題]
本案發明者研究具有元件區域(Device區域)及終端區域(末端區域)之半導體裝置。終端區域連續地圍繞元件區域的周圍(整個周圍)，且係為了確保半導體裝置的耐壓而設置。此半導體裝置係使用以下製法而製造。
首先，準備由碳化矽(SiC)構成之半導體基板(例如n型半導體區域)。其次，在元件區域之中，依序形成基極區域(例如p型半導體區域)、源極區域(例如n型半導體區域)、以及基極接觸區域(例如p型半導體區域)，並在終端區域之中，形成邊緣末端區域(例如p型半導體區域)、降低表面電場層(例如p型半導體區域)。其次，於含有氧之高溫環境氣體中，氧化半導體基板的表面，藉以形成由氧化矽膜構成之閘極絕緣膜，並於其後，在閘極絕緣膜上形成閘極電極。
依據本案發明者之研究，已判明上述閘極絕緣膜形成步驟引起半導體裝置的耐壓降低。意即，由氧化矽膜構成之閘極絕緣膜亦形成在終端區域，但當由碳化矽(SiC)構成之半導體基板的表面氧化時，則形成氧化矽(SiO2 )、二氧化碳(CO2 )、或一氧化碳(CO)。大部分的二氧化碳(CO2 )或一氧化碳(CO)揮發，但未揮發而且殘存之碳原子侵入至碳化矽(SiC)的晶格間，成為晶格間碳(interstitial carbon；表示為「Ci」)。晶格間碳(Ci)在n型半導體區域帶負電、在p型半導體區域帶正電，且使半導體基板(例如n型半導體區域)的施體濃度、或降低表面電場層(例如p型半導體區域)的受體濃度呈現增加。吾人判明：伴隨於此，半導體基板與降低表面電場層之間的接合耐壓降低，且終端區域中之半導體裝置的耐壓降低。
上述專利文獻1之中，同時形成閘極絕緣膜與場絕緣膜，且於閘極絕緣膜形成時，使終端區域(末端區域)的多晶矽膜成為氧化矽膜。多晶矽膜因為其整體氧化，因此在終端區域之中，半導體基板的表面亦會氧化，有發生與上述同樣的問題之可能性。
其他目的與新穎性特徵，當可由本說明書之敘述及附加圖式明瞭。 [解決問題之方式]
若簡單說明本案揭示之實施形態中之代表者的概要，則如下述。
本發明一實施形態之半導體裝置，在半導體基板的終端區域之中，包括第二導電型的降低表面電場層、形成在降低表面電場層內之邊緣末端區域。而且，接近於降低表面電場層與降低表面電場層之半導體基板的表面係利用抗氧化性絕緣膜包覆。
又，本發明一實施形態之半導體裝置的製造方法，在半導體基板的末端區域之中，於將接近於降低表面電場層與降低表面電場層之半導體基板的表面利用抗氧化性絕緣膜包覆之狀態下，利用含有氧之環境氣體氧化半導體基板，而在元件區域形成閘極絕緣膜。 [發明之效果]
依據本案揭示之一實施形態，則能提昇半導體裝置的性能。尤其，能提昇半導體裝置的耐壓。
[實施發明之較佳形態]
以下，基於圖式詳細說明本發明的實施形態。此外，用以說明實施形態之全部圖示之中，針對具有同一功能之構件標註同一符號，省略其重複說明。又，以下實施形態之中，於特別須要時之外，原則上不重複同一或同樣部分之說明。又，將實施形態加以說明之圖式之中，會有為了瞭解構成而於俯視圖或立體圖等亦標註陰影線之情形。
又，符號「－ 」及「＋ 」係表示導電型係n型或p型之雜質的相對濃度，例如n型雜質之情形下，依「n－－ 」、「n－ 」、「n」、「n＋ 」、「n＋＋ 」之順序而雜質濃度變高。
又，本案將由碳化矽(SiC)構成之基板單稱為SiC基板SB。又，本案將n型的SiC基板SB與形成在其上之由n型的碳化矽(SiC)構成之磊晶層EP統稱為半導體基板SUB。意即，半導體基板SUB係利用碳化矽(SiC)構成。SiC基板SB的雜質濃度高於磊晶層EP的雜質濃度。
(實施形態1) 使用圖1及圖2說明本實施形態之半導體裝置。圖1係本實施形態之半導體裝置的俯視圖及剖視圖。此外，圖1的剖視圖顯示後述半導體裝置的製造方法中之已形成閘極絕緣膜GI1之狀態。俯視圖之中，對元件區域DR標註陰影線。圖2係沿著圖1的A－A線之剖視圖。
如圖1所示，將半導體裝置形成為於俯視下矩形(正方形或長方形)之半導體基板SUB。半導體基板SUB具有主面與背面，且主面及背面具有四條邊S。又，半導體基板SUB具有四個側面S。主面的中央部配置有元件區域DR，且以圍繞元件區域DR的周圍之方式配置有終端區域TR。主面形成有MOSFET的閘極電極、源極電極，且背面形成有汲極電極，詳情將後述。
如圖1所示，終端區域TR之中，在半導體基板SUB的主面形成有邊緣末端區域ET、降低表面電場(RESURF；REduced SURface Field)層RS1及RS2。邊緣末端區域ET、降低表面電場層RS1及RS2皆設置成圍繞元件區域DR的周圍，且具有一種具備期望寬度之環狀的形狀。降低表面電場層RS2在比半導體基板SUB的邊S更靠內側(元件區域DR側)終端，且降低表面電場層RS2的外側(邊S側)露出有半導體基板SUB的一部分。意即，降低表面電場層RS2的周圍係利用半導體基板SUB圍繞。
終端區域TR之中，半導體基板SUB的主面上形成有抗氧化性絕緣膜ZM1R，且抗氧化性絕緣膜ZM1R包覆降低表面電場層RS2、降低表面電場層RS2的外側的半導體基板SUB。抗氧化性絕緣膜ZM1R包覆降低表面電場層RS2的全域，且包覆與降低表面電場層RS2接觸之邊緣末端區域ET的一部分。自抗氧化性絕緣膜ZM1R露出之半導體基板SUB的主面形成有閘極絕緣膜GI1。
如圖2所示，元件區域DR形成有將複數個MOSFETQ1並聯連接而得之MOSFET。MOSFETQ1具有源極區域、汲極區域、及閘極電極。汲極區域係由n型的半導體區域即n型的半導體基板SUB(意即，SiC基板及磊晶層EP)構成。源極區域SR係由n型的半導體區域構成，且形成在p型半導體區域即基極區域BR內。閘極電極GE隔著閘極絕緣膜GI1及GI2而形成在源極區域SR與半導體基板SUB間之基極區域BR上。意即，源極區域SR與半導體基板SUB間之基極區域BR的表面係MOSFETQ1的通道形成區域。
基極區域BR內形成有p型的半導體區域即基極接觸區域BCR，且基極接觸區域BCR接觸於基極區域BR而導通。閘極電極GE之中，將其上表面及側面利用絕緣膜ZM3包覆，且絕緣膜ZM3上形成有電極(源極電極)M1。絕緣膜ZM3形成有將源極區域SR及基極接觸區域BCR加以露出之接觸孔(開口)CH，且電極M1亦形成至接觸孔CH內，並接觸於源極區域SR及基極接觸區域BCR。換言之，電極M1連接至源極區域SR及基極接觸區域BCR。而且，電極M1上形成有絕緣膜ZM4。又，半導體基板SUB的背面形成有電極(汲極電極)M2。
終端區域TR係由邊緣末端區域ET、降低表面電場層RS1及RS2、以及降低表面電場層RS1及RS2的外側(側面S側)之半導體基板SUB所構成。邊緣末端區域ET係p型的半導體區域，且其周圍(側面及底面)係由p型的半導體區域即降低表面電場層RS1及RS2所包覆(於俯視及剖視下)。邊緣末端區域ET的雜質濃度高於降低表面電場層RS1及RS2的雜質濃度，且邊緣末端區域ET連接至電極M1。降低表面電場層係利用較高濃度之降低表面電場層RS1與較低濃度之降低表面電場層RS2而構成，降低表面電場層RS2位在降低表面電場層RS1的外側(側面S側)。又，降低表面電場層RS2具有與降低表面電場層RS1重疊的部分。降低表面電場層RS1及RS2係定為相互不同雜質濃度，但亦可將兩者形成在一個半導體區域。
終端區域TR之中，半導體基板SUB的主面上形成有抗氧化性絕緣膜ZM1R。抗氧化性絕緣膜ZM1R包覆降低表面電場層RS2與降低表面電場層RS2外側之半導體基板SUB，且抵達至側面S。抗氧化性絕緣膜ZM1R防止降低表面電場層RS2的主面與降低表面電場層RS2外側的半導體基板SUB的主面被氧化而形成氧化矽膜。
此外，閘極絕緣膜GI1係由利用熱氧化處理形成之氧化矽膜、利用氮氧化處理形成之氮氧化矽膜、或此等之層疊膜所構成。閘極絕緣膜GI2係由利用CVD(Chemical Vapor Deposition；化學氣相沉積)法形成之氧化矽膜所構成。閘極電極GE係由多晶矽膜構成，可將絕緣膜ZM3定為例如氧化矽膜，且將絕緣膜ZM4定為例如聚醯亞胺膜等有機絕緣膜。
又，電極M1係由金屬膜構成，且例如亦可定為下述層疊膜：將鋁(Al)或含有矽(Si)的鋁(AlSi)作為主導體膜，並在其上下設置鈦(Ti)、氮化鈦(TiN)、氮化鎢(TiW)等阻障膜。電極M2係由金屬膜構成，且例如亦可定為從靠近背面之側起算為鎳矽化物(NiSi)／鈦(Ti)／鎳(Ni)／金(Au)之層疊膜。
又，抗氧化性絕緣膜ZM1R可定為氮化矽膜或氮氧化矽膜。
此外，將元件區域DR與終端區域TR的邊界定為降低表面電場層RS1之元件區域DR側的側面。
其次，使用圖3～圖12說明本實施形態之半導體裝置的製造方法。圖3～圖12係將本實施形態之半導體裝置的製造方法加以顯示之剖視圖。圖3～圖12所示之剖視圖之中，圖的左側區域係形成有複數個MOSFETQ1之元件區域DR，且圖的右側區域係半導體基板SUB的周緣區域即終端區域TR。
首先，如圖3所示，準備n＋ 型的SiC基板SB。SiC基板SB以較高的濃度而導入有n型的雜質。此n型雜質例如係氮(N)，且其雜質濃度例如係1×1019 cm-3 。
接下來，在SiC基板SB的主面上，藉由磊晶成長法而形成由SiC構成之n－ 型的半導體層即磊晶層EP。磊晶層EP以比SiC基板SB更低的雜質濃度而含有n型雜質。磊晶層EP的雜質濃度取決於元件的額定耐壓，例如係1×1016 cm-3 。磊晶層EP係之後形成的MOSFETQ1中沿上下方向流動之電流的路徑。意即，磊晶層EP係將半導體裝置的漂移層加以包含之層。
接下來，在磊晶層EP(換言之，半導體基板SUB)的主面上，形成已圖案化之遮罩膜MK1。遮罩膜MK1具有如下之圖案：將基極區域BR形成區域及降低表面電場層RS1形成區域加以露出、並將其以外的區域加以包覆。遮罩膜MK1係由例如光阻層(光阻膜)等構成。
接下來，針對在上部形成有遮罩膜MK1之磊晶層EP，將p型雜質(例如鋁(Al))加以離子佈植。藉此，元件區域DR之中，在自遮罩膜MK1露出之磊晶層EP的主面，排列形成複數個p－ 型的半導體區域即基極區域(通道區域)BR。基極區域BR之自磊晶層EP的主面(表面)起算的深度，意即接合深度，未抵達磊晶層EP的下表面。
又，進行基極區域BR之形成，且同時在終端區域TR形成降低表面電場層RS1。
其次，如圖4所示，在元件區域DR形成源極區域SR。在磊晶層EP(換言之，半導體基板SUB)的主面上，形成已圖案化之遮罩膜MK2。遮罩膜MK2在元件區域DR之中，露出基極區域BR的內部，並包覆基極區域BR的一部分、以及基極區域BR間的磊晶層EP。又，遮罩膜MK2包覆終端區域TR。遮罩膜MK2係由例如光阻層(光阻膜)等構成。
其後，將遮罩膜MK2作為遮罩，而針對磊晶層EP的上表面，將n型雜質(例如氮(N))加以離子佈植。藉此，在磊晶層EP的主面，形成複數個n＋ 型的半導體區域即源極區域SR。將各源極區域SR形成在基極區域BR的中央部。意即，磊晶層EP的主面之中，在相鄰之基極區域BR彼此之間存在有未形成基極區域BR及源極區域SR之磊晶層EP，且該磊晶層EP與源極區域SR之間插設有具0.5μm程度的寬度之基極區域BR。源極區域SR之自磊晶層EP的主面起算的深度淺於基極區域BR的形成深度。源極區域SR的n型雜質濃度高於磊晶層EP的n型雜質濃度。
其次，如圖5所示，在元件區域DR形成基極接觸區域BCR，並在終端區域TR形成邊緣末端區域ET。在磊晶層EP上，形成已圖案化之遮罩膜MK3。遮罩膜MK3在元件區域DR之中，局部露出基極區域BR及源極區域SR的內部。又，遮罩膜MK3在終端區域TR之中，露出降低表面電場層RS1的內部，且包覆降低表面電場層RS1的一部分、及降低表面電場層RS1外側的半導體基板SUB的主面。遮罩膜MK3係由例如光阻層(光阻膜)等構成。
接下來，針對自遮罩膜MK3露出之磊晶層EP的主面，利用較高的濃度將p型雜質(例如鋁(Al))加以離子佈植。藉此，在元件區域DR的磊晶層EP的主面，形成複數個p＋ 型的半導體區域即基極接觸區域BCR。將各基極接觸區域BCR形成在各源極區域SR的中央部，意即，形成在各基極區域BR的中央部。
基極接觸區域BCR之自半導體基板SUB的主面起算的深度深於源極區域SR的深度，且接觸於基極區域BR。此外，於將基極接觸區域BCR配置在源極區域SR外之情形下，亦可淺於源極區域SR。圖式顯示一種將基極接觸區域BCR形成為淺於基極區域BR的深度之構造，但基極接觸區域BCR的深度亦可深於基極區域BR的深度。基極接觸區域BCR係一種為了將基極區域BR固定成預定電位(源極電位)，而用以將基極區域BR與電極(源極電極)M1電性連接之區域。意即，基極接觸區域BCR的p型雜質濃度高於基極區域BR的p型雜質濃度，且基極接觸區域BCR與基極區域BR係相互銜接。
形成基極接觸區域BCR，且同時地在終端區域TR形成邊緣末端區域ET。邊緣末端區域ET係降低表面電場層RS1的內部，且形成為淺於降低表面電場層RS1的深度、並比降低表面電場層RS1雜質濃度更高濃度。邊緣末端區域ET的側面(側面S側)係與降低表面電場層RS1的側面(側面S側)一致。
其次，如圖6所示，在終端區域TR形成降低表面電場層RS2。將已圖案化之遮罩膜MK4形成在磊晶層EP上。遮罩膜MK4包覆元件區域DR，且在終端區域TR之中，露出降低表面電場層RS1與邊緣末端區域ET之側面S側的區域、以及降低表面電場層RS1的外側(側面S側)之半導體基板SUB的主面。遮罩膜MK4係由例如光阻層(光阻膜)等構成。
接下來，針對形成有遮罩膜MK4之磊晶層EP，將p型雜質(例如鋁(Al))加以離子佈植。而且，在終端區域TR形成降低表面電場層RS2。降低表面電場層RS2具有與降低表面電場層RS1、邊緣末端區域ET一部分重疊之區域，且降低表面電場層RS2的雜質濃度低於降低表面電場層RS1的雜質濃度。又，降低表面電場層RS2的深度深於降低表面電場層RS1的深度。但是，降低表面電場層RS2的深度亦可與降低表面電場層RS1的深度同等、或較其稍微淺。降低表面電場層RS2未抵達側面S，且降低表面電場層RS2與側面S之間存在有半導體基板SUB。
其次，於去除遮罩膜MK4後，利用保護膜(例如非晶碳膜)包覆半導體基板SUB的主面整體，且針對半導體基板SUB施加高溫(例如1700℃)的退火處理，將已離子佈植之雜質活性化。於退火處理結束後，去除保護膜。
其次，如圖7所示，將絕緣膜ZM1及ZM2形成為包覆半導體基板SUB的主面整體。絕緣膜ZM1係由具有抗氧化性之氮化矽膜所構成，且將其膜厚定為例如10～100nm。在此，絕緣膜ZM1宜利用LPCVD(Low Pressure Chemical Vapor Deposition；低壓化學氣相沉積)法形成。其原因係例如相較於利用P－CVD(Plasma-CVD；電漿化學氣相沉積)法而形成之膜而言，細緻且抗氧化性高。意即，於後述閘極絕緣膜GI1形成時，在終端區域TR之中，防止半導體基板SUB的主面被氧化之效果高。此外，將絕緣膜ZM1利用LPCVD法形成之情形下，亦在半導體基板SUB的背面側形成絕緣膜ZM1。又，就絕緣膜ZM1而言，亦可使用氮氧化矽膜。
絕緣膜ZM2係由氧化矽膜構成，且將其膜厚定為例如50～100nm。重點係將絕緣膜ZM2利用例如片式CVD法而僅形成在半導體基板SUB的主面側、且不形成在背面側。
其次，如圖8所示，形成抗氧化性絕緣膜ZM1R。抗氧化性絕緣膜ZM1R在終端區域TR之中，包覆降低表面電場層RS2的主面、及降低表面電場層RS2的外側(側面S側)之半導體基板SUB的主面。再者，為了包覆降低表面電場層RS2的全域，而從降低表面電場層RS2延伸至邊緣末端區域ET。
雖未圖示，但在絕緣膜ZM2上，形成將抗氧化性絕緣膜ZM1R之形成區域加以包覆、但將其以外的區域加以露出之遮罩膜(例如光阻層)。而且，藉由乾式蝕刻法，而去除自遮罩膜露出之絕緣膜ZM2，形成絕緣膜ZM2R。此時，重點係將絕緣膜ZM1餘留在自遮罩膜露出之區域，而結束乾式蝕刻。其次，將自遮罩膜或絕緣膜ZM2R露出之絕緣膜ZM1例如利用使用熱磷酸液之溼式蝕刻法而去除，形成抗氧化性絕緣膜ZM1R。藉由此溼式蝕刻而露出半導體基板SUB的主面。如上所述，非藉由乾式蝕刻法，而係藉由溼式蝕刻法去除絕緣膜ZM1，可藉以防止半導體基板SUB的主面之損傷。於例如利用乾式蝕刻法去除絕緣膜ZM1而露出半導體基板SUB的主面之情形下，半導體基板SUB的主面受到乾式蝕刻導致之損傷，因此閘極絕緣膜GI1的膜質降低，係洩漏電流之成因。
此外，半導體基板SUB的背面所形成之絕緣膜ZM1，可利用上述溼式蝕刻步驟而去除。因此，重點係利用片式CVD法形成絕緣膜ZM2，並在半導體基板SUB的背面使絕緣膜ZM1不被絕緣膜ZM2所包覆。
其次，餘留抗氧化性絕緣膜ZM1R，去除絕緣膜ZM2R。此外，就絕緣膜ZM2R而言，亦可不去除而餘留。
其次，如圖9所示，形成閘極絕緣膜GI1及GI2。閘極絕緣膜GI1係由氧化矽膜或氮氧化矽膜構成，且將其膜厚定為例如10nm。閘極絕緣膜GI2係利用CVD法形成之氧化矽膜，且將其膜厚定為例如30nm。
將閘極絕緣膜GI1定為氧化矽膜之情形下，將半導體基板SUB於氧氣體環境中，利用例如1100～1250℃進行熱處理，而形成熱氧化矽膜。又，將閘極絕緣膜GI1定為氮氧化矽膜之情形下，可於形成前述熱氧化矽膜後，將熱氧化矽膜於氧化氮(NO或NO2 )氣體環境下進行熱處理，藉以形成氮氧化矽膜。又，亦可不形成熱氧化矽膜，而將半導體基板SUB於氧化氮(NO或NO2 )氣體環境中，利用例如1100～1250℃進行熱處理而形成氮氧化矽膜。
將此閘極絕緣膜GI1形成在自抗氧化性絕緣膜ZM1R露出之半導體基板SUB的主面。意即，如圖9所示，形成在元件區域DR的全域、以及終端區域TR的一部分。利用此閘極絕緣膜GI1之形成步驟，而在終端區域TR之中，利用抗氧化性絕緣膜ZM1R包覆降低表面電場層RS2、以及降低表面電場層RS2與側面S之間的半導體基板SUB，因此兩者的主面不會被氧化。從而，閘極絕緣膜GI1形成步驟之中，可不在降低表面電場層RS2、以及降低表面電場層RS2與側面S之間的半導體基板SUB形成晶格間碳(Ci)，而防止半導體基板SUB與降低表面電場層RS2之間之接合耐壓降低。
於形成閘極絕緣膜GI1後，利用CVD法而將閘極絕緣膜GI2形成在半導體基板SUB的主面上，換言之，利用CVD法而將閘極絕緣膜GI2形成在閘極絕緣膜GI1及抗氧化性絕緣膜ZM1R之上。將閘極絕緣膜定為熱氧化矽膜或氮氧化矽膜、以及CVD法所成之氧化矽膜之層疊構造，而確保閘極絕緣膜的耐壓。由碳化矽(SiC)構成之半導體基板SUB，相較於由矽(Si)構成之半導體基板而言，熱氧化矽膜或氮氧化矽膜的形成速度慢，因此適宜作為上述層疊構造。又，宜將CVD法所成之氧化矽膜(閘極絕緣膜GI2)的膜厚定為厚於熱氧化矽膜或氮氧化矽膜(GI1)的膜厚。
此外，如圖9所示，亦可在半導體基板SUB的背面形成閘極絕緣膜GI1及GI2。
其次，亦可針對閘極絕緣膜GI1及GI2，而於氮(N2 )氣體環境下施加1000℃左右之熱處理，改良閘極絕緣膜GI1及GI2的膜質。
其次，如圖10所示，形成閘極電極GE。閘極電極GE係由例如多晶矽膜構成，且在元件區域DR之中，以期望的圖案形成在閘極絕緣膜GI1及GI2上。閘極電極GE隔著閘極絕緣膜GI1及GI2而包覆基極區域BR間的半導體基板SUB的表面、源極區域SR與半導體基板SUB之間的基極區域BR的表面。又，閘極電極GE具有與源極區域SR重疊的部分。又，雖然未圖示，但圖10所示之複數個閘極電極GE係相互連接(連結)。意即，閘極電極GE係具有複數個開口之單板狀的導體膜，且各開口露出源極區域SR的一部分及基極接觸區域BCR。
其次，如圖11所示，形成絕緣膜ZM3。將絕緣膜ZM3形成在半導體基板SUB的主面上，且包覆閘極電極GE及閘極絕緣膜GI2。絕緣膜ZM3係由例如使用CVD法而形成之氧化矽膜所構成。
其次，如圖11所示，在絕緣膜ZM3、閘極絕緣膜GI1及GI2，形成接觸孔CH。接觸孔CH在元件區域DR之中，露出源極區域SR的一部分及基極接觸區域BCR，且在終端區域TR之中，露出邊緣末端區域ET的一部分。此外，雖未圖示，但亦形成使閘極電極GE的上表面露出之接觸孔。
接下來，圖示中省略，但亦可使用公知的矽化物技術，而將矽化物層形成在接觸孔CH的底面之中露出之基極接觸區域BCR、源極區域SR、及閘極電極GE的上表面。矽化物層係由例如NiSi(鎳矽化物)構成。
其次，將半導體基板SUB的主面例如利用光阻層包覆，且去除背面所形成之閘極絕緣膜GI1及GI2。
其次，如圖12所示，將電極(源極電極)M1形成在半導體基板SUB的主面上。將電極M1形成在絕緣膜ZM3上，且亦埋入至接觸孔CH內。意即，電極M1在元件區域DR之中，接觸於源極區域SR及基極接觸區域BCR，且在終端區域TR之中，接觸於邊緣末端區域ET。
其次，如圖2所示，在半導體基板SUB的背面形成電極(汲極電極)M2。將電極M2定為例如鎳矽化物(NiSi)／鈦(Ti)／鎳(Ni)／金(Au)之層疊膜。於將鎳矽化物層(NiSi)形成在半導體基板SUB的背面後，利用濺鍍法等而依序形成鈦(Ti)／鎳(Ni)／金(Au)。
其次，如圖2所示，在半導體基板SUB的主面上，以將電極M1加以包覆之方式，形成例如由聚醯亞胺膜等有機絕緣膜構成之絕緣膜ZM4。
經由上述步驟而完成本實施形態之半導體裝置。
圖13係將實施形態1之閘極絕緣膜的細節加以顯示之剖視圖。圖13顯示有閘極絕緣膜GI1。於將半導體基板SUB的主面加以氧化或氮氧化而形成閘極絕緣膜GI1之情形下，在半導體基板SUB的主面所形成之半導體區域之雜質濃度高的區域，形成有膜厚係厚之閘極絕緣膜GI1。意即，在源極區域SR、基極接觸區域BCR、及邊緣末端區域ET的表面，形成具有較厚的膜厚T1之閘極絕緣膜GI1，且在半導體基板SUB、基極區域BR、及降低表面電場層RS1的表面，形成具有較薄的膜厚T2之閘極絕緣膜GI1。意即，膜厚T1厚於膜厚T2。從而，半導體基板SUB的主面產生高低差，形成有厚的閘極絕緣膜GI1之區域之半導體基板SUB的主面的高度低於形成有薄的閘極絕緣膜GI1之區域之半導體基板SUB的主面的高度。又，邊緣末端區域ET混合存在有利用抗氧化性絕緣膜ZM1R包覆之區域、以及形成有厚的閘極絕緣膜GI1之區域，因此邊緣末端區域ET的主面產生高低差。意即，邊緣末端區域ET之中，利用抗氧化性絕緣膜ZM1R包覆之區域之半導體基板SUB的主面的高度高於形成有厚的閘極絕緣膜GI1之區域之半導體基板SUB的主面的高度。在此，將高度定為以半導體基板SUB的背面基準。
＜變形例1＞ 變形例1係上述實施形態1的變形例。圖14係將變形例1之半導體裝置的製造方法加以顯示之剖視圖。
上述實施形態1之中，於使用圖9說明之閘極絕緣膜GI2的形成步驟後，如圖14所示，實施抗氧化性絕緣膜ZM1R之去除步驟。如圖14所示，將例如由光阻層構成之遮罩膜MK5形成在閘極絕緣膜GI2上。遮罩膜MK5包覆元件區域DR，並包覆終端區域TR的邊緣末端區域ET及降低表面電場層RS1的一部分，且露出抗氧化性絕緣膜ZM1R的全域。意即，遮罩膜MK5的端部(側面S側)相較於抗氧化性絕緣膜ZM1R的端部(元件區域DR側)而言，位在更靠元件區域DR側。
去除自遮罩膜MK5露出之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM1R。其次，去除遮罩膜MK5。圖14利用虛線表示已去除之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM1R。
變形例1之中，在整面不餘留抗氧化性絕緣膜即可完成，因此可調節晶圓翹曲量，且容易製造。
＜變形例2＞ 變形例2係上述實施形態1的變形例。圖15係將變形例2的半導體裝置的製造方法加以顯示之剖視圖。
上述變形例1顯示一例，於上述實施形態1之閘極絕緣膜GI2的形成步驟後，去除抗氧化性絕緣膜ZM1R，但變形例2係於使用圖10說明之閘極電極GE形成步驟後，實施抗氧化性絕緣膜ZM1R之去除步驟。如圖15所示，形成將閘極絕緣膜GI2及閘極電極加以包覆之遮罩膜MK6。遮罩膜MK6具有與遮罩膜MK5等同之圖案。與變形例1同樣地去除自遮罩膜MK6露出之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM1R。其次，去除遮罩膜MK6。圖15亦使用虛線表示已去除之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM1R。
變形例2相較於變形例1而言，可利用遮罩膜MK6之去除步驟，而降低閘極絕緣膜GI2的表面損傷之危險性。
(實施形態2) 實施形態2係上述實施形態1的變形例。圖16～圖18係將實施形態2之半導體裝置的製造方法加以顯示之剖視圖。圖16及圖17對應於上述實施形態1的圖8及圖9，且圖18對應於圖2。
上述實施形態1的圖8之中，在半導體基板SUB上形成抗氧化性絕緣膜ZM1R，且在其上形成絕緣膜ZM2R，但本實施形態2係在半導體基板SUB上形成絕緣膜ZM5R，且在其上形成抗氧化性絕緣膜ZM6R。絕緣膜ZM5R係利用CVD法而形成之氧化矽膜，且抗氧化性絕緣膜ZM6R係氮化矽膜或氮氧化矽膜。
與上述實施形態1同樣地，上層之抗氧化性絕緣膜ZM6R係使用乾式蝕刻法而形成，且下層之絕緣膜ZM5R係使用溼式蝕刻法而形成。
其次，如圖17所示，與上述實施形態1同樣地形成閘極絕緣膜GI1及GI2。
再者，如圖18所示，與上述實施形態1同樣地實施閘極電極GE、絕緣膜ZM3、電極M1及M2、及絕緣膜ZM4之形成步驟，而完成實施形態2之半導體裝置。
依據本實施形態2，則抗氧化性絕緣膜ZM6R與半導體基板SUB之間插設有由氧化矽膜構成之絕緣膜ZM5R，因此可防止：伴隨閘極絕緣膜GI1形成時之熱處理，而使抗氧化性絕緣膜ZM6R所包覆之半導體基板SUB的主面產生缺陷。意即，當在半導體基板SUB的主面直接形成抗氧化性絕緣膜時，則會有以下可能性：半導體基板SUB與將抗氧化性絕緣膜加以構成之氮化矽膜之熱膨張係數的差異所伴隨之應力作用於半導體基板SUB的主面，產生缺陷。
＜變形例3＞ 變形例3係上述實施形態2的變形例。圖19係將變形例3之半導體裝置的製造方法加以顯示之剖視圖。變形例3對應於上述變形例1。
上述實施形態2亦如圖19所示，亦可於閘極絕緣膜GI2形成後，去除自遮罩膜MK7露出之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM6R。圖19係將絕緣膜ZM5R加以餘留之例，但亦可去除。遮罩膜MK7具有與上述變形例1的遮罩膜MK5等同的圖案。
＜變形例4＞ 變形例4係上述實施形態2的變形例。圖20係將變形例4之半導體裝置的製造方法加以顯示之剖視圖。變形例4對應於上述變形例2。
上述實施形態2亦如圖20所示，亦可於閘極電極GE形成後，去除自遮罩膜MK8露出之閘極絕緣膜GI1及GI2、以及抗氧化性絕緣膜ZM6R。圖20係將絕緣膜ZM5R加以餘留之例，但亦可去除。遮罩膜MK8具有與上述變形例2之遮罩膜MK6等同的圖案。
＜變形例5＞ 變形例5係上述實施形態1或2的變形例。圖21～圖24係變形例5之半導體裝置的剖視圖。圖21～圖24係上述實施形態1或2的末端區域TR中之邊緣末端區域ET、降低表面電場層RS1及RS2的位置關係之變形例。以下，與上述實施形態1相較而進行說明。
圖21之中，邊緣末端區域ET的端部(側面S側)係從降低表面電場層RS1突出之構造。
圖22係一種利用降低表面電場層RS1圍繞邊緣末端區域ET的端部(元件區域DR側)、並利用降低表面電場層RS2圍繞邊緣末端區域ET的端部(側面S側)之構造，且降低表面電場層RS2係與降低表面電場層RS1分離。
圖23係一種降低表面電場層RS1圍繞邊緣末端區域ET整體之構造。意即，亦使用降低表面電場層RS1圍繞邊緣末端區域ET的端部(側面S側)。
圖24相較於圖23而言，則降低表面電場層RS2位在邊緣末端區域ET的外側，且兩者分離。
圖21～圖24之中，重點係利用抗氧化性絕緣膜ZM1R包覆邊緣末端區域ET的端部(側面S側)與側面S之間所存在之降低表面電場層RS1及RS2、以及降低表面電場層RS2與側面S之間的半導體基板SUB。
＜變形例6＞ 變形例6係上述實施形態1或2的變形例。圖25及圖26係變形例6之半導體裝置的剖視圖。圖25及圖26係上述實施形態1或2的末端區域TR的變形例。以下，與上述實施形態1相較而進行說明。
圖25之中，邊緣末端區域ET的端部(元件區域DR側)係利用降低表面電場層RS1圍繞，但邊緣末端區域ET的端部(側面S側)未形成降低表面電場層。取而代之，邊緣末端區域ET與側面S之間以預定間隔形成有複數排的護環GR1。護環GR1係於邊緣末端區域ET的形成步驟形成，且具有同等的雜質濃度。
圖25之中，重點係利用抗氧化性絕緣膜ZM1R包覆邊緣末端區域ET與側面S之間的半導體基板SUB的主面、以及護環GR。
圖26之中，邊緣末端區域ET的端部(側面S側)從降低表面電場層RS1突出。而且，降低表面電場層RS2內配置有複數排護環GR2，且降低表面電場層RS2與側面S之間配置有複數排護環GR3。
護環GR2係於邊緣末端區域ET之形成步驟形成，且具有同等的雜質濃度。又，護環GR3係於降低表面電場層RS2之形成步驟形成，且具有等同的雜質濃度。
圖26之中，重點係利用抗氧化性絕緣膜ZM1R包覆邊緣末端區域ET的端部(側面S側)與側面S之間所存在之降低表面電場層RS2、護環GR2、以及降低表面電場層RS2與側面S之間的半導體基板SUB的主面、護環GR3。
以上，基於實施形態而具體說明由本發明之發明者所成之發明，但本發明當不限定於前述實施形態，且可於不超脫其主旨之範圍下進行各種變更。
其他，將記載於上述實施形態之內容的一部分記載於以下。
[附加記載1] 一種半導體裝置，包括： 半導體基板，係第一導電型，且由碳化矽構成，並具有主面與背面，且前述主面具有元件區域、將前述元件區域的周圍加以圍繞之終端區域、對於前述終端區域而言位在前述元件區域之相反側之邊； 第一半導體區域，係與前述第一導電型相反之導電型即第二導電型，且在前述元件區域之中，形成在前述半導體基板的前述主面； 第二半導體區域，係前述第一導電型，且形成在前述第一半導體區域的內部； 閘極電極，隔著閘極絕緣膜而形成在前述半導體基板與前述第二半導體區域之間，且係形成在前述第一半導體區域上； 環狀的第三半導體區域，在前述終端區域之中形成在前述半導體基板的前述主面，具有前述第二導電型，且於俯視下圍繞前述元件區域的周圍； 環狀的第四半導體區域，在前述終端區域之中，形成在前述第三半導體區域與前述邊之間，具有前述第二導電型，且於俯視下圍繞前述第三半導體區域的周圍； 第一電極，形成在前述半導體基板的前述主面上，且連接至前述第一半導體區域、前述第二半導體區域、及前述第三半導體區域；以及 第二電極，形成在前述半導體基板的前述背面上； 且在前述主面之中，前述半導體基板包含：環狀的第五半導體區域，銜接於前述第三半導體區域，且將前述第三半導體區域的周圍加以圍繞； 且前述第四半導體區域形成在前述第五半導體區域的內部， 在前述第三半導體區域與前述邊之間之中，利用前述主面上所形成之抗氧化性絕緣膜包覆前述第四半導體區域及前述第五半導體區域。
BCR‧‧‧基極接觸區域BR‧‧‧基極區域CH‧‧‧接觸孔DR‧‧‧元件區域EP‧‧‧磊晶層ET‧‧‧邊緣末端區域GE‧‧‧閘極電極GI1、GI2‧‧‧閘極絕緣膜GR1、GR2、GR3‧‧‧護環M1、M2‧‧‧電極MK1、MK2、MK3、MK4、MK5‧‧‧遮罩膜MK6、MK7、MK8‧‧‧遮罩膜Q1‧‧‧MOSFET(金屬氧化半導體場效電晶體)RS1、RS2‧‧‧降低表面電場層S‧‧‧邊(側面)SR‧‧‧源極區域SB‧‧‧SiC(碳化矽)基板SUB‧‧‧半導體基板TR‧‧‧終端區域ZM1R、ZM6R‧‧‧抗氧化性絕緣膜ZM2R、ZM5R‧‧‧絕緣膜ZM1、ZM2、ZM3、ZM4‧‧‧絕緣膜
圖1係實施形態1之半導體裝置的俯視圖及剖視圖。 圖2係沿著圖1的A－A線之剖視圖。 圖3係將實施形態1之半導體裝置的製造方法加以顯示之剖視圖。 圖4係將接續圖3之半導體裝置的製造方法加以顯示之剖視圖。 圖5係將接續圖4之半導體裝置的製造方法加以顯示之剖視圖。 圖6係將接續圖5之半導體裝置的製造方法加以顯示之剖視圖。 圖7係將接續圖6之半導體裝置的製造方法加以顯示之剖視圖。 圖8係將接續圖7之半導體裝置的製造方法加以顯示之剖視圖。 圖9係將接續圖8之半導體裝置的製造方法加以顯示之剖視圖。 圖10係將接續圖9之半導體裝置的製造方法加以顯示之剖視圖。 圖11係將接續圖10之半導體裝置的製造方法加以顯示之剖視圖。 圖12係將接續圖11之半導體裝置的製造方法加以顯示之剖視圖。 圖13係將接續實施形態1之閘極絕緣膜的詳細加以顯示之剖視圖。 圖14係將變形例1之半導體裝置的製造方法加以顯示之剖視圖。 圖15係將變形例2之半導體裝置的製造方法加以顯示之剖視圖。 圖16係將實施形態2之半導體裝置的製造方法加以顯示之剖視圖。 圖17係將實施形態2之半導體裝置的製造方法加以顯示之剖視圖。 圖18係將實施形態2之半導體裝置的製造方法加以顯示之剖視圖。 圖19係將變形例3之半導體裝置的製造方法加以顯示之剖視圖。 圖20係將變形例4之半導體裝置的製造方法加以顯示之剖視圖。 圖21係變形例5之半導體裝置的剖視圖。 圖22係變形例5之半導體裝置的剖視圖。 圖23係變形例5之半導體裝置的剖視圖。 圖24係變形例5之半導體裝置的剖視圖。 圖25係變形例6之半導體裝置的剖視圖。 圖26係變形例6之半導體裝置的剖視圖。
BCR‧‧‧基極接觸區域
BR‧‧‧基極區域
CH‧‧‧接觸孔
DR‧‧‧元件區域
EP‧‧‧磊晶層
ET‧‧‧邊緣末端區域
GE‧‧‧閘極電極
GI1、GI2‧‧‧閘極絕緣膜
M1、M2‧‧‧電極
Q1‧‧‧MOSFET(金屬氧化半導體場效電晶體)
RS1、RS2‧‧‧降低表面電場層
S‧‧‧邊(側面)
SR‧‧‧源極區域
SB‧‧‧SiC(碳化矽)基板
SUB‧‧‧半導體基板
TR‧‧‧終端區域
ZM1R‧‧‧抗氧化性絕緣膜
ZM3、ZM4‧‧‧絕緣膜

Claims (19)

  1. 一種半導體裝置，包括：半導體基板，係第一導電型，且由碳化矽構成，並具有主面與背面，該主面具有元件區域、圍繞於該元件區域的周圍之終端區域、對該終端區域而言位在該元件區域的相反側之邊；第一半導體區域，係與該第一導電型相反的導電型即第二導電型，且在該元件區域之中，形成在該半導體基板的該主面；第二半導體區域，係該第一導電型，且形成在該第一半導體區域的內部；閘極電極，隔著閘極絕緣膜而形成在該半導體基板與該第二半導體區域之間，且係形成在該第一半導體區域上；環狀的第三半導體區域，在該終端區域之中，形成在該半導體基板的該主面，具有該第二導電型，且於俯視下圍繞該元件區域的周圍；環狀的第四半導體區域，形成在該第三半導體區域的內部，具有該第二導電型，且於俯視下圍繞該元件區域的周圍；第一電極，形成在該半導體基板的該主面上，且連接至該第一半導體區域、該第二半導體區域、及該第四半導體區域；以及第二電極，形成在該半導體基板的該背面上；且該第三半導體區域的雜質濃度低於該第四半導體區域的雜質濃度，在該主面之中，該半導體基板包含：環狀的第五半導體區域，銜接於該第三半導體區域，且圍繞於該第三半導體區域的周圍；且在該第四半導體區域與該邊之間，該第三半導體區域及該第五半導體區係由形成於該主面上之抗氧化性絕緣膜所包覆；且該抗氧化性絕緣膜係由該閘極絕緣膜所包覆。
  2. 如申請專利範圍第1項之半導體裝置，其中，該抗氧化性絕緣膜係由氮化矽膜或氮氧化矽膜構成。
  3. 如申請專利範圍第1項之半導體裝置，其中，該第四半導體區域具有以該閘極絕緣膜包覆之第一區域、及以該抗氧化性絕緣膜包覆之第二區域。
  4. 如申請專利範圍第3項之半導體裝置，其中，該第一區域的表面相較於該第二區域的表面而言，更靠近該半導體基板的該背面。
  5. 如申請專利範圍第1項之半導體裝置，其中，該第三半導體區域具有於俯視下圍繞於該元件區域的周圍之環狀的第六半導體區域及第七半導體區域，該第六半導體區域相較於該第七半導體區域而言，位在更靠近該元件區域側，該第六半導體區域及該第七半導體區域具有該第二導電型，且該第七半導體區域的雜質濃度低於該第六半導體區域的雜質濃度。
  6. 如申請專利範圍第5項之半導體裝置，其中，該第七半導體區域具有與該第六半導體區域重疊之區域。
  7. 如申請專利範圍第1項之半導體裝置，其中，更包括： 環狀的複數個第八半導體區域，形成在該第三半導體區域的內部，圍繞於該元件區域的周圍；且該複數個第八半導體區域相較於該第四半導體區域而言，更離開該元件區域，該複數個第八半導體區域具有該第二導電型，且該第八半導體區域的雜質濃度高於該第三半導體區域的雜質濃度。
  8. 如申請專利範圍第7項之半導體裝置，其中更包括：環狀的複數個第九半導體區域，形成在該第五半導體區域的內部，圍繞於該元件區域的周圍；且該複數個第九半導體區域具有該第二導電型，該第九半導體區域的雜質濃度低於該第四半導體區域的雜質濃度。
  9. 一種半導體裝置的製造方法，包括：(a)步驟，準備第一導電型的半導體基板，該半導體基板係由碳化矽構成，並具有主面與背面，該主面具有元件區域、圍繞於該元件區域的周圍之終端區域、及對該終端區域而言位在該元件區域的相反側之邊；(b)步驟，分別在該元件區域之中，在該半導體基板的該主面形成係與該第一導電型相反的導電型之第二導電型的第一半導體區域、位在該第一半導體區域的內部之該第一導電型的第二半導體區域，在該終端區域之中，形成具有該第二導電型並於於俯視下圍繞於該元件區域的周圍之環狀的第三半導體區域、及在該第三半導體區域的內部所形成之具有該第二導電型且於俯視下圍繞於該元件區域的周圍之環狀的第四半導體區域； (c)步驟，在該終端區域之中，於該半導體基板的該主面上形成抗氧化性絕緣膜；(d)步驟，將該抗氧化性絕緣膜作為遮罩，而於該元件區域之中，在該半導體基板的該主面形成第一閘極絕緣膜；(e)步驟，使用CVD法，在該第一閘極絕緣膜上形成第二閘極絕緣膜；(f)步驟，在該第二閘極絕緣膜上形成閘極電極；以及(g)步驟，在該閘極電極上，隔著第一絕緣膜而形成連接至該第一半導體區域、該第二半導體區域、及該第四半導體區域之第一電極；且該第三半導體區域的雜質濃度低於該第四半導體區域的雜質濃度，在該主面之中，該半導體基板包含：環狀的第五半導體區域，銜接於該第三半導體區域，並圍繞於該第三半導體區域的周圍；且該(d)步驟之中，該第三半導體區域及該第五半導體區域係以該抗氧化性絕緣膜包覆；且該(e)步驟之中，該抗氧化性絕緣膜係由該第二閘極絕緣膜所包覆。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中，於該(d)步驟之中，該第一閘極絕緣膜係將該半導體基板在氧環境氣體中進行熱處理而形成。
  11. 如申請專利範圍第9項之半導體裝置的製造方法，其中，該(d)步驟之中，該第一閘極絕緣膜係將該半導體基板在含有氧及氮之環境氣體中進行熱處理而形成。
  12. 如申請專利範圍第9項之半導體裝置的製造方法，其中， 該(c)步驟包含：(c-1)步驟，在該半導體基板的該主面上依序沉積氮化矽膜及氧化矽膜；(c-2)步驟，針對該氮化矽膜施行異方性乾式蝕刻，去除該元件區域的該氮化矽膜，並在該終端區域餘留該氮化矽膜；(c-3)步驟，針對該氧化矽膜施行溼式蝕刻，去除自該氮化矽膜露出之該氧化矽膜。
  13. 如申請專利範圍第9項之半導體裝置的製造方法，其中，該(c)步驟更包含：(c-4)步驟，在該半導體基板的該主面上依序沉積氧化矽膜及氮化矽膜；(c-5)布驟，針對該氧化矽膜施行異方性乾式蝕刻，去除該元件區域的該氧化矽膜，在該終端區域餘留該氧化矽膜；(c-6)步驟，針對該氮化矽膜施行溼式蝕刻，去除自該氧化矽膜露出之該氮化矽膜。
  14. 如申請專利範圍第9項之半導體裝置的製造方法，其中，於該(g)步驟之後更包括：(h)步驟，在該半導體基板的該背面上形成第二電極。
  15. 如申請專利範圍第9項之半導體裝置的製造方法，其中，於該(d)步驟或該(f)步驟，與該(g)步驟之間，更包括：(i)步驟，去除該抗氧化性絕緣膜。
  16. 一種半導體裝置的製造方法，包括： (a)步驟，準備第一導電型的半導體基板，該半導體基板係由碳化矽構成，具有主面與背面，且該主面具有元件區域、圍繞於該元件區域的周圍之終端區域、及對該終端區域而言位在該元件區域的相反側之邊；(b)步驟，於該元件區域之中，在該半導體基板的該主面形成係與該第一導電型相反的導電型之第二導電型的第一半導體區域，並在該終端區域之中，形成具有該第二導電型、且於俯視下圍繞於該元件區域的周圍之環狀的第二半導體區域；(c)步驟，於該元件區域之中，在該第一半導體區域的內部形成該第一導電型的第三半導體區域；(d)步驟，於該元件區域之中，在該第一半導體區域的內部形成該第二導電型的第四半導體區域；並於該終端區域之中，在該第二半導體區域的內部形成具有該第二導電型、且於俯視下圍繞於該元件區域的周圍之環狀的第五半導體區域；(e)步驟，在該終端區域之中，形成該第二導電型之第六半導體區域，該第六半導體區域具有與該第二半導體區域重疊之處，且位在該第二半導體區域的該邊側；(f)步驟，在該終端區域之中，於利用抗氧化性絕緣膜包覆該第六半導體區域、及位在該第六半導體區域的該邊側並係該半導體基板的一部分之第七半導體區域之狀態下，將該半導體基板在含有氧之環境氣體中進行熱處理，而在該元件區域之中，於該第一半導體區域上形成第一閘極絕緣膜；(g)步驟，使用CVD法，在該第一閘極絕緣膜上形成第二閘極絕緣膜；以及(h)步驟，在該第二閘極絕緣膜上形成閘極電極；且該第五半導體區域的雜質濃度高於該第二半導體區域及該第六半導體區域的雜質濃度； 且該(g)步驟之中，該抗氧化性絕緣膜係由該第二閘極絕緣膜所包覆。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，該第六半導體區域的雜質濃度低於該第二半導體區域的雜質濃度。
  18. 如申請專利範圍第16項之半導體裝置的製造方法，其中，該第二半導體區域及該第六半導體區域具有於俯視下圍繞於該元件區域的周圍之環狀。
  19. 如申請專利範圍第16項之半導體裝置的製造方法，其中，該第六半導體區域係鄰接於該第七半導體區域。
TW106142316A 2016-12-09 2017-12-04 半導體裝置及其製造方法 TWI742210B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016239283A JP6887244B2 (ja) 2016-12-09 2016-12-09 半導体装置およびその製造方法
JP2016-239283 2016-12-09

Publications (2)

Publication Number Publication Date
TW201834033A TW201834033A (zh) 2018-09-16
TWI742210B true TWI742210B (zh) 2021-10-11

Family

ID=60262835

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106142316A TWI742210B (zh) 2016-12-09 2017-12-04 半導體裝置及其製造方法

Country Status (5)

Country Link
US (2) US10468496B2 (zh)
EP (1) EP3336880B1 (zh)
JP (2) JP6887244B2 (zh)
CN (2) CN108231895B (zh)
TW (1) TWI742210B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6723384B2 (ja) * 2017-01-26 2020-07-15 三菱電機株式会社 半導体装置の製造方法
US10601413B2 (en) * 2017-09-08 2020-03-24 Cree, Inc. Power switching devices with DV/DT capability and methods of making such devices
JP7379883B2 (ja) * 2019-06-27 2023-11-15 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224150A1 (en) * 2007-03-13 2008-09-18 Denso Corporation Silicon carbide semiconductor device
JP2013098316A (ja) * 2011-10-31 2013-05-20 Mitsubishi Electric Corp 炭化珪素半導体装置
US20140197422A1 (en) * 2013-01-16 2014-07-17 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US20160079411A1 (en) * 2013-04-03 2016-03-17 Mitsubishi Electric Corporation Semiconductor device
US20160284834A1 (en) * 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3413050B2 (ja) * 1997-03-25 2003-06-03 株式会社東芝 半導体装置及びその製造方法
JP2002016251A (ja) * 2000-06-29 2002-01-18 Toshiba Corp 半導体装置
JP4671314B2 (ja) * 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
US7348245B2 (en) * 2003-04-28 2008-03-25 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
JP4849301B2 (ja) * 2005-07-27 2012-01-11 ソニー株式会社 情報処理装置および方法、並びにプログラム
JP4327820B2 (ja) * 2006-06-05 2009-09-09 株式会社東芝 半導体装置およびその製造方法
CN101165916A (zh) * 2006-10-17 2008-04-23 松下电器产业株式会社 半导体装置及其制造方法
JP2008103529A (ja) 2006-10-19 2008-05-01 Toyota Central R&D Labs Inc 半導体装置
JP2009289904A (ja) 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
JP5159489B2 (ja) * 2008-07-18 2013-03-06 キヤノン株式会社 通信装置
JP2010161299A (ja) * 2009-01-09 2010-07-22 Toshiba Corp 半導体装置及びその製造方法
JP2011066371A (ja) * 2009-08-18 2011-03-31 Denso Corp 半導体装置およびその製造方法
JP5478993B2 (ja) * 2009-08-28 2014-04-23 株式会社東海理化電機製作所 高耐圧半導体装置及びその製造方法
JP2011060901A (ja) 2009-09-08 2011-03-24 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
JP2011091125A (ja) * 2009-10-21 2011-05-06 Panasonic Corp 炭化珪素半導体装置及びその製造方法
JP4962665B2 (ja) * 2010-04-06 2012-06-27 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびにパワーモジュール
JP2012064873A (ja) * 2010-09-17 2012-03-29 Rohm Co Ltd 半導体装置およびその製造方法
US9625023B2 (en) * 2012-07-20 2017-04-18 Schaeffler Technologies AG & Co. KG Torque converter damper with shudder control
JP2014146738A (ja) * 2013-01-30 2014-08-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
CN105531802A (zh) * 2013-07-11 2016-04-27 富士电机株式会社 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP6300262B2 (ja) 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
JP6065154B2 (ja) * 2014-04-30 2017-01-25 三菱電機株式会社 炭化珪素半導体装置
JP6291359B2 (ja) * 2014-06-05 2018-03-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6284840B2 (ja) 2014-06-26 2018-02-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP2016086002A (ja) 2014-10-23 2016-05-19 サンケン電気株式会社 半導体装置及びその製造方法
JP6505466B2 (ja) 2015-02-24 2019-04-24 株式会社東芝 半導体装置及びその製造方法
JP2016181591A (ja) * 2015-03-24 2016-10-13 住友電気工業株式会社 炭化珪素半導体装置
WO2016151829A1 (ja) * 2015-03-26 2016-09-29 三菱電機株式会社 半導体装置の製造方法
DE112015006450T5 (de) * 2015-04-14 2017-12-28 Mitsubishi Electric Corporation Halbleitereinheit
US20180001913A1 (en) * 2016-06-30 2018-01-04 Trinityrail Maintenance Services, Inc. Tank car top platform assembly closure plate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224150A1 (en) * 2007-03-13 2008-09-18 Denso Corporation Silicon carbide semiconductor device
JP2013098316A (ja) * 2011-10-31 2013-05-20 Mitsubishi Electric Corp 炭化珪素半導体装置
US20140197422A1 (en) * 2013-01-16 2014-07-17 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
US20160079411A1 (en) * 2013-04-03 2016-03-17 Mitsubishi Electric Corporation Semiconductor device
US20160284834A1 (en) * 2015-03-24 2016-09-29 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator

Also Published As

Publication number Publication date
JP7146018B2 (ja) 2022-10-03
EP3336880A1 (en) 2018-06-20
JP2021119639A (ja) 2021-08-12
CN108231895A (zh) 2018-06-29
US20200020781A1 (en) 2020-01-16
CN108231895B (zh) 2023-11-17
US10468496B2 (en) 2019-11-05
TW201834033A (zh) 2018-09-16
JP2018098288A (ja) 2018-06-21
US20180166554A1 (en) 2018-06-14
CN117410338A (zh) 2024-01-16
EP3336880B1 (en) 2023-05-24
JP6887244B2 (ja) 2021-06-16

Similar Documents

Publication Publication Date Title
TWI742210B (zh) 半導體裝置及其製造方法
JP5544918B2 (ja) 炭化珪素絶縁ゲート型半導体素子およびその製造方法
US8354715B2 (en) Semiconductor device and method of fabricating the same
US8115211B2 (en) Silicon carbide semiconductor device and manufacturing method thereof
US8035112B1 (en) SIC power DMOSFET with self-aligned source contact
US9716157B2 (en) Silicon carbide semiconductor device
JP6140823B2 (ja) 炭化珪素半導体装置
WO2014083943A1 (ja) 炭化珪素半導体装置およびその製造方法
US11094790B2 (en) Silicon carbide semiconductor device
JP7054403B2 (ja) 半導体装置の製造方法
JP5233158B2 (ja) 炭化珪素半導体装置
JP2015032664A (ja) ワイドバンドギャップ半導体装置
US20120171850A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2013008716A (ja) 半導体装置及びその製造方法
JP2009194197A (ja) 半導体装置及びその製造方法
JP6991476B2 (ja) 半導体装置
JP2013105856A (ja) 炭化珪素半導体装置およびその製造方法
JP2017168681A (ja) 半導体装置および半導体装置の製造方法
KR101371491B1 (ko) 반도체 소자 및 그 제조 방법
JP2019021761A (ja) 半導体装置およびその製造方法