JPH09232576A - 垂直misfetディバイス,cmosプロセスインテグレイション,ramアプリケイション - Google Patents

垂直misfetディバイス,cmosプロセスインテグレイション,ramアプリケイション

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JPH09232576A
JPH09232576A JP8191301A JP19130196A JPH09232576A JP H09232576 A JPH09232576 A JP H09232576A JP 8191301 A JP8191301 A JP 8191301A JP 19130196 A JP19130196 A JP 19130196A JP H09232576 A JPH09232576 A JP H09232576A
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drain
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Application number
JP8191301A
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English (en)
Inventor
Augusto Carlos Jorge R Proenca
ヨルフェ ラミロ プロエンカ アウフスト カルロス
Jozef Juul Poortmans
ユール ポールトマンス ヨゼフ
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Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
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Publication date
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 少なくともソース層(7)、チャンネル層(3)及びド
レン層(1)を含む複数層のスタックから成るシリコン
・ゲルマニウムをベースとする垂直MISFETディバ
イスにおいて: −チャンネル層(3)が非ドーピング処理または低ドー
ピング処理されており; −ソース/チャンネル界面に近くソースに非ドーピング
または低ドーピング処理域(5)が存在するようにソー
ス(7)とチャンネル(3)との間にヘテロ接合を形成
し; −絶縁層(11)を介在させてゲート(13)を好まし
くはほぼ直角に、少なくとも部分的にソース(7)、チ
ャンネル(3)及びドレン(1)層とオーバラップさせ
たことを特徴とするシリコン・ゲルマニウムをベースと
する垂直MISFETディバイス。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野及び従来の技術】マイクロエレ
クトロニクス産業の成功は、超小型化製造技術の絶え間
のない進歩に負うところが大きい。このような超小型化
製造技術が電子ディバイスの限界寸法をミクロンよりも
はるかに微小なレベルにまで縮小することを可能にし
た。このようなサイズ範囲では速度、サイズ、電力消
費、及び生産コストをバランスよく達成できるという点
でMISFET(Metal−Insulator−S
emiconductor−Field−Effect
− Transistor)、特にMOSFET(Me
tal−Oxide−Semiconductor−F
ield− Effect−Transistor)が
好ましいタイプのディバイスである。
【0002】従来、リソグラフィーが他のすべての製造
工程の技術的な推進役であった。即ち、リソグラフィー
技術によって小さい寸法に工程をスケーリングすること
は容易であったから、トランジスタを小型化できる限界
はリソグラフィーの可能性そのものによって決定され
た。
【0003】パターンの小型化には二重の利点がある:
即ち、所与の面積に合わせて設計上のスケーリングを縮
小できるから、ディバイス数を増やすことができ、しか
もより小さいディバイスをより迅速に製造でき、電力消
費を軽減することができる。
【0004】現時点では、製造に適さない実験的な技術
によって超小型のプレーナトランジスタが製造されてい
る。しかし、その耐久性には疑問がある。さらに、室温
での動作に関して、このディバイスには物理的問題があ
る。直面している問題が前例のない難問題であるだけ
に、漸進的なアプローチ(または漸進的なエンジニアリ
ング)では問題の一部をも解決できないと考えられる。
これらの問題はそれぞれ性質を異にしている:ディバイ
スの物理的性質、新しいタイプの製造設備を必要とする
新しい製造技術、及び経済性である。
【0005】短い(例えば0.12μm以下の)ゲート
を有するSiMISFETディバイスを製造する場合
(1995年において)、2つの極めて明白な問題を伴
う:即ち、ディバイスの物理的性質と製造上の技術であ
る。
【0006】第1の問題は、チャンネルが極めて短い場
合、ドレンバイアスがなくても発生するDrain I
nduced Barrier Lowering(D
IBL:ドレン誘導障壁降下)と呼ばれる問題である。
この現象は、結果として望ましくない高いオフ電流を生
み、これが深刻な電力消費問題の主因となる。このこと
は、ディバイスのスイッチング性能(限界値に達しない
電流勾配)をも劣化させる。
【0007】製造上の技術に関しては、リソグラフィー
と浅いジャンクションの形成が最も卓越した技術であ
る。技術的見地からすれば,いずれもいくつかの問題解
決をもたらすと考えられるが、それぞれが新しいタイプ
の設備を利用する異なる製造技術を意味する。これらの
技術のうちには経済的に実用に供し得るかどうか不明の
ものもある。明らかなのは0.12μm以下の寸法には
リソグラフィー技術が利用されるということである。
【0008】技術的問題を解決するために、垂直(縦
形,以後縦形と訳す)MISFET(Vertical
MISFET)ディバイスが提案された。このMIS
FETの場合、リソグラフィーステップがトランジスタ
の断面形状を画成し、ゲート/チャンネルの長さは(低
温における)エピタキシャル技術によって画成される。
【0009】具体的にはホモ接合を有するプレーナデル
タドープド縦形(Planar Delta Dope
d Vertical)MISFETディバイスが公知
である。
【0010】しかし、このディバイスにおいてもDIB
L降下はいぜんとして残るから、チャンネル長さは極め
て短くなる。その原因は、バイアスがかかるとドーピン
グによって形成されている電位障害が電荷再分布の影響
を受け、障壁の最大値がSiのバンドギャップによって
制限されることにある。また、ソース/ドレンとデルタ
ドープ障壁との間の距離が極めて短いから強い電界が生
じ、バンド間トンネル効果が許容レベル以上に強められ
る。
【0011】文献US−A−4 740 826は、N
+- 形基板の表面にP -形材料層を形成し、次いでN-層、
+層、N - 層及びP + 層を形成し、こうして形成された
スタックの一方の側に沿ってトレンチをエッチングし、
中間のP + 及びN +層のコネクタを形成し、ゲート絶縁物
及びa-ゲートが形成される場合に別のトレンチを形成
した縦形COMSインバータを開示している。複数層間
にはホモ接合だけが存在する。
【0012】ヘテロ接合を有するトランジスタもA.Z
aslavsky,K.R.Milkove,Y.H.
Lee,K.K.Chan,F.Stern,D.A.
Grutzmacher,S.A.Rishton,
C.Stanis,及びT.O.Sedgwickによ
る“Fabrication of three−te
rminal Resonant Tunnellin
g Devices in Silicon−base
d Material”:Appl.Phys.Let
t.64(13),28 March 1994から公
知である。
【0013】この文献が、共振トンネル効果を物理的動
作原理とする二重SiGe障壁を有するシリコンをベー
スとするディバイスの製造を開示している。
【0014】文献US−A−4 550 489は、層
構造をエピタキシャル技術で形成し、ゲートを金属電極
とチャンネル半導体材料の間のショットキー(Scho
ttky)接合によって形成した縦形電界効果トランジ
スタを開示している。電流制御メカニズムとして、障壁
を薄くすることによってチャンネル材料を横切るトンネ
ル効果を高めることである。
【0015】文献US−A−4236166は、バンド
ギャップが比較的広く、エピタキシャル成長させ、下方
の半導体本体部分に実質的にラチスマッチさせた(la
ttice matched)低ドーピング処理活性層
を含む縦形電界トランジスタを開示している。バンドギ
ャップの狭い材料から成るメサは、エピタキシャル成長
によって形成され、実質的に活性層にラチスマッチさせ
る。ソース電極は、半導体本体部分の大きい底面に形成
され、ドレン電極はメサの頂部に形成され、1対のゲー
ト電極はメサの両側に近く活性層に形成される。
【0016】このトランジスタは常態でオン状態にあ
り、オフ状態となるにはゲート電圧の印加を必要とす
る。オフ状態への切換えメカニズムは、チャンネル材料
を空乏化して電流を止めることによって行われ、従っ
て、この公知例の場合、横と縦の寸法比が制約される。
【0017】“GEC Journal of Res
earch”,10(1993)no.3,pp.64
5,Chelmsford,Essex,GBは、エピ
タキシャル成長させたSiおよびSi1-x Gex ヘテロ
構造に利用される公知の技術を記述している。
【0018】この文献には、縦形MISFETトランジ
スタの記述が全くない。
【0019】公知例が示唆しているような縦形MISF
ETsを利用するCMOS製造工程の集積に関しては、
4つの大きな問題に直面する: 1.相補トランジスタを製造するための多重エピタキシ
ャル成長工程。順次相補トランジスタを製造する工程で
は、少なくとも2つのエピタキシャル成長処理(SEG
sの場合も含めて)を行わねばならない。このことは工
程の複雑化を意味し、低温での洗浄およびキュア、極め
て選択的なエッチングなどが必要となる。
【0020】2.高ドーピング処理域にゲートが広範囲
にわたってオーバーラップすることに起因する寄生キャ
パシタンス(parasitic capacitan
ces)。(プレーナトランジスタでは起こらないこと
であるが)ゲートがソースおよびドレンと完全にオーバ
ラップする。直列抵抗を極力小さくするには“厚い”ソ
ースおよびドレン層を設けねばならないから、このキャ
パシタンスは大きくなり易い。
【0021】3.リソグラフィーおよびドライエッチン
グでゲート電極を画成する場合、ゲート電極によってオ
ーバラップされる領域がさらに広くなる:即ち、トラン
ジスタ自体の頂部、及び縦形トランジスタを画成する高
ドーピング処理層にオーバラップする。高ドーピング処
理層との接点をゲートによって画成される周縁よりも外
側に形成する場合、ゲート電極が該層にオーバラップす
るのは避けられない。
【0022】4.異なるレベルに別々の接触層が必要な
ことから集積密度が低くなる。自己整合(self−a
ligned)プレーナMOSFETsの時代では、単
一のパターン生成ステップでトランジスタのすべての端
子に対する接点が得られる。2または3パターン生成ス
テップで接点を形成しなければならない縦形トランジス
タの場合、層間の整合が不正確であるからその分だけ広
い面積が必要となる。このように組み込まれた公差によ
るペナルティーとして面積が大きくなりがちである(リ
ソグラフィー工具の整合精度は非ゼロである)。
【0023】歴史的には、超小型化の製造技術を進歩さ
せる原動力となった製品はDRAMである。
【0024】横方向素子がますます小さくなり、ダイが
ますます大きくなることが相俟ってDRAMsのビット
数/ダイはますます多くなっている。しかしこの2つの
要因といえども今後有効に作用するとは限らない。いか
なるリソグラフィー設備が0.1μm以下の分解能を可
能にするかは極めて不確かである。ダイのサイズは使用
されるリソグラフィー工具に応じて異なるから、第1の
疑問に対する回答は第2の疑問に対する回答ともなる。
【0025】いずれにしても、加工に極めて有効であっ
た進歩の要因は、ギガビット時代には通用しそうもな
い。過去の加速度的な進歩の足どりを今後も維持するに
は新しいアプローチが必要である。
【0026】ランダムアクセスメモリ(RAM)セル
は、少なくとも1個のトランジスタと1個のコンデンサ
を必要とする。従って、トランジスタ(通常はMOSF
ET)を如何に小型化できるかが問題である。プレーナ
MOSFETは、横方向寸法を縮小しようとすれば接合
を極めて浅く形成し、漏れ電流を低くする必要がある。
0.12μm世代に近づくと、これが難点になる。コン
デンサにおける電荷保持量は、トランジスタの漏れ電流
次第であるから、このことは極めて重要な条件である。
漏れが大きければ、記憶情報保持のためコンデンサの再
生速度が大きくなければならない。
【0027】コンデンサ自体にも問題がある。コンデン
サの横方向寸法が小さくなると、総キャパシタンスも小
さくなる。また動作電圧を小さくする必要があるが、ノ
イズは一定値KTによって決定されるから、保持しなけ
ればならない最小電荷というものがある。従って、この
問題の解決策は、単位面積当りのキャパシタンスを増大
させることであった。この解決は、コンデンサプレート
間の二酸化ケイ素を薄くし、3次元コンデンサ構造を製
造することによって達成された。二酸化ケイ素を、漏れ
電流が許容限度以上となる薄さ以上に薄くすることはで
きない。3次元コンデンサ構造は、セルの底面積を広げ
ずにコンデンサの有効面積を拡大できるが、製造工程を
著しく複雑にし、収率を低下させる。コンデンサの将来
は、透磁率値の大きい誘電材料を使用するプレーナ構造
にあると考えられる。
【0028】SOI基板を使用すれば、MISFET漏
れ電流を著しく軽減できるであろう。SOIに伴う問題
は、基板のコストが高過ぎることにある。
【0029】
【発明が解決しようとする課題】本発明の第1の目的
は、シリコンゲルマニウムをベースとする縦形(垂直)
MISFETディバイス、好ましくは、チャンネル長さ
が極めて短い、好ましくはバリスティック動作を可能に
するほど短いシリコンゲルマニウムをベースとする縦形
MOSFETディバイスから成り、DIBL問題をも同
時解決する新規のディバイスを提示することにある。
【0030】具体的には、本発明は、これらの長所を有
するPMOS及びNMOSトランジスタを提案すること
を目的とする。
【0031】本発明の第2の目的は、プレーナCMOS
製造工程集積に代わることのできる量産可能な縦形CM
OS製造工程集積(プロセスインテグレイション)を提
示することにある。“量産可能な”とは個々の製造工
程、その複雑さ、工程数及び工程順序が高い生産能率を
可能にするものでなければならないことを意味する。
【0032】本発明の第3の目的は、シリコン縦形MI
SFETディバイスに基づくメモリセルを有し、極めて
高い集積密度を有する新規のDRAMセル及び/または
回路を提案することにある。
【0033】本発明のディバイス及びその製造工程集積
のその他の長所を以下に説明する。
【0034】
【課題を解決するための手段】第1の対象として、本発
明は、少なくともソース層、チャンネル層及びドレン層
を含む複数層スタックから成るシリコンゲルマニウムを
ベースとする縦形MISFETディバイスに関する。
【0035】このディバイスは、少なくとも、 1.チャンネル層が非ドーピング処理または低ドーピン
グ処理層であり; 2.ソースとチャンネルとの間にヘテロ接合が形成さ
れ、ソースのソース/チャンネル界面近傍に非ドーピン
グ処理または低ドーピング処理域が存在し; 3.ゲートがソース、チャンネル及びドレン層と、絶縁
層を介在させて少なくとも部分的に、好ましくは直角に
オーバラップすることを特徴とする。
【0036】PMOSディバイスの場合、ドレンは好ま
しくはチャンネル材料と同じ材料を高p形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料であって、ソースは非ドーピング処理または低P形ド
ーピング処理域と、高P形ドーピング処理域とからなる
少なくとも2重層で構成され、前記両域はチャンネル材
料の価電子帯エッジよりもポテンシャルエネルギーが低
い価電子帯エッジを有する第2の材料から成る。
【0037】好ましくは、PMOS形ディバイスは、 −ドレンが高ドーピング処理p ++ 層、好ましくはSi層
から成り、 −チャンネルが非ドーピング処理層、好ましくはSi層
であり、 −ソースが非ドーピング処理または低ドーピング処理S
1-x Gex 層と高ドーピング処理p ++ グレード可能S
iGe層とから成る少なくとも2重層で構成されている
ことを特徴とする。
【0038】NMOSディバイスの場合、ドレンは好ま
しくはチャンネル材料と同じ材料を高n形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料から成り、ソースは非ドーピング処理または低n形ド
ーピング処理域と高n形ドーピング処理域とから成る少
なくとも2重層から成り、前記両域はチャンネル材料の
価電子帯エッジよりもポテンシャルエネルギーが低い価
電子帯エッジを有する第2の材料から成る。
【0039】第1の好ましい実施例であるNMOS形デ
ィバイスは、 −ドレンが高ドーピング処理n ++ 層、好ましくはSi層
から成り、 −チャンネルが非ドーピング処理層、好ましくはSi層
であり、 −ソースが非ドーピング処理または低ドーピング処理S
1-x-y Gexy 層と、高ドーピング処理n ++ グレー
ド可能Si1-X-Y Gexy またはSi1-yy層とか
ら成る少なくとも2重層で構成されていることを特徴と
する。
【0040】他の好ましい実施例であるNMOS形ディ
バイスは、 −ドレンが高ドーピング処理n ++ 層、好ましくはGe層
から成り、 −チャンネルが非ドーピング処理層、好ましくはGe層
であり、 −ソースが非ドーピング処理または低ドーピング処理S
1-y Gey 層と高ドーピング処理n ++ グレード可能S
iGe層とから成る少なくとも2重層で構成されている
ことを特徴とする。
【0041】PMOS及びNMOSディバイスのいくつ
かの好ましい実施例を図面の説明との関連で以下に詳し
く説明する。
【0042】シリコン上でのエピタキシャル成長に適し
た材料を使用するPMOSディバイスは、ドレンがp ++
シリコン層から成り、チャンネルが非ドーピング処理シ
リコン層から成り、ソースが非ドーピング処理シリコン
・ゲルマニウム層とp++シリコン・ゲルマニウム層とか
ら成ることを特徴とする。
【0043】同じ材料を使用するNMOSディバイス
は、Siウエハへドレンされる(drained)Si
Ge層の伝導帯オフセットが小さいから比較的複雑にな
り易い。この問題は、Si0.5 Ge0.5 仮想基板を使用
することで回避できる。この実施例のNMOSディバイ
スは、ドレンがn ++ Ge層から成り、チャンネルが非ド
ーピング処理Ge層から成り、ソースが非ドーピング処
理または低n形ドーピング処理SiGe層とn ++ SiG
e層とから成ることを特徴とする。
【0044】材料の組合わせは決して1通りだけではな
い。各ディバイスに必要な特定のバンド構造を得るため
には、この材料の組合わせにいく通りもの変更を加える
ことができる。例えば、Siウエハにストレインした
(strained)Si1-yy ランダム合金を使用
すれば有用な伝導帯(conduction ban
d)オフセットが得られ、従って、SiGe仮想基板の
使用は不要となる。これらのディバイスは、GaAs及
び関連の合金のような他の材料系で製造することも可能
である。
【0045】製造コスト上の理由から、シリコンをベー
スとする材料を使用する場合について以下に本発明を説
明する。従来のIC製造設備を利用してバンドギャップ
エンジニアリングを行うのにSiGeがもっとも好適な
材料であることに着目して、本発明のいくつかのディバ
イスをSi1-X Gex 仮想基板上に製造する場合につい
て説明する。
【0046】本発明は、NMOS形またはPMOS形デ
ィバイスの頂部にPMOS形またはNMOS形ディバイ
スを成長させた相補ディバイスにも関する。相補ディバ
イスに想定される構成は、CMOSインバータ、PMO
Sパストランジスタ、及びNMOSパストランジスタの
3通りである。
【0047】好ましい実施態様として、PMOS/NM
OS/PMOSディバイスを順次重ねるか、またはNM
OS/PMOS/NMOSを順次重ねたスタックも考え
られる。
【0048】CMOSインバータの場合、PMOSソー
スは接地し、NMOSソースは−VSS、入力信号は共
通ゲート接点に入力され、出力信号は共通ドレン接点で
取り出される。
【0049】パストランジスタの場合、単一MOSのゲ
ートに制御信号が印加されてソースにおける信号へのド
レンのアクセスを許可または禁止する。多くの場合、制
御信号はクロックである。従って、パストランジスタで
はPMOSの端子はNMOSの端子から、また逆にNM
OSの端子はPMOSの端子から完全に独立でなければ
ならない。
【0050】本発明では、複数ディバイスのスタック全
体に共通のゲートをスタック周りに設け、好ましくはこ
のディバイススタックにすべてのディバイスに共通のド
レン接点を、好ましくはスタック周縁よりも内側に設け
る。
【0051】ソース接点は、底部または頂部ディバイス
だけに、好ましくはスタックされたディバイスの周縁よ
りも内側に設けるか、またはすべてのディバイスに共通
に基板またはウエハの全面に形成し、パターン生成処理
されていないウエハの裏側に複数スタックを画成する。
【0052】第2の対象として、本発明は、それぞれが
少なくともソース層、チャンネル層及びドレン層を含む
複数層のスタックを含み、前記複数層と少なくとも部分
的にオーバラップするゲート及び絶縁体を周囲に有する
1個の縦形MISFETの集積方法において: −シリコン基板上に順次エピタキシャルデポジションを
行うことによって、スタック可能な各縦形MISFET
ディバイスの複数層を画成し、 −リソグラフ/エッチング工程から成るパターン形成ス
テップを利用することにより、スタック可能なディバイ
スを囲むゲートを形成し、 −他のパターン形成ステップを利用することにより、ス
タック可能な各縦形MISFETディバイスのソース及
びドレンとの接点を形成する縦形MISFETディバイ
スの集積方法に関する。
【0053】ディバイスのドレンとの接点を形成するた
めのパターン形成ステップを、好ましくはスタックされ
た複数ディバイスに共通の前記ドレンがスタックされて
いるディバイスの周縁よりも内側に形成されるように行
う。
【0054】ディバイススタックを、NMOS/PMO
SまたはPMOS/NMOSまたはNMOS/PMOS
/NMOSまたはPMOS/NMOS/PMOSディバ
イスのスタックが形成されるように切れ目のない単一の
エピタキシャルデポジションによって画成することも好
ましい。
【0055】好ましくは、エピタキシャルデポジション
にバーチャルSi1-x Gex 基板を使用してPMOSま
たはNMOSディバイスのそれぞれにヘテロ接合を形成
する。第IV族元素及び適当なドーパントを組み込んでヘ
テロ接合を形成することによって、有効なエネルギー障
壁を形成することも可能である。
【0056】好ましい実施態様として、本発明は、縦形
ヘテロ接合MISFETディバイスのCMOS集積方法
において少なくとも下記ステップ: −縦形MISFETディバイスの複数層のエピタキシ
ー; −絶縁体のデポジション; −マスク1:それぞれ各スタックに対応する構成ユニッ
ト(MESAS)の画成; −Mesas側壁におけるゲートスタックの形成; −ゲート電極のエッチバック(スペーサ状の電極); −プラナリゼーション:Mesas間スペースの充填; −マスク2:ゲート接点パッドの形成; −マスク3:(共通)ドレン接点ホール; −頂部/底部ディバイスの内側壁の少なくとも一部にス
ペーサを形成; −ケイ化物及び金属による接点ホール充填; −マスク4:最上段ディバイスとの接点ホール; −ケイ化物及び金属による接点ホール充填; −メタライジングを含む縦形ヘテロ接点MISFETデ
ィバイスの集積方法を提案する。
【0057】第3の対象として、本発明はメモリセル及
び論理回路を含むRAM回路にも関する。第1の好まし
い実施例では、メモリセルのそれぞれが、それ自体少な
くともソース層、チャンネル層及びドレン層を含む複数
層のスタックを有する縦形MISFETディバイスを含
み、かつ前記縦形MISFETディバイスの複数層スタ
ック頂部におけるコンデンサを含む。
【0058】第2の好ましい実施態様では、メモリセル
のそれぞれが頂部における少なくとも2個の縦形MIS
FETディバイスを含み、両ディバイス間にコンデンサ
を有する。
【0059】縦形MISFETは、単結晶縦形MISF
ETディバイスであることが好ましい。
【0060】好ましい実施態様では、縦形MISFET
ディバイスが縦形へテロ接合MISFETディバイスで
あって、少なくとも: −非ドーピング処理または低ドーピング処理チャンネル
層と; −ソース/チャンネル界面近くのソースに非ドーピング
処理または低ドーピング処理域を設けてソースとチャン
ネルとの間に形成したヘテロ接合と; −絶縁層を介在させてソース、チャンネル及びドレンと
少なくとも部分的に、好ましくはほぼ直角にオーバラッ
プするゲートと、を含む。
【0061】これらのRAM回路におけるオンチップ論
理回路は、プレーナトランジスタまたは縦形MISFE
Tディバイスで構成できるが、縦形ヘテロ接合MISF
ETディバイスで構成するのが好ましい。
【0062】
【発明の実施の形態及び発明の効果】本発明のいくつかの実施例の詳細な説明 本発明の第1の対象は、DIBL問題を伴わず、ヘテロ
接合を横切る移動を可能にするヘテロ接合を有するシリ
コンをベースとする縦形MISFET、好ましくはMO
SFETディバイスに関する。
【0063】図1は、PMOSディバイスにおける(ソ
ースからドレンまでの)距離とバンド構造及び電気化学
的電位との関係を市販のディバイスシミュレータ(ヘテ
ロ接合を有するTMA’s Medici)を利用して
画いたグラフである。
【0064】具体的には、図1a,1b,1cは、想定
される3通りのバイアス状態:即ち、バイアスのない状
態、ドレンバイアスだけの状態、ドレン及びゲートバイ
アスの状態をそれぞれ示す。
【0065】ソースを熱キャリヤ貯蔵部(therma
lized carrier reservoir)と
考えれば、これらキャリヤのうち障壁高さよりも高いエ
ネルギーを有する部分は、フェルミーディラック分布に
よって与えられる。すでに約10KT障壁高さでは、分
布がほとんどゼロに近い。チャンネル長さがキャリヤの
平均自由行程よりも小さいディバイスの場合、電流は障
壁高さのみによって決定され、チャンネル長さとは無関
係である。この場合、オフ電流は障壁を越える熱電子放
出によって与えられる。即ち、トンネル効果が抑制され
る場合である(図1a参照)。
【0066】本発明のディバイスは、絶縁されたゲート
の作用によってヘテロ障壁を低くすることを可能にする
最初のディバイスである。これらのディバイスは、ソー
スのエンジニアリングが適切であれば(温度及びチャン
ネル長さにもよるが)ヘテロ接合を横切ってドリフト拡
散またはバリスティック伝導が起こり得ることを示す。
【0067】2つの異なる物質間の帯域の差(即ち、2
つの帯域端間の差)は、これらの物質が仮像的(pse
udomorphic)であるかどうか、またどの程度
の歪みが存在するかに応じて異なる。しかし、いったん
層を構成してしまえば帯域オフセットを変えることは不
可能である。なぜなら帯域オフセットは、2つの異なる
物質または合金の界面条件に起因するからである。
【0068】比較的低ポテンシャルエネルギーの物質
(ソース)中のキャリヤにとって有効な障壁高さは、帯
域内側のエネルギー位置、即ち、エネルギーレベルと帯
域端との間の距離によって決まる。熱キャリヤの場合、
この差は比較的低いエネルギー状態のアベイラビリティ
に依存する。もしキャリヤが帯域端においてはエネルギ
ー状態を占有することができれば、障壁高さは帯域の差
に等しい。
【0069】電気化学ポテンシャルがソースを形成して
いる物質の帯域内ならば(いわゆるフェルミ・レベルで
あれば)、帯域端とフェルミ・レベルの間の状態が占有
されるから、進入粒子が占有できる余地はない。
【0070】もし進入粒子が占有できる最低エネルギー
状態がフェルミ・レベルの状態だけであれば、粒子が
“遭遇する”有効エネルギー障壁はソース及びチャンネ
ルの帯域端間の差ではなく、チャンネルの帯域端とソー
スのフェルミ・レベルとの間の差である。
【0071】低ドーピング処理半導体では、電気化学ポ
テンシャルと帯域端との相対位置は、MIS構造中の電
界効果によって著しく変調(このディバイスでは蓄積)
することができる。
【0072】ソース帯域端の(ソースのフェルミ・レベ
ルに対する)相対位置を変調することにより、ソースか
らドレンへ移動する粒子が“遭遇する”障壁高さを変調
することができる。この場合、ゲートの電界効果を介し
て変調を行う。
【0073】ゲートが“オフ”(図1b)である時に
は、(すでにドレンバイアスがかかっている場合でも)
ソースからドレンへ流れる(熱電子)電流を極力小さく
しなければならない。従って、障壁高さはできる限り大
きくなければならない。即ち、ソースにおいてすべての
キャリヤが帯域の差の全量に遭遇しなければならない。
従って、(ソースにおける)電気化学的ポテンシャルは
ギャップまたは少なくとも帯域端になければならない。
【0074】グラフから明らかなように、当該エネルギ
ーレベルでは障壁幅が広過ぎるため、トンネル効果は起
こらない。
【0075】オフ状態においてドレンバイアスがかかる
と、ソース及びドレンの高ドーピング処理域間の電位降
下がチャンネル及びソース非ドーピング処理域に(不均
等に)配分される。DIBLをできる限り抑制するため
には、ソースの非ドーピング処理域における電位降下を
も極力抑制しなければならない。そのためには、この非
ドーピング処理域をできる限り小さくすればよい。シミ
ュレーションによれば、5または10nmで障壁高さ縮
小のメカニズムが充分に作用する。オフ状態においては
熱電子電流だけがソースからドレンへ流れる。
【0076】ゲートが“オン”状態にある時(図1
b)、障壁高さがゼロでなければならない(<1K
T)。このことは、ソースにおいてチャンネル帯域端レ
ベルまでのすべてのエネルギー状態が占有される、即
ち、(ソースにおける)フェルミ・レベルがチャンネル
の帯域端レベル(実際にはチャンネルにおける量子井戸
の第1束縛レベル(bound state))と一致
しなければならないことを意味する。
【0077】この条件を満たすためには、チャンネルの
直前、即ち、ヘテロ接合の直前のソース位置で帯域を曲
げることが可能でなければならない。チャンネルとの界
面に近いソースに低ドーピング処理域を設ける理由はこ
こにある。金属または縮退ドーピング処理半導体ソース
が機能を果せない理由もここにある。この導通メカニズ
ム及び非対称構造は、このディバイスと電界効果トラン
ジスタにおけるヘテロ接合の採用を示唆する他のディバ
イスとの明確な相違点である。
【0078】チャンネルは、オン状態で電位降下が起こ
る領域である。
【0079】ヘテロ接合の直前に位置する非ドーピング
処理域は、オン状態で電位降下が起こらないから(チャ
ンネルの一部ではなく)ソースの一部と考えられる。オ
ン状態において、フェルミ・レベルはヘテロ接合までの
全ソース領域にわたって帯域の内側にある。
【0080】ドレンは、チャンネルよりも後方の領域で
あって、そこではフェルミ・レベルが帯域の内側にあり
(半導体は縮退半導体)、電位降下が起こらない。
【0081】なお、このような障壁低下は、ソース及び
ドレンにオーバラップするMIS構造の作用下に起こ
る。従って、ショットキーゲート理論に基づくディバイ
スは、この効果を再現できず、全く異なるメカニズム
(トンネル効果を可能にするための障壁薄化)に支配さ
れることはいうまでもない。
【0082】チャンネルの長さで20nm以下のMIS
FETsにおいてオフ状態では障壁高さが大きくなる仕
組みを以上に述べた。オン状態で障壁をゼロにする新し
いメカニズムも明らかになった。チャンネル長がこのよ
うに短ければ、室温におけるバリスティック動作を期待
することができる。
【0083】最新の出版物“Ballistic Me
tal−Oxide−Semiconductor F
ield Effect Transistor”,K
enji Natori,J.Appl.Phys.
76(8),15 October 1994,及びバ
リスティックホモ接合MISFETsのモデリングに関
する文献を本発明のディバイスに応用できる。このディ
バイスは、MOSゲートによって障壁が低くなるから、
障壁がホモ接合で形成されているかヘテロ接合で形成さ
れているかは無関係である。重要なことは、MOSゲー
トによってその高さを変えることができることである。
【0084】本発明のディバイスは、ヘテロ接合及びM
IS構造が可能なら、いかなる材料系で実施することも
できる。マイクロエレクトロニクス産業におけるシリコ
ン技術の優越的な地位にかんがみ、このディバイスの実
施にはシリコンをベースとする材料が最も魅力的であ
る。
【0085】PMOSディバイスの製造には、価電子帯
オフセットが必要であり、NMOSディバイスの製造に
は伝導帯域不連続が必要である。
【0086】価電子帯オフセットを得る最も簡単な方法
は、Siウエハ上にSi1-x Gex膜をコヒーレント成
長させることである。SiGe層において、伝導帯域に
さしたる影響を及ぼすことなく価電子帯を成長させるこ
とはすでに公知である。
【0087】伝導帯域オフセットを得るのは比較的簡単
でない。当面は、2通りの方法が可能であると考えられ
る。第1は、仮像Si1-yy またはSi1-x-y Gex
y合金をSiウエハ上に成長させる方法である。膜に
炭素を組み込むことで、伝導帯域を低くできる可能性が
強い。この場合、シリコンウエハ上に相補ディバイスを
直接成長させることができる。
【0088】第2の方法は、SiGe基板を用意し、基
板のGe含有分とは異なるGe含有分を有する歪みSi
Ge膜を成長させる(比較的高いGe含有量が電子に対
する障壁を形成する)。この場合、PMOSも基板のS
i含有量とは異なるSi含有量を有するSiGe膜を成
長させることによって形成できる(この比較的高いSi
含有量がホールに対する障壁を形成する)。
【0089】Ge及び/またはCの%に関するPMOS
及びNMOS層の実際の組成は帯域オフセットに応じて
異なり、このオフセットは所期のオフ状態電流に応じて
異なる。
【0090】図2,3,4は、本発明の縦形ヘテロ接合
MISFET(VHMISFET)であるPMOS及び
NMOSディバイスのいくつかの実施例を示す。
【0091】具体的には、図2a及び2bはSi基板上
に対して歪ませ、公知のエピタキシャル成長技術で製造
したPMOS及びNMOSディバイスをそれぞれ示す。
【0092】図2aに示すPMOSディバイスでは、ド
レン(1)は少なくとも1つの極めて高いドーピング処
理を施しp ++ Si層であり、チャンネル(3)は非ドー
ピング処理または低ドーピング処理Si層であり、ソー
スは非ドーピング処理または低ドーピング処理Si1-x
Gex 層(5)及び極めて高いドーピング処理を施した
++グレーデッドSiGe層(7)から成る少なくとも
1つの二重層である。PMOSディバイスのソースは、
高ドーピング処理p ++ Siウエハ(9)に対して歪ませ
てある。
【0093】図2bに示すNMOSディバイスでは、ド
レン(1′)は少なくとも1つの極めて高いドーピング
処理を施したn ++ Si層であり、チャンネル(3′)は
非ドーピングまたは低ドーピング処理Si層であり、ソ
ースは非ドーピング処理または低ドーピング処理Si
1-x-y Gexy (5′)と極めて高いドーピング処理
を施したn ++ グレーデッドSi1-x-y Gexy
(7′)とから成る少なくとも1つの二重層である。N
MOSディバイスのソースは、高ドーピング処理n ++
iウエハ(9′)に対して歪ませてある。
【0094】図2a及び2bに示すいずれのディバイス
においても、ゲート誘電体(11または11′)及びゲ
ート電極(13または13′)は、少なくとも部分的に
ソース、チャンネル及びドレン層とほぼ垂直にオーバラ
ップしている。いずれのディバイスも3つの端子を有
し、ゲートによって完全に囲まれている。
【0095】製造上の観点から、バッファ層に対してで
はなく、すべての層をSiウエハに対して歪ませた層と
することが好ましい。
【0096】このアプローチが好ましいのはディバイス
の物理的性質上の理由にもよる。どちらのトランジスタ
においても、チャンネルは、Geを多く含む合金よりも
破壊電圧が高い純粋なシリコンで形成されており、CM
OS回路の場合、VDS(従ってVGS)値が高い。Ge含
有分の高い合金は、バンドギャップがかなり狭く、キャ
リヤの熱発生を増大させる要因となり、従って、高温で
の動作が困難になる。
【0097】いずれの構成も室温での動作を可能にす
る。低温で動作できるということで、Ge含有量の多い
合金をチャンネル材料として使用した場合の問題をすべ
て解決することになる。
【0098】Si1-x-y Gexy またはSi1-yy
合金をSi基板にエピタキシャル成長させるよりもSi
Ge基板上にエピタキシャル成長させる方が好ましい場
合、ディバイスの構造はSiGe基板に対してそれぞれ
歪ませたPMOS及びNMOSディバイスを示す図3a
及び3bのような構造となる。
【0099】図3aに示すPMOSディバイスの場合、
ソースを高ドーピング処理p ++Si0. 5 Ge0.5 層(9
a)に対して歪ませてある。
【0100】図3bに示すNMOSディバイスの場合、
ソースを高ドーピング処理n ++ Si0. 5 Ge0.5 層(9
a′)に対して歪ませてある。
【0101】歪みを配慮してあるから、図3a及び3b
のドレン層構造をそれぞれ図4a及び4bの層構造に変
えることができる。
【0102】図4aに示すPMOSディバイスの場合、
ドレンは少なくとも1つの高ドーピング処理p ++ グレー
デッドSiGe層(1a)と1つの高ドーピング処理p
++ Si0.5 Ge0.5 層(1b)とから成る。
【0103】図4bに示すNMOSディバイスの場合、
ドレンは少なくとも1つの高ドーピング処理n ++ (グレ
ーデッド)SiGe層(1a′)と1つの高ドーピング
処理n ++ Si0.5 Ge0.5 層(1b′)とから成る。
【0104】SiGe基板の場合、純粋なSi及び純粋
なGeをチャンネル材料として使用することが好まし
く、これにより合金散乱を回避できる。ただし、歪みが
膜厚に制限を加えるから、これが可能なのは極めて薄い
膜(極めて短いチャンネル)の場合に限る。
【0105】第IV族元素のエピタキシー及び低温処理が
さらに進歩すれば、シリコンウエハまたはバッファ層上
に炭素、シリコン、ゲルマニウム及び錫のヘテロ構造を
成長させ、帯域端エンジニアリングの可能性をさらに広
げることが可能になる日が来るであろう。これらの元素
をすべて使用できれば、本発明が提案する層組成のいく
つかはやや異なったものとなるであろう。
【0106】相補ディバイスには、3通りの構成が考え
られる:即ち、CMOSインバータ、PMOSパストラ
ンジスタ、及びNMOSパストランジスタである。CM
OSインバータの場合、PMOSソースが接地し、NM
OSソースが−VSSであり、入力信号が共通ゲート接
点に印加され、出力信号は共通ドレン接点から取り出さ
れる。パストランジスタの場合、ソースにおける信号へ
のドレンのアクセスを許したり禁じたりするために単一
MOSのゲートに制御信号が印加される。制御信号は多
くの場合クロックである。従って、パストランジスタの
場合、PMOSの端子はNMOSの端子から、逆にNM
OSの端子はPMOSの端子から完全に独立でなければ
ならない。
【0107】図5は、縦形ヘテロ接点MISFETで形
成された本発明のCMOSインバータの好ましい実施例
を示し、NMOSトランジスタがPMOSトランジスタ
の頂部に成長形成され、両トランジスタのドレンである
++ 及びp ++ 層(1′及び1)が互いに対向している。
PMOS及びNMOSトランジスタのドレンは、ドレン
障壁(15)によって分離され、この障壁(15)はN
MOSトランジスタの電子に対する障壁層とPMOSト
ランジスタのホールに対する障壁層とから成る。
【0108】CMOSインバータを製造するには、両ド
レン(1及び1′)とのオーミックコンタクト(21)
が必要であり、NMOSトランジスタのソース(5′)
とのオーミックコンタクト(23)とPMOSトランジ
スタのソース(5)とのオーミックコンタクト(25)
はそれぞれ別々にCMOSインバータの表面と裏面とに
形成する。
【0109】CMOSインバータを構成する際に、逆に
NMOSトランジスタの頂部にPMOSトランジスタを
成長させてもよい。
【0110】図6は、図5に示したCMOSインバータ
に関してバイアスがかからない場合のバンド構造を略示
する。半導体ヘテロ接合で形成される障壁は、成長する
エピタキシャルスタックの中央部と円滑に一体化する。
このことは、ホモ接合だけを使用するトランジスタの場
合も同様である。これらのヘテロ障壁は、インバータ面
積を極力小さくするのに有用である。
【0111】ヘテロ障壁を含むことができなければ底部
ソースはウエハ裏側を介した共通の接点を持つことがで
きず、前面を介した個別の接点が必要となる。この場
合、PMOSのソース及びドレンをシャントし、頂部ト
ランジスタの供給電圧にむかってバイアスされる接点が
PINダイオード作用を打ち消すことになる。底部トラ
ンジスタのソースとの個別接点を前面に設ける構成の唯
一の利点は、底部パストランジスタも簡単に製造できる
ことである。ただし、前面からの接点が各CMOSスタ
ックの面積を接点の分だけ増大させることになる。
【0112】図7及び8は、それぞれ本発明の縦形ヘテ
ロ接合MISFETで構成されたNMOS及びPMOS
パストランジスタを示す。
【0113】エピタキシャルスタック中に絶縁または半
絶縁障壁を含めることができれば、単純なCMOSと比
較しても同じ程度の面積でCMOS、NMOS及びPM
OSパストランジスタを併存させることができる。この
構成では、それまでの頂部トランジスタが中段トランジ
スタとなり、その上部に底部トランジスタの層を反復さ
せて3つのトランジスタ層を形成する。この新しいスタ
ック、PMOS/NMOS/PMOSでは底部PMOS
においてすべてのソースが一括して接地させられる。こ
れらのPMOS及びNMOSは、CMOSインバータに
利用される。PMOSパストランジスタが必要な時に
は、頂部のPMOSが使用される。NMOSは、パスト
ランジスタとしてまたはCMOSの一部として利用でき
る。この場合、面積の増大を伴なわず、製造工程もPM
OS層を2度形成すること以外特に複雑になることはな
い。
【0114】本発明の第2の目的は、公知の縦形ディバ
イスを利用するCMOS集積に伴う上述した4つの問題
点を解決する新規の縦形MISFETディバイス集積方
法を提案することにある。 1.パターン生成されていないウエハ上に1回だけのエ
ピタキシャル成長工程を行う。即ち、製造工程の開始時
に、一方のタイプの(例えばNMOS)トランジスタの
層を他方のタイプの(例えばPMOS)トランジスタの
層の頂部に順次成長させる。これによって第1の問題が
解決される。 2.直列抵抗が高くなるか、または工程が複雑になるこ
とを甘受してゲートからドレンへのキャパシタンスを小
さくし、さらに重要な工程として、チャンネルから遠い
ドレン域では“厚い”酸化物を成長させ、ソース、チャ
ンネル及びドレン中間域には薄い誘電層を形成する。こ
れによって第2の問題は解決される。ただし、工程の複
雑化がこの方式の欠点である。 3.第3の問題の解決策として、ゲート電極を薄膜状に
形成し、(スペーサ状に)エッチバックすることによっ
て最上段及び最下段(PMOS及びNMOSのソース)
とのオーバラップを著しく低くする。 4.第4の問題は、極めて高度の自己整合性によって解
決される。即ち、わずか3または4層のマスク(及びマ
ーカー層)でCMOS回路のフロントエンドを完成でき
る。そのためには、材料を正しく配列してエッチングの
選択性を高めることによって高度の自己整合性を達成し
なければならない。
【0115】図9は、少なくとも下地ステップを含む縦
形CMOS集積方法を示すフローチャートである: −ディバイス層のエピタキシー; −絶縁物のデポジション; −マスク1:(構成ユニットに相当する)メサの画成; −メサ側壁におけるゲートスタックの形成; −ゲート電極のエッチバック(スペーサ状電極); −プラナリゼーション:メサ間スペースの充填; −マスク2:ゲート接点パッドの形成; −マスク3:(共通)ドレン接点ホール; −頂部/底部ディバイスの内側壁の少なくとも一部にお
けるスペーサの形成; −ケイ化物及び金属による接点ホール充填; −マスク4:頂部ディバイスのソースとの接点ホール; −ケイ化物及び金属による接点ホール充填; −メタライゼーション 工程を簡略化するため、接点以外の工程は構成のタイプ
に関係なく同じでなければならない。この方式では、極
めてコンパクトなCMOSインバータを製造できる。N
MOSパストランジスタ(図示せず)の場合、NMOS
ソース及びドレンとの接点を個々に形成しなければなら
ない。しかし、ゲートがPMOS層ともオーバラップし
ているから、接点を個別に形成するだけでは不充分であ
る。ゲートがスイッチングするごとに(ディバイスと同
じ断面を有する)PINダイオードが順方向にバイアス
されて回路を漏れ易くする。
【0116】理想としては、PMOSのドレンとNMO
Sのドレンとの間に絶縁物が介在すべきである。半導体
/絶縁物/半導体のエピタキシーは、半導体だけのエピ
タキシーのレベルまでは開発されていないから、大きい
半導体ヘテロ障壁によって半絶縁を実現し、処理のコン
パチビリティを維持すればよい。
【0117】したがって、NMOSドレンの下に電子に
対する極めて大きいヘテロ障壁を配置し、PMOSドレ
ンの頂部にホールに対するヘテロ障壁を配置しなければ
ならない。このようにしてホールがPMOSドレンを越
えて注入されるのを阻止するとともに電子のNMOSド
レンを越えて注入されるのを阻止する。ディバイスの断
面全体にわたって、これらのドレン障壁がトランジスタ
の障壁よりも大きくなくてよい。しかし、ゲート界面に
おいて障壁が低くなるから、ここで電流を完全に阻止す
るには障壁の高さをトランジスタ障壁の約2倍に設定す
る以外にない。残念ながらSi上にSiGeをヘテロエ
ピタキシャル成長させて得られる障壁の高さでは不充分
である。
【0118】他のIV族元素を利用することによって、所
要の大きさの帯域不連続を達成できるかもしれない。
【0119】想定される幾通りかの構成を明らかにする
ため、複数の製法フローを以下に詳細に説明する:な
お、以下に述べる製法フローには、これらに先立ついく
つかのステップがある。これらのステップのうちのいく
つかは公知の技術でも可能であろうが、公知技術ではス
テップ数が増え、場合によっては臨界数も増える。製法
フローに含まれるステップのうちには、マイクロエレク
トロニクス工業によって未だ広く採用されていないもの
もあるが、近い将来広く採用されると思われる。工業的
に大規模に採用されなかった製法を科学的に立証した結
果に基づくステップもある。いずれの場合にも、これら
の製法フローに含まれるステップはすべて立証ずみであ
り、ここでは全く新規のCOMS集積の構成に利用され
ている。
【0120】縦形トランジスタの製造に関しては、例え
ばドライエッチングによって垂直側壁を形成し、この側
壁面にゲート誘電体及び電極を低温で形成する。
【0121】ヘテロ接合縦形トランジスタに関しては、
オーミックコンタクトの場合のように異種の材料が存在
することを考慮する必要があり、この場合には基板の組
成とは無関係であるから、ケイ化物の(できれば選択的
な)デポジションが好ましい。非ドーピング処理酸化物
上に極めて選択的なPSGドライエッチングを行えば、
いくつかの製造ステップの自己整合性を助ける。
【0122】実用上の理由から、図面に何を記入すべき
かをある程度選択しなければならなかった。ただし、こ
の選択が本発明の概観をゆがめるものではない。例え
ば、どちらのトランジスタを下にすべきか上にすべきか
などである。これらの位置は目的に応じて入れ替えれば
よい。ケイ化物及び金属の選択的デポジションによるオ
ーミックコンタクトの形成についても同様である。もっ
とありふれた方法、例えばデポジション及びエッチバッ
クによって形成することもできることはいうまでもな
い。例えば、ケイ化物の代りにゲルマニウム化合物を使
用することさえ可能である。特定の結果を達成するため
の材料または方法の仕様も実例として記述したが、ほか
にも利用できる材料または方法がある。
【0123】製造フローによっては、ウエハバルクを除
去する場合がある。すべてのPMOSソースとの接点
は、ウエハバルクを除去しても除去しなくても形成でき
る。ウエハバルクは、周波数が極めて高い回路におい
て、パラシティック干渉(parasitic int
erferences)を発生させる可能性があるから
このような回路にはウエハバルクの除去が有用である。
いくつかの製造フローでは、この任意の除去を記入し
た。プロセスフロー フロー1及び2は、CMOS構造のそれぞれ異なる製造
工程を示し、ドレン障壁を実施できるか、あるいはドレ
ン障壁が存在しない場合にリーク電流が許容範囲内なら
ばNMOSパストランジスタが可能である。具体的に
は、フロー2は、ゲート接点パッドの形成とそれ以後の
工程がフロー1とやや異なるプロセスシーケンスを示
す。両フローとも、製造工程に重要な相違があるとは考
えられない。例として、図10及び11は、これらのプ
ロセスフロー1及び2によるCMOSインバータの製造
を示す。
【0124】フロー3は、相補パストランジスタの製造
工程の一例を示す。このフローによれば、底部トランジ
スタのソースを一括接続しない。相互の底部トランジス
タごとに底部ソースとの接点を設ける必要があるために
インバータを形成しなければならないから、(フロー1
及び2と比較して)ある程度面積が広くならざるを得な
い。一例として、図12にCMOSプロセスフローを示
した。
【0125】フロー4は、面積を広げなくても相補パス
トランジスタを集積できる構成を示す。このフローで
は、底部トランジスタの層をさらに下方のトランジスタ
の頂部にデポジットすることによって、三段のトランジ
スタスタックを構成する。CMOSインバータでは、底
部トランジスタのソースを一括接続し、第3層をスタッ
クすることによって同種トランジスタをパストランジス
タとして使用することができる。この方式は、フロー
1,2,3の長所をすべて維持しながら(集積の一体性
という点で)フロー3の欠点を避け、(フロー1及び2
では不可能な)回路構成を可能にする。一例として、こ
のフローにはNMOS(中段トランジスタ層)パストラ
ンジスタの製法を示した。
【0126】フロー4の応用例としての回路に、6−ト
ランジスタ(6T)スタティックランダムアクセスメモ
リ(SCRAM)セルがある。そのセルは、2つのパス
トランジスタと2つのCMOSインバータとから成る。
本発明では、6Tセルの面積をプレーナ技術による標準
的なセルと比較して少なくとも30%縮小することがで
きる。NMOS及びPMOSを並置するのではなく、上
下にスタックすることでCMOSインバータの占有面積
が縮小するからである。一例を図13に示した。
【0127】いずれのフローにおいても、図面はドレン
障壁を図示してある。帯域オフセットが不充分であった
り、必要でないという理由から図示できない場合には省
略できるが、省略しても本発明の思想の普遍性を損なう
ものではない。理想としては、これらの障壁はシリコン
とエピタキシャルにコンパチブルな絶縁物で形成する。
このような物質のいくつかは、シリコンオンインシュレ
ータ(SOI)プレーナ技術に利用されている。この種
の物質を以下に列記する: 1)Al23 (サファイア=酸化アルミニウム) 2)CaF(フッ化カルシウム) 3)CeO2 (二酸化セリウム) 4)AlN(窒化アルミニウム) 5)SrO(酸化ストロンチウム) 6)SrTiO3 (チタン酸ストロンチウム) 7)BaTiO3 (チタン酸バリウム) 8)SrVO3 (バナジウム酸ストロンチウム) ウエハ接合でシリコンウエハ間にVH−PMOSを、G
eウエハ間にVH−NMOSを形成する。ただし、酸化
物が介在するから、障壁を別設する必要はない。フロー1 出発材料は、非ドーピング処理<100>SiCz ウ
エハである。
【0128】エピタキシャル成長の前後にゼロマーカー
を形成すればよい。繁雑さを避けるため、ここではエピ
タキシャル成長が行われる前にゼロマーカーを形成する
場合を想定する。
【0129】1)エピタキシーに先立つ洗浄 2)トランジスタ層のエピタキシャルデポジション 3)二酸化ケイ素のデポジション(例えばRT−CV
D) 4)窒化ケイ素のデポジション(例えばRT−CVD) 図10.1 5)リソグラフィー:マスク1(ゲートの画成) 6)酸化物層までの窒化物ドライエッチング(レジスト
は図示しない) 図10.2 7)レジストストリップ(及び場合によっては洗浄) 8)酸化物の除去(例えば、HF蒸気またはディップ) 図10.3 9)エピスタックをSiウエハまでダメージレスエッチ
ング(ドライまたはウエット) 図10.4 10)ゲート誘電体の形成(成長またはデポジション) 11)ゲート電極のデポジション(例えばRT−CV
D) 図10.5 12)ゲート電極のエッチバック(ゲート誘電体の一部
または全部を除去することにもなり得る) 図10.6 13)酸化物のデポジション(例えばRT−CVD) 14)平坦化し、やや凹ませるため酸化物をエッチバッ
ク 図10.7 15)TiNのデポジション(例えばRTまたはPE−
CVD) 図10.8 16)酸化物のデポジション(例えばPE−CVD) 図10.9 17)リソグラフィー−マスク2:ゲート絶縁及び頂部
接点 18)酸化物のドライエッチング(レジストは図示しな
い) 図10.10 19)TiNのドライエッチング 図10.11 20)窒化物のドライエッチング(酸化物に対して選択
的) 図10.12 21)レジストストリップ及び場合によっては洗浄 22)窒化物のデポジション(例えばRT−CVD) 図10.13 23)窒化物のエッチバック(スペーサ)(酸化物に対
して選択的) 図10.14 24)酸化物除去(例えばHFディップまたは蒸気) 図10.15 25)TiSi2 の選択的CVD 26)TiNの選択的CVD 図10.16 27)酸化物のデポジション(例えばCVD) 図10.17 28)リソグラフィー:マスク3:出力接点 29)窒化物及びTiNまで酸化物をドライエッチング
(レジストは図示しない) 図10.18 30)窒化物に対して選択的にTiNをウェットまたは
ドライエッチング(等方性でよい) 図10.19 31)レジストストリップ及び場合によっては洗浄 32)(酸化物に対して選択的な)窒化物のドライエッ
チング 図10.20 33)酸化物除去(例えばHFディップまたは蒸気) 図10.21 34)頂部ドレンまでSiをダメージレスドライエッチ
ング 図10.22 35)酸化物のデポジション(例えばRT−CVD) 36)窒化物のデポジション(例えばRF−CVD) 図10.23 37)酸化物まで窒化物(スペーサ)をエッチングバッ
ク 図10.24 38)酸化物除去(例えばHFディップまたは蒸気) 図10.25 39)頂部及び底部ドレンまでSiをダメージレスドラ
イエッチング 図10.26 40)TiSi2 の選択的CVD 41)TiNの選択的CVD 図10.27 42)酸化物のデポジション(例えばCVD)(ギャッ
プ充填…プラナライジング) 図10.28 メタライゼーション及びパッシベーション(バックエン
ド)図29 図10.29 非ドーピング処理ウエハ裏側を高ホウ素ドーピング処理
バッファまでKOHエッチング 図10.30 ウエハの裏側に厚い金属層をデポジション 図10.31 ダイシング及びパッケージングフロー2 ウエハ・イン−出発材料は、非ドーピング処理<100
>SiCzウエハ。
【0130】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
【0131】1)エピタキシーに先立つ洗浄 2)トランジスタ層のエピタキシャルデポジション 3)二酸化ケイ素のデポジション(例えばCVD) 4)窒化ケイ素のデポジション(例えばCVD) 図11.1 5)リソグラフィー:マスク1(ゲートの画成) 6)酸化物層まで窒化物をドライエッチング(レジスト
は図示しない) 図11.2 7)レジストストリップ及び場合によっては洗浄 8)酸化物の除去(例えばHF蒸気またはディップ) 図11.3 比較的簡単なプロセスフローにおいては、次のステップ
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。この場
合、ゲート誘電体を直接形成することになる。
【0132】これらのステップを補足することによっ
て、ソース及びドレンとゲートとのオーバラップに起因
するパラシティックキャパシタンスを最小限に抑えるこ
とができる。この補足ステップで、ゲート電極とソース
及びドレンの延長域との間に厚い酸化物層が形成され
る。
【0133】9)頂部トランジスタのドレン層までエピ
スタック(epi stack)をダメージレスエッチ
ング(ドライまたはウェット)する 図11.4 10)酸化物薄膜(例えば20nm)のデポジション
(例えばRT−CVD) 11)窒化物薄膜(例えば30nm)のデポジション
(例えばRT−CVD) 図11.5 12)酸化物層まで窒化物をエッチバック 図11.6 13)低温酸化処理 図11.7 14)酸化物に対して選択的に窒化物を等方性エッチン
グ 図11.8 15)スペーサ酸化物の除去(例えばHF蒸気) 図11.9 16)エピ層まで酸化物を異方性エッチング 図11.10 17)エピスタックの残り部分をSiウエハ中へダメー
ジレスエッチング 図11.11 18)ゲート誘電体の形成(成長またはデポジション) 図11.12 19)ゲート電極のデポジション(例えばRT−CV
D) 図11.13 20)ゲート電極のエッチバック 図11.14 21)酸化物のデポジション 22)平坦化(プラナライズ)のための酸化物エッチバ
ック 図11.15 23)PSGのデポジション(例えばRT−CVD)。 図11.16 24)リソグラフィー:マスク2(ゲート電極との接
点) 25)選択的なPSGドライエッチング。PSGは酸化
物、窒化物及びTiNに対して高い選択度でドライエッ
チングすることができる。
【0134】26)レジストストリップ 図11.17 27)ゲート接点パッド形成のための金属(例えばTi
N)の選択的デポジション(例えばCVD)。このステ
ップは、例えばCVDエッチバックのような比較的あり
ふれた技術によって行うこともできる。 図11.18 28)窒化物薄膜のデポジション。 図11.19 29)リソグラフィー:マスク3(ドレンとの接点) 30)窒化物、PSG、窒化物を酸化物層までドライエ
ッチング 31)レジストストリップ。 図11.20 32)酸化物除去(例えばHFディップまたは蒸気)。 図11.21 33)頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング(ウェットまたはド
ライ)。 図11.22 34)酸化物(または酸化物/窒化物複合層)のCVD
及びエッチバックによるスペーサ形成。 図11.23 35)底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング(ウェットまたはドライ)。 図11.24 36)ケイ化Tiの選択的デポジション(例えばCV
D)。
【0135】37)TiN、及び場合によっては比較的
導電性の高い金属(例えば銅)の選択的デポジション
(例えばCVD)。 図11.25 38)窒化物薄膜のデポジション(例えばCVD)。 図11.26 39)リソグラフィー:マスク3(ドレンとの接点)。
【0136】40)酸化物層に達するまで窒化物、PS
G、窒化物をドライエッチング。
【0137】41)レジストストリップ。 図11.27 42)酸化物除去(例えばHF蒸気またはディップ) 図11.28 43)二ケイ化チタニウムの選択的デポジション(例え
ばCVD) 44)TiN、及び場合によっては比較的導電性の高い
金属(例えば銅)の選択的デポジション(例えばCV
D)。 図11.29 45)窒化物のデポジション(例えばRT−CVD) 図11.30 メタライゼーション及びパッシベーション(バックエン
ド) 図11.31 高p形(例えばホウ素)ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をKOHエッチング。 図11.32 ウエハの裏側にケイ化物及び金属(例えば銅合金)のデ
ポジション。 図11.33 ダイシング及びパッケージング。フロー3 ウエハ・イン−出発材料は、非ドーピング処理<100
>SiCzウエハ。
【0138】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
【0139】1)エピタキシーに先立つ洗浄 2)トランジスタ層のエピタキシャルデポジション(P
MOSの前にn形層、またはもしNMOSがPMOSの
下方ならp形層) 3)二酸化ケイ素のデポジション(例えばCVD) 4)窒化ケイ素のデポジション(例えばCVD) 図12.1 5)リソグラフィー:マスク1(ゲートの画成) 6)酸化物層に達するまで窒化物をドライエッチング 7)レジストストリップ、及び場合によっては洗浄 図12.2 8)酸化物の除去(例えばHF蒸気またはディップ) 図12.3 比較的簡単なプロセスフローでは、次のステップである
エピタキシャル層のダメージレスエッチングをスタック
全体にわたって一度に行うことになる。この場合には、
ゲート誘電体を直接形成する。この補足ステップによっ
てゲートとソース及びドレンとのオーバラップに起因す
るパラシティックキャパシタンスを最小限に抑えること
ができる。この補足ステップで、ゲート電極とソース及
びドレンの延長域との間に厚い酸化物層が形成される。
【0140】9)最上段トランジスタのドレン層に達す
るまでエピスタックをダメージレスエッチング(ドライ
またはウエット) 図12.4 10)酸化物薄膜(例えば20nm)のデポジション
(例えばRT−CVD) 11)窒化物薄膜(例えば30nm)のデポジション
(例えばRT−CVD) 図12.5 12)酸化物層に達するまでの窒化物をエッチバック 図12.6 13)低温酸化処理 図12.7 14)酸化物に対して選択的に窒化物の等方性エッチン
グ 図12.8 15)スペーサ酸化物の除去(例えばHF蒸気) 図12.9 16)エピ層に達するまで酸化物を異方性エッチング 図12.10 17)エピスタックの残り部分をSiウエハ中へダメー
ジレスエッチング(ウェットまたはドライ) 図12.11 18)ゲート誘電体の形成(成長またはデポジション) 図12.12 19)ゲート電極のデポジション(例えばRT−CV
D) 図12.13 20)ゲート電極のエッチバック 図12.14 21)酸化物のデポジション 22)平坦化のための酸化物エッチバック 図12.15 23)PSGのデポジション(例えばRT−CVD)。 図12.16 24)リソグラフィー:マスク2(ゲート電極との接
点) 25)PSGの選択的ドライエッチング。PSGは酸化
物、窒化物及びTiNに対する高度の選択度でドライエ
ッチングできる。
【0141】26)レジストストリップ 図12.17 27)ゲート接点パッドを形成するための金属(例えば
TiN)の選択的デポジション(例えばCVD)。CV
D及びエッチバックのような比較的ありふれた技術によ
って行うこともできる。 図12.18 28)窒化物薄膜のデポジション。 図12.19 29)リソグラフィー:マスク3(ドレンとの接点) 30)酸化物層に達するまで窒化物、PSG、窒化物を
ドライエッチング 31)レジストストリップ。 図12.20 32)酸化物の除去(例えばHFディップまたは蒸
気)。 図12.21 33)頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング(ウェットまたはド
ライ)。PMOSパストランジスタの場合、このエッチ
ングはPMOSのドレンに達するまで続行し、次いでス
ペーサを形成する。 図12.22 34)酸化物(または酸化物/窒化物複合層)のCVD
及びエッチバックによるスペーサ形成。 図12.23 35)底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング(ウェットまたはドライ)。 図12.24 36)ケイ化Tiの選択的デポジション(例えばCV
D) 37)TiN、及び場合によっては比較的導電性の高い
金属(例えば銅)の選択的デポジション(例えばCV
D)。 図12.25 38)窒化物薄膜のデポジション(例えばCVD)。 図12.26 39)リソグラフィー:マスク3(ドレンとの接点)。
【0142】40)酸化物層に達するまで窒化物、PS
G、窒化物をドライエッチング。
【0143】41)レジストストリップ。 図12.27 42)酸化物の除去(例えばHF蒸気またはディップ) 図12.28 43)二ケイ化チタニウムの選択的なCVD 図12.29 44)TiN、及び場合によっては比較的導電性の高い
金属(例えば銅)の選択的なCVD。 図12.30 45)リソグラフィー:マスク4(ドレンとの接点)。
【0144】46)酸化物層に達するまで窒化物、PS
G、窒化物をドライエッチング。
【0145】47)レジストストリップ。 図12.31 48)酸化物の除去(例えばHFディップまたは蒸
気)。 図12.32 49)底部トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング(ウェットまたはド
ライ)。 図12.33 50)酸化物(または酸化物/窒化物複合体)のCVD
及びエッチバックによるスペーサ形成。 図12.34 51)二ケイ化チタニウムの選択的デポジション(例え
ばCVD) 52)TiN、及び場合によっては比較的導電性の高い
金属(例えば銅)の選択的デポジション(例えばCV
D)。
【0146】53)窒化物の選択的デポジション(例え
ばRT−CVD) 図12.35 メタライゼーション及びパッシベーション(バックエン
ド) 図12.36 ダイシング及びパッケージング。フロー4 ウエハ・イン−出発材料は、非ドーピング処理<100
>SiCzウエハ。
【0147】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、エ
ピタキシャル成長を行う前にゼロマーカーを形成する場
合を想定する。
【0148】1)エピタキシーに先立つ洗浄 2)トランジスタ層のエピタキシャルデポジション 3)二酸化ケイ素のデポジション(例えばCVD) 4)窒化ケイ素のデポジション(例えばCVD) 図13.1 5)リソグラフィー:マスク1(ゲートの画成) 6)酸化物層に達するまで窒化物をドライエッチング 7)レジストストリップ及び場合によっては洗浄 図13.2 8)酸化物の除去(例えばHF蒸気またはディップ) 図13.3 比較的簡単なプロセスフローにおいては、次のステップ
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。その場
合、ゲート誘電体を直接形成することになる。
【0149】このような補足ステップによって、ゲート
とソース及びドレンとのオーバラップに起因するパラシ
ティックキャパシタンスを最小限に抑えることができ
る。この補足ステップで、ゲート電極とソース及びドレ
ンの延長域との間に厚い酸化物層が形成される。
【0150】9)中段トランジスタのドレンに達するま
でエピスタックをダメージレスエッチング(ドライまた
はウエット)する 図13.4 10)酸化物薄膜(例えば20nm)のデポジション
(例えばRT−CVD) 11)窒化物薄膜(例えば30nm)のデポジション
(例えばRT−CVD) 図13.5 12)酸化物層に達するまで窒化物をエッチバック 図13.6 13)低温酸化処理 図13.7 14)酸化物に対して選択的な窒化物の等方性エッチン
グ 図13.8 15)スペーサ酸化物の除去(例えばHF蒸気) 図13.9 16)エピスタックに達するまでの酸化物を異方性エッ
チング 図13.10 17)エピスタックの残り部分をSiウエハ中へダメー
ジレスエッチング 図13.11 18)ゲート誘電体の形成(成長またはデポジション) 図13.12 19)ゲート電極のデポジション(例えばRT−CV
D) 図13.13 20)ゲート電極のエッチバック 図13.14 21)酸化物のデポジション 22)平坦化のための酸化物のエッチバック 図13.15 23)PSGのデポジション(例えばRT−CVD)。 図13.16 24)リソグラフィー:マスク2(ゲート電極との接
点) 25)PSGの選択的なドライエッチング。PSGは酸
化物、窒化物及びTiNに対する高い選択度でドライエ
ッチングすればよい。
【0151】26)レジストストリップ 図13.17 27)ゲート接点パッド形成するための金属(例えばT
iN)の選択的なデポジション(例えばCVD)。この
デポジションはCVDやエッチバックのような比較的あ
りふれた技術で行うこともできる。 図13.18 28)窒化物薄膜のデポジション。 図13.19 29)リソグラフィー:マスク2(選択されたドレンと
の接点) 30)酸化物層に達するまで窒化物、PSG、窒化物を
ドライエッチング 31)レジストストリップ。 図13.20 32)酸化物の除去(例えばHFディップまたは蒸
気)。 図13.21 33)中段トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング(ウェットまたはド
ライ)。 図13.22 34)酸化物(または酸化物/窒化物複合体)のCVD
及びエッチバックによるスペーサ形成。 図13.23 35)他方のドレンに達するまでエピタキシャル層をダ
メージレスエッチング(ウェットまたはドライ)。 図13.24 36)ケイ化Tiの選択的デポジション(例えばCV
D)。
【0152】37)TiN、及び場合によっては比較的
導電性の高い金属(例えば銅)の選択的デポジション
(例えばCVD)。 図13.25 38)窒化物薄膜のデポジション(例えばCVD)。 図13.26 39)リソグラフィー:マスク3(ドレンとの接点)。
【0153】40)酸化物層に達するまで窒化物、PS
G、窒化物をドライエッチング。
【0154】41)レジストストリップ。 図13.27 42)酸化物の除去(例えばHF蒸気またはディップ) 図13.28 43)二ケイ化チタニウムの選択的デポジション(例え
ばCVD) 44)TiN、及び場合によっては比較的導電性の高い
金属(例えば銅)の選択的デポジション(例えばCV
D)。 図13.29 45)窒化物のデポジション(例えばRT−CVD) 図13.30 メタライゼーション及びパッシベーション(バックエン
ド) 図13.31 高p形(例えばホウ素)ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をKOHエッチング。
【0155】ウエハ裏側にケイ化物及び金属(例えば銅
合金)のデポジションダイシング及びパッケージング第
3の対象として、本発明はプレーナMISFETsに比
較してセル面積を著しく縮小できる縦形MISFETデ
ィバイスを利用したメモリセルを有するDRAM回路に
関する。この面積利得は、縦形トランジスタではソー
ス、ドレン及びチャンネルが互いにスタックされ、縦形
MOSFETsは柱状構造をゲート誘電体が囲んでいる
から、井戸接点(well contacts)が存在
しないという事実だけで達成される。
【0156】縦形MISFETsを利用すれば、他の空
間方向を利用して3次元構造を製造することにより、単
位面積当りの記憶ビット数(ビット密度)を著しく増大
させることができる。
【0157】縦形MISFETsを利用するメモリ回路
の新規の構成及び製造プロセスフローを提案する。この
新規の構成及び製法は、実施すべき特定のディバイス、
例えばダイナミックRAM、持久性RAM、多重値RA
Mなどに適応させることができる。
【0158】縦形トランジスタによって実現されるメモ
リ製造技術の他の改良点は、CMOS論理及びメモリセ
ルトランジスタのフロントエンド製造を同時に行うこと
ができることである。製造は同時的であり、プロセスス
テップを重複する必要はない。補足のステップが必要と
なるのは、複数の接合層との接点を形成しなければなら
ない場合だけである。異なる層における接点は、それぞ
れ異なるパターン生成ステップを必要とするから、ディ
バイス/回路の構成が異なれば、その分だけパターン生
成ステップの数が増える。
【0159】具体的なプロセスフローに沿って、本発明
のDRAMセルのいくつかの好ましい実施例を以下に詳
しく説明する。1.1個のトランジスタと1個のコンデンサから成る、
即ち(1T+1C)セル 標準的なDRAMセルは、1個のトランジスタと1個の
コンデンサとから成る。将来は“ワイドビット”システ
ム、即ち、複数ビットが同時に書き込み、読み取りされ
るシステムが主流になると考えられる。例えばPCs
ようなマイクロプロセッサをベースとするシステムにD
RAMsが最大限に利用されることから考えれば、この
傾向はごく自然である。
【0160】このようなセルにおいては、“ワイドビッ
ト”が同時に作用するから同一の接点を共有することに
なる。プレーナ技術では、このように構成しても特に有
益な結果を生むことはない。縦形MOSFETsにあっ
ては、この構成が集積密度をドラスチックに高めること
になる。セル面積は2L×2Lまで縮小される。なお、
Lは最小機構サイズである(以下に詳述するフロー5,
6及び7をも参照されたい)。
【0161】新規のセルは、縦形MOSFETの底面積
(接点を別にして)がプレーナMOSFETsのそれよ
りもはるかに小さいという事実を活用する。縦形MOS
FETsにおいては、ソース、チャンネル及びドレンの
領域が順次スタックされ、共通の底面積を有する。回路
を構成する各MOSFETの各領域との個々の接点を必
要としない限り、この特徴が成立する。
【0162】もしRAM構造が各トランジスタのソー
ス、ドレン及びゲートとの個別接点を必要とするなら、
プレーナMOSFETsに対する縦形MOSFETsの
面積上の利点はなくなる。“ワイドビット”構成では、
複数のトランジスタに対してワードライン接触が同時に
行われ、これが縦形MOSFETsの利点となる。ビッ
トが“ワイダー”であれば、この利点も大きくなる。
【0163】リーク(基板)電流のないD−ゲートオー
ルアラウンドMOSFETsの存在も強調すべき重要な
点である。リーク電流が極めて小さいということは、嵩
張るプレーナMOSFETsに比較して極めて重要な利
点である。
【0164】ある程度まで、面積はリソグラフィー設備
のオーバレイ精度とは無関係である。第1の製造ステッ
プは、高密度の線とスペースとから成り、第2の製造ス
テップはマスク1と直交する高密度の線及びスペースか
ら成る。この2つのステップには、きびしい整合の条件
はない。第3のリソグラフィーステップは、別々のセル
のゲート(ワードライン)間を分離することであり、面
積上の不利を避けたければ、きびしい整合性を確保しな
ければならない。不整合を補償するため、個々の縦形M
OSFETsの周りにスペーサを設ける。もしステッパ
(stepper)のオーバレイ精度がスペーサ厚さ以
下なら、面積上の不利はなく、リソグラフィーに可能な
最小寸法でセルを構成することができる。
【0165】この構成は、多重値(Multiple
Value,MV)DRAMにも応用できる。この場合
にも、縦形MOSFETsはチャンネルが極めて短くて
よいから、プレーナ技術よりも有利であり、従ってはる
かにすぐれた電気的特性が得られる。例えば、デザイン
ルールを0.35μmに設定すると、プレーナトランジ
スタではプリントに可能な最短ゲート長さが0.35μ
mとなる。縦形MOSFETsでは、MOSFETsの
断面は0.35μmであっても、チャンネル長さはもし
エピタキシーで画成するなら0.1μmまたはそれ以下
に形成できる。
【0166】図14は、本発明の第1実施例としての縦
形MISFETメモリセルを製造する際の一般的なプロ
セスフローであり、少なくとも下記のステップを含む; −セルトランジスタ層のエピタキシー; −絶縁物のデポジション; −第1トレンチの形成; −(第1トレンチと直交する)第2トレンチの形成; −周囲のゲート絶縁物の形成; −ゲート電極のデポジション及びエッチバック; −頂部エピ層の下のゲート電極の酸化; −エピ−メサ(EPI−MESAS)からのSi34
1SiO2 除去; −エピメサ上にポリプラグ形成; −ゲート電極からの酸化ポリの除去; −ポリプラグ周りにSiO2 スペーサ形成; −ゲート電極のパターン生成; −プラナリゼーション; −コンデンサの形成:絶縁物及び電極から成る。
【0167】以下に述べるフロー:フロー5、フロー6
及びフロー7は、図17、18及び19にそれぞれ関連
し、製造された(1T+1C)セルの例を示す。フロー5 1)非ドーピング処理基板。
【0168】2)完全洗浄。
【0169】3)縦形トランジスタのエピ成長。
【0170】4)薄い(〜20nm)酸化物層/厚い
(>200nm)窒化物層のCVD。図17.1 5)リソグラフィー(マスク1:最小寸法の線及びスペ
ース)。
【0171】6)酸化物層に達するまで窒化物をドライ
エッチング。図17.2 7)HF−ディップ(または蒸気)。図17.3 8)底部高ドーピング処理層(ソース)に達するまで結
晶ケイ素層(ドレン及びチャンネル)をダメージレス
(ドライまたはウェット)エッチング。
【0172】ある程度の選択幅(ドライエッチングなら
>40:1、ウェットエッチングならこれよりはるかに
大きい)を得るためには、ソース領域にSiGe歪み層
を形成すればよい。
【0173】9)レジストストリップ。図17.4 10)リソグラフィー(マスク2:第1の線及びスペー
スと直交する線及びスペース)。
【0174】11)酸化物層に達するまで窒化物をドラ
イエッチング。図17.5 12)HF−ディップ(または蒸気)。図17.6 13)エピスタック全体を非ドーピング処理基板中へダ
メージレス(ドライまたはウェット)エッチング。図1
7.7 14)レジストストリップ。
【0175】15)完全洗浄。
【0176】16)ゲート酸化処理。図17.8 17)インシトゥドーピング処理ポリSiGe(または
Ge単独)の“厚い”層をCVD。
【0177】18)ダブルトレンチングによって画成さ
れる正方形の窒化物レベルに達するまでポリエッチバッ
ク。図17.9 19)ポリSiGe(またはGe単独)の低温、(PE
?)酸化処理。
【0178】少なくとも700℃以下の炉内湿式酸化処
理の場合、ポリSiGeの酸化はポリSi単独よりも迅
速である。実験結果によれば、Geが30%なら、70
0℃における酸化速度は改善されるが、Ge含有率がこ
れよりも高いかまたはGeポリだけなら、酸化速度に大
きい差が生ずる。図17.10 {ポリSiGeと酸化ポリSiGeとの界面は、フロー
開始時にデポジションされた酸化物薄膜よりも下方に位
置しなければならない。この制約は、ステップ21を行
うことによってやや緩和される。} 20)窒化物の(酸化物に対して)選択的な(ドライま
たはウェット)エッチング。
【0179】21)低温(PE?)ポリ(SiGeまた
はGe単独)酸化処理。これによりポリ側壁に酸化物を
形成して、トランジスタ頂部の接点とのショートを防止
する。
【0180】ポリSiGe(またはGe単独)と結晶ケ
イ素との間には酸化速度に著しい差があるから、フロー
開始時にデポジットした薄膜の下にごくわずかな酸化物
が生成する。
【0181】これにより、ステップ18及び19におけ
る不均質性に起因する問題が解消される。
【0182】22)PE−酸化物薄膜を除去するため酸
化物(スペーサエッチングプロセス)をエッチバック
し、(デポジットされている酸化物薄膜よりもはるかに
厚い)未酸化ポリを取り除く。図17.11 23)選択的成長、またはブランケットデポジション及
びエッチバックによるインシトゥドーピング処理ポリプ
ラグの形成。図17.12 24)酸化ポリ除去のためのHF。図17.13 25)低温(PE?)酸化処理による薄膜(<5nm)
の形成。
【0183】26)スペーサ形成のための酸化物のCV
D及びエッチバック。ステッパのオーバレイ精度よりも
大きいこの厚さは、異るセルのゲート間トレンチの幅を
画成する。図17.14 27)リソグラフィー(マスク4:ビットライン保護の
ためのレジストライン)。図17.15 28)(酸化物スペーサに対して選択的に)ポリをドラ
イエッチング。図17.15 29)レジストストリップ。図17.16 30)ポリゲート電極及びポリプラグ頂部のコバルト
(またはニッケル)のサリサイド化(salicida
tion)。このケイ化物は低温(Niなら300℃)
で形成でき、ドライエッチングは不可能である。トレン
チ底から反応しなかった金属を除去するのは困難であろ
う。酸化物スペーサの下に位置するポリ側壁においても
反応しなければならない。
【0184】31)酸化物デポジション(及び/または
SOG)、及びエッチバックによるプラナリゼーショ
ン。図17.17 SOGデポジションに先立って、底部に比較的厚い酸化
物を成長(PE?)させる方がゲート域の保護を確実に
するため好ましいと考えられる。
【0185】32)コンデンサスタックのデポジション
(例えば、BaSrTiO(BST)/TiNのCV
D)。極めて強力な誘電膜(>500)を使用すること
によって充分大きいキャパシタンスが与えられるなら、
サリサイド化プラグに対するセルプレートパターンの不
整合があっても、それに起因するキャパシタンス損失は
小さく、許容できる。
【0186】(強力な誘電膜の下で、サリサイド化プラ
グに)底電極のデポジションをスキップすることによっ
て、セルプレートのパターン生成の複雑さや公差の制限
が著しく緩和される。
【0187】サリサイド化プラグ上に金属を選択的に成
長させる(それによって個々のコンデンサ間の間隔を最
小限に縮小する)ことによって、キャパシタンス損失を
さらに小さくすることができる。
【0188】33)リソグラフィー(マスク5:セルプ
レートの画成)。
【0189】34)強力誘電膜に達するまでセルプレー
ト(TiN)をドライエッチング。
【0190】35)レジストストリップ。図17.18フロー6 1)NMOSセルトランジスタのためのp形基板(n形
基板及びPMOSセルトランジスタも使用できる)。
【0191】2)エピタキシーに先立つ洗浄。
【0192】3)縦形トランジスタのエピ成長。
【0193】4)薄い(例えば20nm)酸化物層/厚
い(例えば>200nm)窒化物のCVD。 図18.1 5)リソグラフィー(マスク1:最小寸法の線及びスペ
ース)。
【0194】6)酸化物層に達するまで窒化物をドライ
エッチング。 図18.2(レジストは図示しない) 7)酸化物除去(例えば、HFディップまたは蒸気)。
図18.3(レジストは図示しない) 8)底部高ドーピング処理層(ソース)に達するまで結
晶ケイ素層(ドレン及びチャンネル)をダメージレス
(ドライまたはウェット)エッチングする(ドライエッ
チングの場合なら>40:1、ウェットエッチングの場
合ならそれ以上の選択度で)。エッチングマーカー層を
形成するためソース領域に歪みSiGe層を組み込むこ
とができる。
【0195】9)レジストストリップ。 図18.4 10)洗浄。
【0196】11)窒化物エッチングから半導体領域を
保護するための(例えばプラズマを利用する)低温酸化
物薄膜成長。 図18.5 12)リソグラフィー(マスク2:第1の線及びスペー
スと直交する線及びスペース)。
【0197】13)酸化物層に達するまで窒化物をドラ
イエッチング。 図18.6 14)酸化物除去(例えばHFディップまたは蒸気)。 図18.7 15)エピスタック全体を非ドーピング処理基板中へダ
メージレス(ドライまたはウェット)エッチング。 図18.8 16)レジストストリップ。
【0198】17)洗浄。
【0199】18)ゲート誘電体の形成(成長またはデ
ポジション)。図には、酸化物成長を示す。 図18.9 19)インシトゥドーピング処理ポリSiGe(Ge含
有率は、0ないし100%)のデポジション(例えばC
VD)。
【0200】20)ダブルトレンチングによって画成さ
れる正方形の窒化物レベルに達するまでポリをエッチバ
ック。 図18.10 21)(例えばプラズマを利用する)ポリの低温酸化。
酸化されたポリの界面は、フロー開始時にデポジットさ
れた酸化物薄膜よりも下方に位置しなければならない。 図18.11 22)(酸化物に対して)選択的に窒化物の(ドライま
たはウェット)エッチング。
【0201】23)ホール底から酸化物薄膜を除去。 図18.12 24)選択的成長、またはブランケットデポジション及
びエッチバックによるドーピング処理ポリプラグの形
成。
【0202】25)ポリプラグ頂部にサリサイド化物
(例えばNiまたはCo)を形成、または導電材(例え
ばTiN)を選択的にデポジット。プラグ頂部に形成す
る物質は、ポリのドライエッチングに対してすぐれたマ
スクとして機能しなければならない。 図18.13(ケイ化物は図示しない)。
【0203】26)ポリプラグ最上段の物質から酸化さ
れたポリを除去(例えばHFディップまたは蒸気)。 図18.14 27)酸化物のデポジション(例えばCVD)及びエッ
チバックによりスペーサを形成。ステッパのオーバレイ
精度よりも大きいこの厚さが、異なるセルのゲート間ト
レンチの幅を画成する。これにより、縦形MOSFET
sを取り囲むゲートが可能になる。 図18.15 28)リソグラフィー(マスク4:ビットライン保護の
ためのレジストライン)。
【0204】29)(酸化物スペーサ及びゲート誘電体
に対して)選択的にポリをドライエッチング。 図18.16 30)レジストストリップ。
【0205】31)ポリゲート電極及びポリプラグ頂部
の任意(コバルトまたはニッケル)ケイ化。このケイ化
物は、低温で形成可能(Niの場合は350℃)。 図18.17 32)プラナリゼーション。酸化物デポジション及びエ
ッチバック;及び/またはSOGによって達成できる。 図18.18 33)コンデンサスタックのデポジション。例えば、誘
電体としてBST(BaSrTiO)、セルプレートと
してTiNを使用することができる。 図18.19 ビットライン及びワードラインとの接点は、セルプレー
トをエッチングして形成すればよい。ただし、セルプレ
ートとこれら接点との間にショートが起こらないように
適切な注意が必要である。そのためには、導電プラグを
形成する前に接点ホール内側にスペーサを形成すればよ
い。このようにすれば、セルプレートのパターン生成処
理は不要である。フロー7 1)NMOSセルトランジスタの場合には、p形基板
(n形基板及びPMOSセルトランジスタも使用でき
る)。
【0206】2)エピタキシーに先立つ洗浄。
【0207】3)縦形トランジスタのエピ成長。
【0208】4)コンデンサの底部電極のデポジショ
ン。
【0209】5)コンデンサの誘電体のデポジション。
【0210】6)コンデンサの頂部電極(単一または複
数の純粋または合金金属の膜)のデポジション。 図19.1 7)リソグラフィー(マスク1:最小寸法の線及びスペ
ース)。
【0211】8)コンデンサ層(頂部電極、誘電体及び
底部電極)のドライエッチング。 図19.2 9)底部高ドーピング処理層(ソース)に達するまで結
晶ケイ素層(ドレン及びチャンネル)をドライエッチン
グ。
【0212】選択度を高めるには(ドライエッチングな
ら>40:1、ウェットエッチングならそれ以上)、ソ
ース領域にSiGe歪み層を形成すればよい。
【0213】10)レジストストリップ。 図19.3 11)リソグラフィー(マスク2:第1の線及びスペー
スと直交する線及びスペース)。
【0214】12)コンデンサ層(頂部電極、誘電体及
び底部電極)のドライエッチング。 図19.4 13)エピスタック全体を非ドーピング処理基板中へダ
メージレス(ドライまたはウェット)エッチング。 図19.5 14)レジストストリップ。 図19.6 15)洗浄。
【0215】16)ゲート誘電体のデポジション。 図19.7(デポジットされた酸化物層を示す) 17)ゲート電極のデポジション[ポリSiGe(Ge
%は、0ないし100%)または金属]。
【0216】18)コンデンサ頂部のゲート誘電体に達
するまでゲート電極をエッチバック。 図19.8 19)制御下にゲート電極を凹ませる。ゲート電極がポ
リSiまたはSiGe(またはGe単独)なら、低温
(PE?)酸化を利用することができる。ゲート電極が
金属(例えばW)なら、簡単なエッチバックを利用すれ
ばよい。
【0217】凹みは、底部コンデンサ電極よりも下方に
達するようにする。 図19.9 20)ポリ酸化によってゲート電極を凹ませた場合に
は、この酸化物を除去しなければならない(例えばHF
ディップまたは蒸気)。
【0218】21)スペーサを形成するための酸化物の
CVD及びエッチバック。ステッパのオーバレイ精度よ
りも大きいこの厚さが、異なるセルのゲート間トレンチ
の幅を画成する。これにより全周ゲートの形成が可能に
なる。 図19.10 22)リソグラフィー(マスク4:ビットラインを保護
するためのレジストライン)。
【0219】23)(酸化物スペーサに対して)選択的
にゲート電極をドライエッチング。 図19.11 24)レジストストリップ。 図19.12 25)酸化物デポジション(及び/またはSOG)によ
るプラナリゼーション、及びエッチバック。 図19.13 26)金属(セルプレート)のデポジションセルプレー
トはすべてのコンデンサに共通 図19.14 ビットライン及びワードラインとの接点は、セルプレー
トをエッチングすることによって形成すればよい。セル
プレートとこれら接点との間のショートを避ける適切な
注意が必要である。そのためには、導電性プラグを形成
する前に接点ホール内側にスペーサを形成すればよい。2.2個のトランジスタ及び1個のコンデンサ(2T+
1C)から成る新規のセル 2個の(相補)トランジスタ及び1個のコンデンサから
成る新しい構成をも開発した(2Tセル)。このセル
は、コンデンサのプレートに加わるバイアスのダイナミ
ックレンジの倍増を可能にする。プレーナ技術では、第
2トランジスタが許容限度を超えた面積増大を招く。
(PMOS及びNMOS)トランジスタを上下方向に重
ね、コンデンサ(絶縁物)を介在させる縦形技術では、
面積増大を伴わず、セルの製造を高度の自己整合性で遂
行できる。
【0220】図16は、アナログ信号の記憶に好適なセ
ルの構成を示す。このセルは、以下に述べる態様で動作
する:書き込み動作 Bt l1(頂部トランジスタ−NMOSのソース)=書き込むべ
き値Btl2(底部トランジスタ−PMOSのソース)=書き込むべき値 ワードライン(ゲート)=0→1 NMOSを導通させ、
Btl1値をコンデンサのトッププレートに入力(PM
OSは不導通状態であり、従ってボトムプレートはBt
l2から隔離されている)。
【0221】ワードライン(ゲート)=0→1 PMOS
を導通させ、Btl2値をコンデンサのボトムプレート
に入力(NMOSは不導通状態にあり、従ってトッププ
レートはBtl1から隔離されている)。読み取り動作 :Btl1(頂部トランジスタ−NMOSのソース)=読み取りモ
ードBtl2(底部トランジスタ−PMOSのソース)=読み取りモード ワードライン(ゲート)=0→1 Btl1をトッププレ
ートの電位にする(ボトムプレートはBtl2から隔離
されている)。
【0222】ワードライン(ゲート)=0→1 Btl2
をボトムプレートの電位にする(トッププレートはBt
l1から隔離されている)。
【0223】この新しいT2セルは、多重値(MV)R
AMsの性能を著しく高める。その理由は、このデュア
ルトランジスタセルが両極性を提供することによって、
コンデンサ電圧を倍増し、従って多重電圧レベルの数も
倍増できることにある。
【0224】さらにまた、もしコンデンサの絶縁物が強
誘電性を有するなら、強誘電ランダムアクセスメモリ
(Ferroelectric Random Acc
essMemory,FRAM)を得るためにフローを
変える必要はない。デュアルMOSFETセルは、コン
デンサプレートに正負両極性を提供するからFRAMs
には極めて好ましい。これは、この種の材料を含む回路
にとって極めて有用な特性である。
【0225】2Tセルは、NMOS及びPMOSを含
み、そのフロントエンドは縦形MOSFETsの縦集積
と同様に構成されているから、セルトランジスタと論理
トランジスタとを同時に製造することができる。これ
は、製造ステップを重複させずに達成できる。エピタキ
シー、縦構造のエッチング、ゲートスタック形成、プラ
ナリゼーションなどのような製造ステップは、すべて1
回だけ行われる。相違が生ずるのは、接点及び相互接続
部を形成する時である。セルトランジスタの場合には、
ソースとゲートだけに接点を設ける(各ドレンは、コン
デンサのプレートと対面している)。論理トランジスタ
の場合には、ドレンにも接点を設ける。底部トランジス
タなら、コンデンサをエッチングして接点ホールを形成
することになる。このことは、標準的なDRAM製法に
比較して工程の著しい簡略化とコストの軽減とを意味す
る。
【0226】このエンハンスメントは、イオン注入法、
固相再結晶、ポリトランジスタ、全エピタキシャルCV
D(またはその他の方法)などのようなトランジスタの
製法とも、使用する基板(バルクまたはSOI)とも無
関係である。これらの製法が持つそれぞれ固有の性質に
かんがみ、これらのトランジスタを全エピタキシャル成
長させれば最大限の電気的性能が期待されることはいう
までもない。最大限の電気的性能は、所与の電源に対応
して得られる多重電圧レベルの数に直接翻訳することが
できる。
【0227】2−トランジスタセル(2Tセル)の製造
に際しては、コンデンサの誘電体がエピタキシャル処理
に関してケイ素とコンパチブルであることが理想であ
る。この場合、プロセスフローは底部トランジスタ層の
エピタキシーから始まり、絶縁層のエピタキシーがこれ
に続き、さらに頂部トランジスタ層のエピタキシーが続
く。エピタキシーアプローチの他の利点として、エピタ
キシャル成長で形成された絶縁層は、例えば二酸化ケイ
素(1E06)よりもはるかに多い書き込み/読み取り
サイクルに耐えることができる。従って、その用途も広
くなる。
【0228】第2の製法として考えられるのは、ウエハ
接合である。この場合、PMOSとNMOSを別々のウ
エハ上にエピタキシャル成長させ、絶縁層を挟んで両ウ
エハを接合することになる。この場合、単一の結晶(強
誘電性かどうかは問わない)絶縁層を介在させてもよ
い。
【0229】第3の製法として考えられるのは、頂部ト
ランジスタをポリトランジスタとして構成し、コンデン
サの誘電層にインシトゥドーピング処理ポリ層を順次デ
ポジットすることによって、トランジスタの活性層を形
成する方法である。
【0230】いずれの場合にも、セル製造の全工程は両
トランジスタについてもコンデンサについても自己整合
性である。また、いずれの場合にも、両トランジスタは
2通り(ソース/チャンネル及びチャンネル/ドレン)
またはそれ以上の接合形を持つことができる。
【0231】いずれの製法もバックエンドまでは全く同
じであるから、なんらかのメモリを有する論理回路とな
んらかのロジックを有するメモリ回路との相違点は、論
理回路の場合は、電圧供給が比較的低いからトランジス
タ中の接合数が少なく(または最小限で)、コンデンサ
に記憶可能な値の数も少ないということである。メモリ
回路の場合、記憶レベルの数を最大限にするから、メモ
リセル及びCMOS論理回路を構成するすべてのトラン
ジスタは多重接合形となる。電力消費の点で、論理トラ
ンジスタの数に制限があることはいうまでもない。
【0232】事実、この2Tセルのプロセスフローは論
理、メモリ及びパワートランジスタを単一ダイで簡単か
つ一体的に製造することを可能にする。多重接合に影響
を与える電力消費は、多重ホモ接合の代りに多重ヘテロ
接合を採用することによって回避される。即ち、縦形多
重ヘテロ接合MOSFETsを採用すれば、室温で電流
がバリスティックになるからである。
【0233】0.3Sμmの解像力で密な線及びスペー
スを形成できるステッパであると仮定すると、セルの面
積はA=(2×0.35×2×0.35)=(07×0
7)=0.49cm2 となる。
【0234】1μm2 =1E-8cm2 、1ギガ=1E9
であるから、1ギガのセルによって占められる面積は: 0.49μm2 ×1E9 =4.9E8 μm2 =4.9c
2 となる。
【0235】一例として、ASML PAS 5500
/100は6.028cm2 のフィールドであり、1ギ
ガビットのダイ及び必要なすべての論理回路をこのフィ
ールドに含むことは可能である。
【0236】図15は、本発明の第2実施例としての縦
形MISFETメモリセルの製法フローチャートであ
り、少なくとも下記ステップを含む: −ドレン間にコンデンサを介在させた相補トランジスタ
スタックの形成; −絶縁層のデポジション; −第1トレンチの形成; −(第1トレンチと直交する)第2トレンチの形成; −全周ゲート絶縁層の形成; −ゲート電極のデポジション及びエッチバック; −頂部エピ層より下方のゲート電極の酸化; −エピ−メサからのSi34 及びSiO2 の除去; −エピ−メサ上にポリ−プラグ形成; −ゲート電極からの酸化ポリの除去; −ポリ−プラグ周りにSiO2 スペーサ形成; −ゲート電極のパターン生成; −頂部電極のプラナリゼーション+デポジション; −頂部電極のパターン生成。
【0237】下記のフロー:フロー8及びフロー9は図
20及び21とそれぞれ関連し、(2T+1C)セルの
製造例を示す。フロー8 (2Tセル:全エピタキシャルスタック) 1)N形基板。
【0238】2)エピタキシーに先立つ洗浄。
【0239】3)PMOS層のエピ−デポジション。
【0240】4)+エピタキシャル絶縁層のデポジショ
ン 5)+NMOS層のエピ−デポジション 6)酸化物薄膜+厚い窒化物のCVD。 図20.1 7)リソグラフィーマスク1:(セルトランジスタの場
合には最小寸法の)線及びスペース。
【0241】8)酸化物層に達するまで窒化物をドライ
エッチング。
【0242】9)レジストストリップ+洗浄。 図20.2 10)酸化物のダメージレス除去:例えばHF蒸気。 図20.3 11)底部高ドーピング処理層(PMOSソース)に達
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度(ドライエッチングなら>40:
1、ウェットエッチングならそれ以上)を得るためには
ソース域にSiGe歪み層を形成すればよい。 図20.4 12)防食用酸化物層(sacrificial ox
ide)の低温成長 図20.5 13)リソグラフィー(マスク2:第1の線及びスペー
スと直交する線及びスペース)。
【0243】14)酸化物層に達するまで窒化物をドラ
イエッチング。 図20.6 15)レジストストリップ+洗浄。
【0244】16)酸化物除去:例えばHF蒸気。 図20.7 17)全エピ−スタックを基板中へダメージレスドライ
エッチング。 図20.8 18)ゲート誘電体の形成(成長酸化物を示す)。 図20.9 19)Siミッドギャップゲート電極のデポジション
(例えば、p ++ ポリSiにむかって延びるp ++ ポリG
e;またはTiNのような金属)。
【0245】20)窒化物層に達するまでゲート電極を
エッチバック 図20.10 21)制御下にゲート電極を凹ませる。ゲート電極がp
++ ポリならば(例えばプラズマを利用する)低温酸化を
利用できる。ゲート電極が金属ならば、時限エッチバッ
クを利用すればよい。凹みは、最上段トランジスタの接
合層(この場合はNMOSのソース)よりも下方まで達
していなければならない。ポリゲート酸化を図に示し
た。 図20.11 22)ゲートをポリ酸化によって凹ませる場合、同時に
窒化物の選択的な除去を行うことができる。ゲート電極
が金属ならば、ゲート電極を凹ませたあとにプラナリゼ
ーションステップが必要である。その場合には、窒化物
を選択的にエッチングしなければならない。 図20.12 23)インシトゥドーピング処理ポリプラグを選択的C
VDによって形成する。ブランケットCVD及びエッチ
バックを利用してもよい。 図20.13 24)酸化ポリの選択的除去(金属ゲート電極の場合に
はデポジットされている酸化物を選択的に除去する)。 図20.14 25)酸化物層をCVD及びエッチバックしてスペーサ
を形成。ステッパのオーバレイ精度よりも大きいこの厚
さが、異なるセルのゲート間トレンチの幅を画成する。
これにより全周ゲートの形成が可能になる。 図20.15 26)リソグラフィー(マスク4:ビットラインを保護
するためのレジストライン)。
【0246】27)(酸化物スペーサに対して)選択的
にゲート電極をドライエッチング。 図20.16 28)レジストストリップ+洗浄。 図20.17 29)酸化デポジション(及び/またはSOG)による
プラナリゼーション、及びエッチバック。 図20.18 30)金属のデポジション。 図20.19 31)リソグラフィー(マスク5:頂部ビットライ
ン)。
【0247】32)下方の酸化物層に対して選択的に金
属をドライエッチング。 図20.20フロー9 (2Tセル及びCMOSの同時製造) 1)N形基板。
【0248】2)エピタキシーに先立つ洗浄。
【0249】3)PMOS層のエピ−デポジション。
【0250】4)+エピタキシャル絶縁層のデポジショ
ン 5)+NMOS層のエピ−デポジション 6)酸化物薄膜+厚い窒化物のCVD。 図21.1 7)リソグラフィーマスク1:(セルトランジスタの場
合には最小寸法の)線及びスペース。
【0251】8)酸化物層に達するまで窒化物をドライ
エッチング。
【0252】9)レジストストリップ+洗浄。 図21.2 10)酸化物のダメージレス除去:例えばHF蒸気。 図21.3 11)底部高ドーピング処理層(PMOSソース)に達
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度(ドライエッチングなら>40:
1、ウェットエッチングならそれ以上)を得るために
は、ソース域にSiGe歪み層を形成すればよい。 図21.4 12)防食用酸化物の低温成長。 図21.5 13)リソグラフィー(マスク2:第1の線及びスペー
スと直交する線及びスペース)。
【0253】14)酸化物層に達するまで窒化物をドラ
イエッチング。 図21.6 15)酸化物除去:例えばHF蒸気。 図21.7 16)全エピ−スタックを基板中へダメージレスドライ
エッチング。 図21.8 17)レジストストリップ+洗浄。
【0254】18)ゲート誘電体の形成(成長酸化物を
図示した)。 図21.9 19)Siミッドギャップゲート電極のデポジション
(例えば、p ++ ポリSiに対して延びるp ++ ポリGe;
またはTiNのような金属)。
【0255】20)窒化物層に達するまでゲート電極を
エッチバック。 図21.10 21)制御下にゲート電極を凹ませる。もしゲート電極
がp ++ ポリならば低温酸化(例えばプラズマ利用のエン
ハンスメント)を利用できる。もしゲート電極が金属な
らば時限エッチバックを行えばよい。この凹みは、最上
段トランジスタの接合層(この場合はNMOSのソー
ス)よりも下方に達しなければならない。図にはポリゲ
ートの酸化を示した。 図21.11 22)リソグラフィー(マスク3:CMOS域を保護す
るためのレジストライン)。
【0256】23)選択的な窒化物除去。 図21.12 24)レジストストリップ+洗浄。
【0257】25)インシトゥドーピング処理ポリプラ
グを選択的なCVDによって形成。ブランケットCVD
及びエッチバックも利用できる。 図21.13 26)酸化物(酸化ポリ)の選択的除去 図21.14 27)酸化物スペーサの形成:酸化物のCVD及びエッ
チバック。 図21.15 28)リソグラフィー(マスク4:ビットライン及びC
MOSのゲートを保護するためのレジストライン)。
【0258】29)レジストによってマスクされ、酸化
物スペーサと自己整合するゲート電極のドライエッチン
グ。 図21.16 30)レジストストリップ+洗浄。 図21.17 31)酸化物デポジション(及び/またはSOG)によ
るプラナリゼーション、及びエッチバック。 図21.18 32)接着層+金属障壁/エッチストップ(例えばTi
/TiN)のデポジション。 図21.19 33)リソグラフィー(マスク5:NMOS及びPMO
Sドレン→CMOSインバータとの接点ホール)。
【0259】34)酸化物薄膜に達するまでTiN/T
i+窒化物をドライエッチング。
【0260】35)頂部トランジスタのドレン内側に達
するまで頂部トランジスタのソース/チャンネルをダメ
ージレスドライエッチング。 図21.20 36)レジストストリップ+洗浄。 図21.21 37)窒化物スペーサの形成:酸化物薄膜+窒化物のC
VD、窒化物のエッチバック。 図21.22 38)酸化物のダメージレス選択除去:例えばHF蒸
気。 図21.23 39)底部トランジスタのドレンに達するまで頂部トラ
ンジスタのドレン及び絶縁層を自己整合ドライエッチン
グ。 図21.24 40)金属プラグの形成。例えばCVD及びエッチバッ
クによる。 図21.25 41)リソグラフィー(マスク6:CMOSゲート、及
び頂部トランジスタ−NMOS−ソースとの接点ホー
ル)。
【0261】42)ポリ及びTiNに達するまで酸化物
をドライエッチング。 図21.26 43)レジストストリップ+洗浄。
【0262】44)金属プラグの形成(例えばCVD及
びエッチバック)。 図21.27 45)リソグラフィー(マスク7:底部トランジスタ−
PMOS−ソースとの接点ホール)。
【0263】46)酸化物層に達するまでTiN/T
i、窒化物をドライエッチング。
【0264】47)PMOSソースに達するまでNMO
S層及びPMOSドレン及びチャンネルをダメージレス
ドライエッチング。 図21.28 48)レジストストリップ+洗浄。 図21.29 49)窒化物スペーサの形成:酸化物薄膜及び窒化物の
CVD、窒化物のエッチバック。
【0265】50)例えば、HF蒸気による酸化物除
去。 図21.30 51)例えば、CVD及びエッチバックによる金属プラ
グの形成。 図21.31 52)リソグラフィー(マスク5:最上段ビットライン
及びCMOSとの接点)。
【0266】53)下方の酸化物/窒化物に対して選択
的に金属をドライエッチング。 図21.32
【図面の簡単な説明】
【図1】3通りのバイアス条件:即ち無バイアス(図1
a)、ドレン・バイアス(図1b)、ドレン及びゲート
・バイアス(図1c)において、本発明のPMOSディ
バイスが示す(ソースからドレンまでの)距離に応じた
バンド構造及び電気化学的ポテンシャルのグラフであ
る。
【図2】本発明の第1の好ましい実施態様に基づいて構
成され、いずれもSiウエハに対して歪ませたPMOS
ディバイス(図2a)及びNMOSディバイス(図2
b)の模式図である。
【図3】本発明の第2の好ましい実施態様に基づいて構
成され、いずれもSi0.5 Ge0.5 ウエハに対して歪ま
せたPMOSディバイス(図3a)及びNMOSディバ
イス(図3b)の模式図である。
【図4】本発明の第3の好ましい実施態様に基づいて構
成され、いずれも比較的対称性のあるPMOSディバイ
ス(図4a)及びNMOSディバイス(図4b)の模式
図である。
【図5】本発明のCMOS集積方法に従って製造された
縦形CMOSインバータの模式図である。
【図6】図5のCMOSインバータにバイアスがかから
ない場合のバンド構造の模式図である。
【図7】縦形NMOSトランジスタを示す模式図であ
る。
【図8】縦形PMOSトランジスタを示す模式図であ
る。
【図9】本発明のCMOSインバータの製造工程を示す
フローチャートである。
【図10】CMOS集積方法の態様を示す模式図であ
る。
【図11】CMOS集積方法の態様を示す模式図であ
る。
【図12】CMOS集積方法の態様を示す模式図であ
る。
【図13】CMOS集積方法の態様を示す模式図であ
る。
【図14】好ましい実施態様としてのRAM回路の製造
工程を示すフローチャートである。
【図15】好ましい実施態様としてのRAMか回路の製
造工程を示すフローチャートである。
【図16】本発明の第2の好ましい実施態様に基づくR
AMセルの模式図である。
【図17】好ましい実施態様に基づくRAMセルまたは
回路の製造工程フローを例示する模式図である。
【図18】好ましい実施態様に基づくRAMセルまたは
回路の製造工程フローを例示する模式図である。
【図19】好ましい実施態様に基づくRAMセルまたは
回路の製造工程フローを例示する模式図である。
【図20】好ましい実施態様に基づくRAMセルまたは
回路の製造工程フローを例示する模式図である。
【図21】好ましい実施態様に基づくRAMセルまたは
回路の製造工程フローを例示する模式図である。
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【手続補正書】
【提出日】平成9年2月7日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図1】「発明の実施の形態及び発明の効果」に記載の
図1aに対応する図面;無バイアスにおいて、本発明の
PMOSディバイスが示す(ソースからドレンまでの)
距離に応じたバンド構造及び電気化学的ポテンシャルの
グラフである。
【図2】「発明の実施の形態及び発明の効果」に記載の
図1bに対応する図面;ドレン・バイアスにおいて、本
発明のPMOSディバイスが示す(ソースからドルンま
での)距離に応じたバンド構造及び電気化学的ポテンシ
ャルのグラフである。
【図3】「発明の実施の形態及び発明の効果」に記載の
図1cに対応する図面;ドレン及びゲート・バイアスに
おいて、本発明のPMOSディバイスが示す(ソースか
らドレンまでの)距離に応じたバンド構造及び電気化学
的ポテンシャルのグラフである。
【図4】「発明の実施の形態及び発明の効果」に記載の
図2aに対応する図面;Siウエハに対して歪ませたP
MOSディバイスの模式図である。
【図5】「発明の実施の形態及び発明の効果」に記載の
図2bに対応する図面;Siウエハに対して歪ませたN
MOSディバイスの模式図である。
【図6】「発明の実施の形態及び発明の効果」に記載の
図3aに対応する図面;Si0.5Ge0.5ウエハに
対して歪ませたPMOSディバイスの模式図である。
【図7】「発明の実施の形態及び発明の効果」に記載の
図3bに対応する図面;Si0.5Ge0.5ウエハに
対して歪ませたNMOSディバイスの模式図である。
【図8】「発明の実施の形態及び発明の効果」に記載の
図4aに対応する図面;比較的対称性のあるPMOSデ
ィバイスの模式図である。
【図9】「発明の実施の形態及び発明の効果」に記載の
図4bに対応する図面;比較的対称性のあるNMOSデ
ィバイスの模式図である。
【図10】「発明の実施の形態及び発明の効果」に記載
の図5に対応する図面;本発明の集積方法に従って製造
された縦形CMOSインバータの模式図である。
【図11】「発明の実施の形態及び発明の効果」に記載
の図6に対応する図面;同項に図5として記載のCMO
Sインバータにバイアスがかからない場合のバンド構造
の模式図である。
【図12】「発明の実施の形態及び発明の効果」に記載
の図7に対応する図面;縦形NMOSトランジスタを示
す模式図である。
【図13】「発明の実施の形態及び発明の効果」に記載
の図8に対応する図面;縦形PMOSトランジスタを示
す模式図である。
【図14】「発明の実施の形態及び発明の効果」に記載
の図9に対応する図面;本発明のCMOSインバータの
製造工程を示すフローチャートである。
【図15】「発明の実施の形態及び発明の効果」に記載
の図10.1に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図16】「発明の実施の形態及び発明の効果」に記載
の図10.2に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図17】「発明の実施の形態及び発明の効果」に記載
の図10.3に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図18】「発明の実施の形態及び発明の効果」に記載
の図10.4に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図19】「発明の実施の形態及び発明の効果」に記載
の図10.5に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図20】「発明の実施の形態及び発明の効果」に記載
の図10.6に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図21】「発明の実施の形態及び発明の効果」に記載
の図10.7に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図22】「発明の実施の形態及び発明の効果」に記載
の図10.8に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図23】「発明の実施の形態及び発明の効果」に記載
の図10.9に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図24】「発明の実施の形態及び発明の効果」に記載
の図10.10に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図25】「発明の実施の形態及び発明の効果」に記載
の図10.11に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図26】「発明の実施の形態及び発明の効果」に記載
の図10.12に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図27】「発明の実施の形態及び発明の効果」に記載
の図10.13に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図28】「発明の実施の形態及び発明の効果」に記載
の図10.14に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図29】「発明の実施の形態及び発明の効果」に記載
の図10.15に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図30】「発明の実施の形態及び発明の効果」に記載
の図10.16に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図31】「発明の実施の形態及び発明の効果」に記載
の図10.17に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図32】「発明の実施の形態及び発明の効果」に記載
の図10.18に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図33】「発明の実施の形態及び発明の効果」に記載
の図10.19に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図34】「発明の実施の形態及び発明の効果」に記載
の図10.20に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図35】「発明の実施の形態及び発明の効果」に記載
の図10.21に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図36】「発明の実施の形態及び発明の効果」に記載
の図10.22に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図37】「発明の実施の形態及び発明の効果」に記載
の図10.23に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図38】「発明の実施の形態及び発明の効果」に記載
の図10.24に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図39】「発明の実施の形態及び発明の効果」に記載
の図10.25に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図40】「発明の実施の形態及び発明の効果」に記載
の図10.26に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図41】「発明の実施の形態及び発明の効果」に記載
の図10.27に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図42】「発明の実施の形態及び発明の効果」に記載
の図10.28に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図43】「発明の実施の形態及び発明の効果」に記載
の図10.29に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図44】「発明の実施の形態及び発明の効果」に記載
の図10.30に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図45】「発明の実施の形態及び発明の効果」に記載
の図10.31に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図46】「発明の実施の形態及び発明の効果」に記載
の図11.1に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図47】「発明の実施の形態及び発明の効果」に記載
の図11.2に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図48】「発明の実施の形態及び発明の効果」に記載
の図11.3に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図49】「発明の実施の形態及び発明の効果」に記載
の図11.4に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図50】「発明の実施の形態及び発明の効果」に記載
の図11.5に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図51】「発明の実施の形態及び発明の効果」に記載
の図11.6に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図52】「発明の実施の形態及び発明の効果」に記載
の図11.7に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図53】「発明の実施の形態及び発明の効果」に記載
の図11.8に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図54】「発明の実施の形態及び発明の効果」に記載
の図11.9に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図55】「発明の実施の形態及び発明の効果」に記載
の図11.10に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図56】「発明の実施の形態及び発明の効果」に記載
の図11.11に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図57】「発明の実施の形態及び発明の効果」に記載
の図11.12に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図58】「発明の実施の形態及び発明の効果」に記載
の図11.13に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図59】「発明の実施の形態及び発明の効果」に記載
の図11.14に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図60】「発明の実施の形態及び発明の効果」に記載
の図11.15に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図61】「発明の実施の形態及び発明の効果」に記載
の図11.16に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図62】「発明の実施の形態及び発明の効果」に記載
の図11.17に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図63】「発明の実施の形態及び発明の効果」に記載
の図11.18に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図64】「発明の実施の形態及び発明の効果」に記載
の図11.19に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図65】「発明の実施の形態及び発明の効果」に記載
の図11.20に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図66】「発明の実施の形態及び発明の効果」に記載
の図11.21に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図67】「発明の実施の形態及び発明の効果」に記載
の図11.22に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図68】「発明の実施の形態及び発明の効果」に記載
の図11.23に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図69】「発明の実施の形態及び発明の効果」に記載
の図11.24に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図70】「発明の実施の形態及び発明の効果」に記載
の図11.25に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図71】「発明の実施の形態及び発明の効果」に記載
の図11.26に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図72】「発明の実施の形態及び発明の効果」に記載
の図11.27に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図73】「発明の実施の形態及び発明の効果」に記載
の図11.28に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図74】「発明の実施の形態及び発明の効果」に記載
の図11.29に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図75】「発明の実施の形態及び発明の効果」に記載
の図11.30に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図76】「発明の実施の形態及び発明の効果」に記載
の図11.31に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図77】「発明の実施の形態及び発明の効果」に記載
の図11.32に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図78】「発明の実施の形態及び発明の効果」に記載
の図11.33に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図79】「発明の実施の形態及び発明の効果」に記載
の図12.1に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図80】「発明の実施の形態及び発明の効果」に記載
の図12.2に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図81】「発明の実施の形態及び発明の効果」に記載
の図12.3に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図82】「発明の実施の形態及び発明の効果」に記載
の図12.4に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図83】「発明の実施の形態及び発明の効果」に記載
の図12.5に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図84】「発明の実施の形態及び発明の効果」に記載
の図12.6に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図85】「発明の実施の形態及び発明の効果」に記載
の図12.7に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図86】「発明の実施の形態及び発明の効果」に記載
の図12.8に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図87】「発明の実施の形態及び発明の効果」に記載
の図12.9に対応する図面;CMOS集積方法の態様
を示す模式図である。
【図88】「発明の実施の形態及び発明の効果」に記載
の図12.10に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図89】「発明の実施の形態及び発明の効果」に記載
の図12.11に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図90】「発明の実施の形態及び発明の効果」に記載
の図12.12に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図91】「発明の実施の形態及び発明の効果」に記載
の図12.13に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図92】「発明の実施の形態及び発明の効果」に記載
の図12.14に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図93】「発明の実施の形態及び発明の効果」に記載
の図12.15に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図94】「発明の実施の形態及び発明の効果」に記載
の図12.16に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図95】「発明の実施の形態及び発明の効果」に記載
の図12.17に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図96】「発明の実施の形態及び発明の効果」に記載
の図12.18に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図97】「発明の実施の形態及び発明の効果」に記載
の図12.19に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図98】「発明の実施の形態及び発明の効果」に記載
の図12.20に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図99】「発明の実施の形態及び発明の効果」に記載
の図12.21に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図100】「発明の実施の形態及び発明の効果」に記
載の図12.22に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図101】「発明の実施の形態及び発明の効果」に記
載の図12.23に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図102】「発明の実施の形態及び発明の効果」に記
載の図12.24に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図103】「発明の実施の形態及び発明の効果」に記
載の図12.25に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図104】「発明の実施の形態及び発明の効果」に記
載の図12.26に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図105】「発明の実施の形態及び発明の効果」に記
載の図12.27に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図106】「発明の実施の形態及び発明の効果」に記
載の図12.28に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図107】「発明の実施の形態及び発明の効果」に記
載の図12.29に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図108】「発明の実施の形態及び発明の効果」に記
載の図12.30に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図109】「発明の実施の形態及び発明の効果」に記
載の図12.31に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図110】「発明の実施の形態及び発明の効果」に記
載の図12.32に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図111】「発明の実施の形態及び発明の効果」に記
載の図12.33に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図112】「発明の実施の形態及び発明の効果」に記
載の図12.34に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図113】「発明の実施の形態及び発明の効果」に記
載の図12.35に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図114】「発明の実施の形態及び発明の効果」に記
載の図12.36に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図115】「発明の実施の形態及び発明の効果」に記
載の図13.1に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図116】「発明の実施の形態及び発明の効果」に記
載の図13.2に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図117】「発明の実施の形態及び発明の効果」に記
載の図13.3に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図118】「発明の実施の形態及び発明の効果」に記
載の図13.4に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図119】「発明の実施の形態及び発明の効果」に記
載の図13.5に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図120】「発明の実施の形態及び発明の効果」に記
載の図13.6に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図121】「発明の実施の形態及び発明の効果」に記
載の図13.7に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図122】「発明の実施の形態及び発明の効果」に記
載の図13.8に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図123】「発明の実施の形態及び発明の効果」に記
載の図13.9に対応する図面;CMOS集積方法の態
様を示す模式図である。
【図124】「発明の実施の形態及び発明の効果」に記
載の図13.10に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図125】「発明の実施の形態及び発明の効果」に記
載の図13.11に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図126】「発明の実施の形態及び発明の効果」に記
載の図13.12に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図127】「発明の実施の形態及び発明の効果」に記
載の図13.13に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図128】「発明の実施の形態及び発明の効果」に記
載の図13.14に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図129】「発明の実施の形態及び発明の効果」に記
載の図13.15に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図130】「発明の実施の形態及び発明の効果」に記
載の図13.16に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図131】「発明の実施の形態及び発明の効果」に記
載の図13.17に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図132】「発明の実施の形態及び発明の効果」に記
載の図13.18に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図133】「発明の実施の形態及び発明の効果」に記
載の図13.19に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図134】「発明の実施の形態及び発明の効果」に記
載の図13.20に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図135】「発明の実施の形態及び発明の効果」に記
載の図13.21に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図136】「発明の実施の形態及び発明の効果」に記
載の図13.22に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図137】「発明の実施の形態及び発明の効果」に記
載の図13.23に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図138】「発明の実施の形態及び発明の効果」に記
載の図13.24に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図139】「発明の実施の形態及び発明の効果」に記
載の図13.25に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図140】「発明の実施の形態及び発明の効果」に記
載の図13.26に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図141】「発明の実施の形態及び発明の効果」に記
載の図13.27に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図142】「発明の実施の形態及び発明の効果」に記
載の図13.28に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図143】「発明の実施の形態及び発明の効果」に記
載の図13.29に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図144】「発明の実施の形態及び発明の効果」に記
載の図13.30に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図145】「発明の実施の形態及び発明の効果」に記
載の図13.31に対応する図面;CMOS集積方法の
態様を示す模式図である。
【図146】「発明の実施の形態及び発明の効果」に記
載の図14に対応する図面;好ましい実施態様としての
RAM回路の製造工程を示すフローチャートである。
【図147】「発明の実施の形態及び発明の効果」に記
載の図15に対応する図面;好ましい実施態様としての
RAM回路の製造工程を示すフローチャートである。
【図148】「発明の実施の形態及び発明の効果」に記
載の図16に対応する図面;本発明の第2の好ましい実
施態様に基づくRAMセルの模式図である。
【図149】「発明の実施の形態及び発明の効果」に記
載の図17.1に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図150】「発明の実施の形態及び発明の効果」に記
載の図17.2に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図151】「発明の実施の形態及び発明の効果」に記
載の図17.3に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図152】「発明の実施の形態及び発明の効果」に記
載の図17.4に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図153】「発明の実施の形態及び発明の効果」に記
載の図17.5に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図154】「発明の実施の形態及び発明の効果」に記
載の図17.6に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図155】「発明の実施の形態及び発明の効果」に記
載の図17.7に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図156】「発明の実施の形態及び発明の効果」に記
載の図17.8に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図157】「発明の実施の形態及び発明の効果」に記
載の図17.9に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図158】「発明の実施の形態及び発明の効果」に記
載の図17.10に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図159】「発明の実施の形態及び発明の効果」に記
載の図17.11に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図160】「発明の実施の形態及び発明の効果」に記
載の図17.12に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図161】「発明の実施の形態及び発明の効果」に記
載の図17.13に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図162】「発明の実施の形態及び発明の効果」に記
載の図17.14に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図163】「発明の実施の形態及び発明の効果」に記
載の図17.15に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図164】「発明の実施の形態及び発明の効果」に記
載の図17.16に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図165】「発明の実施の形態及び発明の効果」に記
載の図17.17に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図166】「発明の実施の形態及び発明の効果」に記
載の図17.18に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図167】「発明の実施の形態及び発明の効果」に記
載の図18.1に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図168】「発明の実施の形態及び発明の効果」に記
載の図18.2に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図169】「発明の実施の形態及び発明の効果」に記
載の図18.3に対応する図面:好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図170】「発明の実施の形態及び発明の効果」に記
載の図18.4に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図171】「発明の実施の形態及び発明の効果」に記
載の図18.5に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図172】「発明の実施の形態及び発明の効果」に記
載の図18.6に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図173】「発明の実施の形態及び発明の効果」に記
載の図18.7に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図174】「発明の実施の形態及び発明の効果」に記
載の図18.8に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図175】「発明の実施の形態及び発明の効果」に記
載の図18.9に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図176】「発明の実施の形態及び発明の効果」に記
載の図18.10に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図177】「発明の実施の形態及び発明の効果」に記
載の図18.11に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図178】「発明の実施の形態及び発明の効果」に記
載の図18.12に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図179】「発明の実施の形態及び発明の効果」に記
載の図18.13に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図180】「発明の実施の形態及び発明の効果」に記
載の図18.14に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図181】「発明の実施の形態及び発明の効果」に記
載の図18.15に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図182】「発明の実施の形態及び発明の効果」に記
載の図18.16に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図183】「発明の実施の形態及び発明の効果」に記
載の図18.17に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図184】「発明の実施の形態及び発明の効果」に記
載の図18.18に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図185】「発明の実施の形態及び発明の効果」に記
載の図18.19に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図186】「発明の実施の形態及び発明の効果」に記
載の図19.1に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図187】「発明の実施の形態及び発明の効果」に記
載の図19.2に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図188】「発明の実施の形態及び発明の効果」に記
載の図19.3に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図189】「発明の実施の形態及び発明の効果」に記
載の図19.4に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図190】「発明の実施の形態及び発明の効果」に記
載の図19.5に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図191】「発明の実施の形態及び発明の効果」に記
載の図19.6に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図192】「発明の実施の形態及び発明の効果」に記
載の図19.7に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図193】「発明の実施の形態及び発明の効果」に記
載の図19.8に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図194】「発明の実施の形態及び発明の効果」に記
載の図19.9に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図195】「発明の実施の形態及び発明の効果」に記
載の図19.10に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図196】「発明の実施の形態及び発明の効果」に記
載の図19.11に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図197】「発明の実施の形態及び発明の効果」に記
載の図19.12に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図198】「発明の実施の形態及び発明の効果」に記
載の図19.13に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図199】「発明の実施の形態及び発明の効果」に記
載の図19.14に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図200】「発明の実施の形態及び発明の効果」に記
載の図20.1に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図201】「発明の実施の形態及び発明の効果」に記
載の図20.2に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図202】「発明の実施の形態及び発明の効果」に記
載の図20.3に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図203】「発明の実施の形態及び発明の効果」に記
載の図20.4に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図204】「発明の実施の形態及び発明の効果」に記
載の図20.5に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図205】「発明の実施の形態及び発明の効果」に記
載の図20.6に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図206】「発明の実施の形態及び発明の効果」に記
載の図20.7に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図207】「発明の実施の形態及び発明の効果」に記
載の図20.8に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図208】「発明の実施の形態及び発明の効果」に記
載の図20.9に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図209】「発明の実施の形態及び発明の効果」に記
載の図20.10に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図210】「発明の実施の形態及び発明の効果」に記
載の図20.11に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図211】「発明の実施の形態及び発明の効果」に記
載の図20.12に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図212】「発明の実施の形態及び発明の効果」に記
載の図20.13に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図213】「発明の実施の形態及び発明の効果」に記
載の図20.14に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図214】「発明の実施の形態及び発明の効果」に記
載の図20.15に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図215】「発明の実施の形態及び発明の効果」に記
載の図20.16に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図216】「発明の実施の形態及び発明の効果」に記
載の図20.17に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図217】「発明の実施の形態及び発明の効果」に記
載の図20.18に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図218】「発明の実施の形態及び発明の効果」に記
載の図20.19に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図219】「発明の実施の形態及び発明の効果」に記
載の図20.20に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図220】「発明の実施の形態及び発明の効果」に記
載の図21.1に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図221】「発明の実施の形態及び発明の効果」に記
載の図21.2に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図222】「発明の実施の形態及び発明の効果」に記
載の図21.3に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図223】「発明の実施の形態及び発明の効果」に記
載の図21.4に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図224】「発明の実施の形態及び発明の効果」に記
載の図21.5に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図225】「発明の実施の形態及び発明の効果」に記
載の図21.6に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図226】「発明の実施の形態及び発明の効果」に記
載の図21.7に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図227】「発明の実施の形態及び発明の効果」に記
載の図21.8に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図228】「発明の実施の形態及び発明の効果」に記
載の図21.9に対応する図面;好ましい実施態様に基
づくRAMセルまたは回路の製造工程フローを例示する
模式図である。
【図229】「発明の実施の形態及び発明の効果」に記
載の図21.10に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図230】「発明の実施の形態及び発明の効果」に記
載の図21.11に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図231】「発明の実施の形態及び発明の効果」に記
載の図21.12に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図232】「発明の実施の形態及び発明の効果」に記
載の図21.13に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図233】「発明の実施の形態及び発明の効果」に記
載の図21.14に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図234】「発明の実施の形態及び発明の効果」に記
載の図21.15に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図235】「発明の実施の形態及び発明の効果」に記
載の図21.16に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図236】「発明の実施の形態及び発明の効果」に記
載の図21.17に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図237】「発明の実施の形態及び発明の効果」に記
載の図21.18に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図238】「発明の実施の形態及び発明の効果」に記
載の図21.19に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図239】「発明の実施の形態及び発明の効果」に記
載の図21.20に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図240】「発明の実施の形態及び発明の効果」に記
載の図21.21に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図241】「発明の実施の形態及び発明の効果」に記
載の図21.22に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図242】「発明の実施の形態及び発明の効果」に記
載の図21.23に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図243】「発明の実施の形態及び発明の効果」に記
載の図21.24に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図244】「発明の実施の形態及び発明の効果」に記
載の図21.25に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図245】「発明の実施の形態及び発明の効果」に記
載の図21.26に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図246】「発明の実施の形態及び発明の効果」に記
載の図21.27に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図247】「発明の実施の形態及び発明の効果」に記
載の図21.28に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図248】「発明の実施の形態及び発明の効果」に記
載の図21.29に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図249】「発明の実施の形態及び発明の効果」に記
載の図21.30に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図250】「発明の実施の形態及び発明の効果」に記
載の図21.31に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【図251】「発明の実施の形態及び発明の効果」に記
載の図21.32に対応する図面;好ましい実施態様に
基づくRAMセルまたは回路の製造工程フローを例示す
る模式図である。
【手続補正2】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図15】
【図1】
【図2】
【図16】
【図148】
【図3】
【図4】
【図17】
【図5】
【図6】
【図18】
【図7】
【図8】
【図20】
【図9】
【図10】
【図46】
【図11】
【図12】
【図19】
【図13】
【図14】
【図146】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図39】
【図35】
【図36】
【図37】
【図38】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図79】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図80】
【図78】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】
【図107】
【図108】
【図109】
【図110】
【図111】
【図112】
【図113】
【図114】
【図115】
【図116】
【図117】
【図118】
【図119】
【図120】
【図121】
【図122】
【図123】
【図124】
【図125】
【図126】
【図127】
【図128】
【図129】
【図130】
【図131】
【図132】
【図133】
【図134】
【図135】
【図136】
【図137】
【図138】
【図139】
【図140】
【図141】
【図142】
【図143】
【図144】
【図145】
【図147】
【図149】
【図150】
【図152】
【図151】
【図153】
【図156】
【図154】
【図155】
【図157】
【図158】
【図170】
【図159】
【図160】
【図161】
【図162】
【図171】
【図163】
【図164】
【図165】
【図166】
【図167】
【図168】
【図175】
【図169】
【図172】
【図187】
【図173】
【図174】
【図176】
【図177】
【図178】
【図179】
【図180】
【図181】
【図191】
【図182】
【図183】
【図184】
【図185】
【図186】
【図188】
【図192】
【図189】
【図190】
【図193】
【図194】
【図195】
【図196】
【図197】
【図198】
【図199】
【図200】
【図201】
【図202】
【図203】
【図204】
【図205】
【図206】
【図207】
【図208】
【図209】
【図210】
【図211】
【図212】
【図213】
【図214】
【図215】
【図216】
【図217】
【図218】
【図219】
【図220】
【図221】
【図222】
【図223】
【図224】
【図225】
【図226】
【図227】
【図228】
【図229】
【図230】
【図231】
【図232】
【図233】
【図234】
【図235】
【図236】
【図237】
【図238】
【図239】
【図240】
【図241】
【図242】
【図243】
【図244】
【図245】
【図246】
【図247】
【図248】
【図249】
【図250】
【図251】
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 60/010,478 (32)優先日 1996年1月23日 (33)優先権主張国 米国(US) (71)出願人 596027287 Kapeldreef 75,B−3001 L EUVEN,BELGIUM (72)発明者 カルロス ヨルフェ ラミロ プロエンカ アウフスト ベルギー国,ベ−3000 ロイフェン,ブス 27,ブロウベルストラート 4 (72)発明者 ヨゼフ ユール ポールトマンス ベルギー国,ベ−3010 ロイフェン, オ ーフェルビニンフスストラート 51

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 少なくともソース層(7または7′)、
    チャンネル層(3または3′)及びドレン層(1または
    1′)を含む複数層のスタックから成るシリコンゲルマ
    ニウムをベースとする垂直MISFETディバイスにお
    いて、 −チャンネル層(3または3′)が非ドーピングまたは
    低ドーピング処理層であり; −ソース(7または7′)とチャンネル(3または
    3′)の間にヘテロ接合が形成され、ソースのソース/
    チャンネルインタフェース近傍に非ドーピングまたは低
    ドーピング処理域(5または5′)が存在し; −ゲート(13または13′)がソース(7または
    7′)、チャンネル(3または3′)及びドレン(1ま
    たは1′)層と、絶縁層(11または11′)を介在さ
    せて少なくとも部分的に好ましくは直角にオーバラップ
    することを特徴とするシリコンゲルマニウムをベースと
    する垂直MISFETディバイス。
  2. 【請求項2】 −ドレン(1)が好ましくはチャンネル
    材料と同じ材料を高p形ドーピング処理した材料から成
    り、 −チャンネル(3)が非ドーピング処理材料から成り、 −ソースが非ドーピングまたは低p形ドーピング処理域
    (5)と高p形ドーピング処理域(7)とから成る少な
    くとも2重層で構成され、前記両域(5)及び(7)が
    チャンネル材料の価電子帯エッジよりもポテンシャルエ
    ネルギーが低い価電子帯エッジを有する第2の材料から
    成ることを特徴とする請求項1に記載のPMOS形ディ
    バイス。
  3. 【請求項3】 −ドレン(1)が高ドーピング処理p++
    層、好ましくはSi層から成り、 −チャンネル(3)が非ドーピング処理層、好ましくは
    Si層であり、 −ソースが非ドーピング処理または低ドーピング処理S
    1-x Gex 層(5)と高ドーピング処理p ++ グレード
    可能SiGe層(7)とから成る少なくとも2重層で構
    成されていることを特徴とする請求項2に記載のPMO
    S形ディバイス。
  4. 【請求項4】 −ドレン(1′)が好ましくはチャンネ
    ル材料と同じ材料を高n−ドーピング処理した材料から
    成り、 −チャンネル(3′)が非ドーピング処理材料から成
    り、 −ソースが非ドーピング処理または低n形ドーピング処
    理域(5′)と高n形ドーピング処理域(7′)とから
    成る少なくとも2重層から成り、前記両域がチャンネル
    材料の価電子帯エッジよりもポテンシャルエネルギーが
    低い価電子帯エッジを有する第2の材料から成ることを
    特徴とする請求項1に記載のNMOS形ディバイス。
  5. 【請求項5】 −ドレン(1′)が高ドーピング処理n
    ++ 層、好ましくはSi層から成り、 −チャンネル(3′)が非ドーピング処理層、好ましく
    はSi層であり、 −ソースが非ドーピング処理または低ドーピング処理S
    1-x-y Gexy 層またはSi1-yy 層(5′)
    と、高ドーピング処理n ++ グレード可能Si1-x- y Ge
    xy またはSi1-yy 層(7′)とから成る少なく
    とも2重層で構成されていることを特徴とする請求項4
    に記載のNMOS形ディバイス。
  6. 【請求項6】 −ドレン(1′)が高ドーピング処理n
    ++ 層、好ましくはGe層から成り、 −チャンネル(3′a)が非ドーピング処理層、好まし
    くはGe層であり、 −ソースが非ドーピング処理または低ドーピング処理S
    1-y Gey 層(5′a)と高ドーピング処理n ++ グレ
    ード可能SiGe層(7′a)とから成る少なくとも2
    重層で構成されていることを特徴とする請求項4に記載
    のNMOS形ディバイス。
  7. 【請求項7】 請求項2−3のいずれかに記載の1つの
    PMOS形ディバイスの頂部に請求項4−6のいずれか
    に記載の1つのNMOS形ディバイスを成長させ、それ
    ぞれのドレン(1及び1′)を互いに対面させた少なく
    とも1つのスタックから成ることを特徴とする相補ディ
    バイス。
  8. 【請求項8】 請求項4−6のいずれかに記載の1つの
    NMOS形ディバイスの頂部に請求項2−3のいずれか
    に記載の1つのPMOSディバイスを成長させ、それぞ
    れのソース(7及び7′)を互いに対面させた少なくと
    も1つのスタックから成ることを特徴とする相補ディバ
    イス。
  9. 【請求項9】 請求項2−3のいずれかに記載の1つの
    PMOS形ディバイスの頂部に成長させた請求項4−6
    のいずれかに記載の1つのNMOS形装置の頂部に請求
    項2−3のいずれかに記載の1つのPMOSディバイス
    を成長させた少なくとも1つのスタックを有することを
    特徴とする相補ディバイス。
  10. 【請求項10】 請求項4−6のいずれかに記載の1つ
    のNMOS形ディバイスの頂部に成長させた請求項2−
    3のいずれかに記載の1つのPMOS形ディバイスの頂
    部に請求項4−6のいずれかに記載の1つのNMOS形
    ディバイスを成長させた少なくとも1つのスタックを有
    することを特徴とする相補ディバイス。
  11. 【請求項11】 CMOSインバータ、PMOSパスト
    ランジスタ、またはNMOSパストランジスタを得るこ
    とを目的とする請求項7−10のいずれかに記載の相補
    ディバイスの利用。
  12. 【請求項12】 それぞれが少なくともソース層、チャ
    ンネル層及びドレン層を含む複数層のスタックを含み、
    前記複数層と少なくとも部分的にオーバラップするゲー
    ト及び絶縁体を周囲に有する1個の垂直MISFETま
    たは複数の垂直MISFETのスタックの製法におい
    て、 −シリコン基板上に順次エピタキシャルデポジションを
    行うことによってスタック可能な各垂直MISFETデ
    ィバイスの複数層を画成し、 −リソグラフ/エッチングステップから成るパターン形
    成ステップを利用することによりスタック可能なディバ
    イスを囲むゲートを形成し、 −他のパターン形成ステップを利用することによりスタ
    ック可能な各垂直MISFETディバイスのソース及び
    ドレンとの接点を形成することを特徴とする前記製法。
  13. 【請求項13】 ディバイスのドレンとの接点を形成す
    るのに利用されるパターン形成ステップを、スタックさ
    れた複数ディバイスに共通の前記ドレンが好ましくは前
    記スタックされたディバイスの周縁よりも内側に位置す
    るように行うことを特徴とする請求項12に記載の垂直
    MISFETディバイスの製法。
  14. 【請求項14】 PMOSまたはNMOSディバイスに
    ヘテロ接合を形成するためバーチャルSi1-x Gex
    板を利用して順次エピタキシャルデポジションを行うこ
    とを特徴とする請求項第12項または第13項記載の製
    法。
  15. 【請求項15】 バーチャルSi1-x Gex 基板に第IV
    族元素及び適当なドーパントを組み込んでヘテロ接合を
    形成することにより有効なエネルギー障壁を形成するこ
    とを特徴とする請求項第12項から第14項までのいず
    れかに記載の製法。
  16. 【請求項16】 少なくとも下記ステップ: −垂直MISFETディバイスの複数層のエピタキシ
    ー; −絶縁体のデポジション; −マスク1:それぞれが各スタックに対応する構成ユニ
    ット(MESAS)の画成; −MESAS側壁におけるゲートスタックの形成; −ゲート電極のエッチバック(スペーサ状の電極); −プラナリゼーション;MESAS間スペースの充填; −マスク2;ゲート接点パッドの形成; −マスク3;(共通)ドレン接点ホール; −頂部/底部ディバイスの内側壁の少なくとも一部にス
    ペーサを形成; −ケイ化物及び金属による接点ホール充填; −マスク4;頂部ディバイスのソースとの接点ホール; −ケイ化物及び金属による接点ホール充填; −メタライジングを含むヘテロ接点垂直MISFETデ
    ィバイスの製造を目的とする請求項12から請求項15
    までのいずれかに記載の製法。
  17. 【請求項17】 メモリセル及び論理回路を有し、前記
    メモリセルのそれぞれが、それ自体少なくともソース
    層、チャンネル層及びドレン層を含む複数層のスタック
    を有する少なくとも1つのMISFETディバイスを含
    み、かつ前記垂直MISFETディバイスの複数層のス
    タックの頂部におけるコンデンサを含むことを特徴とす
    るRAM回路。
  18. 【請求項18】 メモリセル及び論理回路を有し、前記
    メモリセルのそれぞれが頂部に少なくとも2個の垂直M
    ISFETディバイスを含み、両者間にコンデンサを有
    することを特徴とするRAM回路。
  19. 【請求項19】 垂直MISFETディバイスが少なく
    とも: −非ドーピング処理または低ドーピング処理チャンネル
    層と; −ソース/チャンネル界面近くのソースに非ドーピング
    処理または低ドーピング処理域を設けてソースとチャン
    ネルとの間に形成したヘテロ接合と; −絶縁層を介在させてソース、チャンネル及びドレンと
    少なくとも部分的に、好ましくはほぼ直角に、オーバラ
    ップするゲートを含むヘテロ接合垂直MISFETディ
    バイスである請求項17または18に記載のRAM回
    路。
  20. 【請求項20】 オンチップ論理回路が、プレーナトラ
    ンジスタまたは垂直MISFETディバイス及び好まし
    くは垂直ヘテロ接合MISFETディバイスを使用して
    いる請求項17から19までのいずれかに記載のRAM
    回路。
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