JPH09232576A - 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション - Google Patents
垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイションInfo
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- JPH09232576A JPH09232576A JP8191301A JP19130196A JPH09232576A JP H09232576 A JPH09232576 A JP H09232576A JP 8191301 A JP8191301 A JP 8191301A JP 19130196 A JP19130196 A JP 19130196A JP H09232576 A JPH09232576 A JP H09232576A
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Abstract
(57)【要約】
少なくともソース層（７）、チャンネル層（３）及びド
レン層（１）を含む複数層のスタックから成るシリコン
・ゲルマニウムをベースとする垂直ＭＩＳＦＥＴディバ
イスにおいて： −チャンネル層（３）が非ドーピング処理または低ドー
ピング処理されており； −ソース／チャンネル界面に近くソースに非ドーピング
または低ドーピング処理域（５）が存在するようにソー
ス（７）とチャンネル（３）との間にヘテロ接合を形成
し； −絶縁層（１１）を介在させてゲート（１３）を好まし
くはほぼ直角に、少なくとも部分的にソース（７）、チ
ャンネル（３）及びドレン（１）層とオーバラップさせ
たことを特徴とするシリコン・ゲルマニウムをベースと
する垂直ＭＩＳＦＥＴディバイス。
レン層（１）を含む複数層のスタックから成るシリコン
・ゲルマニウムをベースとする垂直ＭＩＳＦＥＴディバ
イスにおいて： −チャンネル層（３）が非ドーピング処理または低ドー
ピング処理されており； −ソース／チャンネル界面に近くソースに非ドーピング
または低ドーピング処理域（５）が存在するようにソー
ス（７）とチャンネル（３）との間にヘテロ接合を形成
し； −絶縁層（１１）を介在させてゲート（１３）を好まし
くはほぼ直角に、少なくとも部分的にソース（７）、チ
ャンネル（３）及びドレン（１）層とオーバラップさせ
たことを特徴とするシリコン・ゲルマニウムをベースと
する垂直ＭＩＳＦＥＴディバイス。
Description
【０００１】
【発明の属する技術分野及び従来の技術】マイクロエレ
クトロニクス産業の成功は、超小型化製造技術の絶え間
のない進歩に負うところが大きい。このような超小型化
製造技術が電子ディバイスの限界寸法をミクロンよりも
はるかに微小なレベルにまで縮小することを可能にし
た。このようなサイズ範囲では速度、サイズ、電力消
費、及び生産コストをバランスよく達成できるという点
でＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
− Ｔｒａｎｓｉｓｔｏｒ）、特にＭＯＳＦＥＴ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆ
ｉｅｌｄ− Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）が
好ましいタイプのディバイスである。
クトロニクス産業の成功は、超小型化製造技術の絶え間
のない進歩に負うところが大きい。このような超小型化
製造技術が電子ディバイスの限界寸法をミクロンよりも
はるかに微小なレベルにまで縮小することを可能にし
た。このようなサイズ範囲では速度、サイズ、電力消
費、及び生産コストをバランスよく達成できるという点
でＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
− Ｔｒａｎｓｉｓｔｏｒ）、特にＭＯＳＦＥＴ（Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆ
ｉｅｌｄ− Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）が
好ましいタイプのディバイスである。
【０００２】従来、リソグラフィーが他のすべての製造
工程の技術的な推進役であった。即ち、リソグラフィー
技術によって小さい寸法に工程をスケーリングすること
は容易であったから、トランジスタを小型化できる限界
はリソグラフィーの可能性そのものによって決定され
た。
工程の技術的な推進役であった。即ち、リソグラフィー
技術によって小さい寸法に工程をスケーリングすること
は容易であったから、トランジスタを小型化できる限界
はリソグラフィーの可能性そのものによって決定され
た。
【０００３】パターンの小型化には二重の利点がある：
即ち、所与の面積に合わせて設計上のスケーリングを縮
小できるから、ディバイス数を増やすことができ、しか
もより小さいディバイスをより迅速に製造でき、電力消
費を軽減することができる。
即ち、所与の面積に合わせて設計上のスケーリングを縮
小できるから、ディバイス数を増やすことができ、しか
もより小さいディバイスをより迅速に製造でき、電力消
費を軽減することができる。
【０００４】現時点では、製造に適さない実験的な技術
によって超小型のプレーナトランジスタが製造されてい
る。しかし、その耐久性には疑問がある。さらに、室温
での動作に関して、このディバイスには物理的問題があ
る。直面している問題が前例のない難問題であるだけ
に、漸進的なアプローチ（または漸進的なエンジニアリ
ング）では問題の一部をも解決できないと考えられる。
これらの問題はそれぞれ性質を異にしている：ディバイ
スの物理的性質、新しいタイプの製造設備を必要とする
新しい製造技術、及び経済性である。
によって超小型のプレーナトランジスタが製造されてい
る。しかし、その耐久性には疑問がある。さらに、室温
での動作に関して、このディバイスには物理的問題があ
る。直面している問題が前例のない難問題であるだけ
に、漸進的なアプローチ（または漸進的なエンジニアリ
ング）では問題の一部をも解決できないと考えられる。
これらの問題はそれぞれ性質を異にしている：ディバイ
スの物理的性質、新しいタイプの製造設備を必要とする
新しい製造技術、及び経済性である。
【０００５】短い（例えば０．１２μｍ以下の）ゲート
を有するＳｉＭＩＳＦＥＴディバイスを製造する場合
（１９９５年において）、２つの極めて明白な問題を伴
う：即ち、ディバイスの物理的性質と製造上の技術であ
る。
を有するＳｉＭＩＳＦＥＴディバイスを製造する場合
（１９９５年において）、２つの極めて明白な問題を伴
う：即ち、ディバイスの物理的性質と製造上の技術であ
る。
【０００６】第１の問題は、チャンネルが極めて短い場
合、ドレンバイアスがなくても発生するＤｒａｉｎ Ｉ
ｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ（Ｄ
ＩＢＬ：ドレン誘導障壁降下）と呼ばれる問題である。
この現象は、結果として望ましくない高いオフ電流を生
み、これが深刻な電力消費問題の主因となる。このこと
は、ディバイスのスイッチング性能（限界値に達しない
電流勾配）をも劣化させる。
合、ドレンバイアスがなくても発生するＤｒａｉｎ Ｉ
ｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ（Ｄ
ＩＢＬ：ドレン誘導障壁降下）と呼ばれる問題である。
この現象は、結果として望ましくない高いオフ電流を生
み、これが深刻な電力消費問題の主因となる。このこと
は、ディバイスのスイッチング性能（限界値に達しない
電流勾配）をも劣化させる。
【０００７】製造上の技術に関しては、リソグラフィー
と浅いジャンクションの形成が最も卓越した技術であ
る。技術的見地からすれば，いずれもいくつかの問題解
決をもたらすと考えられるが、それぞれが新しいタイプ
の設備を利用する異なる製造技術を意味する。これらの
技術のうちには経済的に実用に供し得るかどうか不明の
ものもある。明らかなのは０．１２μｍ以下の寸法には
リソグラフィー技術が利用されるということである。
と浅いジャンクションの形成が最も卓越した技術であ
る。技術的見地からすれば，いずれもいくつかの問題解
決をもたらすと考えられるが、それぞれが新しいタイプ
の設備を利用する異なる製造技術を意味する。これらの
技術のうちには経済的に実用に供し得るかどうか不明の
ものもある。明らかなのは０．１２μｍ以下の寸法には
リソグラフィー技術が利用されるということである。
【０００８】技術的問題を解決するために、垂直（縦
形，以後縦形と訳す）ＭＩＳＦＥＴ（Ｖｅｒｔｉｃａｌ
ＭＩＳＦＥＴ）ディバイスが提案された。このＭＩＳ
ＦＥＴの場合、リソグラフィーステップがトランジスタ
の断面形状を画成し、ゲート／チャンネルの長さは（低
温における）エピタキシャル技術によって画成される。
形，以後縦形と訳す）ＭＩＳＦＥＴ（Ｖｅｒｔｉｃａｌ
ＭＩＳＦＥＴ）ディバイスが提案された。このＭＩＳ
ＦＥＴの場合、リソグラフィーステップがトランジスタ
の断面形状を画成し、ゲート／チャンネルの長さは（低
温における）エピタキシャル技術によって画成される。
【０００９】具体的にはホモ接合を有するプレーナデル
タドープド縦形（Ｐｌａｎａｒ Ｄｅｌｔａ Ｄｏｐｅ
ｄ Ｖｅｒｔｉｃａｌ）ＭＩＳＦＥＴディバイスが公知
である。
タドープド縦形（Ｐｌａｎａｒ Ｄｅｌｔａ Ｄｏｐｅ
ｄ Ｖｅｒｔｉｃａｌ）ＭＩＳＦＥＴディバイスが公知
である。
【００１０】しかし、このディバイスにおいてもＤＩＢ
Ｌ降下はいぜんとして残るから、チャンネル長さは極め
て短くなる。その原因は、バイアスがかかるとドーピン
グによって形成されている電位障害が電荷再分布の影響
を受け、障壁の最大値がＳｉのバンドギャップによって
制限されることにある。また、ソース／ドレンとデルタ
ドープ障壁との間の距離が極めて短いから強い電界が生
じ、バンド間トンネル効果が許容レベル以上に強められ
る。
Ｌ降下はいぜんとして残るから、チャンネル長さは極め
て短くなる。その原因は、バイアスがかかるとドーピン
グによって形成されている電位障害が電荷再分布の影響
を受け、障壁の最大値がＳｉのバンドギャップによって
制限されることにある。また、ソース／ドレンとデルタ
ドープ障壁との間の距離が極めて短いから強い電界が生
じ、バンド間トンネル効果が許容レベル以上に強められ
る。
【００１１】文献ＵＳ−Ａ−４ ７４０ ８２６は、Ｎ
+- 形基板の表面にＰ -形材料層を形成し、次いでＮ-層、
Ｐ +層、Ｎ - 層及びＰ + 層を形成し、こうして形成された
スタックの一方の側に沿ってトレンチをエッチングし、
中間のＰ + 及びＮ +層のコネクタを形成し、ゲート絶縁物
及びａ-ゲートが形成される場合に別のトレンチを形成
した縦形ＣＯＭＳインバータを開示している。複数層間
にはホモ接合だけが存在する。
+- 形基板の表面にＰ -形材料層を形成し、次いでＮ-層、
Ｐ +層、Ｎ - 層及びＰ + 層を形成し、こうして形成された
スタックの一方の側に沿ってトレンチをエッチングし、
中間のＰ + 及びＮ +層のコネクタを形成し、ゲート絶縁物
及びａ-ゲートが形成される場合に別のトレンチを形成
した縦形ＣＯＭＳインバータを開示している。複数層間
にはホモ接合だけが存在する。
【００１２】ヘテロ接合を有するトランジスタもＡ．Ｚ
ａｓｌａｖｓｋｙ，Ｋ．Ｒ．Ｍｉｌｋｏｖｅ，Ｙ．Ｈ．
Ｌｅｅ，Ｋ．Ｋ．Ｃｈａｎ，Ｆ．Ｓｔｅｒｎ，Ｄ．Ａ．
Ｇｒｕｔｚｍａｃｈｅｒ，Ｓ．Ａ．Ｒｉｓｈｔｏｎ，
Ｃ．Ｓｔａｎｉｓ，及びＴ．Ｏ．Ｓｅｄｇｗｉｃｋによ
る“Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｈｒｅｅ−ｔｅ
ｒｍｉｎａｌ Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｌｉｎ
ｇ Ｄｅｖｉｃｅｓ ｉｎ Ｓｉｌｉｃｏｎ−ｂａｓｅ
ｄ Ｍａｔｅｒｉａｌ”：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．６４（１３），２８ Ｍａｒｃｈ １９９４から公
知である。
ａｓｌａｖｓｋｙ，Ｋ．Ｒ．Ｍｉｌｋｏｖｅ，Ｙ．Ｈ．
Ｌｅｅ，Ｋ．Ｋ．Ｃｈａｎ，Ｆ．Ｓｔｅｒｎ，Ｄ．Ａ．
Ｇｒｕｔｚｍａｃｈｅｒ，Ｓ．Ａ．Ｒｉｓｈｔｏｎ，
Ｃ．Ｓｔａｎｉｓ，及びＴ．Ｏ．Ｓｅｄｇｗｉｃｋによ
る“Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｈｒｅｅ−ｔｅ
ｒｍｉｎａｌ Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｌｉｎ
ｇ Ｄｅｖｉｃｅｓ ｉｎ Ｓｉｌｉｃｏｎ−ｂａｓｅ
ｄ Ｍａｔｅｒｉａｌ”：Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔ
ｔ．６４（１３），２８ Ｍａｒｃｈ １９９４から公
知である。
【００１３】この文献が、共振トンネル効果を物理的動
作原理とする二重ＳｉＧｅ障壁を有するシリコンをベー
スとするディバイスの製造を開示している。
作原理とする二重ＳｉＧｅ障壁を有するシリコンをベー
スとするディバイスの製造を開示している。
【００１４】文献ＵＳ−Ａ−４ ５５０ ４８９は、層
構造をエピタキシャル技術で形成し、ゲートを金属電極
とチャンネル半導体材料の間のショットキー（Ｓｃｈｏ
ｔｔｋｙ）接合によって形成した縦形電界効果トランジ
スタを開示している。電流制御メカニズムとして、障壁
を薄くすることによってチャンネル材料を横切るトンネ
ル効果を高めることである。
構造をエピタキシャル技術で形成し、ゲートを金属電極
とチャンネル半導体材料の間のショットキー（Ｓｃｈｏ
ｔｔｋｙ）接合によって形成した縦形電界効果トランジ
スタを開示している。電流制御メカニズムとして、障壁
を薄くすることによってチャンネル材料を横切るトンネ
ル効果を高めることである。
【００１５】文献ＵＳ−Ａ−４２３６１６６は、バンド
ギャップが比較的広く、エピタキシャル成長させ、下方
の半導体本体部分に実質的にラチスマッチさせた（ｌａ
ｔｔｉｃｅ ｍａｔｃｈｅｄ）低ドーピング処理活性層
を含む縦形電界トランジスタを開示している。バンドギ
ャップの狭い材料から成るメサは、エピタキシャル成長
によって形成され、実質的に活性層にラチスマッチさせ
る。ソース電極は、半導体本体部分の大きい底面に形成
され、ドレン電極はメサの頂部に形成され、１対のゲー
ト電極はメサの両側に近く活性層に形成される。
ギャップが比較的広く、エピタキシャル成長させ、下方
の半導体本体部分に実質的にラチスマッチさせた（ｌａ
ｔｔｉｃｅ ｍａｔｃｈｅｄ）低ドーピング処理活性層
を含む縦形電界トランジスタを開示している。バンドギ
ャップの狭い材料から成るメサは、エピタキシャル成長
によって形成され、実質的に活性層にラチスマッチさせ
る。ソース電極は、半導体本体部分の大きい底面に形成
され、ドレン電極はメサの頂部に形成され、１対のゲー
ト電極はメサの両側に近く活性層に形成される。
【００１６】このトランジスタは常態でオン状態にあ
り、オフ状態となるにはゲート電圧の印加を必要とす
る。オフ状態への切換えメカニズムは、チャンネル材料
を空乏化して電流を止めることによって行われ、従っ
て、この公知例の場合、横と縦の寸法比が制約される。
り、オフ状態となるにはゲート電圧の印加を必要とす
る。オフ状態への切換えメカニズムは、チャンネル材料
を空乏化して電流を止めることによって行われ、従っ
て、この公知例の場合、横と縦の寸法比が制約される。
【００１７】“ＧＥＣ Ｊｏｕｒｎａｌ ｏｆ Ｒｅｓ
ｅａｒｃｈ”，１０（１９９３）ｎｏ．３，ｐｐ．６４
５，Ｃｈｅｌｍｓｆｏｒｄ，Ｅｓｓｅｘ，ＧＢは、エピ
タキシャル成長させたＳｉおよびＳｉ1-x Ｇｅx ヘテロ
構造に利用される公知の技術を記述している。
ｅａｒｃｈ”，１０（１９９３）ｎｏ．３，ｐｐ．６４
５，Ｃｈｅｌｍｓｆｏｒｄ，Ｅｓｓｅｘ，ＧＢは、エピ
タキシャル成長させたＳｉおよびＳｉ1-x Ｇｅx ヘテロ
構造に利用される公知の技術を記述している。
【００１８】この文献には、縦形ＭＩＳＦＥＴトランジ
スタの記述が全くない。
スタの記述が全くない。
【００１９】公知例が示唆しているような縦形ＭＩＳＦ
ＥＴｓを利用するＣＭＯＳ製造工程の集積に関しては、
４つの大きな問題に直面する： １．相補トランジスタを製造するための多重エピタキシ
ャル成長工程。順次相補トランジスタを製造する工程で
は、少なくとも２つのエピタキシャル成長処理（ＳＥＧ
ｓの場合も含めて）を行わねばならない。このことは工
程の複雑化を意味し、低温での洗浄およびキュア、極め
て選択的なエッチングなどが必要となる。
ＥＴｓを利用するＣＭＯＳ製造工程の集積に関しては、
４つの大きな問題に直面する： １．相補トランジスタを製造するための多重エピタキシ
ャル成長工程。順次相補トランジスタを製造する工程で
は、少なくとも２つのエピタキシャル成長処理（ＳＥＧ
ｓの場合も含めて）を行わねばならない。このことは工
程の複雑化を意味し、低温での洗浄およびキュア、極め
て選択的なエッチングなどが必要となる。
【００２０】２．高ドーピング処理域にゲートが広範囲
にわたってオーバーラップすることに起因する寄生キャ
パシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎ
ｃｅｓ）。（プレーナトランジスタでは起こらないこと
であるが）ゲートがソースおよびドレンと完全にオーバ
ラップする。直列抵抗を極力小さくするには“厚い”ソ
ースおよびドレン層を設けねばならないから、このキャ
パシタンスは大きくなり易い。
にわたってオーバーラップすることに起因する寄生キャ
パシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎ
ｃｅｓ）。（プレーナトランジスタでは起こらないこと
であるが）ゲートがソースおよびドレンと完全にオーバ
ラップする。直列抵抗を極力小さくするには“厚い”ソ
ースおよびドレン層を設けねばならないから、このキャ
パシタンスは大きくなり易い。
【００２１】３．リソグラフィーおよびドライエッチン
グでゲート電極を画成する場合、ゲート電極によってオ
ーバラップされる領域がさらに広くなる：即ち、トラン
ジスタ自体の頂部、及び縦形トランジスタを画成する高
ドーピング処理層にオーバラップする。高ドーピング処
理層との接点をゲートによって画成される周縁よりも外
側に形成する場合、ゲート電極が該層にオーバラップす
るのは避けられない。
グでゲート電極を画成する場合、ゲート電極によってオ
ーバラップされる領域がさらに広くなる：即ち、トラン
ジスタ自体の頂部、及び縦形トランジスタを画成する高
ドーピング処理層にオーバラップする。高ドーピング処
理層との接点をゲートによって画成される周縁よりも外
側に形成する場合、ゲート電極が該層にオーバラップす
るのは避けられない。
【００２２】４．異なるレベルに別々の接触層が必要な
ことから集積密度が低くなる。自己整合（ｓｅｌｆ−ａ
ｌｉｇｎｅｄ）プレーナＭＯＳＦＥＴｓの時代では、単
一のパターン生成ステップでトランジスタのすべての端
子に対する接点が得られる。２または３パターン生成ス
テップで接点を形成しなければならない縦形トランジス
タの場合、層間の整合が不正確であるからその分だけ広
い面積が必要となる。このように組み込まれた公差によ
るペナルティーとして面積が大きくなりがちである（リ
ソグラフィー工具の整合精度は非ゼロである）。
ことから集積密度が低くなる。自己整合（ｓｅｌｆ−ａ
ｌｉｇｎｅｄ）プレーナＭＯＳＦＥＴｓの時代では、単
一のパターン生成ステップでトランジスタのすべての端
子に対する接点が得られる。２または３パターン生成ス
テップで接点を形成しなければならない縦形トランジス
タの場合、層間の整合が不正確であるからその分だけ広
い面積が必要となる。このように組み込まれた公差によ
るペナルティーとして面積が大きくなりがちである（リ
ソグラフィー工具の整合精度は非ゼロである）。
【００２３】歴史的には、超小型化の製造技術を進歩さ
せる原動力となった製品はＤＲＡＭである。
せる原動力となった製品はＤＲＡＭである。
【００２４】横方向素子がますます小さくなり、ダイが
ますます大きくなることが相俟ってＤＲＡＭｓのビット
数／ダイはますます多くなっている。しかしこの２つの
要因といえども今後有効に作用するとは限らない。いか
なるリソグラフィー設備が０．１μｍ以下の分解能を可
能にするかは極めて不確かである。ダイのサイズは使用
されるリソグラフィー工具に応じて異なるから、第１の
疑問に対する回答は第２の疑問に対する回答ともなる。
ますます大きくなることが相俟ってＤＲＡＭｓのビット
数／ダイはますます多くなっている。しかしこの２つの
要因といえども今後有効に作用するとは限らない。いか
なるリソグラフィー設備が０．１μｍ以下の分解能を可
能にするかは極めて不確かである。ダイのサイズは使用
されるリソグラフィー工具に応じて異なるから、第１の
疑問に対する回答は第２の疑問に対する回答ともなる。
【００２５】いずれにしても、加工に極めて有効であっ
た進歩の要因は、ギガビット時代には通用しそうもな
い。過去の加速度的な進歩の足どりを今後も維持するに
は新しいアプローチが必要である。
た進歩の要因は、ギガビット時代には通用しそうもな
い。過去の加速度的な進歩の足どりを今後も維持するに
は新しいアプローチが必要である。
【００２６】ランダムアクセスメモリ（ＲＡＭ）セル
は、少なくとも１個のトランジスタと１個のコンデンサ
を必要とする。従って、トランジスタ（通常はＭＯＳＦ
ＥＴ）を如何に小型化できるかが問題である。プレーナ
ＭＯＳＦＥＴは、横方向寸法を縮小しようとすれば接合
を極めて浅く形成し、漏れ電流を低くする必要がある。
０．１２μｍ世代に近づくと、これが難点になる。コン
デンサにおける電荷保持量は、トランジスタの漏れ電流
次第であるから、このことは極めて重要な条件である。
漏れが大きければ、記憶情報保持のためコンデンサの再
生速度が大きくなければならない。
は、少なくとも１個のトランジスタと１個のコンデンサ
を必要とする。従って、トランジスタ（通常はＭＯＳＦ
ＥＴ）を如何に小型化できるかが問題である。プレーナ
ＭＯＳＦＥＴは、横方向寸法を縮小しようとすれば接合
を極めて浅く形成し、漏れ電流を低くする必要がある。
０．１２μｍ世代に近づくと、これが難点になる。コン
デンサにおける電荷保持量は、トランジスタの漏れ電流
次第であるから、このことは極めて重要な条件である。
漏れが大きければ、記憶情報保持のためコンデンサの再
生速度が大きくなければならない。
【００２７】コンデンサ自体にも問題がある。コンデン
サの横方向寸法が小さくなると、総キャパシタンスも小
さくなる。また動作電圧を小さくする必要があるが、ノ
イズは一定値ＫＴによって決定されるから、保持しなけ
ればならない最小電荷というものがある。従って、この
問題の解決策は、単位面積当りのキャパシタンスを増大
させることであった。この解決は、コンデンサプレート
間の二酸化ケイ素を薄くし、３次元コンデンサ構造を製
造することによって達成された。二酸化ケイ素を、漏れ
電流が許容限度以上となる薄さ以上に薄くすることはで
きない。３次元コンデンサ構造は、セルの底面積を広げ
ずにコンデンサの有効面積を拡大できるが、製造工程を
著しく複雑にし、収率を低下させる。コンデンサの将来
は、透磁率値の大きい誘電材料を使用するプレーナ構造
にあると考えられる。
サの横方向寸法が小さくなると、総キャパシタンスも小
さくなる。また動作電圧を小さくする必要があるが、ノ
イズは一定値ＫＴによって決定されるから、保持しなけ
ればならない最小電荷というものがある。従って、この
問題の解決策は、単位面積当りのキャパシタンスを増大
させることであった。この解決は、コンデンサプレート
間の二酸化ケイ素を薄くし、３次元コンデンサ構造を製
造することによって達成された。二酸化ケイ素を、漏れ
電流が許容限度以上となる薄さ以上に薄くすることはで
きない。３次元コンデンサ構造は、セルの底面積を広げ
ずにコンデンサの有効面積を拡大できるが、製造工程を
著しく複雑にし、収率を低下させる。コンデンサの将来
は、透磁率値の大きい誘電材料を使用するプレーナ構造
にあると考えられる。
【００２８】ＳＯＩ基板を使用すれば、ＭＩＳＦＥＴ漏
れ電流を著しく軽減できるであろう。ＳＯＩに伴う問題
は、基板のコストが高過ぎることにある。
れ電流を著しく軽減できるであろう。ＳＯＩに伴う問題
は、基板のコストが高過ぎることにある。
【００２９】
【発明が解決しようとする課題】本発明の第１の目的
は、シリコンゲルマニウムをベースとする縦形（垂直）
ＭＩＳＦＥＴディバイス、好ましくは、チャンネル長さ
が極めて短い、好ましくはバリスティック動作を可能に
するほど短いシリコンゲルマニウムをベースとする縦形
ＭＯＳＦＥＴディバイスから成り、ＤＩＢＬ問題をも同
時解決する新規のディバイスを提示することにある。
は、シリコンゲルマニウムをベースとする縦形（垂直）
ＭＩＳＦＥＴディバイス、好ましくは、チャンネル長さ
が極めて短い、好ましくはバリスティック動作を可能に
するほど短いシリコンゲルマニウムをベースとする縦形
ＭＯＳＦＥＴディバイスから成り、ＤＩＢＬ問題をも同
時解決する新規のディバイスを提示することにある。
【００３０】具体的には、本発明は、これらの長所を有
するＰＭＯＳ及びＮＭＯＳトランジスタを提案すること
を目的とする。
するＰＭＯＳ及びＮＭＯＳトランジスタを提案すること
を目的とする。
【００３１】本発明の第２の目的は、プレーナＣＭＯＳ
製造工程集積に代わることのできる量産可能な縦形ＣＭ
ＯＳ製造工程集積（プロセスインテグレイション）を提
示することにある。“量産可能な”とは個々の製造工
程、その複雑さ、工程数及び工程順序が高い生産能率を
可能にするものでなければならないことを意味する。
製造工程集積に代わることのできる量産可能な縦形ＣＭ
ＯＳ製造工程集積（プロセスインテグレイション）を提
示することにある。“量産可能な”とは個々の製造工
程、その複雑さ、工程数及び工程順序が高い生産能率を
可能にするものでなければならないことを意味する。
【００３２】本発明の第３の目的は、シリコン縦形ＭＩ
ＳＦＥＴディバイスに基づくメモリセルを有し、極めて
高い集積密度を有する新規のＤＲＡＭセル及び／または
回路を提案することにある。
ＳＦＥＴディバイスに基づくメモリセルを有し、極めて
高い集積密度を有する新規のＤＲＡＭセル及び／または
回路を提案することにある。
【００３３】本発明のディバイス及びその製造工程集積
のその他の長所を以下に説明する。
のその他の長所を以下に説明する。
【００３４】
【課題を解決するための手段】第１の対象として、本発
明は、少なくともソース層、チャンネル層及びドレン層
を含む複数層スタックから成るシリコンゲルマニウムを
ベースとする縦形ＭＩＳＦＥＴディバイスに関する。
明は、少なくともソース層、チャンネル層及びドレン層
を含む複数層スタックから成るシリコンゲルマニウムを
ベースとする縦形ＭＩＳＦＥＴディバイスに関する。
【００３５】このディバイスは、少なくとも、 １．チャンネル層が非ドーピング処理または低ドーピン
グ処理層であり； ２．ソースとチャンネルとの間にヘテロ接合が形成さ
れ、ソースのソース／チャンネル界面近傍に非ドーピン
グ処理または低ドーピング処理域が存在し； ３．ゲートがソース、チャンネル及びドレン層と、絶縁
層を介在させて少なくとも部分的に、好ましくは直角に
オーバラップすることを特徴とする。
グ処理層であり； ２．ソースとチャンネルとの間にヘテロ接合が形成さ
れ、ソースのソース／チャンネル界面近傍に非ドーピン
グ処理または低ドーピング処理域が存在し； ３．ゲートがソース、チャンネル及びドレン層と、絶縁
層を介在させて少なくとも部分的に、好ましくは直角に
オーバラップすることを特徴とする。
【００３６】ＰＭＯＳディバイスの場合、ドレンは好ま
しくはチャンネル材料と同じ材料を高ｐ形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料であって、ソースは非ドーピング処理または低Ｐ形ド
ーピング処理域と、高Ｐ形ドーピング処理域とからなる
少なくとも２重層で構成され、前記両域はチャンネル材
料の価電子帯エッジよりもポテンシャルエネルギーが低
い価電子帯エッジを有する第２の材料から成る。
しくはチャンネル材料と同じ材料を高ｐ形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料であって、ソースは非ドーピング処理または低Ｐ形ド
ーピング処理域と、高Ｐ形ドーピング処理域とからなる
少なくとも２重層で構成され、前記両域はチャンネル材
料の価電子帯エッジよりもポテンシャルエネルギーが低
い価電子帯エッジを有する第２の材料から成る。
【００３７】好ましくは、ＰＭＯＳ形ディバイスは、 −ドレンが高ドーピング処理ｐ ++ 層、好ましくはＳｉ層
から成り、 −チャンネルが非ドーピング処理層、好ましくはＳｉ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x Ｇｅx 層と高ドーピング処理ｐ ++ グレード可能Ｓ
ｉＧｅ層とから成る少なくとも２重層で構成されている
ことを特徴とする。
から成り、 −チャンネルが非ドーピング処理層、好ましくはＳｉ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x Ｇｅx 層と高ドーピング処理ｐ ++ グレード可能Ｓ
ｉＧｅ層とから成る少なくとも２重層で構成されている
ことを特徴とする。
【００３８】ＮＭＯＳディバイスの場合、ドレンは好ま
しくはチャンネル材料と同じ材料を高ｎ形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料から成り、ソースは非ドーピング処理または低ｎ形ド
ーピング処理域と高ｎ形ドーピング処理域とから成る少
なくとも２重層から成り、前記両域はチャンネル材料の
価電子帯エッジよりもポテンシャルエネルギーが低い価
電子帯エッジを有する第２の材料から成る。
しくはチャンネル材料と同じ材料を高ｎ形ドーピング処
理した材料から成り、チャンネルは非ドーピング処理材
料から成り、ソースは非ドーピング処理または低ｎ形ド
ーピング処理域と高ｎ形ドーピング処理域とから成る少
なくとも２重層から成り、前記両域はチャンネル材料の
価電子帯エッジよりもポテンシャルエネルギーが低い価
電子帯エッジを有する第２の材料から成る。
【００３９】第１の好ましい実施例であるＮＭＯＳ形デ
ィバイスは、 −ドレンが高ドーピング処理ｎ ++ 層、好ましくはＳｉ層
から成り、 −チャンネルが非ドーピング処理層、好ましくはＳｉ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x-y Ｇｅx Ｃy 層と、高ドーピング処理ｎ ++ グレー
ド可能Ｓｉ1-X-Y Ｇｅx Ｃy またはＳｉ1-y Ｃy層とか
ら成る少なくとも２重層で構成されていることを特徴と
する。
ィバイスは、 −ドレンが高ドーピング処理ｎ ++ 層、好ましくはＳｉ層
から成り、 −チャンネルが非ドーピング処理層、好ましくはＳｉ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x-y Ｇｅx Ｃy 層と、高ドーピング処理ｎ ++ グレー
ド可能Ｓｉ1-X-Y Ｇｅx Ｃy またはＳｉ1-y Ｃy層とか
ら成る少なくとも２重層で構成されていることを特徴と
する。
【００４０】他の好ましい実施例であるＮＭＯＳ形ディ
バイスは、 −ドレンが高ドーピング処理ｎ ++ 層、好ましくはＧｅ層
から成り、 −チャンネルが非ドーピング処理層、好ましくはＧｅ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-y Ｇｅy 層と高ドーピング処理ｎ ++ グレード可能Ｓ
ｉＧｅ層とから成る少なくとも２重層で構成されている
ことを特徴とする。
バイスは、 −ドレンが高ドーピング処理ｎ ++ 層、好ましくはＧｅ層
から成り、 −チャンネルが非ドーピング処理層、好ましくはＧｅ層
であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-y Ｇｅy 層と高ドーピング処理ｎ ++ グレード可能Ｓ
ｉＧｅ層とから成る少なくとも２重層で構成されている
ことを特徴とする。
【００４１】ＰＭＯＳ及びＮＭＯＳディバイスのいくつ
かの好ましい実施例を図面の説明との関連で以下に詳し
く説明する。
かの好ましい実施例を図面の説明との関連で以下に詳し
く説明する。
【００４２】シリコン上でのエピタキシャル成長に適し
た材料を使用するＰＭＯＳディバイスは、ドレンがｐ ++
シリコン層から成り、チャンネルが非ドーピング処理シ
リコン層から成り、ソースが非ドーピング処理シリコン
・ゲルマニウム層とｐ++シリコン・ゲルマニウム層とか
ら成ることを特徴とする。
た材料を使用するＰＭＯＳディバイスは、ドレンがｐ ++
シリコン層から成り、チャンネルが非ドーピング処理シ
リコン層から成り、ソースが非ドーピング処理シリコン
・ゲルマニウム層とｐ++シリコン・ゲルマニウム層とか
ら成ることを特徴とする。
【００４３】同じ材料を使用するＮＭＯＳディバイス
は、Ｓｉウエハへドレンされる（ｄｒａｉｎｅｄ）Ｓｉ
Ｇｅ層の伝導帯オフセットが小さいから比較的複雑にな
り易い。この問題は、Ｓｉ0.5 Ｇｅ0.5 仮想基板を使用
することで回避できる。この実施例のＮＭＯＳディバイ
スは、ドレンがｎ ++ Ｇｅ層から成り、チャンネルが非ド
ーピング処理Ｇｅ層から成り、ソースが非ドーピング処
理または低ｎ形ドーピング処理ＳｉＧｅ層とｎ ++ ＳｉＧ
ｅ層とから成ることを特徴とする。
は、Ｓｉウエハへドレンされる（ｄｒａｉｎｅｄ）Ｓｉ
Ｇｅ層の伝導帯オフセットが小さいから比較的複雑にな
り易い。この問題は、Ｓｉ0.5 Ｇｅ0.5 仮想基板を使用
することで回避できる。この実施例のＮＭＯＳディバイ
スは、ドレンがｎ ++ Ｇｅ層から成り、チャンネルが非ド
ーピング処理Ｇｅ層から成り、ソースが非ドーピング処
理または低ｎ形ドーピング処理ＳｉＧｅ層とｎ ++ ＳｉＧ
ｅ層とから成ることを特徴とする。
【００４４】材料の組合わせは決して１通りだけではな
い。各ディバイスに必要な特定のバンド構造を得るため
には、この材料の組合わせにいく通りもの変更を加える
ことができる。例えば、Ｓｉウエハにストレインした
（ｓｔｒａｉｎｅｄ）Ｓｉ1-yＣy ランダム合金を使用
すれば有用な伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎ
ｄ）オフセットが得られ、従って、ＳｉＧｅ仮想基板の
使用は不要となる。これらのディバイスは、ＧａＡｓ及
び関連の合金のような他の材料系で製造することも可能
である。
い。各ディバイスに必要な特定のバンド構造を得るため
には、この材料の組合わせにいく通りもの変更を加える
ことができる。例えば、Ｓｉウエハにストレインした
（ｓｔｒａｉｎｅｄ）Ｓｉ1-yＣy ランダム合金を使用
すれば有用な伝導帯（ｃｏｎｄｕｃｔｉｏｎ ｂａｎ
ｄ）オフセットが得られ、従って、ＳｉＧｅ仮想基板の
使用は不要となる。これらのディバイスは、ＧａＡｓ及
び関連の合金のような他の材料系で製造することも可能
である。
【００４５】製造コスト上の理由から、シリコンをベー
スとする材料を使用する場合について以下に本発明を説
明する。従来のＩＣ製造設備を利用してバンドギャップ
エンジニアリングを行うのにＳｉＧｅがもっとも好適な
材料であることに着目して、本発明のいくつかのディバ
イスをＳｉ1-X Ｇｅx 仮想基板上に製造する場合につい
て説明する。
スとする材料を使用する場合について以下に本発明を説
明する。従来のＩＣ製造設備を利用してバンドギャップ
エンジニアリングを行うのにＳｉＧｅがもっとも好適な
材料であることに着目して、本発明のいくつかのディバ
イスをＳｉ1-X Ｇｅx 仮想基板上に製造する場合につい
て説明する。
【００４６】本発明は、ＮＭＯＳ形またはＰＭＯＳ形デ
ィバイスの頂部にＰＭＯＳ形またはＮＭＯＳ形ディバイ
スを成長させた相補ディバイスにも関する。相補ディバ
イスに想定される構成は、ＣＭＯＳインバータ、ＰＭＯ
Ｓパストランジスタ、及びＮＭＯＳパストランジスタの
３通りである。
ィバイスの頂部にＰＭＯＳ形またはＮＭＯＳ形ディバイ
スを成長させた相補ディバイスにも関する。相補ディバ
イスに想定される構成は、ＣＭＯＳインバータ、ＰＭＯ
Ｓパストランジスタ、及びＮＭＯＳパストランジスタの
３通りである。
【００４７】好ましい実施態様として、ＰＭＯＳ／ＮＭ
ＯＳ／ＰＭＯＳディバイスを順次重ねるか、またはＮＭ
ＯＳ／ＰＭＯＳ／ＮＭＯＳを順次重ねたスタックも考え
られる。
ＯＳ／ＰＭＯＳディバイスを順次重ねるか、またはＮＭ
ＯＳ／ＰＭＯＳ／ＮＭＯＳを順次重ねたスタックも考え
られる。
【００４８】ＣＭＯＳインバータの場合、ＰＭＯＳソー
スは接地し、ＮＭＯＳソースは−ＶＳＳ、入力信号は共
通ゲート接点に入力され、出力信号は共通ドレン接点で
取り出される。
スは接地し、ＮＭＯＳソースは−ＶＳＳ、入力信号は共
通ゲート接点に入力され、出力信号は共通ドレン接点で
取り出される。
【００４９】パストランジスタの場合、単一ＭＯＳのゲ
ートに制御信号が印加されてソースにおける信号へのド
レンのアクセスを許可または禁止する。多くの場合、制
御信号はクロックである。従って、パストランジスタで
はＰＭＯＳの端子はＮＭＯＳの端子から、また逆にＮＭ
ＯＳの端子はＰＭＯＳの端子から完全に独立でなければ
ならない。
ートに制御信号が印加されてソースにおける信号へのド
レンのアクセスを許可または禁止する。多くの場合、制
御信号はクロックである。従って、パストランジスタで
はＰＭＯＳの端子はＮＭＯＳの端子から、また逆にＮＭ
ＯＳの端子はＰＭＯＳの端子から完全に独立でなければ
ならない。
【００５０】本発明では、複数ディバイスのスタック全
体に共通のゲートをスタック周りに設け、好ましくはこ
のディバイススタックにすべてのディバイスに共通のド
レン接点を、好ましくはスタック周縁よりも内側に設け
る。
体に共通のゲートをスタック周りに設け、好ましくはこ
のディバイススタックにすべてのディバイスに共通のド
レン接点を、好ましくはスタック周縁よりも内側に設け
る。
【００５１】ソース接点は、底部または頂部ディバイス
だけに、好ましくはスタックされたディバイスの周縁よ
りも内側に設けるか、またはすべてのディバイスに共通
に基板またはウエハの全面に形成し、パターン生成処理
されていないウエハの裏側に複数スタックを画成する。
だけに、好ましくはスタックされたディバイスの周縁よ
りも内側に設けるか、またはすべてのディバイスに共通
に基板またはウエハの全面に形成し、パターン生成処理
されていないウエハの裏側に複数スタックを画成する。
【００５２】第２の対象として、本発明は、それぞれが
少なくともソース層、チャンネル層及びドレン層を含む
複数層のスタックを含み、前記複数層と少なくとも部分
的にオーバラップするゲート及び絶縁体を周囲に有する
１個の縦形ＭＩＳＦＥＴの集積方法において： −シリコン基板上に順次エピタキシャルデポジションを
行うことによって、スタック可能な各縦形ＭＩＳＦＥＴ
ディバイスの複数層を画成し、 −リソグラフ／エッチング工程から成るパターン形成ス
テップを利用することにより、スタック可能なディバイ
スを囲むゲートを形成し、 −他のパターン形成ステップを利用することにより、ス
タック可能な各縦形ＭＩＳＦＥＴディバイスのソース及
びドレンとの接点を形成する縦形ＭＩＳＦＥＴディバイ
スの集積方法に関する。
少なくともソース層、チャンネル層及びドレン層を含む
複数層のスタックを含み、前記複数層と少なくとも部分
的にオーバラップするゲート及び絶縁体を周囲に有する
１個の縦形ＭＩＳＦＥＴの集積方法において： −シリコン基板上に順次エピタキシャルデポジションを
行うことによって、スタック可能な各縦形ＭＩＳＦＥＴ
ディバイスの複数層を画成し、 −リソグラフ／エッチング工程から成るパターン形成ス
テップを利用することにより、スタック可能なディバイ
スを囲むゲートを形成し、 −他のパターン形成ステップを利用することにより、ス
タック可能な各縦形ＭＩＳＦＥＴディバイスのソース及
びドレンとの接点を形成する縦形ＭＩＳＦＥＴディバイ
スの集積方法に関する。
【００５３】ディバイスのドレンとの接点を形成するた
めのパターン形成ステップを、好ましくはスタックされ
た複数ディバイスに共通の前記ドレンがスタックされて
いるディバイスの周縁よりも内側に形成されるように行
う。
めのパターン形成ステップを、好ましくはスタックされ
た複数ディバイスに共通の前記ドレンがスタックされて
いるディバイスの周縁よりも内側に形成されるように行
う。
【００５４】ディバイススタックを、ＮＭＯＳ／ＰＭＯ
ＳまたはＰＭＯＳ／ＮＭＯＳまたはＮＭＯＳ／ＰＭＯＳ
／ＮＭＯＳまたはＰＭＯＳ／ＮＭＯＳ／ＰＭＯＳディバ
イスのスタックが形成されるように切れ目のない単一の
エピタキシャルデポジションによって画成することも好
ましい。
ＳまたはＰＭＯＳ／ＮＭＯＳまたはＮＭＯＳ／ＰＭＯＳ
／ＮＭＯＳまたはＰＭＯＳ／ＮＭＯＳ／ＰＭＯＳディバ
イスのスタックが形成されるように切れ目のない単一の
エピタキシャルデポジションによって画成することも好
ましい。
【００５５】好ましくは、エピタキシャルデポジション
にバーチャルＳｉ1-x Ｇｅx 基板を使用してＰＭＯＳま
たはＮＭＯＳディバイスのそれぞれにヘテロ接合を形成
する。第IV族元素及び適当なドーパントを組み込んでヘ
テロ接合を形成することによって、有効なエネルギー障
壁を形成することも可能である。
にバーチャルＳｉ1-x Ｇｅx 基板を使用してＰＭＯＳま
たはＮＭＯＳディバイスのそれぞれにヘテロ接合を形成
する。第IV族元素及び適当なドーパントを組み込んでヘ
テロ接合を形成することによって、有効なエネルギー障
壁を形成することも可能である。
【００５６】好ましい実施態様として、本発明は、縦形
ヘテロ接合ＭＩＳＦＥＴディバイスのＣＭＯＳ集積方法
において少なくとも下記ステップ： −縦形ＭＩＳＦＥＴディバイスの複数層のエピタキシ
ー； −絶縁体のデポジション； −マスク１：それぞれ各スタックに対応する構成ユニッ
ト（ＭＥＳＡＳ）の画成； −Ｍｅｓａｓ側壁におけるゲートスタックの形成； −ゲート電極のエッチバック（スペーサ状の電極）； −プラナリゼーション：Ｍｅｓａｓ間スペースの充填； −マスク２：ゲート接点パッドの形成； −マスク３：（共通）ドレン接点ホール； −頂部／底部ディバイスの内側壁の少なくとも一部にス
ペーサを形成； −ケイ化物及び金属による接点ホール充填； −マスク４：最上段ディバイスとの接点ホール； −ケイ化物及び金属による接点ホール充填； −メタライジングを含む縦形ヘテロ接点ＭＩＳＦＥＴデ
ィバイスの集積方法を提案する。
ヘテロ接合ＭＩＳＦＥＴディバイスのＣＭＯＳ集積方法
において少なくとも下記ステップ： −縦形ＭＩＳＦＥＴディバイスの複数層のエピタキシ
ー； −絶縁体のデポジション； −マスク１：それぞれ各スタックに対応する構成ユニッ
ト（ＭＥＳＡＳ）の画成； −Ｍｅｓａｓ側壁におけるゲートスタックの形成； −ゲート電極のエッチバック（スペーサ状の電極）； −プラナリゼーション：Ｍｅｓａｓ間スペースの充填； −マスク２：ゲート接点パッドの形成； −マスク３：（共通）ドレン接点ホール； −頂部／底部ディバイスの内側壁の少なくとも一部にス
ペーサを形成； −ケイ化物及び金属による接点ホール充填； −マスク４：最上段ディバイスとの接点ホール； −ケイ化物及び金属による接点ホール充填； −メタライジングを含む縦形ヘテロ接点ＭＩＳＦＥＴデ
ィバイスの集積方法を提案する。
【００５７】第３の対象として、本発明はメモリセル及
び論理回路を含むＲＡＭ回路にも関する。第１の好まし
い実施例では、メモリセルのそれぞれが、それ自体少な
くともソース層、チャンネル層及びドレン層を含む複数
層のスタックを有する縦形ＭＩＳＦＥＴディバイスを含
み、かつ前記縦形ＭＩＳＦＥＴディバイスの複数層スタ
ック頂部におけるコンデンサを含む。
び論理回路を含むＲＡＭ回路にも関する。第１の好まし
い実施例では、メモリセルのそれぞれが、それ自体少な
くともソース層、チャンネル層及びドレン層を含む複数
層のスタックを有する縦形ＭＩＳＦＥＴディバイスを含
み、かつ前記縦形ＭＩＳＦＥＴディバイスの複数層スタ
ック頂部におけるコンデンサを含む。
【００５８】第２の好ましい実施態様では、メモリセル
のそれぞれが頂部における少なくとも２個の縦形ＭＩＳ
ＦＥＴディバイスを含み、両ディバイス間にコンデンサ
を有する。
のそれぞれが頂部における少なくとも２個の縦形ＭＩＳ
ＦＥＴディバイスを含み、両ディバイス間にコンデンサ
を有する。
【００５９】縦形ＭＩＳＦＥＴは、単結晶縦形ＭＩＳＦ
ＥＴディバイスであることが好ましい。
ＥＴディバイスであることが好ましい。
【００６０】好ましい実施態様では、縦形ＭＩＳＦＥＴ
ディバイスが縦形へテロ接合ＭＩＳＦＥＴディバイスで
あって、少なくとも： −非ドーピング処理または低ドーピング処理チャンネル
層と； −ソース／チャンネル界面近くのソースに非ドーピング
処理または低ドーピング処理域を設けてソースとチャン
ネルとの間に形成したヘテロ接合と； −絶縁層を介在させてソース、チャンネル及びドレンと
少なくとも部分的に、好ましくはほぼ直角にオーバラッ
プするゲートと、を含む。
ディバイスが縦形へテロ接合ＭＩＳＦＥＴディバイスで
あって、少なくとも： −非ドーピング処理または低ドーピング処理チャンネル
層と； −ソース／チャンネル界面近くのソースに非ドーピング
処理または低ドーピング処理域を設けてソースとチャン
ネルとの間に形成したヘテロ接合と； −絶縁層を介在させてソース、チャンネル及びドレンと
少なくとも部分的に、好ましくはほぼ直角にオーバラッ
プするゲートと、を含む。
【００６１】これらのＲＡＭ回路におけるオンチップ論
理回路は、プレーナトランジスタまたは縦形ＭＩＳＦＥ
Ｔディバイスで構成できるが、縦形ヘテロ接合ＭＩＳＦ
ＥＴディバイスで構成するのが好ましい。
理回路は、プレーナトランジスタまたは縦形ＭＩＳＦＥ
Ｔディバイスで構成できるが、縦形ヘテロ接合ＭＩＳＦ
ＥＴディバイスで構成するのが好ましい。
【００６２】
【発明の実施の形態及び発明の効果】本発明のいくつかの実施例の詳細な説明 本発明の第１の対象は、ＤＩＢＬ問題を伴わず、ヘテロ
接合を横切る移動を可能にするヘテロ接合を有するシリ
コンをベースとする縦形ＭＩＳＦＥＴ、好ましくはＭＯ
ＳＦＥＴディバイスに関する。
接合を横切る移動を可能にするヘテロ接合を有するシリ
コンをベースとする縦形ＭＩＳＦＥＴ、好ましくはＭＯ
ＳＦＥＴディバイスに関する。
【００６３】図１は、ＰＭＯＳディバイスにおける（ソ
ースからドレンまでの）距離とバンド構造及び電気化学
的電位との関係を市販のディバイスシミュレータ（ヘテ
ロ接合を有するＴＭＡ’ｓ Ｍｅｄｉｃｉ）を利用して
画いたグラフである。
ースからドレンまでの）距離とバンド構造及び電気化学
的電位との関係を市販のディバイスシミュレータ（ヘテ
ロ接合を有するＴＭＡ’ｓ Ｍｅｄｉｃｉ）を利用して
画いたグラフである。
【００６４】具体的には、図１ａ，１ｂ，１ｃは、想定
される３通りのバイアス状態：即ち、バイアスのない状
態、ドレンバイアスだけの状態、ドレン及びゲートバイ
アスの状態をそれぞれ示す。
される３通りのバイアス状態：即ち、バイアスのない状
態、ドレンバイアスだけの状態、ドレン及びゲートバイ
アスの状態をそれぞれ示す。
【００６５】ソースを熱キャリヤ貯蔵部（ｔｈｅｒｍａ
ｌｉｚｅｄ ｃａｒｒｉｅｒ ｒｅｓｅｒｖｏｉｒ）と
考えれば、これらキャリヤのうち障壁高さよりも高いエ
ネルギーを有する部分は、フェルミーディラック分布に
よって与えられる。すでに約１０ＫＴ障壁高さでは、分
布がほとんどゼロに近い。チャンネル長さがキャリヤの
平均自由行程よりも小さいディバイスの場合、電流は障
壁高さのみによって決定され、チャンネル長さとは無関
係である。この場合、オフ電流は障壁を越える熱電子放
出によって与えられる。即ち、トンネル効果が抑制され
る場合である（図１ａ参照）。
ｌｉｚｅｄ ｃａｒｒｉｅｒ ｒｅｓｅｒｖｏｉｒ）と
考えれば、これらキャリヤのうち障壁高さよりも高いエ
ネルギーを有する部分は、フェルミーディラック分布に
よって与えられる。すでに約１０ＫＴ障壁高さでは、分
布がほとんどゼロに近い。チャンネル長さがキャリヤの
平均自由行程よりも小さいディバイスの場合、電流は障
壁高さのみによって決定され、チャンネル長さとは無関
係である。この場合、オフ電流は障壁を越える熱電子放
出によって与えられる。即ち、トンネル効果が抑制され
る場合である（図１ａ参照）。
【００６６】本発明のディバイスは、絶縁されたゲート
の作用によってヘテロ障壁を低くすることを可能にする
最初のディバイスである。これらのディバイスは、ソー
スのエンジニアリングが適切であれば（温度及びチャン
ネル長さにもよるが）ヘテロ接合を横切ってドリフト拡
散またはバリスティック伝導が起こり得ることを示す。
の作用によってヘテロ障壁を低くすることを可能にする
最初のディバイスである。これらのディバイスは、ソー
スのエンジニアリングが適切であれば（温度及びチャン
ネル長さにもよるが）ヘテロ接合を横切ってドリフト拡
散またはバリスティック伝導が起こり得ることを示す。
【００６７】２つの異なる物質間の帯域の差（即ち、２
つの帯域端間の差）は、これらの物質が仮像的（ｐｓｅ
ｕｄｏｍｏｒｐｈｉｃ）であるかどうか、またどの程度
の歪みが存在するかに応じて異なる。しかし、いったん
層を構成してしまえば帯域オフセットを変えることは不
可能である。なぜなら帯域オフセットは、２つの異なる
物質または合金の界面条件に起因するからである。
つの帯域端間の差）は、これらの物質が仮像的（ｐｓｅ
ｕｄｏｍｏｒｐｈｉｃ）であるかどうか、またどの程度
の歪みが存在するかに応じて異なる。しかし、いったん
層を構成してしまえば帯域オフセットを変えることは不
可能である。なぜなら帯域オフセットは、２つの異なる
物質または合金の界面条件に起因するからである。
【００６８】比較的低ポテンシャルエネルギーの物質
（ソース）中のキャリヤにとって有効な障壁高さは、帯
域内側のエネルギー位置、即ち、エネルギーレベルと帯
域端との間の距離によって決まる。熱キャリヤの場合、
この差は比較的低いエネルギー状態のアベイラビリティ
に依存する。もしキャリヤが帯域端においてはエネルギ
ー状態を占有することができれば、障壁高さは帯域の差
に等しい。
（ソース）中のキャリヤにとって有効な障壁高さは、帯
域内側のエネルギー位置、即ち、エネルギーレベルと帯
域端との間の距離によって決まる。熱キャリヤの場合、
この差は比較的低いエネルギー状態のアベイラビリティ
に依存する。もしキャリヤが帯域端においてはエネルギ
ー状態を占有することができれば、障壁高さは帯域の差
に等しい。
【００６９】電気化学ポテンシャルがソースを形成して
いる物質の帯域内ならば（いわゆるフェルミ・レベルで
あれば）、帯域端とフェルミ・レベルの間の状態が占有
されるから、進入粒子が占有できる余地はない。
いる物質の帯域内ならば（いわゆるフェルミ・レベルで
あれば）、帯域端とフェルミ・レベルの間の状態が占有
されるから、進入粒子が占有できる余地はない。
【００７０】もし進入粒子が占有できる最低エネルギー
状態がフェルミ・レベルの状態だけであれば、粒子が
“遭遇する”有効エネルギー障壁はソース及びチャンネ
ルの帯域端間の差ではなく、チャンネルの帯域端とソー
スのフェルミ・レベルとの間の差である。
状態がフェルミ・レベルの状態だけであれば、粒子が
“遭遇する”有効エネルギー障壁はソース及びチャンネ
ルの帯域端間の差ではなく、チャンネルの帯域端とソー
スのフェルミ・レベルとの間の差である。
【００７１】低ドーピング処理半導体では、電気化学ポ
テンシャルと帯域端との相対位置は、ＭＩＳ構造中の電
界効果によって著しく変調（このディバイスでは蓄積）
することができる。
テンシャルと帯域端との相対位置は、ＭＩＳ構造中の電
界効果によって著しく変調（このディバイスでは蓄積）
することができる。
【００７２】ソース帯域端の（ソースのフェルミ・レベ
ルに対する）相対位置を変調することにより、ソースか
らドレンへ移動する粒子が“遭遇する”障壁高さを変調
することができる。この場合、ゲートの電界効果を介し
て変調を行う。
ルに対する）相対位置を変調することにより、ソースか
らドレンへ移動する粒子が“遭遇する”障壁高さを変調
することができる。この場合、ゲートの電界効果を介し
て変調を行う。
【００７３】ゲートが“オフ”（図１ｂ）である時に
は、（すでにドレンバイアスがかかっている場合でも）
ソースからドレンへ流れる（熱電子）電流を極力小さく
しなければならない。従って、障壁高さはできる限り大
きくなければならない。即ち、ソースにおいてすべての
キャリヤが帯域の差の全量に遭遇しなければならない。
従って、（ソースにおける）電気化学的ポテンシャルは
ギャップまたは少なくとも帯域端になければならない。
は、（すでにドレンバイアスがかかっている場合でも）
ソースからドレンへ流れる（熱電子）電流を極力小さく
しなければならない。従って、障壁高さはできる限り大
きくなければならない。即ち、ソースにおいてすべての
キャリヤが帯域の差の全量に遭遇しなければならない。
従って、（ソースにおける）電気化学的ポテンシャルは
ギャップまたは少なくとも帯域端になければならない。
【００７４】グラフから明らかなように、当該エネルギ
ーレベルでは障壁幅が広過ぎるため、トンネル効果は起
こらない。
ーレベルでは障壁幅が広過ぎるため、トンネル効果は起
こらない。
【００７５】オフ状態においてドレンバイアスがかかる
と、ソース及びドレンの高ドーピング処理域間の電位降
下がチャンネル及びソース非ドーピング処理域に（不均
等に）配分される。ＤＩＢＬをできる限り抑制するため
には、ソースの非ドーピング処理域における電位降下を
も極力抑制しなければならない。そのためには、この非
ドーピング処理域をできる限り小さくすればよい。シミ
ュレーションによれば、５または１０ｎｍで障壁高さ縮
小のメカニズムが充分に作用する。オフ状態においては
熱電子電流だけがソースからドレンへ流れる。
と、ソース及びドレンの高ドーピング処理域間の電位降
下がチャンネル及びソース非ドーピング処理域に（不均
等に）配分される。ＤＩＢＬをできる限り抑制するため
には、ソースの非ドーピング処理域における電位降下を
も極力抑制しなければならない。そのためには、この非
ドーピング処理域をできる限り小さくすればよい。シミ
ュレーションによれば、５または１０ｎｍで障壁高さ縮
小のメカニズムが充分に作用する。オフ状態においては
熱電子電流だけがソースからドレンへ流れる。
【００７６】ゲートが“オン”状態にある時（図１
ｂ）、障壁高さがゼロでなければならない（＜１Ｋ
Ｔ）。このことは、ソースにおいてチャンネル帯域端レ
ベルまでのすべてのエネルギー状態が占有される、即
ち、（ソースにおける）フェルミ・レベルがチャンネル
の帯域端レベル（実際にはチャンネルにおける量子井戸
の第１束縛レベル（ｂｏｕｎｄ ｓｔａｔｅ））と一致
しなければならないことを意味する。
ｂ）、障壁高さがゼロでなければならない（＜１Ｋ
Ｔ）。このことは、ソースにおいてチャンネル帯域端レ
ベルまでのすべてのエネルギー状態が占有される、即
ち、（ソースにおける）フェルミ・レベルがチャンネル
の帯域端レベル（実際にはチャンネルにおける量子井戸
の第１束縛レベル（ｂｏｕｎｄ ｓｔａｔｅ））と一致
しなければならないことを意味する。
【００７７】この条件を満たすためには、チャンネルの
直前、即ち、ヘテロ接合の直前のソース位置で帯域を曲
げることが可能でなければならない。チャンネルとの界
面に近いソースに低ドーピング処理域を設ける理由はこ
こにある。金属または縮退ドーピング処理半導体ソース
が機能を果せない理由もここにある。この導通メカニズ
ム及び非対称構造は、このディバイスと電界効果トラン
ジスタにおけるヘテロ接合の採用を示唆する他のディバ
イスとの明確な相違点である。
直前、即ち、ヘテロ接合の直前のソース位置で帯域を曲
げることが可能でなければならない。チャンネルとの界
面に近いソースに低ドーピング処理域を設ける理由はこ
こにある。金属または縮退ドーピング処理半導体ソース
が機能を果せない理由もここにある。この導通メカニズ
ム及び非対称構造は、このディバイスと電界効果トラン
ジスタにおけるヘテロ接合の採用を示唆する他のディバ
イスとの明確な相違点である。
【００７８】チャンネルは、オン状態で電位降下が起こ
る領域である。
る領域である。
【００７９】ヘテロ接合の直前に位置する非ドーピング
処理域は、オン状態で電位降下が起こらないから（チャ
ンネルの一部ではなく）ソースの一部と考えられる。オ
ン状態において、フェルミ・レベルはヘテロ接合までの
全ソース領域にわたって帯域の内側にある。
処理域は、オン状態で電位降下が起こらないから（チャ
ンネルの一部ではなく）ソースの一部と考えられる。オ
ン状態において、フェルミ・レベルはヘテロ接合までの
全ソース領域にわたって帯域の内側にある。
【００８０】ドレンは、チャンネルよりも後方の領域で
あって、そこではフェルミ・レベルが帯域の内側にあり
（半導体は縮退半導体）、電位降下が起こらない。
あって、そこではフェルミ・レベルが帯域の内側にあり
（半導体は縮退半導体）、電位降下が起こらない。
【００８１】なお、このような障壁低下は、ソース及び
ドレンにオーバラップするＭＩＳ構造の作用下に起こ
る。従って、ショットキーゲート理論に基づくディバイ
スは、この効果を再現できず、全く異なるメカニズム
（トンネル効果を可能にするための障壁薄化）に支配さ
れることはいうまでもない。
ドレンにオーバラップするＭＩＳ構造の作用下に起こ
る。従って、ショットキーゲート理論に基づくディバイ
スは、この効果を再現できず、全く異なるメカニズム
（トンネル効果を可能にするための障壁薄化）に支配さ
れることはいうまでもない。
【００８２】チャンネルの長さで２０ｎｍ以下のＭＩＳ
ＦＥＴｓにおいてオフ状態では障壁高さが大きくなる仕
組みを以上に述べた。オン状態で障壁をゼロにする新し
いメカニズムも明らかになった。チャンネル長がこのよ
うに短ければ、室温におけるバリスティック動作を期待
することができる。
ＦＥＴｓにおいてオフ状態では障壁高さが大きくなる仕
組みを以上に述べた。オン状態で障壁をゼロにする新し
いメカニズムも明らかになった。チャンネル長がこのよ
うに短ければ、室温におけるバリスティック動作を期待
することができる。
【００８３】最新の出版物“Ｂａｌｌｉｓｔｉｃ Ｍｅ
ｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ”，Ｋ
ｅｎｊｉ Ｎａｔｏｒｉ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
７６（８），１５ Ｏｃｔｏｂｅｒ １９９４，及びバ
リスティックホモ接合ＭＩＳＦＥＴｓのモデリングに関
する文献を本発明のディバイスに応用できる。このディ
バイスは、ＭＯＳゲートによって障壁が低くなるから、
障壁がホモ接合で形成されているかヘテロ接合で形成さ
れているかは無関係である。重要なことは、ＭＯＳゲー
トによってその高さを変えることができることである。
ｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆ
ｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ”，Ｋ
ｅｎｊｉ Ｎａｔｏｒｉ，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．
７６（８），１５ Ｏｃｔｏｂｅｒ １９９４，及びバ
リスティックホモ接合ＭＩＳＦＥＴｓのモデリングに関
する文献を本発明のディバイスに応用できる。このディ
バイスは、ＭＯＳゲートによって障壁が低くなるから、
障壁がホモ接合で形成されているかヘテロ接合で形成さ
れているかは無関係である。重要なことは、ＭＯＳゲー
トによってその高さを変えることができることである。
【００８４】本発明のディバイスは、ヘテロ接合及びＭ
ＩＳ構造が可能なら、いかなる材料系で実施することも
できる。マイクロエレクトロニクス産業におけるシリコ
ン技術の優越的な地位にかんがみ、このディバイスの実
施にはシリコンをベースとする材料が最も魅力的であ
る。
ＩＳ構造が可能なら、いかなる材料系で実施することも
できる。マイクロエレクトロニクス産業におけるシリコ
ン技術の優越的な地位にかんがみ、このディバイスの実
施にはシリコンをベースとする材料が最も魅力的であ
る。
【００８５】ＰＭＯＳディバイスの製造には、価電子帯
オフセットが必要であり、ＮＭＯＳディバイスの製造に
は伝導帯域不連続が必要である。
オフセットが必要であり、ＮＭＯＳディバイスの製造に
は伝導帯域不連続が必要である。
【００８６】価電子帯オフセットを得る最も簡単な方法
は、Ｓｉウエハ上にＳｉ1-x Ｇｅx膜をコヒーレント成
長させることである。ＳｉＧｅ層において、伝導帯域に
さしたる影響を及ぼすことなく価電子帯を成長させるこ
とはすでに公知である。
は、Ｓｉウエハ上にＳｉ1-x Ｇｅx膜をコヒーレント成
長させることである。ＳｉＧｅ層において、伝導帯域に
さしたる影響を及ぼすことなく価電子帯を成長させるこ
とはすでに公知である。
【００８７】伝導帯域オフセットを得るのは比較的簡単
でない。当面は、２通りの方法が可能であると考えられ
る。第１は、仮像Ｓｉ1-y Ｃy またはＳｉ1-x-y Ｇｅx
Ｃy合金をＳｉウエハ上に成長させる方法である。膜に
炭素を組み込むことで、伝導帯域を低くできる可能性が
強い。この場合、シリコンウエハ上に相補ディバイスを
直接成長させることができる。
でない。当面は、２通りの方法が可能であると考えられ
る。第１は、仮像Ｓｉ1-y Ｃy またはＳｉ1-x-y Ｇｅx
Ｃy合金をＳｉウエハ上に成長させる方法である。膜に
炭素を組み込むことで、伝導帯域を低くできる可能性が
強い。この場合、シリコンウエハ上に相補ディバイスを
直接成長させることができる。
【００８８】第２の方法は、ＳｉＧｅ基板を用意し、基
板のＧｅ含有分とは異なるＧｅ含有分を有する歪みＳｉ
Ｇｅ膜を成長させる（比較的高いＧｅ含有量が電子に対
する障壁を形成する）。この場合、ＰＭＯＳも基板のＳ
ｉ含有量とは異なるＳｉ含有量を有するＳｉＧｅ膜を成
長させることによって形成できる（この比較的高いＳｉ
含有量がホールに対する障壁を形成する）。
板のＧｅ含有分とは異なるＧｅ含有分を有する歪みＳｉ
Ｇｅ膜を成長させる（比較的高いＧｅ含有量が電子に対
する障壁を形成する）。この場合、ＰＭＯＳも基板のＳ
ｉ含有量とは異なるＳｉ含有量を有するＳｉＧｅ膜を成
長させることによって形成できる（この比較的高いＳｉ
含有量がホールに対する障壁を形成する）。
【００８９】Ｇｅ及び／またはＣの％に関するＰＭＯＳ
及びＮＭＯＳ層の実際の組成は帯域オフセットに応じて
異なり、このオフセットは所期のオフ状態電流に応じて
異なる。
及びＮＭＯＳ層の実際の組成は帯域オフセットに応じて
異なり、このオフセットは所期のオフ状態電流に応じて
異なる。
【００９０】図２，３，４は、本発明の縦形ヘテロ接合
ＭＩＳＦＥＴ（ＶＨＭＩＳＦＥＴ）であるＰＭＯＳ及び
ＮＭＯＳディバイスのいくつかの実施例を示す。
ＭＩＳＦＥＴ（ＶＨＭＩＳＦＥＴ）であるＰＭＯＳ及び
ＮＭＯＳディバイスのいくつかの実施例を示す。
【００９１】具体的には、図２ａ及び２ｂはＳｉ基板上
に対して歪ませ、公知のエピタキシャル成長技術で製造
したＰＭＯＳ及びＮＭＯＳディバイスをそれぞれ示す。
に対して歪ませ、公知のエピタキシャル成長技術で製造
したＰＭＯＳ及びＮＭＯＳディバイスをそれぞれ示す。
【００９２】図２ａに示すＰＭＯＳディバイスでは、ド
レン（１）は少なくとも１つの極めて高いドーピング処
理を施しｐ ++ Ｓｉ層であり、チャンネル（３）は非ドー
ピング処理または低ドーピング処理Ｓｉ層であり、ソー
スは非ドーピング処理または低ドーピング処理Ｓｉ1-x
Ｇｅx 層（５）及び極めて高いドーピング処理を施した
ｐ ++グレーデッドＳｉＧｅ層（７）から成る少なくとも
１つの二重層である。ＰＭＯＳディバイスのソースは、
高ドーピング処理ｐ ++ Ｓｉウエハ（９）に対して歪ませ
てある。
レン（１）は少なくとも１つの極めて高いドーピング処
理を施しｐ ++ Ｓｉ層であり、チャンネル（３）は非ドー
ピング処理または低ドーピング処理Ｓｉ層であり、ソー
スは非ドーピング処理または低ドーピング処理Ｓｉ1-x
Ｇｅx 層（５）及び極めて高いドーピング処理を施した
ｐ ++グレーデッドＳｉＧｅ層（７）から成る少なくとも
１つの二重層である。ＰＭＯＳディバイスのソースは、
高ドーピング処理ｐ ++ Ｓｉウエハ（９）に対して歪ませ
てある。
【００９３】図２ｂに示すＮＭＯＳディバイスでは、ド
レン（１′）は少なくとも１つの極めて高いドーピング
処理を施したｎ ++ Ｓｉ層であり、チャンネル（３′）は
非ドーピングまたは低ドーピング処理Ｓｉ層であり、ソ
ースは非ドーピング処理または低ドーピング処理Ｓｉ
1-x-y Ｇｅx Ｃy （５′）と極めて高いドーピング処理
を施したｎ ++ グレーデッドＳｉ1-x-y Ｇｅx Ｃy 層
（７′）とから成る少なくとも１つの二重層である。Ｎ
ＭＯＳディバイスのソースは、高ドーピング処理ｎ ++ Ｓ
ｉウエハ（９′）に対して歪ませてある。
レン（１′）は少なくとも１つの極めて高いドーピング
処理を施したｎ ++ Ｓｉ層であり、チャンネル（３′）は
非ドーピングまたは低ドーピング処理Ｓｉ層であり、ソ
ースは非ドーピング処理または低ドーピング処理Ｓｉ
1-x-y Ｇｅx Ｃy （５′）と極めて高いドーピング処理
を施したｎ ++ グレーデッドＳｉ1-x-y Ｇｅx Ｃy 層
（７′）とから成る少なくとも１つの二重層である。Ｎ
ＭＯＳディバイスのソースは、高ドーピング処理ｎ ++ Ｓ
ｉウエハ（９′）に対して歪ませてある。
【００９４】図２ａ及び２ｂに示すいずれのディバイス
においても、ゲート誘電体（１１または１１′）及びゲ
ート電極（１３または１３′）は、少なくとも部分的に
ソース、チャンネル及びドレン層とほぼ垂直にオーバラ
ップしている。いずれのディバイスも３つの端子を有
し、ゲートによって完全に囲まれている。
においても、ゲート誘電体（１１または１１′）及びゲ
ート電極（１３または１３′）は、少なくとも部分的に
ソース、チャンネル及びドレン層とほぼ垂直にオーバラ
ップしている。いずれのディバイスも３つの端子を有
し、ゲートによって完全に囲まれている。
【００９５】製造上の観点から、バッファ層に対してで
はなく、すべての層をＳｉウエハに対して歪ませた層と
することが好ましい。
はなく、すべての層をＳｉウエハに対して歪ませた層と
することが好ましい。
【００９６】このアプローチが好ましいのはディバイス
の物理的性質上の理由にもよる。どちらのトランジスタ
においても、チャンネルは、Ｇｅを多く含む合金よりも
破壊電圧が高い純粋なシリコンで形成されており、ＣＭ
ＯＳ回路の場合、ＶDS（従ってＶGS）値が高い。Ｇｅ含
有分の高い合金は、バンドギャップがかなり狭く、キャ
リヤの熱発生を増大させる要因となり、従って、高温で
の動作が困難になる。
の物理的性質上の理由にもよる。どちらのトランジスタ
においても、チャンネルは、Ｇｅを多く含む合金よりも
破壊電圧が高い純粋なシリコンで形成されており、ＣＭ
ＯＳ回路の場合、ＶDS（従ってＶGS）値が高い。Ｇｅ含
有分の高い合金は、バンドギャップがかなり狭く、キャ
リヤの熱発生を増大させる要因となり、従って、高温で
の動作が困難になる。
【００９７】いずれの構成も室温での動作を可能にす
る。低温で動作できるということで、Ｇｅ含有量の多い
合金をチャンネル材料として使用した場合の問題をすべ
て解決することになる。
る。低温で動作できるということで、Ｇｅ含有量の多い
合金をチャンネル材料として使用した場合の問題をすべ
て解決することになる。
【００９８】Ｓｉ1-x-y Ｇｅx Ｃy またはＳｉ1-y Ｃy
合金をＳｉ基板にエピタキシャル成長させるよりもＳｉ
Ｇｅ基板上にエピタキシャル成長させる方が好ましい場
合、ディバイスの構造はＳｉＧｅ基板に対してそれぞれ
歪ませたＰＭＯＳ及びＮＭＯＳディバイスを示す図３ａ
及び３ｂのような構造となる。
合金をＳｉ基板にエピタキシャル成長させるよりもＳｉ
Ｇｅ基板上にエピタキシャル成長させる方が好ましい場
合、ディバイスの構造はＳｉＧｅ基板に対してそれぞれ
歪ませたＰＭＯＳ及びＮＭＯＳディバイスを示す図３ａ
及び３ｂのような構造となる。
【００９９】図３ａに示すＰＭＯＳディバイスの場合、
ソースを高ドーピング処理ｐ ++Ｓｉ0. 5 Ｇｅ0.5 層（９
ａ）に対して歪ませてある。
ソースを高ドーピング処理ｐ ++Ｓｉ0. 5 Ｇｅ0.5 層（９
ａ）に対して歪ませてある。
【０１００】図３ｂに示すＮＭＯＳディバイスの場合、
ソースを高ドーピング処理ｎ ++ Ｓｉ0. 5 Ｇｅ0.5 層（９
ａ′）に対して歪ませてある。
ソースを高ドーピング処理ｎ ++ Ｓｉ0. 5 Ｇｅ0.5 層（９
ａ′）に対して歪ませてある。
【０１０１】歪みを配慮してあるから、図３ａ及び３ｂ
のドレン層構造をそれぞれ図４ａ及び４ｂの層構造に変
えることができる。
のドレン層構造をそれぞれ図４ａ及び４ｂの層構造に変
えることができる。
【０１０２】図４ａに示すＰＭＯＳディバイスの場合、
ドレンは少なくとも１つの高ドーピング処理ｐ ++ グレー
デッドＳｉＧｅ層（１ａ）と１つの高ドーピング処理ｐ
++ Ｓｉ0.5 Ｇｅ0.5 層（１ｂ）とから成る。
ドレンは少なくとも１つの高ドーピング処理ｐ ++ グレー
デッドＳｉＧｅ層（１ａ）と１つの高ドーピング処理ｐ
++ Ｓｉ0.5 Ｇｅ0.5 層（１ｂ）とから成る。
【０１０３】図４ｂに示すＮＭＯＳディバイスの場合、
ドレンは少なくとも１つの高ドーピング処理ｎ ++ （グレ
ーデッド）ＳｉＧｅ層（１ａ′）と１つの高ドーピング
処理ｎ ++ Ｓｉ0.5 Ｇｅ0.5 層（１ｂ′）とから成る。
ドレンは少なくとも１つの高ドーピング処理ｎ ++ （グレ
ーデッド）ＳｉＧｅ層（１ａ′）と１つの高ドーピング
処理ｎ ++ Ｓｉ0.5 Ｇｅ0.5 層（１ｂ′）とから成る。
【０１０４】ＳｉＧｅ基板の場合、純粋なＳｉ及び純粋
なＧｅをチャンネル材料として使用することが好まし
く、これにより合金散乱を回避できる。ただし、歪みが
膜厚に制限を加えるから、これが可能なのは極めて薄い
膜（極めて短いチャンネル）の場合に限る。
なＧｅをチャンネル材料として使用することが好まし
く、これにより合金散乱を回避できる。ただし、歪みが
膜厚に制限を加えるから、これが可能なのは極めて薄い
膜（極めて短いチャンネル）の場合に限る。
【０１０５】第IV族元素のエピタキシー及び低温処理が
さらに進歩すれば、シリコンウエハまたはバッファ層上
に炭素、シリコン、ゲルマニウム及び錫のヘテロ構造を
成長させ、帯域端エンジニアリングの可能性をさらに広
げることが可能になる日が来るであろう。これらの元素
をすべて使用できれば、本発明が提案する層組成のいく
つかはやや異なったものとなるであろう。
さらに進歩すれば、シリコンウエハまたはバッファ層上
に炭素、シリコン、ゲルマニウム及び錫のヘテロ構造を
成長させ、帯域端エンジニアリングの可能性をさらに広
げることが可能になる日が来るであろう。これらの元素
をすべて使用できれば、本発明が提案する層組成のいく
つかはやや異なったものとなるであろう。
【０１０６】相補ディバイスには、３通りの構成が考え
られる：即ち、ＣＭＯＳインバータ、ＰＭＯＳパストラ
ンジスタ、及びＮＭＯＳパストランジスタである。ＣＭ
ＯＳインバータの場合、ＰＭＯＳソースが接地し、ＮＭ
ＯＳソースが−ＶＳＳであり、入力信号が共通ゲート接
点に印加され、出力信号は共通ドレン接点から取り出さ
れる。パストランジスタの場合、ソースにおける信号へ
のドレンのアクセスを許したり禁じたりするために単一
ＭＯＳのゲートに制御信号が印加される。制御信号は多
くの場合クロックである。従って、パストランジスタの
場合、ＰＭＯＳの端子はＮＭＯＳの端子から、逆にＮＭ
ＯＳの端子はＰＭＯＳの端子から完全に独立でなければ
ならない。
られる：即ち、ＣＭＯＳインバータ、ＰＭＯＳパストラ
ンジスタ、及びＮＭＯＳパストランジスタである。ＣＭ
ＯＳインバータの場合、ＰＭＯＳソースが接地し、ＮＭ
ＯＳソースが−ＶＳＳであり、入力信号が共通ゲート接
点に印加され、出力信号は共通ドレン接点から取り出さ
れる。パストランジスタの場合、ソースにおける信号へ
のドレンのアクセスを許したり禁じたりするために単一
ＭＯＳのゲートに制御信号が印加される。制御信号は多
くの場合クロックである。従って、パストランジスタの
場合、ＰＭＯＳの端子はＮＭＯＳの端子から、逆にＮＭ
ＯＳの端子はＰＭＯＳの端子から完全に独立でなければ
ならない。
【０１０７】図５は、縦形ヘテロ接点ＭＩＳＦＥＴで形
成された本発明のＣＭＯＳインバータの好ましい実施例
を示し、ＮＭＯＳトランジスタがＰＭＯＳトランジスタ
の頂部に成長形成され、両トランジスタのドレンである
ｎ ++ 及びｐ ++ 層（１′及び１）が互いに対向している。
ＰＭＯＳ及びＮＭＯＳトランジスタのドレンは、ドレン
障壁（１５）によって分離され、この障壁（１５）はＮ
ＭＯＳトランジスタの電子に対する障壁層とＰＭＯＳト
ランジスタのホールに対する障壁層とから成る。
成された本発明のＣＭＯＳインバータの好ましい実施例
を示し、ＮＭＯＳトランジスタがＰＭＯＳトランジスタ
の頂部に成長形成され、両トランジスタのドレンである
ｎ ++ 及びｐ ++ 層（１′及び１）が互いに対向している。
ＰＭＯＳ及びＮＭＯＳトランジスタのドレンは、ドレン
障壁（１５）によって分離され、この障壁（１５）はＮ
ＭＯＳトランジスタの電子に対する障壁層とＰＭＯＳト
ランジスタのホールに対する障壁層とから成る。
【０１０８】ＣＭＯＳインバータを製造するには、両ド
レン（１及び１′）とのオーミックコンタクト（２１）
が必要であり、ＮＭＯＳトランジスタのソース（５′）
とのオーミックコンタクト（２３）とＰＭＯＳトランジ
スタのソース（５）とのオーミックコンタクト（２５）
はそれぞれ別々にＣＭＯＳインバータの表面と裏面とに
形成する。
レン（１及び１′）とのオーミックコンタクト（２１）
が必要であり、ＮＭＯＳトランジスタのソース（５′）
とのオーミックコンタクト（２３）とＰＭＯＳトランジ
スタのソース（５）とのオーミックコンタクト（２５）
はそれぞれ別々にＣＭＯＳインバータの表面と裏面とに
形成する。
【０１０９】ＣＭＯＳインバータを構成する際に、逆に
ＮＭＯＳトランジスタの頂部にＰＭＯＳトランジスタを
成長させてもよい。
ＮＭＯＳトランジスタの頂部にＰＭＯＳトランジスタを
成長させてもよい。
【０１１０】図６は、図５に示したＣＭＯＳインバータ
に関してバイアスがかからない場合のバンド構造を略示
する。半導体ヘテロ接合で形成される障壁は、成長する
エピタキシャルスタックの中央部と円滑に一体化する。
このことは、ホモ接合だけを使用するトランジスタの場
合も同様である。これらのヘテロ障壁は、インバータ面
積を極力小さくするのに有用である。
に関してバイアスがかからない場合のバンド構造を略示
する。半導体ヘテロ接合で形成される障壁は、成長する
エピタキシャルスタックの中央部と円滑に一体化する。
このことは、ホモ接合だけを使用するトランジスタの場
合も同様である。これらのヘテロ障壁は、インバータ面
積を極力小さくするのに有用である。
【０１１１】ヘテロ障壁を含むことができなければ底部
ソースはウエハ裏側を介した共通の接点を持つことがで
きず、前面を介した個別の接点が必要となる。この場
合、ＰＭＯＳのソース及びドレンをシャントし、頂部ト
ランジスタの供給電圧にむかってバイアスされる接点が
ＰＩＮダイオード作用を打ち消すことになる。底部トラ
ンジスタのソースとの個別接点を前面に設ける構成の唯
一の利点は、底部パストランジスタも簡単に製造できる
ことである。ただし、前面からの接点が各ＣＭＯＳスタ
ックの面積を接点の分だけ増大させることになる。
ソースはウエハ裏側を介した共通の接点を持つことがで
きず、前面を介した個別の接点が必要となる。この場
合、ＰＭＯＳのソース及びドレンをシャントし、頂部ト
ランジスタの供給電圧にむかってバイアスされる接点が
ＰＩＮダイオード作用を打ち消すことになる。底部トラ
ンジスタのソースとの個別接点を前面に設ける構成の唯
一の利点は、底部パストランジスタも簡単に製造できる
ことである。ただし、前面からの接点が各ＣＭＯＳスタ
ックの面積を接点の分だけ増大させることになる。
【０１１２】図７及び８は、それぞれ本発明の縦形ヘテ
ロ接合ＭＩＳＦＥＴで構成されたＮＭＯＳ及びＰＭＯＳ
パストランジスタを示す。
ロ接合ＭＩＳＦＥＴで構成されたＮＭＯＳ及びＰＭＯＳ
パストランジスタを示す。
【０１１３】エピタキシャルスタック中に絶縁または半
絶縁障壁を含めることができれば、単純なＣＭＯＳと比
較しても同じ程度の面積でＣＭＯＳ、ＮＭＯＳ及びＰＭ
ＯＳパストランジスタを併存させることができる。この
構成では、それまでの頂部トランジスタが中段トランジ
スタとなり、その上部に底部トランジスタの層を反復さ
せて３つのトランジスタ層を形成する。この新しいスタ
ック、ＰＭＯＳ／ＮＭＯＳ／ＰＭＯＳでは底部ＰＭＯＳ
においてすべてのソースが一括して接地させられる。こ
れらのＰＭＯＳ及びＮＭＯＳは、ＣＭＯＳインバータに
利用される。ＰＭＯＳパストランジスタが必要な時に
は、頂部のＰＭＯＳが使用される。ＮＭＯＳは、パスト
ランジスタとしてまたはＣＭＯＳの一部として利用でき
る。この場合、面積の増大を伴なわず、製造工程もＰＭ
ＯＳ層を２度形成すること以外特に複雑になることはな
い。
絶縁障壁を含めることができれば、単純なＣＭＯＳと比
較しても同じ程度の面積でＣＭＯＳ、ＮＭＯＳ及びＰＭ
ＯＳパストランジスタを併存させることができる。この
構成では、それまでの頂部トランジスタが中段トランジ
スタとなり、その上部に底部トランジスタの層を反復さ
せて３つのトランジスタ層を形成する。この新しいスタ
ック、ＰＭＯＳ／ＮＭＯＳ／ＰＭＯＳでは底部ＰＭＯＳ
においてすべてのソースが一括して接地させられる。こ
れらのＰＭＯＳ及びＮＭＯＳは、ＣＭＯＳインバータに
利用される。ＰＭＯＳパストランジスタが必要な時に
は、頂部のＰＭＯＳが使用される。ＮＭＯＳは、パスト
ランジスタとしてまたはＣＭＯＳの一部として利用でき
る。この場合、面積の増大を伴なわず、製造工程もＰＭ
ＯＳ層を２度形成すること以外特に複雑になることはな
い。
【０１１４】本発明の第２の目的は、公知の縦形ディバ
イスを利用するＣＭＯＳ集積に伴う上述した４つの問題
点を解決する新規の縦形ＭＩＳＦＥＴディバイス集積方
法を提案することにある。 １．パターン生成されていないウエハ上に１回だけのエ
ピタキシャル成長工程を行う。即ち、製造工程の開始時
に、一方のタイプの（例えばＮＭＯＳ）トランジスタの
層を他方のタイプの（例えばＰＭＯＳ）トランジスタの
層の頂部に順次成長させる。これによって第１の問題が
解決される。 ２．直列抵抗が高くなるか、または工程が複雑になるこ
とを甘受してゲートからドレンへのキャパシタンスを小
さくし、さらに重要な工程として、チャンネルから遠い
ドレン域では“厚い”酸化物を成長させ、ソース、チャ
ンネル及びドレン中間域には薄い誘電層を形成する。こ
れによって第２の問題は解決される。ただし、工程の複
雑化がこの方式の欠点である。 ３．第３の問題の解決策として、ゲート電極を薄膜状に
形成し、（スペーサ状に）エッチバックすることによっ
て最上段及び最下段（ＰＭＯＳ及びＮＭＯＳのソース）
とのオーバラップを著しく低くする。 ４．第４の問題は、極めて高度の自己整合性によって解
決される。即ち、わずか３または４層のマスク（及びマ
ーカー層）でＣＭＯＳ回路のフロントエンドを完成でき
る。そのためには、材料を正しく配列してエッチングの
選択性を高めることによって高度の自己整合性を達成し
なければならない。
イスを利用するＣＭＯＳ集積に伴う上述した４つの問題
点を解決する新規の縦形ＭＩＳＦＥＴディバイス集積方
法を提案することにある。 １．パターン生成されていないウエハ上に１回だけのエ
ピタキシャル成長工程を行う。即ち、製造工程の開始時
に、一方のタイプの（例えばＮＭＯＳ）トランジスタの
層を他方のタイプの（例えばＰＭＯＳ）トランジスタの
層の頂部に順次成長させる。これによって第１の問題が
解決される。 ２．直列抵抗が高くなるか、または工程が複雑になるこ
とを甘受してゲートからドレンへのキャパシタンスを小
さくし、さらに重要な工程として、チャンネルから遠い
ドレン域では“厚い”酸化物を成長させ、ソース、チャ
ンネル及びドレン中間域には薄い誘電層を形成する。こ
れによって第２の問題は解決される。ただし、工程の複
雑化がこの方式の欠点である。 ３．第３の問題の解決策として、ゲート電極を薄膜状に
形成し、（スペーサ状に）エッチバックすることによっ
て最上段及び最下段（ＰＭＯＳ及びＮＭＯＳのソース）
とのオーバラップを著しく低くする。 ４．第４の問題は、極めて高度の自己整合性によって解
決される。即ち、わずか３または４層のマスク（及びマ
ーカー層）でＣＭＯＳ回路のフロントエンドを完成でき
る。そのためには、材料を正しく配列してエッチングの
選択性を高めることによって高度の自己整合性を達成し
なければならない。
【０１１５】図９は、少なくとも下地ステップを含む縦
形ＣＭＯＳ集積方法を示すフローチャートである： −ディバイス層のエピタキシー； −絶縁物のデポジション； −マスク１：（構成ユニットに相当する）メサの画成； −メサ側壁におけるゲートスタックの形成； −ゲート電極のエッチバック（スペーサ状電極）； −プラナリゼーション：メサ間スペースの充填； −マスク２：ゲート接点パッドの形成； −マスク３：（共通）ドレン接点ホール； −頂部／底部ディバイスの内側壁の少なくとも一部にお
けるスペーサの形成； −ケイ化物及び金属による接点ホール充填； −マスク４：頂部ディバイスのソースとの接点ホール； −ケイ化物及び金属による接点ホール充填； −メタライゼーション 工程を簡略化するため、接点以外の工程は構成のタイプ
に関係なく同じでなければならない。この方式では、極
めてコンパクトなＣＭＯＳインバータを製造できる。Ｎ
ＭＯＳパストランジスタ（図示せず）の場合、ＮＭＯＳ
ソース及びドレンとの接点を個々に形成しなければなら
ない。しかし、ゲートがＰＭＯＳ層ともオーバラップし
ているから、接点を個別に形成するだけでは不充分であ
る。ゲートがスイッチングするごとに（ディバイスと同
じ断面を有する）ＰＩＮダイオードが順方向にバイアス
されて回路を漏れ易くする。
形ＣＭＯＳ集積方法を示すフローチャートである： −ディバイス層のエピタキシー； −絶縁物のデポジション； −マスク１：（構成ユニットに相当する）メサの画成； −メサ側壁におけるゲートスタックの形成； −ゲート電極のエッチバック（スペーサ状電極）； −プラナリゼーション：メサ間スペースの充填； −マスク２：ゲート接点パッドの形成； −マスク３：（共通）ドレン接点ホール； −頂部／底部ディバイスの内側壁の少なくとも一部にお
けるスペーサの形成； −ケイ化物及び金属による接点ホール充填； −マスク４：頂部ディバイスのソースとの接点ホール； −ケイ化物及び金属による接点ホール充填； −メタライゼーション 工程を簡略化するため、接点以外の工程は構成のタイプ
に関係なく同じでなければならない。この方式では、極
めてコンパクトなＣＭＯＳインバータを製造できる。Ｎ
ＭＯＳパストランジスタ（図示せず）の場合、ＮＭＯＳ
ソース及びドレンとの接点を個々に形成しなければなら
ない。しかし、ゲートがＰＭＯＳ層ともオーバラップし
ているから、接点を個別に形成するだけでは不充分であ
る。ゲートがスイッチングするごとに（ディバイスと同
じ断面を有する）ＰＩＮダイオードが順方向にバイアス
されて回路を漏れ易くする。
【０１１６】理想としては、ＰＭＯＳのドレンとＮＭＯ
Ｓのドレンとの間に絶縁物が介在すべきである。半導体
／絶縁物／半導体のエピタキシーは、半導体だけのエピ
タキシーのレベルまでは開発されていないから、大きい
半導体ヘテロ障壁によって半絶縁を実現し、処理のコン
パチビリティを維持すればよい。
Ｓのドレンとの間に絶縁物が介在すべきである。半導体
／絶縁物／半導体のエピタキシーは、半導体だけのエピ
タキシーのレベルまでは開発されていないから、大きい
半導体ヘテロ障壁によって半絶縁を実現し、処理のコン
パチビリティを維持すればよい。
【０１１７】したがって、ＮＭＯＳドレンの下に電子に
対する極めて大きいヘテロ障壁を配置し、ＰＭＯＳドレ
ンの頂部にホールに対するヘテロ障壁を配置しなければ
ならない。このようにしてホールがＰＭＯＳドレンを越
えて注入されるのを阻止するとともに電子のＮＭＯＳド
レンを越えて注入されるのを阻止する。ディバイスの断
面全体にわたって、これらのドレン障壁がトランジスタ
の障壁よりも大きくなくてよい。しかし、ゲート界面に
おいて障壁が低くなるから、ここで電流を完全に阻止す
るには障壁の高さをトランジスタ障壁の約２倍に設定す
る以外にない。残念ながらＳｉ上にＳｉＧｅをヘテロエ
ピタキシャル成長させて得られる障壁の高さでは不充分
である。
対する極めて大きいヘテロ障壁を配置し、ＰＭＯＳドレ
ンの頂部にホールに対するヘテロ障壁を配置しなければ
ならない。このようにしてホールがＰＭＯＳドレンを越
えて注入されるのを阻止するとともに電子のＮＭＯＳド
レンを越えて注入されるのを阻止する。ディバイスの断
面全体にわたって、これらのドレン障壁がトランジスタ
の障壁よりも大きくなくてよい。しかし、ゲート界面に
おいて障壁が低くなるから、ここで電流を完全に阻止す
るには障壁の高さをトランジスタ障壁の約２倍に設定す
る以外にない。残念ながらＳｉ上にＳｉＧｅをヘテロエ
ピタキシャル成長させて得られる障壁の高さでは不充分
である。
【０１１８】他のIV族元素を利用することによって、所
要の大きさの帯域不連続を達成できるかもしれない。
要の大きさの帯域不連続を達成できるかもしれない。
【０１１９】想定される幾通りかの構成を明らかにする
ため、複数の製法フローを以下に詳細に説明する：な
お、以下に述べる製法フローには、これらに先立ついく
つかのステップがある。これらのステップのうちのいく
つかは公知の技術でも可能であろうが、公知技術ではス
テップ数が増え、場合によっては臨界数も増える。製法
フローに含まれるステップのうちには、マイクロエレク
トロニクス工業によって未だ広く採用されていないもの
もあるが、近い将来広く採用されると思われる。工業的
に大規模に採用されなかった製法を科学的に立証した結
果に基づくステップもある。いずれの場合にも、これら
の製法フローに含まれるステップはすべて立証ずみであ
り、ここでは全く新規のＣＯＭＳ集積の構成に利用され
ている。
ため、複数の製法フローを以下に詳細に説明する：な
お、以下に述べる製法フローには、これらに先立ついく
つかのステップがある。これらのステップのうちのいく
つかは公知の技術でも可能であろうが、公知技術ではス
テップ数が増え、場合によっては臨界数も増える。製法
フローに含まれるステップのうちには、マイクロエレク
トロニクス工業によって未だ広く採用されていないもの
もあるが、近い将来広く採用されると思われる。工業的
に大規模に採用されなかった製法を科学的に立証した結
果に基づくステップもある。いずれの場合にも、これら
の製法フローに含まれるステップはすべて立証ずみであ
り、ここでは全く新規のＣＯＭＳ集積の構成に利用され
ている。
【０１２０】縦形トランジスタの製造に関しては、例え
ばドライエッチングによって垂直側壁を形成し、この側
壁面にゲート誘電体及び電極を低温で形成する。
ばドライエッチングによって垂直側壁を形成し、この側
壁面にゲート誘電体及び電極を低温で形成する。
【０１２１】ヘテロ接合縦形トランジスタに関しては、
オーミックコンタクトの場合のように異種の材料が存在
することを考慮する必要があり、この場合には基板の組
成とは無関係であるから、ケイ化物の（できれば選択的
な）デポジションが好ましい。非ドーピング処理酸化物
上に極めて選択的なＰＳＧドライエッチングを行えば、
いくつかの製造ステップの自己整合性を助ける。
オーミックコンタクトの場合のように異種の材料が存在
することを考慮する必要があり、この場合には基板の組
成とは無関係であるから、ケイ化物の（できれば選択的
な）デポジションが好ましい。非ドーピング処理酸化物
上に極めて選択的なＰＳＧドライエッチングを行えば、
いくつかの製造ステップの自己整合性を助ける。
【０１２２】実用上の理由から、図面に何を記入すべき
かをある程度選択しなければならなかった。ただし、こ
の選択が本発明の概観をゆがめるものではない。例え
ば、どちらのトランジスタを下にすべきか上にすべきか
などである。これらの位置は目的に応じて入れ替えれば
よい。ケイ化物及び金属の選択的デポジションによるオ
ーミックコンタクトの形成についても同様である。もっ
とありふれた方法、例えばデポジション及びエッチバッ
クによって形成することもできることはいうまでもな
い。例えば、ケイ化物の代りにゲルマニウム化合物を使
用することさえ可能である。特定の結果を達成するため
の材料または方法の仕様も実例として記述したが、ほか
にも利用できる材料または方法がある。
かをある程度選択しなければならなかった。ただし、こ
の選択が本発明の概観をゆがめるものではない。例え
ば、どちらのトランジスタを下にすべきか上にすべきか
などである。これらの位置は目的に応じて入れ替えれば
よい。ケイ化物及び金属の選択的デポジションによるオ
ーミックコンタクトの形成についても同様である。もっ
とありふれた方法、例えばデポジション及びエッチバッ
クによって形成することもできることはいうまでもな
い。例えば、ケイ化物の代りにゲルマニウム化合物を使
用することさえ可能である。特定の結果を達成するため
の材料または方法の仕様も実例として記述したが、ほか
にも利用できる材料または方法がある。
【０１２３】製造フローによっては、ウエハバルクを除
去する場合がある。すべてのＰＭＯＳソースとの接点
は、ウエハバルクを除去しても除去しなくても形成でき
る。ウエハバルクは、周波数が極めて高い回路におい
て、パラシティック干渉（ｐａｒａｓｉｔｉｃ ｉｎｔ
ｅｒｆｅｒｅｎｃｅｓ）を発生させる可能性があるから
このような回路にはウエハバルクの除去が有用である。
いくつかの製造フローでは、この任意の除去を記入し
た。プロセスフロー フロー１及び２は、ＣＭＯＳ構造のそれぞれ異なる製造
工程を示し、ドレン障壁を実施できるか、あるいはドレ
ン障壁が存在しない場合にリーク電流が許容範囲内なら
ばＮＭＯＳパストランジスタが可能である。具体的に
は、フロー２は、ゲート接点パッドの形成とそれ以後の
工程がフロー１とやや異なるプロセスシーケンスを示
す。両フローとも、製造工程に重要な相違があるとは考
えられない。例として、図１０及び１１は、これらのプ
ロセスフロー１及び２によるＣＭＯＳインバータの製造
を示す。
去する場合がある。すべてのＰＭＯＳソースとの接点
は、ウエハバルクを除去しても除去しなくても形成でき
る。ウエハバルクは、周波数が極めて高い回路におい
て、パラシティック干渉（ｐａｒａｓｉｔｉｃ ｉｎｔ
ｅｒｆｅｒｅｎｃｅｓ）を発生させる可能性があるから
このような回路にはウエハバルクの除去が有用である。
いくつかの製造フローでは、この任意の除去を記入し
た。プロセスフロー フロー１及び２は、ＣＭＯＳ構造のそれぞれ異なる製造
工程を示し、ドレン障壁を実施できるか、あるいはドレ
ン障壁が存在しない場合にリーク電流が許容範囲内なら
ばＮＭＯＳパストランジスタが可能である。具体的に
は、フロー２は、ゲート接点パッドの形成とそれ以後の
工程がフロー１とやや異なるプロセスシーケンスを示
す。両フローとも、製造工程に重要な相違があるとは考
えられない。例として、図１０及び１１は、これらのプ
ロセスフロー１及び２によるＣＭＯＳインバータの製造
を示す。
【０１２４】フロー３は、相補パストランジスタの製造
工程の一例を示す。このフローによれば、底部トランジ
スタのソースを一括接続しない。相互の底部トランジス
タごとに底部ソースとの接点を設ける必要があるために
インバータを形成しなければならないから、（フロー１
及び２と比較して）ある程度面積が広くならざるを得な
い。一例として、図１２にＣＭＯＳプロセスフローを示
した。
工程の一例を示す。このフローによれば、底部トランジ
スタのソースを一括接続しない。相互の底部トランジス
タごとに底部ソースとの接点を設ける必要があるために
インバータを形成しなければならないから、（フロー１
及び２と比較して）ある程度面積が広くならざるを得な
い。一例として、図１２にＣＭＯＳプロセスフローを示
した。
【０１２５】フロー４は、面積を広げなくても相補パス
トランジスタを集積できる構成を示す。このフローで
は、底部トランジスタの層をさらに下方のトランジスタ
の頂部にデポジットすることによって、三段のトランジ
スタスタックを構成する。ＣＭＯＳインバータでは、底
部トランジスタのソースを一括接続し、第３層をスタッ
クすることによって同種トランジスタをパストランジス
タとして使用することができる。この方式は、フロー
１，２，３の長所をすべて維持しながら（集積の一体性
という点で）フロー３の欠点を避け、（フロー１及び２
では不可能な）回路構成を可能にする。一例として、こ
のフローにはＮＭＯＳ（中段トランジスタ層）パストラ
ンジスタの製法を示した。
トランジスタを集積できる構成を示す。このフローで
は、底部トランジスタの層をさらに下方のトランジスタ
の頂部にデポジットすることによって、三段のトランジ
スタスタックを構成する。ＣＭＯＳインバータでは、底
部トランジスタのソースを一括接続し、第３層をスタッ
クすることによって同種トランジスタをパストランジス
タとして使用することができる。この方式は、フロー
１，２，３の長所をすべて維持しながら（集積の一体性
という点で）フロー３の欠点を避け、（フロー１及び２
では不可能な）回路構成を可能にする。一例として、こ
のフローにはＮＭＯＳ（中段トランジスタ層）パストラ
ンジスタの製法を示した。
【０１２６】フロー４の応用例としての回路に、６−ト
ランジスタ（６Ｔ）スタティックランダムアクセスメモ
リ（ＳＣＲＡＭ）セルがある。そのセルは、２つのパス
トランジスタと２つのＣＭＯＳインバータとから成る。
本発明では、６Ｔセルの面積をプレーナ技術による標準
的なセルと比較して少なくとも３０％縮小することがで
きる。ＮＭＯＳ及びＰＭＯＳを並置するのではなく、上
下にスタックすることでＣＭＯＳインバータの占有面積
が縮小するからである。一例を図１３に示した。
ランジスタ（６Ｔ）スタティックランダムアクセスメモ
リ（ＳＣＲＡＭ）セルがある。そのセルは、２つのパス
トランジスタと２つのＣＭＯＳインバータとから成る。
本発明では、６Ｔセルの面積をプレーナ技術による標準
的なセルと比較して少なくとも３０％縮小することがで
きる。ＮＭＯＳ及びＰＭＯＳを並置するのではなく、上
下にスタックすることでＣＭＯＳインバータの占有面積
が縮小するからである。一例を図１３に示した。
【０１２７】いずれのフローにおいても、図面はドレン
障壁を図示してある。帯域オフセットが不充分であった
り、必要でないという理由から図示できない場合には省
略できるが、省略しても本発明の思想の普遍性を損なう
ものではない。理想としては、これらの障壁はシリコン
とエピタキシャルにコンパチブルな絶縁物で形成する。
このような物質のいくつかは、シリコンオンインシュレ
ータ（ＳＯＩ）プレーナ技術に利用されている。この種
の物質を以下に列記する： １）Ａｌ2 Ｏ3 （サファイア＝酸化アルミニウム） ２）ＣａＦ（フッ化カルシウム） ３）ＣｅＯ2 （二酸化セリウム） ４）ＡｌＮ（窒化アルミニウム） ５）ＳｒＯ（酸化ストロンチウム） ６）ＳｒＴｉＯ3 （チタン酸ストロンチウム） ７）ＢａＴｉＯ3 （チタン酸バリウム） ８）ＳｒＶＯ3 （バナジウム酸ストロンチウム） ウエハ接合でシリコンウエハ間にＶＨ−ＰＭＯＳを、Ｇ
ｅウエハ間にＶＨ−ＮＭＯＳを形成する。ただし、酸化
物が介在するから、障壁を別設する必要はない。フロー１ 出発材料は、非ドーピング処理＜１００＞ＳｉＣｚ ウ
エハである。
障壁を図示してある。帯域オフセットが不充分であった
り、必要でないという理由から図示できない場合には省
略できるが、省略しても本発明の思想の普遍性を損なう
ものではない。理想としては、これらの障壁はシリコン
とエピタキシャルにコンパチブルな絶縁物で形成する。
このような物質のいくつかは、シリコンオンインシュレ
ータ（ＳＯＩ）プレーナ技術に利用されている。この種
の物質を以下に列記する： １）Ａｌ2 Ｏ3 （サファイア＝酸化アルミニウム） ２）ＣａＦ（フッ化カルシウム） ３）ＣｅＯ2 （二酸化セリウム） ４）ＡｌＮ（窒化アルミニウム） ５）ＳｒＯ（酸化ストロンチウム） ６）ＳｒＴｉＯ3 （チタン酸ストロンチウム） ７）ＢａＴｉＯ3 （チタン酸バリウム） ８）ＳｒＶＯ3 （バナジウム酸ストロンチウム） ウエハ接合でシリコンウエハ間にＶＨ−ＰＭＯＳを、Ｇ
ｅウエハ間にＶＨ−ＮＭＯＳを形成する。ただし、酸化
物が介在するから、障壁を別設する必要はない。フロー１ 出発材料は、非ドーピング処理＜１００＞ＳｉＣｚ ウ
エハである。
【０１２８】エピタキシャル成長の前後にゼロマーカー
を形成すればよい。繁雑さを避けるため、ここではエピ
タキシャル成長が行われる前にゼロマーカーを形成する
場合を想定する。
を形成すればよい。繁雑さを避けるため、ここではエピ
タキシャル成長が行われる前にゼロマーカーを形成する
場合を想定する。
【０１２９】１）エピタキシーに先立つ洗浄 ２）トランジスタ層のエピタキシャルデポジション ３）二酸化ケイ素のデポジション（例えばＲＴ−ＣＶ
Ｄ） ４）窒化ケイ素のデポジション（例えばＲＴ−ＣＶＤ） 図１０．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層までの窒化物ドライエッチング（レジスト
は図示しない） 図１０．２ ７）レジストストリップ（及び場合によっては洗浄） ８）酸化物の除去（例えば、ＨＦ蒸気またはディップ） 図１０．３ ９）エピスタックをＳｉウエハまでダメージレスエッチ
ング（ドライまたはウエット） 図１０．４ １０）ゲート誘電体の形成（成長またはデポジション） １１）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１０．５ １２）ゲート電極のエッチバック（ゲート誘電体の一部
または全部を除去することにもなり得る） 図１０．６ １３）酸化物のデポジション（例えばＲＴ−ＣＶＤ） １４）平坦化し、やや凹ませるため酸化物をエッチバッ
ク 図１０．７ １５）ＴｉＮのデポジション（例えばＲＴまたはＰＥ−
ＣＶＤ） 図１０．８ １６）酸化物のデポジション（例えばＰＥ−ＣＶＤ） 図１０．９ １７）リソグラフィー−マスク２：ゲート絶縁及び頂部
接点 １８）酸化物のドライエッチング（レジストは図示しな
い） 図１０．１０ １９）ＴｉＮのドライエッチング 図１０．１１ ２０）窒化物のドライエッチング（酸化物に対して選択
的） 図１０．１２ ２１）レジストストリップ及び場合によっては洗浄 ２２）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１０．１３ ２３）窒化物のエッチバック（スペーサ）（酸化物に対
して選択的） 図１０．１４ ２４）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．１５ ２５）ＴｉＳｉ2 の選択的ＣＶＤ ２６）ＴｉＮの選択的ＣＶＤ 図１０．１６ ２７）酸化物のデポジション（例えばＣＶＤ） 図１０．１７ ２８）リソグラフィー：マスク３：出力接点 ２９）窒化物及びＴｉＮまで酸化物をドライエッチング
（レジストは図示しない） 図１０．１８ ３０）窒化物に対して選択的にＴｉＮをウェットまたは
ドライエッチング（等方性でよい） 図１０．１９ ３１）レジストストリップ及び場合によっては洗浄 ３２）（酸化物に対して選択的な）窒化物のドライエッ
チング 図１０．２０ ３３）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．２１ ３４）頂部ドレンまでＳｉをダメージレスドライエッチ
ング 図１０．２２ ３５）酸化物のデポジション（例えばＲＴ−ＣＶＤ） ３６）窒化物のデポジション（例えばＲＦ−ＣＶＤ） 図１０．２３ ３７）酸化物まで窒化物（スペーサ）をエッチングバッ
ク 図１０．２４ ３８）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．２５ ３９）頂部及び底部ドレンまでＳｉをダメージレスドラ
イエッチング 図１０．２６ ４０）ＴｉＳｉ2 の選択的ＣＶＤ ４１）ＴｉＮの選択的ＣＶＤ 図１０．２７ ４２）酸化物のデポジション（例えばＣＶＤ）（ギャッ
プ充填…プラナライジング） 図１０．２８ メタライゼーション及びパッシベーション（バックエン
ド）図２９ 図１０．２９ 非ドーピング処理ウエハ裏側を高ホウ素ドーピング処理
バッファまでＫＯＨエッチング 図１０．３０ ウエハの裏側に厚い金属層をデポジション 図１０．３１ ダイシング及びパッケージングフロー２ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
Ｄ） ４）窒化ケイ素のデポジション（例えばＲＴ−ＣＶＤ） 図１０．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層までの窒化物ドライエッチング（レジスト
は図示しない） 図１０．２ ７）レジストストリップ（及び場合によっては洗浄） ８）酸化物の除去（例えば、ＨＦ蒸気またはディップ） 図１０．３ ９）エピスタックをＳｉウエハまでダメージレスエッチ
ング（ドライまたはウエット） 図１０．４ １０）ゲート誘電体の形成（成長またはデポジション） １１）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１０．５ １２）ゲート電極のエッチバック（ゲート誘電体の一部
または全部を除去することにもなり得る） 図１０．６ １３）酸化物のデポジション（例えばＲＴ−ＣＶＤ） １４）平坦化し、やや凹ませるため酸化物をエッチバッ
ク 図１０．７ １５）ＴｉＮのデポジション（例えばＲＴまたはＰＥ−
ＣＶＤ） 図１０．８ １６）酸化物のデポジション（例えばＰＥ−ＣＶＤ） 図１０．９ １７）リソグラフィー−マスク２：ゲート絶縁及び頂部
接点 １８）酸化物のドライエッチング（レジストは図示しな
い） 図１０．１０ １９）ＴｉＮのドライエッチング 図１０．１１ ２０）窒化物のドライエッチング（酸化物に対して選択
的） 図１０．１２ ２１）レジストストリップ及び場合によっては洗浄 ２２）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１０．１３ ２３）窒化物のエッチバック（スペーサ）（酸化物に対
して選択的） 図１０．１４ ２４）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．１５ ２５）ＴｉＳｉ2 の選択的ＣＶＤ ２６）ＴｉＮの選択的ＣＶＤ 図１０．１６ ２７）酸化物のデポジション（例えばＣＶＤ） 図１０．１７ ２８）リソグラフィー：マスク３：出力接点 ２９）窒化物及びＴｉＮまで酸化物をドライエッチング
（レジストは図示しない） 図１０．１８ ３０）窒化物に対して選択的にＴｉＮをウェットまたは
ドライエッチング（等方性でよい） 図１０．１９ ３１）レジストストリップ及び場合によっては洗浄 ３２）（酸化物に対して選択的な）窒化物のドライエッ
チング 図１０．２０ ３３）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．２１ ３４）頂部ドレンまでＳｉをダメージレスドライエッチ
ング 図１０．２２ ３５）酸化物のデポジション（例えばＲＴ−ＣＶＤ） ３６）窒化物のデポジション（例えばＲＦ−ＣＶＤ） 図１０．２３ ３７）酸化物まで窒化物（スペーサ）をエッチングバッ
ク 図１０．２４ ３８）酸化物除去（例えばＨＦディップまたは蒸気） 図１０．２５ ３９）頂部及び底部ドレンまでＳｉをダメージレスドラ
イエッチング 図１０．２６ ４０）ＴｉＳｉ2 の選択的ＣＶＤ ４１）ＴｉＮの選択的ＣＶＤ 図１０．２７ ４２）酸化物のデポジション（例えばＣＶＤ）（ギャッ
プ充填…プラナライジング） 図１０．２８ メタライゼーション及びパッシベーション（バックエン
ド）図２９ 図１０．２９ 非ドーピング処理ウエハ裏側を高ホウ素ドーピング処理
バッファまでＫＯＨエッチング 図１０．３０ ウエハの裏側に厚い金属層をデポジション 図１０．３１ ダイシング及びパッケージングフロー２ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
【０１３０】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
【０１３１】１）エピタキシーに先立つ洗浄 ２）トランジスタ層のエピタキシャルデポジション ３）二酸化ケイ素のデポジション（例えばＣＶＤ） ４）窒化ケイ素のデポジション（例えばＣＶＤ） 図１１．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層まで窒化物をドライエッチング（レジスト
は図示しない） 図１１．２ ７）レジストストリップ及び場合によっては洗浄 ８）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１１．３ 比較的簡単なプロセスフローにおいては、次のステップ
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。この場
合、ゲート誘電体を直接形成することになる。
は図示しない） 図１１．２ ７）レジストストリップ及び場合によっては洗浄 ８）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１１．３ 比較的簡単なプロセスフローにおいては、次のステップ
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。この場
合、ゲート誘電体を直接形成することになる。
【０１３２】これらのステップを補足することによっ
て、ソース及びドレンとゲートとのオーバラップに起因
するパラシティックキャパシタンスを最小限に抑えるこ
とができる。この補足ステップで、ゲート電極とソース
及びドレンの延長域との間に厚い酸化物層が形成され
る。
て、ソース及びドレンとゲートとのオーバラップに起因
するパラシティックキャパシタンスを最小限に抑えるこ
とができる。この補足ステップで、ゲート電極とソース
及びドレンの延長域との間に厚い酸化物層が形成され
る。
【０１３３】９）頂部トランジスタのドレン層までエピ
スタック（ｅｐｉ ｓｔａｃｋ）をダメージレスエッチ
ング（ドライまたはウェット）する 図１１．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１１．５ １２）酸化物層まで窒化物をエッチバック 図１１．６ １３）低温酸化処理 図１１．７ １４）酸化物に対して選択的に窒化物を等方性エッチン
グ 図１１．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１１．９ １６）エピ層まで酸化物を異方性エッチング 図１１．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング 図１１．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１１．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１１．１３ ２０）ゲート電極のエッチバック 図１１．１４ ２１）酸化物のデポジション ２２）平坦化（プラナライズ）のための酸化物エッチバ
ック 図１１．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１１．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）選択的なＰＳＧドライエッチング。ＰＳＧは酸化
物、窒化物及びＴｉＮに対して高い選択度でドライエッ
チングすることができる。
スタック（ｅｐｉ ｓｔａｃｋ）をダメージレスエッチ
ング（ドライまたはウェット）する 図１１．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１１．５ １２）酸化物層まで窒化物をエッチバック 図１１．６ １３）低温酸化処理 図１１．７ １４）酸化物に対して選択的に窒化物を等方性エッチン
グ 図１１．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１１．９ １６）エピ層まで酸化物を異方性エッチング 図１１．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング 図１１．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１１．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１１．１３ ２０）ゲート電極のエッチバック 図１１．１４ ２１）酸化物のデポジション ２２）平坦化（プラナライズ）のための酸化物エッチバ
ック 図１１．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１１．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）選択的なＰＳＧドライエッチング。ＰＳＧは酸化
物、窒化物及びＴｉＮに対して高い選択度でドライエッ
チングすることができる。
【０１３４】２６）レジストストリップ 図１１．１７ ２７）ゲート接点パッド形成のための金属（例えばＴｉ
Ｎ）の選択的デポジション（例えばＣＶＤ）。このステ
ップは、例えばＣＶＤエッチバックのような比較的あり
ふれた技術によって行うこともできる。 図１１．１８ ２８）窒化物薄膜のデポジション。 図１１．１９ ２９）リソグラフィー：マスク３（ドレンとの接点） ３０）窒化物、ＰＳＧ、窒化物を酸化物層までドライエ
ッチング ３１）レジストストリップ。 図１１．２０ ３２）酸化物除去（例えばＨＦディップまたは蒸気）。 図１１．２１ ３３）頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１１．２２ ３４）酸化物（または酸化物／窒化物複合層）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１１．２３ ３５）底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング（ウェットまたはドライ）。 図１１．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ）。
Ｎ）の選択的デポジション（例えばＣＶＤ）。このステ
ップは、例えばＣＶＤエッチバックのような比較的あり
ふれた技術によって行うこともできる。 図１１．１８ ２８）窒化物薄膜のデポジション。 図１１．１９ ２９）リソグラフィー：マスク３（ドレンとの接点） ３０）窒化物、ＰＳＧ、窒化物を酸化物層までドライエ
ッチング ３１）レジストストリップ。 図１１．２０ ３２）酸化物除去（例えばＨＦディップまたは蒸気）。 図１１．２１ ３３）頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１１．２２ ３４）酸化物（または酸化物／窒化物複合層）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１１．２３ ３５）底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング（ウェットまたはドライ）。 図１１．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ）。
【０１３５】３７）ＴｉＮ、及び場合によっては比較的
導電性の高い金属（例えば銅）の選択的デポジション
（例えばＣＶＤ）。 図１１．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１１．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
導電性の高い金属（例えば銅）の選択的デポジション
（例えばＣＶＤ）。 図１１．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１１．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
【０１３６】４０）酸化物層に達するまで窒化物、ＰＳ
Ｇ、窒化物をドライエッチング。
Ｇ、窒化物をドライエッチング。
【０１３７】４１）レジストストリップ。 図１１．２７ ４２）酸化物除去（例えばＨＦ蒸気またはディップ） 図１１．２８ ４３）二ケイ化チタニウムの選択的デポジション（例え
ばＣＶＤ） ４４）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１１．２９ ４５）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１１．３０ メタライゼーション及びパッシベーション（バックエン
ド） 図１１．３１ 高ｐ形（例えばホウ素）ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をＫＯＨエッチング。 図１１．３２ ウエハの裏側にケイ化物及び金属（例えば銅合金）のデ
ポジション。 図１１．３３ ダイシング及びパッケージング。フロー３ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
ばＣＶＤ） ４４）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１１．２９ ４５）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１１．３０ メタライゼーション及びパッシベーション（バックエン
ド） 図１１．３１ 高ｐ形（例えばホウ素）ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をＫＯＨエッチング。 図１１．３２ ウエハの裏側にケイ化物及び金属（例えば銅合金）のデ
ポジション。 図１１．３３ ダイシング及びパッケージング。フロー３ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
【０１３８】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
後いずれかに形成すればよい。繁雑さを避けるため、こ
こではエピタキシャル成長を行う前にゼロマーカーを形
成する場合を想定する。
【０１３９】１）エピタキシーに先立つ洗浄 ２）トランジスタ層のエピタキシャルデポジション（Ｐ
ＭＯＳの前にｎ形層、またはもしＮＭＯＳがＰＭＯＳの
下方ならｐ形層） ３）二酸化ケイ素のデポジション（例えばＣＶＤ） ４）窒化ケイ素のデポジション（例えばＣＶＤ） 図１２．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層に達するまで窒化物をドライエッチング ７）レジストストリップ、及び場合によっては洗浄 図１２．２ ８）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１２．３ 比較的簡単なプロセスフローでは、次のステップである
エピタキシャル層のダメージレスエッチングをスタック
全体にわたって一度に行うことになる。この場合には、
ゲート誘電体を直接形成する。この補足ステップによっ
てゲートとソース及びドレンとのオーバラップに起因す
るパラシティックキャパシタンスを最小限に抑えること
ができる。この補足ステップで、ゲート電極とソース及
びドレンの延長域との間に厚い酸化物層が形成される。
ＭＯＳの前にｎ形層、またはもしＮＭＯＳがＰＭＯＳの
下方ならｐ形層） ３）二酸化ケイ素のデポジション（例えばＣＶＤ） ４）窒化ケイ素のデポジション（例えばＣＶＤ） 図１２．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層に達するまで窒化物をドライエッチング ７）レジストストリップ、及び場合によっては洗浄 図１２．２ ８）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１２．３ 比較的簡単なプロセスフローでは、次のステップである
エピタキシャル層のダメージレスエッチングをスタック
全体にわたって一度に行うことになる。この場合には、
ゲート誘電体を直接形成する。この補足ステップによっ
てゲートとソース及びドレンとのオーバラップに起因す
るパラシティックキャパシタンスを最小限に抑えること
ができる。この補足ステップで、ゲート電極とソース及
びドレンの延長域との間に厚い酸化物層が形成される。
【０１４０】９）最上段トランジスタのドレン層に達す
るまでエピスタックをダメージレスエッチング（ドライ
またはウエット） 図１２．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１２．５ １２）酸化物層に達するまでの窒化物をエッチバック 図１２．６ １３）低温酸化処理 図１２．７ １４）酸化物に対して選択的に窒化物の等方性エッチン
グ 図１２．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１２．９ １６）エピ層に達するまで酸化物を異方性エッチング 図１２．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング（ウェットまたはドライ） 図１２．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１２．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１２．１３ ２０）ゲート電極のエッチバック 図１２．１４ ２１）酸化物のデポジション ２２）平坦化のための酸化物エッチバック 図１２．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１２．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）ＰＳＧの選択的ドライエッチング。ＰＳＧは酸化
物、窒化物及びＴｉＮに対する高度の選択度でドライエ
ッチングできる。
るまでエピスタックをダメージレスエッチング（ドライ
またはウエット） 図１２．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１２．５ １２）酸化物層に達するまでの窒化物をエッチバック 図１２．６ １３）低温酸化処理 図１２．７ １４）酸化物に対して選択的に窒化物の等方性エッチン
グ 図１２．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１２．９ １６）エピ層に達するまで酸化物を異方性エッチング 図１２．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング（ウェットまたはドライ） 図１２．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１２．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１２．１３ ２０）ゲート電極のエッチバック 図１２．１４ ２１）酸化物のデポジション ２２）平坦化のための酸化物エッチバック 図１２．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１２．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）ＰＳＧの選択的ドライエッチング。ＰＳＧは酸化
物、窒化物及びＴｉＮに対する高度の選択度でドライエ
ッチングできる。
【０１４１】２６）レジストストリップ 図１２．１７ ２７）ゲート接点パッドを形成するための金属（例えば
ＴｉＮ）の選択的デポジション（例えばＣＶＤ）。ＣＶ
Ｄ及びエッチバックのような比較的ありふれた技術によ
って行うこともできる。 図１２．１８ ２８）窒化物薄膜のデポジション。 図１２．１９ ２９）リソグラフィー：マスク３（ドレンとの接点） ３０）酸化物層に達するまで窒化物、ＰＳＧ、窒化物を
ドライエッチング ３１）レジストストリップ。 図１２．２０ ３２）酸化物の除去（例えばＨＦディップまたは蒸
気）。 図１２．２１ ３３）頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。ＰＭＯＳパストランジスタの場合、このエッチ
ングはＰＭＯＳのドレンに達するまで続行し、次いでス
ペーサを形成する。 図１２．２２ ３４）酸化物（または酸化物／窒化物複合層）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１２．２３ ３５）底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング（ウェットまたはドライ）。 図１２．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ） ３７）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１２．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１２．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
ＴｉＮ）の選択的デポジション（例えばＣＶＤ）。ＣＶ
Ｄ及びエッチバックのような比較的ありふれた技術によ
って行うこともできる。 図１２．１８ ２８）窒化物薄膜のデポジション。 図１２．１９ ２９）リソグラフィー：マスク３（ドレンとの接点） ３０）酸化物層に達するまで窒化物、ＰＳＧ、窒化物を
ドライエッチング ３１）レジストストリップ。 図１２．２０ ３２）酸化物の除去（例えばＨＦディップまたは蒸
気）。 図１２．２１ ３３）頂部トランジスタのドレンに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。ＰＭＯＳパストランジスタの場合、このエッチ
ングはＰＭＯＳのドレンに達するまで続行し、次いでス
ペーサを形成する。 図１２．２２ ３４）酸化物（または酸化物／窒化物複合層）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１２．２３ ３５）底部ドレンに達するまでエピタキシャル層をダメ
ージレスエッチング（ウェットまたはドライ）。 図１２．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ） ３７）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１２．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１２．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
【０１４２】４０）酸化物層に達するまで窒化物、ＰＳ
Ｇ、窒化物をドライエッチング。
Ｇ、窒化物をドライエッチング。
【０１４３】４１）レジストストリップ。 図１２．２７ ４２）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１２．２８ ４３）二ケイ化チタニウムの選択的なＣＶＤ 図１２．２９ ４４）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的なＣＶＤ。 図１２．３０ ４５）リソグラフィー：マスク４（ドレンとの接点）。
金属（例えば銅）の選択的なＣＶＤ。 図１２．３０ ４５）リソグラフィー：マスク４（ドレンとの接点）。
【０１４４】４６）酸化物層に達するまで窒化物、ＰＳ
Ｇ、窒化物をドライエッチング。
Ｇ、窒化物をドライエッチング。
【０１４５】４７）レジストストリップ。 図１２．３１ ４８）酸化物の除去（例えばＨＦディップまたは蒸
気）。 図１２．３２ ４９）底部トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１２．３３ ５０）酸化物（または酸化物／窒化物複合体）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１２．３４ ５１）二ケイ化チタニウムの選択的デポジション（例え
ばＣＶＤ） ５２）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。
気）。 図１２．３２ ４９）底部トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１２．３３ ５０）酸化物（または酸化物／窒化物複合体）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１２．３４ ５１）二ケイ化チタニウムの選択的デポジション（例え
ばＣＶＤ） ５２）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。
【０１４６】５３）窒化物の選択的デポジション（例え
ばＲＴ−ＣＶＤ） 図１２．３５ メタライゼーション及びパッシベーション（バックエン
ド） 図１２．３６ ダイシング及びパッケージング。フロー４ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
ばＲＴ−ＣＶＤ） 図１２．３５ メタライゼーション及びパッシベーション（バックエン
ド） 図１２．３６ ダイシング及びパッケージング。フロー４ ウエハ・イン−出発材料は、非ドーピング処理＜１００
＞ＳｉＣｚウエハ。
【０１４７】ゼロマーカーは、エピタキシャル成長の前
後いずれかに形成すればよい。繁雑さを避けるため、エ
ピタキシャル成長を行う前にゼロマーカーを形成する場
合を想定する。
後いずれかに形成すればよい。繁雑さを避けるため、エ
ピタキシャル成長を行う前にゼロマーカーを形成する場
合を想定する。
【０１４８】１）エピタキシーに先立つ洗浄 ２）トランジスタ層のエピタキシャルデポジション ３）二酸化ケイ素のデポジション（例えばＣＶＤ） ４）窒化ケイ素のデポジション（例えばＣＶＤ） 図１３．１ ５）リソグラフィー：マスク１（ゲートの画成） ６）酸化物層に達するまで窒化物をドライエッチング ７）レジストストリップ及び場合によっては洗浄 図１３．２ ８）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１３．３ 比較的簡単なプロセスフローにおいては、次のステップ
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。その場
合、ゲート誘電体を直接形成することになる。
であるエピタキシャル層のダメージレスエッチングをス
タック全体にわたって一度に行うことになる。その場
合、ゲート誘電体を直接形成することになる。
【０１４９】このような補足ステップによって、ゲート
とソース及びドレンとのオーバラップに起因するパラシ
ティックキャパシタンスを最小限に抑えることができ
る。この補足ステップで、ゲート電極とソース及びドレ
ンの延長域との間に厚い酸化物層が形成される。
とソース及びドレンとのオーバラップに起因するパラシ
ティックキャパシタンスを最小限に抑えることができ
る。この補足ステップで、ゲート電極とソース及びドレ
ンの延長域との間に厚い酸化物層が形成される。
【０１５０】９）中段トランジスタのドレンに達するま
でエピスタックをダメージレスエッチング（ドライまた
はウエット）する 図１３．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１３．５ １２）酸化物層に達するまで窒化物をエッチバック 図１３．６ １３）低温酸化処理 図１３．７ １４）酸化物に対して選択的な窒化物の等方性エッチン
グ 図１３．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１３．９ １６）エピスタックに達するまでの酸化物を異方性エッ
チング 図１３．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング 図１３．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１３．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１３．１３ ２０）ゲート電極のエッチバック 図１３．１４ ２１）酸化物のデポジション ２２）平坦化のための酸化物のエッチバック 図１３．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１３．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）ＰＳＧの選択的なドライエッチング。ＰＳＧは酸
化物、窒化物及びＴｉＮに対する高い選択度でドライエ
ッチングすればよい。
でエピスタックをダメージレスエッチング（ドライまた
はウエット）する 図１３．４ １０）酸化物薄膜（例えば２０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） １１）窒化物薄膜（例えば３０ｎｍ）のデポジション
（例えばＲＴ−ＣＶＤ） 図１３．５ １２）酸化物層に達するまで窒化物をエッチバック 図１３．６ １３）低温酸化処理 図１３．７ １４）酸化物に対して選択的な窒化物の等方性エッチン
グ 図１３．８ １５）スペーサ酸化物の除去（例えばＨＦ蒸気） 図１３．９ １６）エピスタックに達するまでの酸化物を異方性エッ
チング 図１３．１０ １７）エピスタックの残り部分をＳｉウエハ中へダメー
ジレスエッチング 図１３．１１ １８）ゲート誘電体の形成（成長またはデポジション） 図１３．１２ １９）ゲート電極のデポジション（例えばＲＴ−ＣＶ
Ｄ） 図１３．１３ ２０）ゲート電極のエッチバック 図１３．１４ ２１）酸化物のデポジション ２２）平坦化のための酸化物のエッチバック 図１３．１５ ２３）ＰＳＧのデポジション（例えばＲＴ−ＣＶＤ）。 図１３．１６ ２４）リソグラフィー：マスク２（ゲート電極との接
点） ２５）ＰＳＧの選択的なドライエッチング。ＰＳＧは酸
化物、窒化物及びＴｉＮに対する高い選択度でドライエ
ッチングすればよい。
【０１５１】２６）レジストストリップ 図１３．１７ ２７）ゲート接点パッド形成するための金属（例えばＴ
ｉＮ）の選択的なデポジション（例えばＣＶＤ）。この
デポジションはＣＶＤやエッチバックのような比較的あ
りふれた技術で行うこともできる。 図１３．１８ ２８）窒化物薄膜のデポジション。 図１３．１９ ２９）リソグラフィー：マスク２（選択されたドレンと
の接点） ３０）酸化物層に達するまで窒化物、ＰＳＧ、窒化物を
ドライエッチング ３１）レジストストリップ。 図１３．２０ ３２）酸化物の除去（例えばＨＦディップまたは蒸
気）。 図１３．２１ ３３）中段トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１３．２２ ３４）酸化物（または酸化物／窒化物複合体）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１３．２３ ３５）他方のドレンに達するまでエピタキシャル層をダ
メージレスエッチング（ウェットまたはドライ）。 図１３．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ）。
ｉＮ）の選択的なデポジション（例えばＣＶＤ）。この
デポジションはＣＶＤやエッチバックのような比較的あ
りふれた技術で行うこともできる。 図１３．１８ ２８）窒化物薄膜のデポジション。 図１３．１９ ２９）リソグラフィー：マスク２（選択されたドレンと
の接点） ３０）酸化物層に達するまで窒化物、ＰＳＧ、窒化物を
ドライエッチング ３１）レジストストリップ。 図１３．２０ ３２）酸化物の除去（例えばＨＦディップまたは蒸
気）。 図１３．２１ ３３）中段トランジスタのソースに達するまでエピタキ
シャル層をダメージレスエッチング（ウェットまたはド
ライ）。 図１３．２２ ３４）酸化物（または酸化物／窒化物複合体）のＣＶＤ
及びエッチバックによるスペーサ形成。 図１３．２３ ３５）他方のドレンに達するまでエピタキシャル層をダ
メージレスエッチング（ウェットまたはドライ）。 図１３．２４ ３６）ケイ化Ｔｉの選択的デポジション（例えばＣＶ
Ｄ）。
【０１５２】３７）ＴｉＮ、及び場合によっては比較的
導電性の高い金属（例えば銅）の選択的デポジション
（例えばＣＶＤ）。 図１３．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１３．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
導電性の高い金属（例えば銅）の選択的デポジション
（例えばＣＶＤ）。 図１３．２５ ３８）窒化物薄膜のデポジション（例えばＣＶＤ）。 図１３．２６ ３９）リソグラフィー：マスク３（ドレンとの接点）。
【０１５３】４０）酸化物層に達するまで窒化物、ＰＳ
Ｇ、窒化物をドライエッチング。
Ｇ、窒化物をドライエッチング。
【０１５４】４１）レジストストリップ。 図１３．２７ ４２）酸化物の除去（例えばＨＦ蒸気またはディップ） 図１３．２８ ４３）二ケイ化チタニウムの選択的デポジション（例え
ばＣＶＤ） ４４）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１３．２９ ４５）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１３．３０ メタライゼーション及びパッシベーション（バックエン
ド） 図１３．３１ 高ｐ形（例えばホウ素）ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をＫＯＨエッチング。
ばＣＶＤ） ４４）ＴｉＮ、及び場合によっては比較的導電性の高い
金属（例えば銅）の選択的デポジション（例えばＣＶ
Ｄ）。 図１３．２９ ４５）窒化物のデポジション（例えばＲＴ−ＣＶＤ） 図１３．３０ メタライゼーション及びパッシベーション（バックエン
ド） 図１３．３１ 高ｐ形（例えばホウ素）ドーピング処理層に達するまで
非ドーピング処理ウエハの裏側をＫＯＨエッチング。
【０１５５】ウエハ裏側にケイ化物及び金属（例えば銅
合金）のデポジションダイシング及びパッケージング第
３の対象として、本発明はプレーナＭＩＳＦＥＴｓに比
較してセル面積を著しく縮小できる縦形ＭＩＳＦＥＴデ
ィバイスを利用したメモリセルを有するＤＲＡＭ回路に
関する。この面積利得は、縦形トランジスタではソー
ス、ドレン及びチャンネルが互いにスタックされ、縦形
ＭＯＳＦＥＴｓは柱状構造をゲート誘電体が囲んでいる
から、井戸接点（ｗｅｌｌ ｃｏｎｔａｃｔｓ）が存在
しないという事実だけで達成される。
合金）のデポジションダイシング及びパッケージング第
３の対象として、本発明はプレーナＭＩＳＦＥＴｓに比
較してセル面積を著しく縮小できる縦形ＭＩＳＦＥＴデ
ィバイスを利用したメモリセルを有するＤＲＡＭ回路に
関する。この面積利得は、縦形トランジスタではソー
ス、ドレン及びチャンネルが互いにスタックされ、縦形
ＭＯＳＦＥＴｓは柱状構造をゲート誘電体が囲んでいる
から、井戸接点（ｗｅｌｌ ｃｏｎｔａｃｔｓ）が存在
しないという事実だけで達成される。
【０１５６】縦形ＭＩＳＦＥＴｓを利用すれば、他の空
間方向を利用して３次元構造を製造することにより、単
位面積当りの記憶ビット数（ビット密度）を著しく増大
させることができる。
間方向を利用して３次元構造を製造することにより、単
位面積当りの記憶ビット数（ビット密度）を著しく増大
させることができる。
【０１５７】縦形ＭＩＳＦＥＴｓを利用するメモリ回路
の新規の構成及び製造プロセスフローを提案する。この
新規の構成及び製法は、実施すべき特定のディバイス、
例えばダイナミックＲＡＭ、持久性ＲＡＭ、多重値ＲＡ
Ｍなどに適応させることができる。
の新規の構成及び製造プロセスフローを提案する。この
新規の構成及び製法は、実施すべき特定のディバイス、
例えばダイナミックＲＡＭ、持久性ＲＡＭ、多重値ＲＡ
Ｍなどに適応させることができる。
【０１５８】縦形トランジスタによって実現されるメモ
リ製造技術の他の改良点は、ＣＭＯＳ論理及びメモリセ
ルトランジスタのフロントエンド製造を同時に行うこと
ができることである。製造は同時的であり、プロセスス
テップを重複する必要はない。補足のステップが必要と
なるのは、複数の接合層との接点を形成しなければなら
ない場合だけである。異なる層における接点は、それぞ
れ異なるパターン生成ステップを必要とするから、ディ
バイス／回路の構成が異なれば、その分だけパターン生
成ステップの数が増える。
リ製造技術の他の改良点は、ＣＭＯＳ論理及びメモリセ
ルトランジスタのフロントエンド製造を同時に行うこと
ができることである。製造は同時的であり、プロセスス
テップを重複する必要はない。補足のステップが必要と
なるのは、複数の接合層との接点を形成しなければなら
ない場合だけである。異なる層における接点は、それぞ
れ異なるパターン生成ステップを必要とするから、ディ
バイス／回路の構成が異なれば、その分だけパターン生
成ステップの数が増える。
【０１５９】具体的なプロセスフローに沿って、本発明
のＤＲＡＭセルのいくつかの好ましい実施例を以下に詳
しく説明する。１．１個のトランジスタと１個のコンデンサから成る、
即ち（１Ｔ＋１Ｃ）セル 標準的なＤＲＡＭセルは、１個のトランジスタと１個の
コンデンサとから成る。将来は“ワイドビット”システ
ム、即ち、複数ビットが同時に書き込み、読み取りされ
るシステムが主流になると考えられる。例えばＰＣｓ の
ようなマイクロプロセッサをベースとするシステムにＤ
ＲＡＭｓが最大限に利用されることから考えれば、この
傾向はごく自然である。
のＤＲＡＭセルのいくつかの好ましい実施例を以下に詳
しく説明する。１．１個のトランジスタと１個のコンデンサから成る、
即ち（１Ｔ＋１Ｃ）セル 標準的なＤＲＡＭセルは、１個のトランジスタと１個の
コンデンサとから成る。将来は“ワイドビット”システ
ム、即ち、複数ビットが同時に書き込み、読み取りされ
るシステムが主流になると考えられる。例えばＰＣｓ の
ようなマイクロプロセッサをベースとするシステムにＤ
ＲＡＭｓが最大限に利用されることから考えれば、この
傾向はごく自然である。
【０１６０】このようなセルにおいては、“ワイドビッ
ト”が同時に作用するから同一の接点を共有することに
なる。プレーナ技術では、このように構成しても特に有
益な結果を生むことはない。縦形ＭＯＳＦＥＴｓにあっ
ては、この構成が集積密度をドラスチックに高めること
になる。セル面積は２Ｌ×２Ｌまで縮小される。なお、
Ｌは最小機構サイズである（以下に詳述するフロー５，
６及び７をも参照されたい）。
ト”が同時に作用するから同一の接点を共有することに
なる。プレーナ技術では、このように構成しても特に有
益な結果を生むことはない。縦形ＭＯＳＦＥＴｓにあっ
ては、この構成が集積密度をドラスチックに高めること
になる。セル面積は２Ｌ×２Ｌまで縮小される。なお、
Ｌは最小機構サイズである（以下に詳述するフロー５，
６及び７をも参照されたい）。
【０１６１】新規のセルは、縦形ＭＯＳＦＥＴの底面積
（接点を別にして）がプレーナＭＯＳＦＥＴｓのそれよ
りもはるかに小さいという事実を活用する。縦形ＭＯＳ
ＦＥＴｓにおいては、ソース、チャンネル及びドレンの
領域が順次スタックされ、共通の底面積を有する。回路
を構成する各ＭＯＳＦＥＴの各領域との個々の接点を必
要としない限り、この特徴が成立する。
（接点を別にして）がプレーナＭＯＳＦＥＴｓのそれよ
りもはるかに小さいという事実を活用する。縦形ＭＯＳ
ＦＥＴｓにおいては、ソース、チャンネル及びドレンの
領域が順次スタックされ、共通の底面積を有する。回路
を構成する各ＭＯＳＦＥＴの各領域との個々の接点を必
要としない限り、この特徴が成立する。
【０１６２】もしＲＡＭ構造が各トランジスタのソー
ス、ドレン及びゲートとの個別接点を必要とするなら、
プレーナＭＯＳＦＥＴｓに対する縦形ＭＯＳＦＥＴｓの
面積上の利点はなくなる。“ワイドビット”構成では、
複数のトランジスタに対してワードライン接触が同時に
行われ、これが縦形ＭＯＳＦＥＴｓの利点となる。ビッ
トが“ワイダー”であれば、この利点も大きくなる。
ス、ドレン及びゲートとの個別接点を必要とするなら、
プレーナＭＯＳＦＥＴｓに対する縦形ＭＯＳＦＥＴｓの
面積上の利点はなくなる。“ワイドビット”構成では、
複数のトランジスタに対してワードライン接触が同時に
行われ、これが縦形ＭＯＳＦＥＴｓの利点となる。ビッ
トが“ワイダー”であれば、この利点も大きくなる。
【０１６３】リーク（基板）電流のないＤ−ゲートオー
ルアラウンドＭＯＳＦＥＴｓの存在も強調すべき重要な
点である。リーク電流が極めて小さいということは、嵩
張るプレーナＭＯＳＦＥＴｓに比較して極めて重要な利
点である。
ルアラウンドＭＯＳＦＥＴｓの存在も強調すべき重要な
点である。リーク電流が極めて小さいということは、嵩
張るプレーナＭＯＳＦＥＴｓに比較して極めて重要な利
点である。
【０１６４】ある程度まで、面積はリソグラフィー設備
のオーバレイ精度とは無関係である。第１の製造ステッ
プは、高密度の線とスペースとから成り、第２の製造ス
テップはマスク１と直交する高密度の線及びスペースか
ら成る。この２つのステップには、きびしい整合の条件
はない。第３のリソグラフィーステップは、別々のセル
のゲート（ワードライン）間を分離することであり、面
積上の不利を避けたければ、きびしい整合性を確保しな
ければならない。不整合を補償するため、個々の縦形Ｍ
ＯＳＦＥＴｓの周りにスペーサを設ける。もしステッパ
（ｓｔｅｐｐｅｒ）のオーバレイ精度がスペーサ厚さ以
下なら、面積上の不利はなく、リソグラフィーに可能な
最小寸法でセルを構成することができる。
のオーバレイ精度とは無関係である。第１の製造ステッ
プは、高密度の線とスペースとから成り、第２の製造ス
テップはマスク１と直交する高密度の線及びスペースか
ら成る。この２つのステップには、きびしい整合の条件
はない。第３のリソグラフィーステップは、別々のセル
のゲート（ワードライン）間を分離することであり、面
積上の不利を避けたければ、きびしい整合性を確保しな
ければならない。不整合を補償するため、個々の縦形Ｍ
ＯＳＦＥＴｓの周りにスペーサを設ける。もしステッパ
（ｓｔｅｐｐｅｒ）のオーバレイ精度がスペーサ厚さ以
下なら、面積上の不利はなく、リソグラフィーに可能な
最小寸法でセルを構成することができる。
【０１６５】この構成は、多重値（Ｍｕｌｔｉｐｌｅ
Ｖａｌｕｅ，ＭＶ）ＤＲＡＭにも応用できる。この場合
にも、縦形ＭＯＳＦＥＴｓはチャンネルが極めて短くて
よいから、プレーナ技術よりも有利であり、従ってはる
かにすぐれた電気的特性が得られる。例えば、デザイン
ルールを０．３５μｍに設定すると、プレーナトランジ
スタではプリントに可能な最短ゲート長さが０．３５μ
ｍとなる。縦形ＭＯＳＦＥＴｓでは、ＭＯＳＦＥＴｓの
断面は０．３５μｍであっても、チャンネル長さはもし
エピタキシーで画成するなら０．１μｍまたはそれ以下
に形成できる。
Ｖａｌｕｅ，ＭＶ）ＤＲＡＭにも応用できる。この場合
にも、縦形ＭＯＳＦＥＴｓはチャンネルが極めて短くて
よいから、プレーナ技術よりも有利であり、従ってはる
かにすぐれた電気的特性が得られる。例えば、デザイン
ルールを０．３５μｍに設定すると、プレーナトランジ
スタではプリントに可能な最短ゲート長さが０．３５μ
ｍとなる。縦形ＭＯＳＦＥＴｓでは、ＭＯＳＦＥＴｓの
断面は０．３５μｍであっても、チャンネル長さはもし
エピタキシーで画成するなら０．１μｍまたはそれ以下
に形成できる。
【０１６６】図１４は、本発明の第１実施例としての縦
形ＭＩＳＦＥＴメモリセルを製造する際の一般的なプロ
セスフローであり、少なくとも下記のステップを含む； −セルトランジスタ層のエピタキシー； −絶縁物のデポジション； −第１トレンチの形成； −（第１トレンチと直交する）第２トレンチの形成； −周囲のゲート絶縁物の形成； −ゲート電極のデポジション及びエッチバック； −頂部エピ層の下のゲート電極の酸化； −エピ−メサ（ＥＰＩ−ＭＥＳＡＳ）からのＳｉ3 Ｎ4
１ＳｉＯ2 除去； −エピメサ上にポリプラグ形成； −ゲート電極からの酸化ポリの除去； −ポリプラグ周りにＳｉＯ2 スペーサ形成； −ゲート電極のパターン生成； −プラナリゼーション； −コンデンサの形成：絶縁物及び電極から成る。
形ＭＩＳＦＥＴメモリセルを製造する際の一般的なプロ
セスフローであり、少なくとも下記のステップを含む； −セルトランジスタ層のエピタキシー； −絶縁物のデポジション； −第１トレンチの形成； −（第１トレンチと直交する）第２トレンチの形成； −周囲のゲート絶縁物の形成； −ゲート電極のデポジション及びエッチバック； −頂部エピ層の下のゲート電極の酸化； −エピ−メサ（ＥＰＩ−ＭＥＳＡＳ）からのＳｉ3 Ｎ4
１ＳｉＯ2 除去； −エピメサ上にポリプラグ形成； −ゲート電極からの酸化ポリの除去； −ポリプラグ周りにＳｉＯ2 スペーサ形成； −ゲート電極のパターン生成； −プラナリゼーション； −コンデンサの形成：絶縁物及び電極から成る。
【０１６７】以下に述べるフロー：フロー５、フロー６
及びフロー７は、図１７、１８及び１９にそれぞれ関連
し、製造された（１Ｔ＋１Ｃ）セルの例を示す。フロー５ １）非ドーピング処理基板。
及びフロー７は、図１７、１８及び１９にそれぞれ関連
し、製造された（１Ｔ＋１Ｃ）セルの例を示す。フロー５ １）非ドーピング処理基板。
【０１６８】２）完全洗浄。
【０１６９】３）縦形トランジスタのエピ成長。
【０１７０】４）薄い（〜２０ｎｍ）酸化物層／厚い
（＞２００ｎｍ）窒化物層のＣＶＤ。図１７．１ ５）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
（＞２００ｎｍ）窒化物層のＣＶＤ。図１７．１ ５）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
【０１７１】６）酸化物層に達するまで窒化物をドライ
エッチング。図１７．２ ７）ＨＦ−ディップ（または蒸気）。図１７．３ ８）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をダメージレス
（ドライまたはウェット）エッチング。
エッチング。図１７．２ ７）ＨＦ−ディップ（または蒸気）。図１７．３ ８）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をダメージレス
（ドライまたはウェット）エッチング。
【０１７２】ある程度の選択幅（ドライエッチングなら
＞４０：１、ウェットエッチングならこれよりはるかに
大きい）を得るためには、ソース領域にＳｉＧｅ歪み層
を形成すればよい。
＞４０：１、ウェットエッチングならこれよりはるかに
大きい）を得るためには、ソース領域にＳｉＧｅ歪み層
を形成すればよい。
【０１７３】９）レジストストリップ。図１７．４ １０）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
スと直交する線及びスペース）。
【０１７４】１１）酸化物層に達するまで窒化物をドラ
イエッチング。図１７．５ １２）ＨＦ−ディップ（または蒸気）。図１７．６ １３）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。図１
７．７ １４）レジストストリップ。
イエッチング。図１７．５ １２）ＨＦ−ディップ（または蒸気）。図１７．６ １３）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。図１
７．７ １４）レジストストリップ。
【０１７５】１５）完全洗浄。
【０１７６】１６）ゲート酸化処理。図１７．８ １７）インシトゥドーピング処理ポリＳｉＧｅ（または
Ｇｅ単独）の“厚い”層をＣＶＤ。
Ｇｅ単独）の“厚い”層をＣＶＤ。
【０１７７】１８）ダブルトレンチングによって画成さ
れる正方形の窒化物レベルに達するまでポリエッチバッ
ク。図１７．９ １９）ポリＳｉＧｅ（またはＧｅ単独）の低温、（ＰＥ
？）酸化処理。
れる正方形の窒化物レベルに達するまでポリエッチバッ
ク。図１７．９ １９）ポリＳｉＧｅ（またはＧｅ単独）の低温、（ＰＥ
？）酸化処理。
【０１７８】少なくとも７００℃以下の炉内湿式酸化処
理の場合、ポリＳｉＧｅの酸化はポリＳｉ単独よりも迅
速である。実験結果によれば、Ｇｅが３０％なら、７０
０℃における酸化速度は改善されるが、Ｇｅ含有率がこ
れよりも高いかまたはＧｅポリだけなら、酸化速度に大
きい差が生ずる。図１７．１０ ｛ポリＳｉＧｅと酸化ポリＳｉＧｅとの界面は、フロー
開始時にデポジションされた酸化物薄膜よりも下方に位
置しなければならない。この制約は、ステップ２１を行
うことによってやや緩和される。｝ ２０）窒化物の（酸化物に対して）選択的な（ドライま
たはウェット）エッチング。
理の場合、ポリＳｉＧｅの酸化はポリＳｉ単独よりも迅
速である。実験結果によれば、Ｇｅが３０％なら、７０
０℃における酸化速度は改善されるが、Ｇｅ含有率がこ
れよりも高いかまたはＧｅポリだけなら、酸化速度に大
きい差が生ずる。図１７．１０ ｛ポリＳｉＧｅと酸化ポリＳｉＧｅとの界面は、フロー
開始時にデポジションされた酸化物薄膜よりも下方に位
置しなければならない。この制約は、ステップ２１を行
うことによってやや緩和される。｝ ２０）窒化物の（酸化物に対して）選択的な（ドライま
たはウェット）エッチング。
【０１７９】２１）低温（ＰＥ？）ポリ（ＳｉＧｅまた
はＧｅ単独）酸化処理。これによりポリ側壁に酸化物を
形成して、トランジスタ頂部の接点とのショートを防止
する。
はＧｅ単独）酸化処理。これによりポリ側壁に酸化物を
形成して、トランジスタ頂部の接点とのショートを防止
する。
【０１８０】ポリＳｉＧｅ（またはＧｅ単独）と結晶ケ
イ素との間には酸化速度に著しい差があるから、フロー
開始時にデポジットした薄膜の下にごくわずかな酸化物
が生成する。
イ素との間には酸化速度に著しい差があるから、フロー
開始時にデポジットした薄膜の下にごくわずかな酸化物
が生成する。
【０１８１】これにより、ステップ１８及び１９におけ
る不均質性に起因する問題が解消される。
る不均質性に起因する問題が解消される。
【０１８２】２２）ＰＥ−酸化物薄膜を除去するため酸
化物（スペーサエッチングプロセス）をエッチバック
し、（デポジットされている酸化物薄膜よりもはるかに
厚い）未酸化ポリを取り除く。図１７．１１ ２３）選択的成長、またはブランケットデポジション及
びエッチバックによるインシトゥドーピング処理ポリプ
ラグの形成。図１７．１２ ２４）酸化ポリ除去のためのＨＦ。図１７．１３ ２５）低温（ＰＥ？）酸化処理による薄膜（＜５ｎｍ）
の形成。
化物（スペーサエッチングプロセス）をエッチバック
し、（デポジットされている酸化物薄膜よりもはるかに
厚い）未酸化ポリを取り除く。図１７．１１ ２３）選択的成長、またはブランケットデポジション及
びエッチバックによるインシトゥドーピング処理ポリプ
ラグの形成。図１７．１２ ２４）酸化ポリ除去のためのＨＦ。図１７．１３ ２５）低温（ＰＥ？）酸化処理による薄膜（＜５ｎｍ）
の形成。
【０１８３】２６）スペーサ形成のための酸化物のＣＶ
Ｄ及びエッチバック。ステッパのオーバレイ精度よりも
大きいこの厚さは、異るセルのゲート間トレンチの幅を
画成する。図１７．１４ ２７）リソグラフィー（マスク４：ビットライン保護の
ためのレジストライン）。図１７．１５ ２８）（酸化物スペーサに対して選択的に）ポリをドラ
イエッチング。図１７．１５ ２９）レジストストリップ。図１７．１６ ３０）ポリゲート電極及びポリプラグ頂部のコバルト
（またはニッケル）のサリサイド化（ｓａｌｉｃｉｄａ
ｔｉｏｎ）。このケイ化物は低温（Ｎｉなら３００℃）
で形成でき、ドライエッチングは不可能である。トレン
チ底から反応しなかった金属を除去するのは困難であろ
う。酸化物スペーサの下に位置するポリ側壁においても
反応しなければならない。
Ｄ及びエッチバック。ステッパのオーバレイ精度よりも
大きいこの厚さは、異るセルのゲート間トレンチの幅を
画成する。図１７．１４ ２７）リソグラフィー（マスク４：ビットライン保護の
ためのレジストライン）。図１７．１５ ２８）（酸化物スペーサに対して選択的に）ポリをドラ
イエッチング。図１７．１５ ２９）レジストストリップ。図１７．１６ ３０）ポリゲート電極及びポリプラグ頂部のコバルト
（またはニッケル）のサリサイド化（ｓａｌｉｃｉｄａ
ｔｉｏｎ）。このケイ化物は低温（Ｎｉなら３００℃）
で形成でき、ドライエッチングは不可能である。トレン
チ底から反応しなかった金属を除去するのは困難であろ
う。酸化物スペーサの下に位置するポリ側壁においても
反応しなければならない。
【０１８４】３１）酸化物デポジション（及び／または
ＳＯＧ）、及びエッチバックによるプラナリゼーショ
ン。図１７．１７ ＳＯＧデポジションに先立って、底部に比較的厚い酸化
物を成長（ＰＥ？）させる方がゲート域の保護を確実に
するため好ましいと考えられる。
ＳＯＧ）、及びエッチバックによるプラナリゼーショ
ン。図１７．１７ ＳＯＧデポジションに先立って、底部に比較的厚い酸化
物を成長（ＰＥ？）させる方がゲート域の保護を確実に
するため好ましいと考えられる。
【０１８５】３２）コンデンサスタックのデポジション
（例えば、ＢａＳｒＴｉＯ（ＢＳＴ）／ＴｉＮのＣＶ
Ｄ）。極めて強力な誘電膜（＞５００）を使用すること
によって充分大きいキャパシタンスが与えられるなら、
サリサイド化プラグに対するセルプレートパターンの不
整合があっても、それに起因するキャパシタンス損失は
小さく、許容できる。
（例えば、ＢａＳｒＴｉＯ（ＢＳＴ）／ＴｉＮのＣＶ
Ｄ）。極めて強力な誘電膜（＞５００）を使用すること
によって充分大きいキャパシタンスが与えられるなら、
サリサイド化プラグに対するセルプレートパターンの不
整合があっても、それに起因するキャパシタンス損失は
小さく、許容できる。
【０１８６】（強力な誘電膜の下で、サリサイド化プラ
グに）底電極のデポジションをスキップすることによっ
て、セルプレートのパターン生成の複雑さや公差の制限
が著しく緩和される。
グに）底電極のデポジションをスキップすることによっ
て、セルプレートのパターン生成の複雑さや公差の制限
が著しく緩和される。
【０１８７】サリサイド化プラグ上に金属を選択的に成
長させる（それによって個々のコンデンサ間の間隔を最
小限に縮小する）ことによって、キャパシタンス損失を
さらに小さくすることができる。
長させる（それによって個々のコンデンサ間の間隔を最
小限に縮小する）ことによって、キャパシタンス損失を
さらに小さくすることができる。
【０１８８】３３）リソグラフィー（マスク５：セルプ
レートの画成）。
レートの画成）。
【０１８９】３４）強力誘電膜に達するまでセルプレー
ト（ＴｉＮ）をドライエッチング。
ト（ＴｉＮ）をドライエッチング。
【０１９０】３５）レジストストリップ。図１７．１８フロー６ １）ＮＭＯＳセルトランジスタのためのｐ形基板（ｎ形
基板及びＰＭＯＳセルトランジスタも使用できる）。
基板及びＰＭＯＳセルトランジスタも使用できる）。
【０１９１】２）エピタキシーに先立つ洗浄。
【０１９２】３）縦形トランジスタのエピ成長。
【０１９３】４）薄い（例えば２０ｎｍ）酸化物層／厚
い（例えば＞２００ｎｍ）窒化物のＣＶＤ。 図１８．１ ５）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
い（例えば＞２００ｎｍ）窒化物のＣＶＤ。 図１８．１ ５）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
【０１９４】６）酸化物層に達するまで窒化物をドライ
エッチング。 図１８．２（レジストは図示しない） ７）酸化物除去（例えば、ＨＦディップまたは蒸気）。
図１８．３（レジストは図示しない） ８）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をダメージレス
（ドライまたはウェット）エッチングする（ドライエッ
チングの場合なら＞４０：１、ウェットエッチングの場
合ならそれ以上の選択度で）。エッチングマーカー層を
形成するためソース領域に歪みＳｉＧｅ層を組み込むこ
とができる。
エッチング。 図１８．２（レジストは図示しない） ７）酸化物除去（例えば、ＨＦディップまたは蒸気）。
図１８．３（レジストは図示しない） ８）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をダメージレス
（ドライまたはウェット）エッチングする（ドライエッ
チングの場合なら＞４０：１、ウェットエッチングの場
合ならそれ以上の選択度で）。エッチングマーカー層を
形成するためソース領域に歪みＳｉＧｅ層を組み込むこ
とができる。
【０１９５】９）レジストストリップ。 図１８．４ １０）洗浄。
【０１９６】１１）窒化物エッチングから半導体領域を
保護するための（例えばプラズマを利用する）低温酸化
物薄膜成長。 図１８．５ １２）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
保護するための（例えばプラズマを利用する）低温酸化
物薄膜成長。 図１８．５ １２）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
【０１９７】１３）酸化物層に達するまで窒化物をドラ
イエッチング。 図１８．６ １４）酸化物除去（例えばＨＦディップまたは蒸気）。 図１８．７ １５）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。 図１８．８ １６）レジストストリップ。
イエッチング。 図１８．６ １４）酸化物除去（例えばＨＦディップまたは蒸気）。 図１８．７ １５）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。 図１８．８ １６）レジストストリップ。
【０１９８】１７）洗浄。
【０１９９】１８）ゲート誘電体の形成（成長またはデ
ポジション）。図には、酸化物成長を示す。 図１８．９ １９）インシトゥドーピング処理ポリＳｉＧｅ（Ｇｅ含
有率は、０ないし１００％）のデポジション（例えばＣ
ＶＤ）。
ポジション）。図には、酸化物成長を示す。 図１８．９ １９）インシトゥドーピング処理ポリＳｉＧｅ（Ｇｅ含
有率は、０ないし１００％）のデポジション（例えばＣ
ＶＤ）。
【０２００】２０）ダブルトレンチングによって画成さ
れる正方形の窒化物レベルに達するまでポリをエッチバ
ック。 図１８．１０ ２１）（例えばプラズマを利用する）ポリの低温酸化。
酸化されたポリの界面は、フロー開始時にデポジットさ
れた酸化物薄膜よりも下方に位置しなければならない。 図１８．１１ ２２）（酸化物に対して）選択的に窒化物の（ドライま
たはウェット）エッチング。
れる正方形の窒化物レベルに達するまでポリをエッチバ
ック。 図１８．１０ ２１）（例えばプラズマを利用する）ポリの低温酸化。
酸化されたポリの界面は、フロー開始時にデポジットさ
れた酸化物薄膜よりも下方に位置しなければならない。 図１８．１１ ２２）（酸化物に対して）選択的に窒化物の（ドライま
たはウェット）エッチング。
【０２０１】２３）ホール底から酸化物薄膜を除去。 図１８．１２ ２４）選択的成長、またはブランケットデポジション及
びエッチバックによるドーピング処理ポリプラグの形
成。
びエッチバックによるドーピング処理ポリプラグの形
成。
【０２０２】２５）ポリプラグ頂部にサリサイド化物
（例えばＮｉまたはＣｏ）を形成、または導電材（例え
ばＴｉＮ）を選択的にデポジット。プラグ頂部に形成す
る物質は、ポリのドライエッチングに対してすぐれたマ
スクとして機能しなければならない。 図１８．１３（ケイ化物は図示しない）。
（例えばＮｉまたはＣｏ）を形成、または導電材（例え
ばＴｉＮ）を選択的にデポジット。プラグ頂部に形成す
る物質は、ポリのドライエッチングに対してすぐれたマ
スクとして機能しなければならない。 図１８．１３（ケイ化物は図示しない）。
【０２０３】２６）ポリプラグ最上段の物質から酸化さ
れたポリを除去（例えばＨＦディップまたは蒸気）。 図１８．１４ ２７）酸化物のデポジション（例えばＣＶＤ）及びエッ
チバックによりスペーサを形成。ステッパのオーバレイ
精度よりも大きいこの厚さが、異なるセルのゲート間ト
レンチの幅を画成する。これにより、縦形ＭＯＳＦＥＴ
ｓを取り囲むゲートが可能になる。 図１８．１５ ２８）リソグラフィー（マスク４：ビットライン保護の
ためのレジストライン）。
れたポリを除去（例えばＨＦディップまたは蒸気）。 図１８．１４ ２７）酸化物のデポジション（例えばＣＶＤ）及びエッ
チバックによりスペーサを形成。ステッパのオーバレイ
精度よりも大きいこの厚さが、異なるセルのゲート間ト
レンチの幅を画成する。これにより、縦形ＭＯＳＦＥＴ
ｓを取り囲むゲートが可能になる。 図１８．１５ ２８）リソグラフィー（マスク４：ビットライン保護の
ためのレジストライン）。
【０２０４】２９）（酸化物スペーサ及びゲート誘電体
に対して）選択的にポリをドライエッチング。 図１８．１６ ３０）レジストストリップ。
に対して）選択的にポリをドライエッチング。 図１８．１６ ３０）レジストストリップ。
【０２０５】３１）ポリゲート電極及びポリプラグ頂部
の任意（コバルトまたはニッケル）ケイ化。このケイ化
物は、低温で形成可能（Ｎｉの場合は３５０℃）。 図１８．１７ ３２）プラナリゼーション。酸化物デポジション及びエ
ッチバック；及び／またはＳＯＧによって達成できる。 図１８．１８ ３３）コンデンサスタックのデポジション。例えば、誘
電体としてＢＳＴ（ＢａＳｒＴｉＯ）、セルプレートと
してＴｉＮを使用することができる。 図１８．１９ ビットライン及びワードラインとの接点は、セルプレー
トをエッチングして形成すればよい。ただし、セルプレ
ートとこれら接点との間にショートが起こらないように
適切な注意が必要である。そのためには、導電プラグを
形成する前に接点ホール内側にスペーサを形成すればよ
い。このようにすれば、セルプレートのパターン生成処
理は不要である。フロー７ １）ＮＭＯＳセルトランジスタの場合には、ｐ形基板
（ｎ形基板及びＰＭＯＳセルトランジスタも使用でき
る）。
の任意（コバルトまたはニッケル）ケイ化。このケイ化
物は、低温で形成可能（Ｎｉの場合は３５０℃）。 図１８．１７ ３２）プラナリゼーション。酸化物デポジション及びエ
ッチバック；及び／またはＳＯＧによって達成できる。 図１８．１８ ３３）コンデンサスタックのデポジション。例えば、誘
電体としてＢＳＴ（ＢａＳｒＴｉＯ）、セルプレートと
してＴｉＮを使用することができる。 図１８．１９ ビットライン及びワードラインとの接点は、セルプレー
トをエッチングして形成すればよい。ただし、セルプレ
ートとこれら接点との間にショートが起こらないように
適切な注意が必要である。そのためには、導電プラグを
形成する前に接点ホール内側にスペーサを形成すればよ
い。このようにすれば、セルプレートのパターン生成処
理は不要である。フロー７ １）ＮＭＯＳセルトランジスタの場合には、ｐ形基板
（ｎ形基板及びＰＭＯＳセルトランジスタも使用でき
る）。
【０２０６】２）エピタキシーに先立つ洗浄。
【０２０７】３）縦形トランジスタのエピ成長。
【０２０８】４）コンデンサの底部電極のデポジショ
ン。
ン。
【０２０９】５）コンデンサの誘電体のデポジション。
【０２１０】６）コンデンサの頂部電極（単一または複
数の純粋または合金金属の膜）のデポジション。 図１９．１ ７）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
数の純粋または合金金属の膜）のデポジション。 図１９．１ ７）リソグラフィー（マスク１：最小寸法の線及びスペ
ース）。
【０２１１】８）コンデンサ層（頂部電極、誘電体及び
底部電極）のドライエッチング。 図１９．２ ９）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をドライエッチン
グ。
底部電極）のドライエッチング。 図１９．２ ９）底部高ドーピング処理層（ソース）に達するまで結
晶ケイ素層（ドレン及びチャンネル）をドライエッチン
グ。
【０２１２】選択度を高めるには（ドライエッチングな
ら＞４０：１、ウェットエッチングならそれ以上）、ソ
ース領域にＳｉＧｅ歪み層を形成すればよい。
ら＞４０：１、ウェットエッチングならそれ以上）、ソ
ース領域にＳｉＧｅ歪み層を形成すればよい。
【０２１３】１０）レジストストリップ。 図１９．３ １１）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
スと直交する線及びスペース）。
【０２１４】１２）コンデンサ層（頂部電極、誘電体及
び底部電極）のドライエッチング。 図１９．４ １３）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。 図１９．５ １４）レジストストリップ。 図１９．６ １５）洗浄。
び底部電極）のドライエッチング。 図１９．４ １３）エピスタック全体を非ドーピング処理基板中へダ
メージレス（ドライまたはウェット）エッチング。 図１９．５ １４）レジストストリップ。 図１９．６ １５）洗浄。
【０２１５】１６）ゲート誘電体のデポジション。 図１９．７（デポジットされた酸化物層を示す） １７）ゲート電極のデポジション［ポリＳｉＧｅ（Ｇｅ
％は、０ないし１００％）または金属］。
％は、０ないし１００％）または金属］。
【０２１６】１８）コンデンサ頂部のゲート誘電体に達
するまでゲート電極をエッチバック。 図１９．８ １９）制御下にゲート電極を凹ませる。ゲート電極がポ
リＳｉまたはＳｉＧｅ（またはＧｅ単独）なら、低温
（ＰＥ？）酸化を利用することができる。ゲート電極が
金属（例えばＷ）なら、簡単なエッチバックを利用すれ
ばよい。
するまでゲート電極をエッチバック。 図１９．８ １９）制御下にゲート電極を凹ませる。ゲート電極がポ
リＳｉまたはＳｉＧｅ（またはＧｅ単独）なら、低温
（ＰＥ？）酸化を利用することができる。ゲート電極が
金属（例えばＷ）なら、簡単なエッチバックを利用すれ
ばよい。
【０２１７】凹みは、底部コンデンサ電極よりも下方に
達するようにする。 図１９．９ ２０）ポリ酸化によってゲート電極を凹ませた場合に
は、この酸化物を除去しなければならない（例えばＨＦ
ディップまたは蒸気）。
達するようにする。 図１９．９ ２０）ポリ酸化によってゲート電極を凹ませた場合に
は、この酸化物を除去しなければならない（例えばＨＦ
ディップまたは蒸気）。
【０２１８】２１）スペーサを形成するための酸化物の
ＣＶＤ及びエッチバック。ステッパのオーバレイ精度よ
りも大きいこの厚さが、異なるセルのゲート間トレンチ
の幅を画成する。これにより全周ゲートの形成が可能に
なる。 図１９．１０ ２２）リソグラフィー（マスク４：ビットラインを保護
するためのレジストライン）。
ＣＶＤ及びエッチバック。ステッパのオーバレイ精度よ
りも大きいこの厚さが、異なるセルのゲート間トレンチ
の幅を画成する。これにより全周ゲートの形成が可能に
なる。 図１９．１０ ２２）リソグラフィー（マスク４：ビットラインを保護
するためのレジストライン）。
【０２１９】２３）（酸化物スペーサに対して）選択的
にゲート電極をドライエッチング。 図１９．１１ ２４）レジストストリップ。 図１９．１２ ２５）酸化物デポジション（及び／またはＳＯＧ）によ
るプラナリゼーション、及びエッチバック。 図１９．１３ ２６）金属（セルプレート）のデポジションセルプレー
トはすべてのコンデンサに共通 図１９．１４ ビットライン及びワードラインとの接点は、セルプレー
トをエッチングすることによって形成すればよい。セル
プレートとこれら接点との間のショートを避ける適切な
注意が必要である。そのためには、導電性プラグを形成
する前に接点ホール内側にスペーサを形成すればよい。２．２個のトランジスタ及び１個のコンデンサ（２Ｔ＋
１Ｃ）から成る新規のセル ２個の（相補）トランジスタ及び１個のコンデンサから
成る新しい構成をも開発した（２Ｔセル）。このセル
は、コンデンサのプレートに加わるバイアスのダイナミ
ックレンジの倍増を可能にする。プレーナ技術では、第
２トランジスタが許容限度を超えた面積増大を招く。
（ＰＭＯＳ及びＮＭＯＳ）トランジスタを上下方向に重
ね、コンデンサ（絶縁物）を介在させる縦形技術では、
面積増大を伴わず、セルの製造を高度の自己整合性で遂
行できる。
にゲート電極をドライエッチング。 図１９．１１ ２４）レジストストリップ。 図１９．１２ ２５）酸化物デポジション（及び／またはＳＯＧ）によ
るプラナリゼーション、及びエッチバック。 図１９．１３ ２６）金属（セルプレート）のデポジションセルプレー
トはすべてのコンデンサに共通 図１９．１４ ビットライン及びワードラインとの接点は、セルプレー
トをエッチングすることによって形成すればよい。セル
プレートとこれら接点との間のショートを避ける適切な
注意が必要である。そのためには、導電性プラグを形成
する前に接点ホール内側にスペーサを形成すればよい。２．２個のトランジスタ及び１個のコンデンサ（２Ｔ＋
１Ｃ）から成る新規のセル ２個の（相補）トランジスタ及び１個のコンデンサから
成る新しい構成をも開発した（２Ｔセル）。このセル
は、コンデンサのプレートに加わるバイアスのダイナミ
ックレンジの倍増を可能にする。プレーナ技術では、第
２トランジスタが許容限度を超えた面積増大を招く。
（ＰＭＯＳ及びＮＭＯＳ）トランジスタを上下方向に重
ね、コンデンサ（絶縁物）を介在させる縦形技術では、
面積増大を伴わず、セルの製造を高度の自己整合性で遂
行できる。
【０２２０】図１６は、アナログ信号の記憶に好適なセ
ルの構成を示す。このセルは、以下に述べる態様で動作
する：書き込み動作 ： Ｂｔ ｌ1（頂部トランジスタ−ＮＭＯＳのソース）＝書き込むべ
き値Ｂｔｌ2（底部トランジスタ−ＰＭＯＳのソース）＝書き込むべき値 ワードライン（ゲート）＝0→1 ＮＭＯＳを導通させ、
Ｂｔｌ1値をコンデンサのトッププレートに入力（ＰＭ
ＯＳは不導通状態であり、従ってボトムプレートはＢｔ
ｌ2から隔離されている）。
ルの構成を示す。このセルは、以下に述べる態様で動作
する：書き込み動作 ： Ｂｔ ｌ1（頂部トランジスタ−ＮＭＯＳのソース）＝書き込むべ
き値Ｂｔｌ2（底部トランジスタ−ＰＭＯＳのソース）＝書き込むべき値 ワードライン（ゲート）＝0→1 ＮＭＯＳを導通させ、
Ｂｔｌ1値をコンデンサのトッププレートに入力（ＰＭ
ＯＳは不導通状態であり、従ってボトムプレートはＢｔ
ｌ2から隔離されている）。
【０２２１】ワードライン（ゲート）＝0→1 ＰＭＯＳ
を導通させ、Ｂｔｌ2値をコンデンサのボトムプレート
に入力（ＮＭＯＳは不導通状態にあり、従ってトッププ
レートはＢｔｌ1から隔離されている）。読み取り動作 ：Ｂｔｌ1（頂部トランジスタ−ＮＭＯＳのソース）＝読み取りモ
ードＢｔｌ2（底部トランジスタ−ＰＭＯＳのソース）＝読み取りモード ワードライン（ゲート）＝0→1 Ｂｔｌ1をトッププレ
ートの電位にする（ボトムプレートはＢｔｌ2から隔離
されている）。
を導通させ、Ｂｔｌ2値をコンデンサのボトムプレート
に入力（ＮＭＯＳは不導通状態にあり、従ってトッププ
レートはＢｔｌ1から隔離されている）。読み取り動作 ：Ｂｔｌ1（頂部トランジスタ−ＮＭＯＳのソース）＝読み取りモ
ードＢｔｌ2（底部トランジスタ−ＰＭＯＳのソース）＝読み取りモード ワードライン（ゲート）＝0→1 Ｂｔｌ1をトッププレ
ートの電位にする（ボトムプレートはＢｔｌ2から隔離
されている）。
【０２２２】ワードライン（ゲート）＝0→1 Ｂｔｌ2
をボトムプレートの電位にする（トッププレートはＢｔ
ｌ1から隔離されている）。
をボトムプレートの電位にする（トッププレートはＢｔ
ｌ1から隔離されている）。
【０２２３】この新しいＴ２セルは、多重値（ＭＶ）Ｒ
ＡＭｓの性能を著しく高める。その理由は、このデュア
ルトランジスタセルが両極性を提供することによって、
コンデンサ電圧を倍増し、従って多重電圧レベルの数も
倍増できることにある。
ＡＭｓの性能を著しく高める。その理由は、このデュア
ルトランジスタセルが両極性を提供することによって、
コンデンサ電圧を倍増し、従って多重電圧レベルの数も
倍増できることにある。
【０２２４】さらにまた、もしコンデンサの絶縁物が強
誘電性を有するなら、強誘電ランダムアクセスメモリ
（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓＭｅｍｏｒｙ，ＦＲＡＭ）を得るためにフローを
変える必要はない。デュアルＭＯＳＦＥＴセルは、コン
デンサプレートに正負両極性を提供するからＦＲＡＭｓ
には極めて好ましい。これは、この種の材料を含む回路
にとって極めて有用な特性である。
誘電性を有するなら、強誘電ランダムアクセスメモリ
（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓＭｅｍｏｒｙ，ＦＲＡＭ）を得るためにフローを
変える必要はない。デュアルＭＯＳＦＥＴセルは、コン
デンサプレートに正負両極性を提供するからＦＲＡＭｓ
には極めて好ましい。これは、この種の材料を含む回路
にとって極めて有用な特性である。
【０２２５】２Ｔセルは、ＮＭＯＳ及びＰＭＯＳを含
み、そのフロントエンドは縦形ＭＯＳＦＥＴｓの縦集積
と同様に構成されているから、セルトランジスタと論理
トランジスタとを同時に製造することができる。これ
は、製造ステップを重複させずに達成できる。エピタキ
シー、縦構造のエッチング、ゲートスタック形成、プラ
ナリゼーションなどのような製造ステップは、すべて１
回だけ行われる。相違が生ずるのは、接点及び相互接続
部を形成する時である。セルトランジスタの場合には、
ソースとゲートだけに接点を設ける（各ドレンは、コン
デンサのプレートと対面している）。論理トランジスタ
の場合には、ドレンにも接点を設ける。底部トランジス
タなら、コンデンサをエッチングして接点ホールを形成
することになる。このことは、標準的なＤＲＡＭ製法に
比較して工程の著しい簡略化とコストの軽減とを意味す
る。
み、そのフロントエンドは縦形ＭＯＳＦＥＴｓの縦集積
と同様に構成されているから、セルトランジスタと論理
トランジスタとを同時に製造することができる。これ
は、製造ステップを重複させずに達成できる。エピタキ
シー、縦構造のエッチング、ゲートスタック形成、プラ
ナリゼーションなどのような製造ステップは、すべて１
回だけ行われる。相違が生ずるのは、接点及び相互接続
部を形成する時である。セルトランジスタの場合には、
ソースとゲートだけに接点を設ける（各ドレンは、コン
デンサのプレートと対面している）。論理トランジスタ
の場合には、ドレンにも接点を設ける。底部トランジス
タなら、コンデンサをエッチングして接点ホールを形成
することになる。このことは、標準的なＤＲＡＭ製法に
比較して工程の著しい簡略化とコストの軽減とを意味す
る。
【０２２６】このエンハンスメントは、イオン注入法、
固相再結晶、ポリトランジスタ、全エピタキシャルＣＶ
Ｄ（またはその他の方法）などのようなトランジスタの
製法とも、使用する基板（バルクまたはＳＯＩ）とも無
関係である。これらの製法が持つそれぞれ固有の性質に
かんがみ、これらのトランジスタを全エピタキシャル成
長させれば最大限の電気的性能が期待されることはいう
までもない。最大限の電気的性能は、所与の電源に対応
して得られる多重電圧レベルの数に直接翻訳することが
できる。
固相再結晶、ポリトランジスタ、全エピタキシャルＣＶ
Ｄ（またはその他の方法）などのようなトランジスタの
製法とも、使用する基板（バルクまたはＳＯＩ）とも無
関係である。これらの製法が持つそれぞれ固有の性質に
かんがみ、これらのトランジスタを全エピタキシャル成
長させれば最大限の電気的性能が期待されることはいう
までもない。最大限の電気的性能は、所与の電源に対応
して得られる多重電圧レベルの数に直接翻訳することが
できる。
【０２２７】２−トランジスタセル（２Ｔセル）の製造
に際しては、コンデンサの誘電体がエピタキシャル処理
に関してケイ素とコンパチブルであることが理想であ
る。この場合、プロセスフローは底部トランジスタ層の
エピタキシーから始まり、絶縁層のエピタキシーがこれ
に続き、さらに頂部トランジスタ層のエピタキシーが続
く。エピタキシーアプローチの他の利点として、エピタ
キシャル成長で形成された絶縁層は、例えば二酸化ケイ
素（１Ｅ０６）よりもはるかに多い書き込み／読み取り
サイクルに耐えることができる。従って、その用途も広
くなる。
に際しては、コンデンサの誘電体がエピタキシャル処理
に関してケイ素とコンパチブルであることが理想であ
る。この場合、プロセスフローは底部トランジスタ層の
エピタキシーから始まり、絶縁層のエピタキシーがこれ
に続き、さらに頂部トランジスタ層のエピタキシーが続
く。エピタキシーアプローチの他の利点として、エピタ
キシャル成長で形成された絶縁層は、例えば二酸化ケイ
素（１Ｅ０６）よりもはるかに多い書き込み／読み取り
サイクルに耐えることができる。従って、その用途も広
くなる。
【０２２８】第２の製法として考えられるのは、ウエハ
接合である。この場合、ＰＭＯＳとＮＭＯＳを別々のウ
エハ上にエピタキシャル成長させ、絶縁層を挟んで両ウ
エハを接合することになる。この場合、単一の結晶（強
誘電性かどうかは問わない）絶縁層を介在させてもよ
い。
接合である。この場合、ＰＭＯＳとＮＭＯＳを別々のウ
エハ上にエピタキシャル成長させ、絶縁層を挟んで両ウ
エハを接合することになる。この場合、単一の結晶（強
誘電性かどうかは問わない）絶縁層を介在させてもよ
い。
【０２２９】第３の製法として考えられるのは、頂部ト
ランジスタをポリトランジスタとして構成し、コンデン
サの誘電層にインシトゥドーピング処理ポリ層を順次デ
ポジットすることによって、トランジスタの活性層を形
成する方法である。
ランジスタをポリトランジスタとして構成し、コンデン
サの誘電層にインシトゥドーピング処理ポリ層を順次デ
ポジットすることによって、トランジスタの活性層を形
成する方法である。
【０２３０】いずれの場合にも、セル製造の全工程は両
トランジスタについてもコンデンサについても自己整合
性である。また、いずれの場合にも、両トランジスタは
２通り（ソース／チャンネル及びチャンネル／ドレン）
またはそれ以上の接合形を持つことができる。
トランジスタについてもコンデンサについても自己整合
性である。また、いずれの場合にも、両トランジスタは
２通り（ソース／チャンネル及びチャンネル／ドレン）
またはそれ以上の接合形を持つことができる。
【０２３１】いずれの製法もバックエンドまでは全く同
じであるから、なんらかのメモリを有する論理回路とな
んらかのロジックを有するメモリ回路との相違点は、論
理回路の場合は、電圧供給が比較的低いからトランジス
タ中の接合数が少なく（または最小限で）、コンデンサ
に記憶可能な値の数も少ないということである。メモリ
回路の場合、記憶レベルの数を最大限にするから、メモ
リセル及びＣＭＯＳ論理回路を構成するすべてのトラン
ジスタは多重接合形となる。電力消費の点で、論理トラ
ンジスタの数に制限があることはいうまでもない。
じであるから、なんらかのメモリを有する論理回路とな
んらかのロジックを有するメモリ回路との相違点は、論
理回路の場合は、電圧供給が比較的低いからトランジス
タ中の接合数が少なく（または最小限で）、コンデンサ
に記憶可能な値の数も少ないということである。メモリ
回路の場合、記憶レベルの数を最大限にするから、メモ
リセル及びＣＭＯＳ論理回路を構成するすべてのトラン
ジスタは多重接合形となる。電力消費の点で、論理トラ
ンジスタの数に制限があることはいうまでもない。
【０２３２】事実、この２Ｔセルのプロセスフローは論
理、メモリ及びパワートランジスタを単一ダイで簡単か
つ一体的に製造することを可能にする。多重接合に影響
を与える電力消費は、多重ホモ接合の代りに多重ヘテロ
接合を採用することによって回避される。即ち、縦形多
重ヘテロ接合ＭＯＳＦＥＴｓを採用すれば、室温で電流
がバリスティックになるからである。
理、メモリ及びパワートランジスタを単一ダイで簡単か
つ一体的に製造することを可能にする。多重接合に影響
を与える電力消費は、多重ホモ接合の代りに多重ヘテロ
接合を採用することによって回避される。即ち、縦形多
重ヘテロ接合ＭＯＳＦＥＴｓを採用すれば、室温で電流
がバリスティックになるからである。
【０２３３】０．３Ｓμｍの解像力で密な線及びスペー
スを形成できるステッパであると仮定すると、セルの面
積はＡ＝（２×０．３５×２×０．３５）＝（０７×０
７）＝０．４９ｃｍ2 となる。
スを形成できるステッパであると仮定すると、セルの面
積はＡ＝（２×０．３５×２×０．３５）＝（０７×０
７）＝０．４９ｃｍ2 となる。
【０２３４】１μｍ2 ＝１Ｅ-8ｃｍ2 、１ギガ＝１Ｅ9
であるから、１ギガのセルによって占められる面積は： ０．４９μｍ2 ×１Ｅ9 ＝４．９Ｅ8 μｍ2 ＝４．９ｃ
ｍ2 となる。
であるから、１ギガのセルによって占められる面積は： ０．４９μｍ2 ×１Ｅ9 ＝４．９Ｅ8 μｍ2 ＝４．９ｃ
ｍ2 となる。
【０２３５】一例として、ＡＳＭＬ ＰＡＳ ５５００
／１００は６．０２８ｃｍ2 のフィールドであり、１ギ
ガビットのダイ及び必要なすべての論理回路をこのフィ
ールドに含むことは可能である。
／１００は６．０２８ｃｍ2 のフィールドであり、１ギ
ガビットのダイ及び必要なすべての論理回路をこのフィ
ールドに含むことは可能である。
【０２３６】図１５は、本発明の第２実施例としての縦
形ＭＩＳＦＥＴメモリセルの製法フローチャートであ
り、少なくとも下記ステップを含む： −ドレン間にコンデンサを介在させた相補トランジスタ
スタックの形成； −絶縁層のデポジション； −第１トレンチの形成； −（第１トレンチと直交する）第２トレンチの形成； −全周ゲート絶縁層の形成； −ゲート電極のデポジション及びエッチバック； −頂部エピ層より下方のゲート電極の酸化； −エピ−メサからのＳｉ3 Ｎ4 及びＳｉＯ2 の除去； −エピ−メサ上にポリ−プラグ形成； −ゲート電極からの酸化ポリの除去； −ポリ−プラグ周りにＳｉＯ2 スペーサ形成； −ゲート電極のパターン生成； −頂部電極のプラナリゼーション＋デポジション； −頂部電極のパターン生成。
形ＭＩＳＦＥＴメモリセルの製法フローチャートであ
り、少なくとも下記ステップを含む： −ドレン間にコンデンサを介在させた相補トランジスタ
スタックの形成； −絶縁層のデポジション； −第１トレンチの形成； −（第１トレンチと直交する）第２トレンチの形成； −全周ゲート絶縁層の形成； −ゲート電極のデポジション及びエッチバック； −頂部エピ層より下方のゲート電極の酸化； −エピ−メサからのＳｉ3 Ｎ4 及びＳｉＯ2 の除去； −エピ−メサ上にポリ−プラグ形成； −ゲート電極からの酸化ポリの除去； −ポリ−プラグ周りにＳｉＯ2 スペーサ形成； −ゲート電極のパターン生成； −頂部電極のプラナリゼーション＋デポジション； −頂部電極のパターン生成。
【０２３７】下記のフロー：フロー８及びフロー９は図
２０及び２１とそれぞれ関連し、（２Ｔ＋１Ｃ）セルの
製造例を示す。フロー８ （２Ｔセル：全エピタキシャルスタック） １）Ｎ形基板。
２０及び２１とそれぞれ関連し、（２Ｔ＋１Ｃ）セルの
製造例を示す。フロー８ （２Ｔセル：全エピタキシャルスタック） １）Ｎ形基板。
【０２３８】２）エピタキシーに先立つ洗浄。
【０２３９】３）ＰＭＯＳ層のエピ−デポジション。
【０２４０】４）＋エピタキシャル絶縁層のデポジショ
ン ５）＋ＮＭＯＳ層のエピ−デポジション ６）酸化物薄膜＋厚い窒化物のＣＶＤ。 図２０．１ ７）リソグラフィーマスク１：（セルトランジスタの場
合には最小寸法の）線及びスペース。
ン ５）＋ＮＭＯＳ層のエピ−デポジション ６）酸化物薄膜＋厚い窒化物のＣＶＤ。 図２０．１ ７）リソグラフィーマスク１：（セルトランジスタの場
合には最小寸法の）線及びスペース。
【０２４１】８）酸化物層に達するまで窒化物をドライ
エッチング。
エッチング。
【０２４２】９）レジストストリップ＋洗浄。 図２０．２ １０）酸化物のダメージレス除去：例えばＨＦ蒸気。 図２０．３ １１）底部高ドーピング処理層（ＰＭＯＳソース）に達
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度（ドライエッチングなら＞４０：
１、ウェットエッチングならそれ以上）を得るためには
ソース域にＳｉＧｅ歪み層を形成すればよい。 図２０．４ １２）防食用酸化物層（ｓａｃｒｉｆｉｃｉａｌ ｏｘ
ｉｄｅ）の低温成長 図２０．５ １３）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度（ドライエッチングなら＞４０：
１、ウェットエッチングならそれ以上）を得るためには
ソース域にＳｉＧｅ歪み層を形成すればよい。 図２０．４ １２）防食用酸化物層（ｓａｃｒｉｆｉｃｉａｌ ｏｘ
ｉｄｅ）の低温成長 図２０．５ １３）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
【０２４３】１４）酸化物層に達するまで窒化物をドラ
イエッチング。 図２０．６ １５）レジストストリップ＋洗浄。
イエッチング。 図２０．６ １５）レジストストリップ＋洗浄。
【０２４４】１６）酸化物除去：例えばＨＦ蒸気。 図２０．７ １７）全エピ−スタックを基板中へダメージレスドライ
エッチング。 図２０．８ １８）ゲート誘電体の形成（成長酸化物を示す）。 図２０．９ １９）Ｓｉミッドギャップゲート電極のデポジション
（例えば、ｐ ++ ポリＳｉにむかって延びるｐ ++ ポリＧ
ｅ；またはＴｉＮのような金属）。
エッチング。 図２０．８ １８）ゲート誘電体の形成（成長酸化物を示す）。 図２０．９ １９）Ｓｉミッドギャップゲート電極のデポジション
（例えば、ｐ ++ ポリＳｉにむかって延びるｐ ++ ポリＧ
ｅ；またはＴｉＮのような金属）。
【０２４５】２０）窒化物層に達するまでゲート電極を
エッチバック 図２０．１０ ２１）制御下にゲート電極を凹ませる。ゲート電極がｐ
++ ポリならば（例えばプラズマを利用する）低温酸化を
利用できる。ゲート電極が金属ならば、時限エッチバッ
クを利用すればよい。凹みは、最上段トランジスタの接
合層（この場合はＮＭＯＳのソース）よりも下方まで達
していなければならない。ポリゲート酸化を図に示し
た。 図２０．１１ ２２）ゲートをポリ酸化によって凹ませる場合、同時に
窒化物の選択的な除去を行うことができる。ゲート電極
が金属ならば、ゲート電極を凹ませたあとにプラナリゼ
ーションステップが必要である。その場合には、窒化物
を選択的にエッチングしなければならない。 図２０．１２ ２３）インシトゥドーピング処理ポリプラグを選択的Ｃ
ＶＤによって形成する。ブランケットＣＶＤ及びエッチ
バックを利用してもよい。 図２０．１３ ２４）酸化ポリの選択的除去（金属ゲート電極の場合に
はデポジットされている酸化物を選択的に除去する）。 図２０．１４ ２５）酸化物層をＣＶＤ及びエッチバックしてスペーサ
を形成。ステッパのオーバレイ精度よりも大きいこの厚
さが、異なるセルのゲート間トレンチの幅を画成する。
これにより全周ゲートの形成が可能になる。 図２０．１５ ２６）リソグラフィー（マスク４：ビットラインを保護
するためのレジストライン）。
エッチバック 図２０．１０ ２１）制御下にゲート電極を凹ませる。ゲート電極がｐ
++ ポリならば（例えばプラズマを利用する）低温酸化を
利用できる。ゲート電極が金属ならば、時限エッチバッ
クを利用すればよい。凹みは、最上段トランジスタの接
合層（この場合はＮＭＯＳのソース）よりも下方まで達
していなければならない。ポリゲート酸化を図に示し
た。 図２０．１１ ２２）ゲートをポリ酸化によって凹ませる場合、同時に
窒化物の選択的な除去を行うことができる。ゲート電極
が金属ならば、ゲート電極を凹ませたあとにプラナリゼ
ーションステップが必要である。その場合には、窒化物
を選択的にエッチングしなければならない。 図２０．１２ ２３）インシトゥドーピング処理ポリプラグを選択的Ｃ
ＶＤによって形成する。ブランケットＣＶＤ及びエッチ
バックを利用してもよい。 図２０．１３ ２４）酸化ポリの選択的除去（金属ゲート電極の場合に
はデポジットされている酸化物を選択的に除去する）。 図２０．１４ ２５）酸化物層をＣＶＤ及びエッチバックしてスペーサ
を形成。ステッパのオーバレイ精度よりも大きいこの厚
さが、異なるセルのゲート間トレンチの幅を画成する。
これにより全周ゲートの形成が可能になる。 図２０．１５ ２６）リソグラフィー（マスク４：ビットラインを保護
するためのレジストライン）。
【０２４６】２７）（酸化物スペーサに対して）選択的
にゲート電極をドライエッチング。 図２０．１６ ２８）レジストストリップ＋洗浄。 図２０．１７ ２９）酸化デポジション（及び／またはＳＯＧ）による
プラナリゼーション、及びエッチバック。 図２０．１８ ３０）金属のデポジション。 図２０．１９ ３１）リソグラフィー（マスク５：頂部ビットライ
ン）。
にゲート電極をドライエッチング。 図２０．１６ ２８）レジストストリップ＋洗浄。 図２０．１７ ２９）酸化デポジション（及び／またはＳＯＧ）による
プラナリゼーション、及びエッチバック。 図２０．１８ ３０）金属のデポジション。 図２０．１９ ３１）リソグラフィー（マスク５：頂部ビットライ
ン）。
【０２４７】３２）下方の酸化物層に対して選択的に金
属をドライエッチング。 図２０．２０フロー９ （２Ｔセル及びＣＭＯＳの同時製造） １）Ｎ形基板。
属をドライエッチング。 図２０．２０フロー９ （２Ｔセル及びＣＭＯＳの同時製造） １）Ｎ形基板。
【０２４８】２）エピタキシーに先立つ洗浄。
【０２４９】３）ＰＭＯＳ層のエピ−デポジション。
【０２５０】４）＋エピタキシャル絶縁層のデポジショ
ン ５）＋ＮＭＯＳ層のエピ−デポジション ６）酸化物薄膜＋厚い窒化物のＣＶＤ。 図２１．１ ７）リソグラフィーマスク１：（セルトランジスタの場
合には最小寸法の）線及びスペース。
ン ５）＋ＮＭＯＳ層のエピ−デポジション ６）酸化物薄膜＋厚い窒化物のＣＶＤ。 図２１．１ ７）リソグラフィーマスク１：（セルトランジスタの場
合には最小寸法の）線及びスペース。
【０２５１】８）酸化物層に達するまで窒化物をドライ
エッチング。
エッチング。
【０２５２】９）レジストストリップ＋洗浄。 図２１．２ １０）酸化物のダメージレス除去：例えばＨＦ蒸気。 図２１．３ １１）底部高ドーピング処理層（ＰＭＯＳソース）に達
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度（ドライエッチングなら＞４０：
１、ウェットエッチングならそれ以上）を得るために
は、ソース域にＳｉＧｅ歪み層を形成すればよい。 図２１．４ １２）防食用酸化物の低温成長。 図２１．５ １３）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
するまで結晶ケイ素層をダメージレスドライエッチン
グ。ある程度の選択度（ドライエッチングなら＞４０：
１、ウェットエッチングならそれ以上）を得るために
は、ソース域にＳｉＧｅ歪み層を形成すればよい。 図２１．４ １２）防食用酸化物の低温成長。 図２１．５ １３）リソグラフィー（マスク２：第１の線及びスペー
スと直交する線及びスペース）。
【０２５３】１４）酸化物層に達するまで窒化物をドラ
イエッチング。 図２１．６ １５）酸化物除去：例えばＨＦ蒸気。 図２１．７ １６）全エピ−スタックを基板中へダメージレスドライ
エッチング。 図２１．８ １７）レジストストリップ＋洗浄。
イエッチング。 図２１．６ １５）酸化物除去：例えばＨＦ蒸気。 図２１．７ １６）全エピ−スタックを基板中へダメージレスドライ
エッチング。 図２１．８ １７）レジストストリップ＋洗浄。
【０２５４】１８）ゲート誘電体の形成（成長酸化物を
図示した）。 図２１．９ １９）Ｓｉミッドギャップゲート電極のデポジション
（例えば、ｐ ++ ポリＳｉに対して延びるｐ ++ ポリＧｅ；
またはＴｉＮのような金属）。
図示した）。 図２１．９ １９）Ｓｉミッドギャップゲート電極のデポジション
（例えば、ｐ ++ ポリＳｉに対して延びるｐ ++ ポリＧｅ；
またはＴｉＮのような金属）。
【０２５５】２０）窒化物層に達するまでゲート電極を
エッチバック。 図２１．１０ ２１）制御下にゲート電極を凹ませる。もしゲート電極
がｐ ++ ポリならば低温酸化（例えばプラズマ利用のエン
ハンスメント）を利用できる。もしゲート電極が金属な
らば時限エッチバックを行えばよい。この凹みは、最上
段トランジスタの接合層（この場合はＮＭＯＳのソー
ス）よりも下方に達しなければならない。図にはポリゲ
ートの酸化を示した。 図２１．１１ ２２）リソグラフィー（マスク３：ＣＭＯＳ域を保護す
るためのレジストライン）。
エッチバック。 図２１．１０ ２１）制御下にゲート電極を凹ませる。もしゲート電極
がｐ ++ ポリならば低温酸化（例えばプラズマ利用のエン
ハンスメント）を利用できる。もしゲート電極が金属な
らば時限エッチバックを行えばよい。この凹みは、最上
段トランジスタの接合層（この場合はＮＭＯＳのソー
ス）よりも下方に達しなければならない。図にはポリゲ
ートの酸化を示した。 図２１．１１ ２２）リソグラフィー（マスク３：ＣＭＯＳ域を保護す
るためのレジストライン）。
【０２５６】２３）選択的な窒化物除去。 図２１．１２ ２４）レジストストリップ＋洗浄。
【０２５７】２５）インシトゥドーピング処理ポリプラ
グを選択的なＣＶＤによって形成。ブランケットＣＶＤ
及びエッチバックも利用できる。 図２１．１３ ２６）酸化物（酸化ポリ）の選択的除去 図２１．１４ ２７）酸化物スペーサの形成：酸化物のＣＶＤ及びエッ
チバック。 図２１．１５ ２８）リソグラフィー（マスク４：ビットライン及びＣ
ＭＯＳのゲートを保護するためのレジストライン）。
グを選択的なＣＶＤによって形成。ブランケットＣＶＤ
及びエッチバックも利用できる。 図２１．１３ ２６）酸化物（酸化ポリ）の選択的除去 図２１．１４ ２７）酸化物スペーサの形成：酸化物のＣＶＤ及びエッ
チバック。 図２１．１５ ２８）リソグラフィー（マスク４：ビットライン及びＣ
ＭＯＳのゲートを保護するためのレジストライン）。
【０２５８】２９）レジストによってマスクされ、酸化
物スペーサと自己整合するゲート電極のドライエッチン
グ。 図２１．１６ ３０）レジストストリップ＋洗浄。 図２１．１７ ３１）酸化物デポジション（及び／またはＳＯＧ）によ
るプラナリゼーション、及びエッチバック。 図２１．１８ ３２）接着層＋金属障壁／エッチストップ（例えばＴｉ
／ＴｉＮ）のデポジション。 図２１．１９ ３３）リソグラフィー（マスク５：ＮＭＯＳ及びＰＭＯ
Ｓドレン→ＣＭＯＳインバータとの接点ホール）。
物スペーサと自己整合するゲート電極のドライエッチン
グ。 図２１．１６ ３０）レジストストリップ＋洗浄。 図２１．１７ ３１）酸化物デポジション（及び／またはＳＯＧ）によ
るプラナリゼーション、及びエッチバック。 図２１．１８ ３２）接着層＋金属障壁／エッチストップ（例えばＴｉ
／ＴｉＮ）のデポジション。 図２１．１９ ３３）リソグラフィー（マスク５：ＮＭＯＳ及びＰＭＯ
Ｓドレン→ＣＭＯＳインバータとの接点ホール）。
【０２５９】３４）酸化物薄膜に達するまでＴｉＮ／Ｔ
ｉ＋窒化物をドライエッチング。
ｉ＋窒化物をドライエッチング。
【０２６０】３５）頂部トランジスタのドレン内側に達
するまで頂部トランジスタのソース／チャンネルをダメ
ージレスドライエッチング。 図２１．２０ ３６）レジストストリップ＋洗浄。 図２１．２１ ３７）窒化物スペーサの形成：酸化物薄膜＋窒化物のＣ
ＶＤ、窒化物のエッチバック。 図２１．２２ ３８）酸化物のダメージレス選択除去：例えばＨＦ蒸
気。 図２１．２３ ３９）底部トランジスタのドレンに達するまで頂部トラ
ンジスタのドレン及び絶縁層を自己整合ドライエッチン
グ。 図２１．２４ ４０）金属プラグの形成。例えばＣＶＤ及びエッチバッ
クによる。 図２１．２５ ４１）リソグラフィー（マスク６：ＣＭＯＳゲート、及
び頂部トランジスタ−ＮＭＯＳ−ソースとの接点ホー
ル）。
するまで頂部トランジスタのソース／チャンネルをダメ
ージレスドライエッチング。 図２１．２０ ３６）レジストストリップ＋洗浄。 図２１．２１ ３７）窒化物スペーサの形成：酸化物薄膜＋窒化物のＣ
ＶＤ、窒化物のエッチバック。 図２１．２２ ３８）酸化物のダメージレス選択除去：例えばＨＦ蒸
気。 図２１．２３ ３９）底部トランジスタのドレンに達するまで頂部トラ
ンジスタのドレン及び絶縁層を自己整合ドライエッチン
グ。 図２１．２４ ４０）金属プラグの形成。例えばＣＶＤ及びエッチバッ
クによる。 図２１．２５ ４１）リソグラフィー（マスク６：ＣＭＯＳゲート、及
び頂部トランジスタ−ＮＭＯＳ−ソースとの接点ホー
ル）。
【０２６１】４２）ポリ及びＴｉＮに達するまで酸化物
をドライエッチング。 図２１．２６ ４３）レジストストリップ＋洗浄。
をドライエッチング。 図２１．２６ ４３）レジストストリップ＋洗浄。
【０２６２】４４）金属プラグの形成（例えばＣＶＤ及
びエッチバック）。 図２１．２７ ４５）リソグラフィー（マスク７：底部トランジスタ−
ＰＭＯＳ−ソースとの接点ホール）。
びエッチバック）。 図２１．２７ ４５）リソグラフィー（マスク７：底部トランジスタ−
ＰＭＯＳ−ソースとの接点ホール）。
【０２６３】４６）酸化物層に達するまでＴｉＮ／Ｔ
ｉ、窒化物をドライエッチング。
ｉ、窒化物をドライエッチング。
【０２６４】４７）ＰＭＯＳソースに達するまでＮＭＯ
Ｓ層及びＰＭＯＳドレン及びチャンネルをダメージレス
ドライエッチング。 図２１．２８ ４８）レジストストリップ＋洗浄。 図２１．２９ ４９）窒化物スペーサの形成：酸化物薄膜及び窒化物の
ＣＶＤ、窒化物のエッチバック。
Ｓ層及びＰＭＯＳドレン及びチャンネルをダメージレス
ドライエッチング。 図２１．２８ ４８）レジストストリップ＋洗浄。 図２１．２９ ４９）窒化物スペーサの形成：酸化物薄膜及び窒化物の
ＣＶＤ、窒化物のエッチバック。
【０２６５】５０）例えば、ＨＦ蒸気による酸化物除
去。 図２１．３０ ５１）例えば、ＣＶＤ及びエッチバックによる金属プラ
グの形成。 図２１．３１ ５２）リソグラフィー（マスク５：最上段ビットライン
及びＣＭＯＳとの接点）。
去。 図２１．３０ ５１）例えば、ＣＶＤ及びエッチバックによる金属プラ
グの形成。 図２１．３１ ５２）リソグラフィー（マスク５：最上段ビットライン
及びＣＭＯＳとの接点）。
【０２６６】５３）下方の酸化物／窒化物に対して選択
的に金属をドライエッチング。 図２１．３２
的に金属をドライエッチング。 図２１．３２
【図１】３通りのバイアス条件：即ち無バイアス（図１
ａ）、ドレン・バイアス（図１ｂ）、ドレン及びゲート
・バイアス（図１ｃ）において、本発明のＰＭＯＳディ
バイスが示す（ソースからドレンまでの）距離に応じた
バンド構造及び電気化学的ポテンシャルのグラフであ
る。
ａ）、ドレン・バイアス（図１ｂ）、ドレン及びゲート
・バイアス（図１ｃ）において、本発明のＰＭＯＳディ
バイスが示す（ソースからドレンまでの）距離に応じた
バンド構造及び電気化学的ポテンシャルのグラフであ
る。
【図２】本発明の第１の好ましい実施態様に基づいて構
成され、いずれもＳｉウエハに対して歪ませたＰＭＯＳ
ディバイス（図２ａ）及びＮＭＯＳディバイス（図２
ｂ）の模式図である。
成され、いずれもＳｉウエハに対して歪ませたＰＭＯＳ
ディバイス（図２ａ）及びＮＭＯＳディバイス（図２
ｂ）の模式図である。
【図３】本発明の第２の好ましい実施態様に基づいて構
成され、いずれもＳｉ0.5 Ｇｅ0.5 ウエハに対して歪ま
せたＰＭＯＳディバイス（図３ａ）及びＮＭＯＳディバ
イス（図３ｂ）の模式図である。
成され、いずれもＳｉ0.5 Ｇｅ0.5 ウエハに対して歪ま
せたＰＭＯＳディバイス（図３ａ）及びＮＭＯＳディバ
イス（図３ｂ）の模式図である。
【図４】本発明の第３の好ましい実施態様に基づいて構
成され、いずれも比較的対称性のあるＰＭＯＳディバイ
ス（図４ａ）及びＮＭＯＳディバイス（図４ｂ）の模式
図である。
成され、いずれも比較的対称性のあるＰＭＯＳディバイ
ス（図４ａ）及びＮＭＯＳディバイス（図４ｂ）の模式
図である。
【図５】本発明のＣＭＯＳ集積方法に従って製造された
縦形ＣＭＯＳインバータの模式図である。
縦形ＣＭＯＳインバータの模式図である。
【図６】図５のＣＭＯＳインバータにバイアスがかから
ない場合のバンド構造の模式図である。
ない場合のバンド構造の模式図である。
【図７】縦形ＮＭＯＳトランジスタを示す模式図であ
る。
る。
【図８】縦形ＰＭＯＳトランジスタを示す模式図であ
る。
る。
【図９】本発明のＣＭＯＳインバータの製造工程を示す
フローチャートである。
フローチャートである。
【図１０】ＣＭＯＳ集積方法の態様を示す模式図であ
る。
る。
【図１１】ＣＭＯＳ集積方法の態様を示す模式図であ
る。
る。
【図１２】ＣＭＯＳ集積方法の態様を示す模式図であ
る。
る。
【図１３】ＣＭＯＳ集積方法の態様を示す模式図であ
る。
る。
【図１４】好ましい実施態様としてのＲＡＭ回路の製造
工程を示すフローチャートである。
工程を示すフローチャートである。
【図１５】好ましい実施態様としてのＲＡＭか回路の製
造工程を示すフローチャートである。
造工程を示すフローチャートである。
【図１６】本発明の第２の好ましい実施態様に基づくＲ
ＡＭセルの模式図である。
ＡＭセルの模式図である。
【図１７】好ましい実施態様に基づくＲＡＭセルまたは
回路の製造工程フローを例示する模式図である。
回路の製造工程フローを例示する模式図である。
【図１８】好ましい実施態様に基づくＲＡＭセルまたは
回路の製造工程フローを例示する模式図である。
回路の製造工程フローを例示する模式図である。
【図１９】好ましい実施態様に基づくＲＡＭセルまたは
回路の製造工程フローを例示する模式図である。
回路の製造工程フローを例示する模式図である。
【図２０】好ましい実施態様に基づくＲＡＭセルまたは
回路の製造工程フローを例示する模式図である。
回路の製造工程フローを例示する模式図である。
【図２１】好ましい実施態様に基づくＲＡＭセルまたは
回路の製造工程フローを例示する模式図である。
回路の製造工程フローを例示する模式図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】「発明の実施の形態及び発明の効果」に記載の
図１ａに対応する図面；無バイアスにおいて、本発明の
ＰＭＯＳディバイスが示す（ソースからドレンまでの）
距離に応じたバンド構造及び電気化学的ポテンシャルの
グラフである。
図１ａに対応する図面；無バイアスにおいて、本発明の
ＰＭＯＳディバイスが示す（ソースからドレンまでの）
距離に応じたバンド構造及び電気化学的ポテンシャルの
グラフである。
【図２】「発明の実施の形態及び発明の効果」に記載の
図１ｂに対応する図面；ドレン・バイアスにおいて、本
発明のＰＭＯＳディバイスが示す（ソースからドルンま
での）距離に応じたバンド構造及び電気化学的ポテンシ
ャルのグラフである。
図１ｂに対応する図面；ドレン・バイアスにおいて、本
発明のＰＭＯＳディバイスが示す（ソースからドルンま
での）距離に応じたバンド構造及び電気化学的ポテンシ
ャルのグラフである。
【図３】「発明の実施の形態及び発明の効果」に記載の
図１ｃに対応する図面；ドレン及びゲート・バイアスに
おいて、本発明のＰＭＯＳディバイスが示す（ソースか
らドレンまでの）距離に応じたバンド構造及び電気化学
的ポテンシャルのグラフである。
図１ｃに対応する図面；ドレン及びゲート・バイアスに
おいて、本発明のＰＭＯＳディバイスが示す（ソースか
らドレンまでの）距離に応じたバンド構造及び電気化学
的ポテンシャルのグラフである。
【図４】「発明の実施の形態及び発明の効果」に記載の
図２ａに対応する図面；Ｓｉウエハに対して歪ませたＰ
ＭＯＳディバイスの模式図である。
図２ａに対応する図面；Ｓｉウエハに対して歪ませたＰ
ＭＯＳディバイスの模式図である。
【図５】「発明の実施の形態及び発明の効果」に記載の
図２ｂに対応する図面；Ｓｉウエハに対して歪ませたＮ
ＭＯＳディバイスの模式図である。
図２ｂに対応する図面；Ｓｉウエハに対して歪ませたＮ
ＭＯＳディバイスの模式図である。
【図６】「発明の実施の形態及び発明の効果」に記載の
図３ａに対応する図面；Ｓｉ０．５Ｇｅ０．５ウエハに
対して歪ませたＰＭＯＳディバイスの模式図である。
図３ａに対応する図面；Ｓｉ０．５Ｇｅ０．５ウエハに
対して歪ませたＰＭＯＳディバイスの模式図である。
【図７】「発明の実施の形態及び発明の効果」に記載の
図３ｂに対応する図面；Ｓｉ０．５Ｇｅ０．５ウエハに
対して歪ませたＮＭＯＳディバイスの模式図である。
図３ｂに対応する図面；Ｓｉ０．５Ｇｅ０．５ウエハに
対して歪ませたＮＭＯＳディバイスの模式図である。
【図８】「発明の実施の形態及び発明の効果」に記載の
図４ａに対応する図面；比較的対称性のあるＰＭＯＳデ
ィバイスの模式図である。
図４ａに対応する図面；比較的対称性のあるＰＭＯＳデ
ィバイスの模式図である。
【図９】「発明の実施の形態及び発明の効果」に記載の
図４ｂに対応する図面；比較的対称性のあるＮＭＯＳデ
ィバイスの模式図である。
図４ｂに対応する図面；比較的対称性のあるＮＭＯＳデ
ィバイスの模式図である。
【図１０】「発明の実施の形態及び発明の効果」に記載
の図５に対応する図面；本発明の集積方法に従って製造
された縦形ＣＭＯＳインバータの模式図である。
の図５に対応する図面；本発明の集積方法に従って製造
された縦形ＣＭＯＳインバータの模式図である。
【図１１】「発明の実施の形態及び発明の効果」に記載
の図６に対応する図面；同項に図５として記載のＣＭＯ
Ｓインバータにバイアスがかからない場合のバンド構造
の模式図である。
の図６に対応する図面；同項に図５として記載のＣＭＯ
Ｓインバータにバイアスがかからない場合のバンド構造
の模式図である。
【図１２】「発明の実施の形態及び発明の効果」に記載
の図７に対応する図面；縦形ＮＭＯＳトランジスタを示
す模式図である。
の図７に対応する図面；縦形ＮＭＯＳトランジスタを示
す模式図である。
【図１３】「発明の実施の形態及び発明の効果」に記載
の図８に対応する図面；縦形ＰＭＯＳトランジスタを示
す模式図である。
の図８に対応する図面；縦形ＰＭＯＳトランジスタを示
す模式図である。
【図１４】「発明の実施の形態及び発明の効果」に記載
の図９に対応する図面；本発明のＣＭＯＳインバータの
製造工程を示すフローチャートである。
の図９に対応する図面；本発明のＣＭＯＳインバータの
製造工程を示すフローチャートである。
【図１５】「発明の実施の形態及び発明の効果」に記載
の図１０．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図１６】「発明の実施の形態及び発明の効果」に記載
の図１０．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図１７】「発明の実施の形態及び発明の効果」に記載
の図１０．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図１８】「発明の実施の形態及び発明の効果」に記載
の図１０．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図１９】「発明の実施の形態及び発明の効果」に記載
の図１０．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図２０】「発明の実施の形態及び発明の効果」に記載
の図１０．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図２１】「発明の実施の形態及び発明の効果」に記載
の図１０．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図２２】「発明の実施の形態及び発明の効果」に記載
の図１０．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図２３】「発明の実施の形態及び発明の効果」に記載
の図１０．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１０．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図２４】「発明の実施の形態及び発明の効果」に記載
の図１０．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図２５】「発明の実施の形態及び発明の効果」に記載
の図１０．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図２６】「発明の実施の形態及び発明の効果」に記載
の図１０．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図２７】「発明の実施の形態及び発明の効果」に記載
の図１０．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図２８】「発明の実施の形態及び発明の効果」に記載
の図１０．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図２９】「発明の実施の形態及び発明の効果」に記載
の図１０．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３０】「発明の実施の形態及び発明の効果」に記載
の図１０．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３１】「発明の実施の形態及び発明の効果」に記載
の図１０．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３２】「発明の実施の形態及び発明の効果」に記載
の図１０．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３３】「発明の実施の形態及び発明の効果」に記載
の図１０．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３４】「発明の実施の形態及び発明の効果」に記載
の図１０．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３５】「発明の実施の形態及び発明の効果」に記載
の図１０．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３６】「発明の実施の形態及び発明の効果」に記載
の図１０．２２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３７】「発明の実施の形態及び発明の効果」に記載
の図１０．２３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３８】「発明の実施の形態及び発明の効果」に記載
の図１０．２４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図３９】「発明の実施の形態及び発明の効果」に記載
の図１０．２５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４０】「発明の実施の形態及び発明の効果」に記載
の図１０．２６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４１】「発明の実施の形態及び発明の効果」に記載
の図１０．２７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４２】「発明の実施の形態及び発明の効果」に記載
の図１０．２８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４３】「発明の実施の形態及び発明の効果」に記載
の図１０．２９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．２９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４４】「発明の実施の形態及び発明の効果」に記載
の図１０．３０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．３０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４５】「発明の実施の形態及び発明の効果」に記載
の図１０．３１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１０．３１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図４６】「発明の実施の形態及び発明の効果」に記載
の図１１．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図４７】「発明の実施の形態及び発明の効果」に記載
の図１１．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図４８】「発明の実施の形態及び発明の効果」に記載
の図１１．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図４９】「発明の実施の形態及び発明の効果」に記載
の図１１．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５０】「発明の実施の形態及び発明の効果」に記載
の図１１．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５１】「発明の実施の形態及び発明の効果」に記載
の図１１．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５２】「発明の実施の形態及び発明の効果」に記載
の図１１．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５３】「発明の実施の形態及び発明の効果」に記載
の図１１．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５４】「発明の実施の形態及び発明の効果」に記載
の図１１．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１１．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図５５】「発明の実施の形態及び発明の効果」に記載
の図１１．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図５６】「発明の実施の形態及び発明の効果」に記載
の図１１．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図５７】「発明の実施の形態及び発明の効果」に記載
の図１１．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図５８】「発明の実施の形態及び発明の効果」に記載
の図１１．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図５９】「発明の実施の形態及び発明の効果」に記載
の図１１．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６０】「発明の実施の形態及び発明の効果」に記載
の図１１．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６１】「発明の実施の形態及び発明の効果」に記載
の図１１．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６２】「発明の実施の形態及び発明の効果」に記載
の図１１．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６３】「発明の実施の形態及び発明の効果」に記載
の図１１．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６４】「発明の実施の形態及び発明の効果」に記載
の図１１．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６５】「発明の実施の形態及び発明の効果」に記載
の図１１．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６６】「発明の実施の形態及び発明の効果」に記載
の図１１．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６７】「発明の実施の形態及び発明の効果」に記載
の図１１．２２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６８】「発明の実施の形態及び発明の効果」に記載
の図１１．２３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図６９】「発明の実施の形態及び発明の効果」に記載
の図１１．２４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７０】「発明の実施の形態及び発明の効果」に記載
の図１１．２５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７１】「発明の実施の形態及び発明の効果」に記載
の図１１．２６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７２】「発明の実施の形態及び発明の効果」に記載
の図１１．２７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７３】「発明の実施の形態及び発明の効果」に記載
の図１１．２８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７４】「発明の実施の形態及び発明の効果」に記載
の図１１．２９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．２９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７５】「発明の実施の形態及び発明の効果」に記載
の図１１．３０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．３０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７６】「発明の実施の形態及び発明の効果」に記載
の図１１．３１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．３１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７７】「発明の実施の形態及び発明の効果」に記載
の図１１．３２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．３２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７８】「発明の実施の形態及び発明の効果」に記載
の図１１．３３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１１．３３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図７９】「発明の実施の形態及び発明の効果」に記載
の図１２．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．１に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８０】「発明の実施の形態及び発明の効果」に記載
の図１２．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．２に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８１】「発明の実施の形態及び発明の効果」に記載
の図１２．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．３に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８２】「発明の実施の形態及び発明の効果」に記載
の図１２．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．４に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８３】「発明の実施の形態及び発明の効果」に記載
の図１２．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．５に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８４】「発明の実施の形態及び発明の効果」に記載
の図１２．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．６に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８５】「発明の実施の形態及び発明の効果」に記載
の図１２．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．７に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８６】「発明の実施の形態及び発明の効果」に記載
の図１２．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．８に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８７】「発明の実施の形態及び発明の効果」に記載
の図１２．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
の図１２．９に対応する図面；ＣＭＯＳ集積方法の態様
を示す模式図である。
【図８８】「発明の実施の形態及び発明の効果」に記載
の図１２．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図８９】「発明の実施の形態及び発明の効果」に記載
の図１２．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９０】「発明の実施の形態及び発明の効果」に記載
の図１２．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９１】「発明の実施の形態及び発明の効果」に記載
の図１２．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９２】「発明の実施の形態及び発明の効果」に記載
の図１２．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９３】「発明の実施の形態及び発明の効果」に記載
の図１２．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９４】「発明の実施の形態及び発明の効果」に記載
の図１２．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９５】「発明の実施の形態及び発明の効果」に記載
の図１２．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９６】「発明の実施の形態及び発明の効果」に記載
の図１２．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９７】「発明の実施の形態及び発明の効果」に記載
の図１２．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．１９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９８】「発明の実施の形態及び発明の効果」に記載
の図１２．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．２０に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図９９】「発明の実施の形態及び発明の効果」に記載
の図１２．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
の図１２．２１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１００】「発明の実施の形態及び発明の効果」に記
載の図１２．２２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０１】「発明の実施の形態及び発明の効果」に記
載の図１２．２３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０２】「発明の実施の形態及び発明の効果」に記
載の図１２．２４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０３】「発明の実施の形態及び発明の効果」に記
載の図１２．２５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０４】「発明の実施の形態及び発明の効果」に記
載の図１２．２６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０５】「発明の実施の形態及び発明の効果」に記
載の図１２．２７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０６】「発明の実施の形態及び発明の効果」に記
載の図１２．２８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０７】「発明の実施の形態及び発明の効果」に記
載の図１２．２９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．２９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０８】「発明の実施の形態及び発明の効果」に記
載の図１２．３０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１０９】「発明の実施の形態及び発明の効果」に記
載の図１２．３１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１０】「発明の実施の形態及び発明の効果」に記
載の図１２．３２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１１】「発明の実施の形態及び発明の効果」に記
載の図１２．３３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１２】「発明の実施の形態及び発明の効果」に記
載の図１２．３４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１３】「発明の実施の形態及び発明の効果」に記
載の図１２．３５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１４】「発明の実施の形態及び発明の効果」に記
載の図１２．３６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１２．３６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１１５】「発明の実施の形態及び発明の効果」に記
載の図１３．１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．１に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１１６】「発明の実施の形態及び発明の効果」に記
載の図１３．２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．２に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１１７】「発明の実施の形態及び発明の効果」に記
載の図１３．３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．３に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１１８】「発明の実施の形態及び発明の効果」に記
載の図１３．４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．４に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１１９】「発明の実施の形態及び発明の効果」に記
載の図１３．５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．５に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１２０】「発明の実施の形態及び発明の効果」に記
載の図１３．６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．６に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１２１】「発明の実施の形態及び発明の効果」に記
載の図１３．７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．７に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１２２】「発明の実施の形態及び発明の効果」に記
載の図１３．８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．８に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１２３】「発明の実施の形態及び発明の効果」に記
載の図１３．９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
載の図１３．９に対応する図面；ＣＭＯＳ集積方法の態
様を示す模式図である。
【図１２４】「発明の実施の形態及び発明の効果」に記
載の図１３．１０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１２５】「発明の実施の形態及び発明の効果」に記
載の図１３．１１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１２６】「発明の実施の形態及び発明の効果」に記
載の図１３．１２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１２７】「発明の実施の形態及び発明の効果」に記
載の図１３．１３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１２８】「発明の実施の形態及び発明の効果」に記
載の図１３．１４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１２９】「発明の実施の形態及び発明の効果」に記
載の図１３．１５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３０】「発明の実施の形態及び発明の効果」に記
載の図１３．１６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３１】「発明の実施の形態及び発明の効果」に記
載の図１３．１７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３２】「発明の実施の形態及び発明の効果」に記
載の図１３．１８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３３】「発明の実施の形態及び発明の効果」に記
載の図１３．１９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．１９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３４】「発明の実施の形態及び発明の効果」に記
載の図１３．２０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３５】「発明の実施の形態及び発明の効果」に記
載の図１３．２１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３６】「発明の実施の形態及び発明の効果」に記
載の図１３．２２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２２に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３７】「発明の実施の形態及び発明の効果」に記
載の図１３．２３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２３に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３８】「発明の実施の形態及び発明の効果」に記
載の図１３．２４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２４に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１３９】「発明の実施の形態及び発明の効果」に記
載の図１３．２５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２５に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４０】「発明の実施の形態及び発明の効果」に記
載の図１３．２６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２６に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４１】「発明の実施の形態及び発明の効果」に記
載の図１３．２７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２７に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４２】「発明の実施の形態及び発明の効果」に記
載の図１３．２８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２８に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４３】「発明の実施の形態及び発明の効果」に記
載の図１３．２９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．２９に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４４】「発明の実施の形態及び発明の効果」に記
載の図１３．３０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．３０に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４５】「発明の実施の形態及び発明の効果」に記
載の図１３．３１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
載の図１３．３１に対応する図面；ＣＭＯＳ集積方法の
態様を示す模式図である。
【図１４６】「発明の実施の形態及び発明の効果」に記
載の図１４に対応する図面；好ましい実施態様としての
ＲＡＭ回路の製造工程を示すフローチャートである。
載の図１４に対応する図面；好ましい実施態様としての
ＲＡＭ回路の製造工程を示すフローチャートである。
【図１４７】「発明の実施の形態及び発明の効果」に記
載の図１５に対応する図面；好ましい実施態様としての
ＲＡＭ回路の製造工程を示すフローチャートである。
載の図１５に対応する図面；好ましい実施態様としての
ＲＡＭ回路の製造工程を示すフローチャートである。
【図１４８】「発明の実施の形態及び発明の効果」に記
載の図１６に対応する図面；本発明の第２の好ましい実
施態様に基づくＲＡＭセルの模式図である。
載の図１６に対応する図面；本発明の第２の好ましい実
施態様に基づくＲＡＭセルの模式図である。
【図１４９】「発明の実施の形態及び発明の効果」に記
載の図１７．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５０】「発明の実施の形態及び発明の効果」に記
載の図１７．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５１】「発明の実施の形態及び発明の効果」に記
載の図１７．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５２】「発明の実施の形態及び発明の効果」に記
載の図１７．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５３】「発明の実施の形態及び発明の効果」に記
載の図１７．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５４】「発明の実施の形態及び発明の効果」に記
載の図１７．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５５】「発明の実施の形態及び発明の効果」に記
載の図１７．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５６】「発明の実施の形態及び発明の効果」に記
載の図１７．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５７】「発明の実施の形態及び発明の効果」に記
載の図１７．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１７．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１５８】「発明の実施の形態及び発明の効果」に記
載の図１７．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１５９】「発明の実施の形態及び発明の効果」に記
載の図１７．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６０】「発明の実施の形態及び発明の効果」に記
載の図１７．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６１】「発明の実施の形態及び発明の効果」に記
載の図１７．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６２】「発明の実施の形態及び発明の効果」に記
載の図１７．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６３】「発明の実施の形態及び発明の効果」に記
載の図１７．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６４】「発明の実施の形態及び発明の効果」に記
載の図１７．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６５】「発明の実施の形態及び発明の効果」に記
載の図１７．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６６】「発明の実施の形態及び発明の効果」に記
載の図１７．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１７．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１６７】「発明の実施の形態及び発明の効果」に記
載の図１８．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１６８】「発明の実施の形態及び発明の効果」に記
載の図１８．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１６９】「発明の実施の形態及び発明の効果」に記
載の図１８．３に対応する図面：好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．３に対応する図面：好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７０】「発明の実施の形態及び発明の効果」に記
載の図１８．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７１】「発明の実施の形態及び発明の効果」に記
載の図１８．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７２】「発明の実施の形態及び発明の効果」に記
載の図１８．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７３】「発明の実施の形態及び発明の効果」に記
載の図１８．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７４】「発明の実施の形態及び発明の効果」に記
載の図１８．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７５】「発明の実施の形態及び発明の効果」に記
載の図１８．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１８．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１７６】「発明の実施の形態及び発明の効果」に記
載の図１８．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１７７】「発明の実施の形態及び発明の効果」に記
載の図１８．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１７８】「発明の実施の形態及び発明の効果」に記
載の図１８．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１７９】「発明の実施の形態及び発明の効果」に記
載の図１８．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８０】「発明の実施の形態及び発明の効果」に記
載の図１８．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８１】「発明の実施の形態及び発明の効果」に記
載の図１８．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８２】「発明の実施の形態及び発明の効果」に記
載の図１８．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８３】「発明の実施の形態及び発明の効果」に記
載の図１８．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８４】「発明の実施の形態及び発明の効果」に記
載の図１８．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８５】「発明の実施の形態及び発明の効果」に記
載の図１８．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１８．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１８６】「発明の実施の形態及び発明の効果」に記
載の図１９．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１８７】「発明の実施の形態及び発明の効果」に記
載の図１９．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１８８】「発明の実施の形態及び発明の効果」に記
載の図１９．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１８９】「発明の実施の形態及び発明の効果」に記
載の図１９．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９０】「発明の実施の形態及び発明の効果」に記
載の図１９．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９１】「発明の実施の形態及び発明の効果」に記
載の図１９．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９２】「発明の実施の形態及び発明の効果」に記
載の図１９．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９３】「発明の実施の形態及び発明の効果」に記
載の図１９．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９４】「発明の実施の形態及び発明の効果」に記
載の図１９．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図１９．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図１９５】「発明の実施の形態及び発明の効果」に記
載の図１９．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１９．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１９６】「発明の実施の形態及び発明の効果」に記
載の図１９．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１９．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１９７】「発明の実施の形態及び発明の効果」に記
載の図１９．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１９．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１９８】「発明の実施の形態及び発明の効果」に記
載の図１９．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１９．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図１９９】「発明の実施の形態及び発明の効果」に記
載の図１９．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図１９．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２００】「発明の実施の形態及び発明の効果」に記
載の図２０．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０１】「発明の実施の形態及び発明の効果」に記
載の図２０．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０２】「発明の実施の形態及び発明の効果」に記
載の図２０．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０３】「発明の実施の形態及び発明の効果」に記
載の図２０．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０４】「発明の実施の形態及び発明の効果」に記
載の図２０．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０５】「発明の実施の形態及び発明の効果」に記
載の図２０．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０６】「発明の実施の形態及び発明の効果」に記
載の図２０．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０７】「発明の実施の形態及び発明の効果」に記
載の図２０．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０８】「発明の実施の形態及び発明の効果」に記
載の図２０．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２０．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２０９】「発明の実施の形態及び発明の効果」に記
載の図２０．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１０】「発明の実施の形態及び発明の効果」に記
載の図２０．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１１】「発明の実施の形態及び発明の効果」に記
載の図２０．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１２】「発明の実施の形態及び発明の効果」に記
載の図２０．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１３】「発明の実施の形態及び発明の効果」に記
載の図２０．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１４】「発明の実施の形態及び発明の効果」に記
載の図２０．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１５】「発明の実施の形態及び発明の効果」に記
載の図２０．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１６】「発明の実施の形態及び発明の効果」に記
載の図２０．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１７】「発明の実施の形態及び発明の効果」に記
載の図２０．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１８】「発明の実施の形態及び発明の効果」に記
載の図２０．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２１９】「発明の実施の形態及び発明の効果」に記
載の図２０．２０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２０．２０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２２０】「発明の実施の形態及び発明の効果」に記
載の図２１．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．１に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２１】「発明の実施の形態及び発明の効果」に記
載の図２１．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．２に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２２】「発明の実施の形態及び発明の効果」に記
載の図２１．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．３に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２３】「発明の実施の形態及び発明の効果」に記
載の図２１．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．４に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２４】「発明の実施の形態及び発明の効果」に記
載の図２１．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．５に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２５】「発明の実施の形態及び発明の効果」に記
載の図２１．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．６に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２６】「発明の実施の形態及び発明の効果」に記
載の図２１．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．７に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２７】「発明の実施の形態及び発明の効果」に記
載の図２１．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．８に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２８】「発明の実施の形態及び発明の効果」に記
載の図２１．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
載の図２１．９に対応する図面；好ましい実施態様に基
づくＲＡＭセルまたは回路の製造工程フローを例示する
模式図である。
【図２２９】「発明の実施の形態及び発明の効果」に記
載の図２１．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３０】「発明の実施の形態及び発明の効果」に記
載の図２１．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３１】「発明の実施の形態及び発明の効果」に記
載の図２１．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３２】「発明の実施の形態及び発明の効果」に記
載の図２１．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３３】「発明の実施の形態及び発明の効果」に記
載の図２１．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３４】「発明の実施の形態及び発明の効果」に記
載の図２１．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３５】「発明の実施の形態及び発明の効果」に記
載の図２１．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３６】「発明の実施の形態及び発明の効果」に記
載の図２１．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３７】「発明の実施の形態及び発明の効果」に記
載の図２１．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３８】「発明の実施の形態及び発明の効果」に記
載の図２１．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．１９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２３９】「発明の実施の形態及び発明の効果」に記
載の図２１．２０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４０】「発明の実施の形態及び発明の効果」に記
載の図２１．２１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４１】「発明の実施の形態及び発明の効果」に記
載の図２１．２２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４２】「発明の実施の形態及び発明の効果」に記
載の図２１．２３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２３に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４３】「発明の実施の形態及び発明の効果」に記
載の図２１．２４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２４に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４４】「発明の実施の形態及び発明の効果」に記
載の図２１．２５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２５に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４５】「発明の実施の形態及び発明の効果」に記
載の図２１．２６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２６に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４６】「発明の実施の形態及び発明の効果」に記
載の図２１．２７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２７に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４７】「発明の実施の形態及び発明の効果」に記
載の図２１．２８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２８に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４８】「発明の実施の形態及び発明の効果」に記
載の図２１．２９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．２９に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２４９】「発明の実施の形態及び発明の効果」に記
載の図２１．３０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．３０に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２５０】「発明の実施の形態及び発明の効果」に記
載の図２１．３１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．３１に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【図２５１】「発明の実施の形態及び発明の効果」に記
載の図２１．３２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
載の図２１．３２に対応する図面；好ましい実施態様に
基づくＲＡＭセルまたは回路の製造工程フローを例示す
る模式図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１５】
【図１】
【図２】
【図１６】
【図１４８】
【図３】
【図４】
【図１７】
【図５】
【図６】
【図１８】
【図７】
【図８】
【図２０】
【図９】
【図１０】
【図４６】
【図１１】
【図１２】
【図１９】
【図１３】
【図１４】
【図１４６】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３９】
【図３５】
【図３６】
【図３７】
【図３８】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図７９】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図８０】
【図７８】
【図８１】
【図８２】
【図８３】
【図８４】
【図８５】
【図８６】
【図８７】
【図８８】
【図８９】
【図９０】
【図９１】
【図９２】
【図９３】
【図９４】
【図９５】
【図９６】
【図９７】
【図９８】
【図９９】
【図１００】
【図１０１】
【図１０２】
【図１０３】
【図１０４】
【図１０５】
【図１０６】
【図１０７】
【図１０８】
【図１０９】
【図１１０】
【図１１１】
【図１１２】
【図１１３】
【図１１４】
【図１１５】
【図１１６】
【図１１７】
【図１１８】
【図１１９】
【図１２０】
【図１２１】
【図１２２】
【図１２３】
【図１２４】
【図１２５】
【図１２６】
【図１２７】
【図１２８】
【図１２９】
【図１３０】
【図１３１】
【図１３２】
【図１３３】
【図１３４】
【図１３５】
【図１３６】
【図１３７】
【図１３８】
【図１３９】
【図１４０】
【図１４１】
【図１４２】
【図１４３】
【図１４４】
【図１４５】
【図１４７】
【図１４９】
【図１５０】
【図１５２】
【図１５１】
【図１５３】
【図１５６】
【図１５４】
【図１５５】
【図１５７】
【図１５８】
【図１７０】
【図１５９】
【図１６０】
【図１６１】
【図１６２】
【図１７１】
【図１６３】
【図１６４】
【図１６５】
【図１６６】
【図１６７】
【図１６８】
【図１７５】
【図１６９】
【図１７２】
【図１８７】
【図１７３】
【図１７４】
【図１７６】
【図１７７】
【図１７８】
【図１７９】
【図１８０】
【図１８１】
【図１９１】
【図１８２】
【図１８３】
【図１８４】
【図１８５】
【図１８６】
【図１８８】
【図１９２】
【図１８９】
【図１９０】
【図１９３】
【図１９４】
【図１９５】
【図１９６】
【図１９７】
【図１９８】
【図１９９】
【図２００】
【図２０１】
【図２０２】
【図２０３】
【図２０４】
【図２０５】
【図２０６】
【図２０７】
【図２０８】
【図２０９】
【図２１０】
【図２１１】
【図２１２】
【図２１３】
【図２１４】
【図２１５】
【図２１６】
【図２１７】
【図２１８】
【図２１９】
【図２２０】
【図２２１】
【図２２２】
【図２２３】
【図２２４】
【図２２５】
【図２２６】
【図２２７】
【図２２８】
【図２２９】
【図２３０】
【図２３１】
【図２３２】
【図２３３】
【図２３４】
【図２３５】
【図２３６】
【図２３７】
【図２３８】
【図２３９】
【図２４０】
【図２４１】
【図２４２】
【図２４３】
【図２４４】
【図２４５】
【図２４６】
【図２４７】
【図２４８】
【図２４９】
【図２５０】
【図２５１】
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ６０／０１０，４７８ (32)優先日 1996年１月23日 (33)優先権主張国 米国（ＵＳ） (71)出願人 596027287 Ｋａｐｅｌｄｒｅｅｆ 75，Ｂ−3001 Ｌ ＥＵＶＥＮ，ＢＥＬＧＩＵＭ (72)発明者 カルロス ヨルフェ ラミロ プロエンカ アウフスト ベルギー国，ベ−3000 ロイフェン，ブス 27，ブロウベルストラート ４ (72)発明者 ヨゼフ ユール ポールトマンス ベルギー国，ベ−3010 ロイフェン， オ ーフェルビニンフスストラート 51
Claims (20)
- 【請求項１】 少なくともソース層（７または７′）、
チャンネル層（３または３′）及びドレン層（１または
１′）を含む複数層のスタックから成るシリコンゲルマ
ニウムをベースとする垂直ＭＩＳＦＥＴディバイスにお
いて、 −チャンネル層（３または３′）が非ドーピングまたは
低ドーピング処理層であり； −ソース（７または７′）とチャンネル（３または
３′）の間にヘテロ接合が形成され、ソースのソース／
チャンネルインタフェース近傍に非ドーピングまたは低
ドーピング処理域（５または５′）が存在し； −ゲート（１３または１３′）がソース（７または
７′）、チャンネル（３または３′）及びドレン（１ま
たは１′）層と、絶縁層（１１または１１′）を介在さ
せて少なくとも部分的に好ましくは直角にオーバラップ
することを特徴とするシリコンゲルマニウムをベースと
する垂直ＭＩＳＦＥＴディバイス。 - 【請求項２】 −ドレン（１）が好ましくはチャンネル
材料と同じ材料を高ｐ形ドーピング処理した材料から成
り、 −チャンネル（３）が非ドーピング処理材料から成り、 −ソースが非ドーピングまたは低ｐ形ドーピング処理域
（５）と高ｐ形ドーピング処理域（７）とから成る少な
くとも２重層で構成され、前記両域（５）及び（７）が
チャンネル材料の価電子帯エッジよりもポテンシャルエ
ネルギーが低い価電子帯エッジを有する第２の材料から
成ることを特徴とする請求項１に記載のＰＭＯＳ形ディ
バイス。 - 【請求項３】 −ドレン（１）が高ドーピング処理ｐ++
層、好ましくはＳｉ層から成り、 −チャンネル（３）が非ドーピング処理層、好ましくは
Ｓｉ層であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x Ｇｅx 層（５）と高ドーピング処理ｐ ++ グレード
可能ＳｉＧｅ層（７）とから成る少なくとも２重層で構
成されていることを特徴とする請求項２に記載のＰＭＯ
Ｓ形ディバイス。 - 【請求項４】 −ドレン（１′）が好ましくはチャンネ
ル材料と同じ材料を高ｎ−ドーピング処理した材料から
成り、 −チャンネル（３′）が非ドーピング処理材料から成
り、 −ソースが非ドーピング処理または低ｎ形ドーピング処
理域（５′）と高ｎ形ドーピング処理域（７′）とから
成る少なくとも２重層から成り、前記両域がチャンネル
材料の価電子帯エッジよりもポテンシャルエネルギーが
低い価電子帯エッジを有する第２の材料から成ることを
特徴とする請求項１に記載のＮＭＯＳ形ディバイス。 - 【請求項５】 −ドレン（１′）が高ドーピング処理ｎ
++ 層、好ましくはＳｉ層から成り、 −チャンネル（３′）が非ドーピング処理層、好ましく
はＳｉ層であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-x-y Ｇｅx Ｃy 層またはＳｉ1-y Ｃy 層（５′）
と、高ドーピング処理ｎ ++ グレード可能Ｓｉ1-x- y Ｇｅ
x Ｃy またはＳｉ1-y Ｃy 層（７′）とから成る少なく
とも２重層で構成されていることを特徴とする請求項４
に記載のＮＭＯＳ形ディバイス。 - 【請求項６】 −ドレン（１′）が高ドーピング処理ｎ
++ 層、好ましくはＧｅ層から成り、 −チャンネル（３′ａ）が非ドーピング処理層、好まし
くはＧｅ層であり、 −ソースが非ドーピング処理または低ドーピング処理Ｓ
ｉ1-y Ｇｅy 層（５′ａ）と高ドーピング処理ｎ ++ グレ
ード可能ＳｉＧｅ層（７′ａ）とから成る少なくとも２
重層で構成されていることを特徴とする請求項４に記載
のＮＭＯＳ形ディバイス。 - 【請求項７】 請求項２−３のいずれかに記載の１つの
ＰＭＯＳ形ディバイスの頂部に請求項４−６のいずれか
に記載の１つのＮＭＯＳ形ディバイスを成長させ、それ
ぞれのドレン（１及び１′）を互いに対面させた少なく
とも１つのスタックから成ることを特徴とする相補ディ
バイス。 - 【請求項８】 請求項４−６のいずれかに記載の１つの
ＮＭＯＳ形ディバイスの頂部に請求項２−３のいずれか
に記載の１つのＰＭＯＳディバイスを成長させ、それぞ
れのソース（７及び７′）を互いに対面させた少なくと
も１つのスタックから成ることを特徴とする相補ディバ
イス。 - 【請求項９】 請求項２−３のいずれかに記載の１つの
ＰＭＯＳ形ディバイスの頂部に成長させた請求項４−６
のいずれかに記載の１つのＮＭＯＳ形装置の頂部に請求
項２−３のいずれかに記載の１つのＰＭＯＳディバイス
を成長させた少なくとも１つのスタックを有することを
特徴とする相補ディバイス。 - 【請求項１０】 請求項４−６のいずれかに記載の１つ
のＮＭＯＳ形ディバイスの頂部に成長させた請求項２−
３のいずれかに記載の１つのＰＭＯＳ形ディバイスの頂
部に請求項４−６のいずれかに記載の１つのＮＭＯＳ形
ディバイスを成長させた少なくとも１つのスタックを有
することを特徴とする相補ディバイス。 - 【請求項１１】 ＣＭＯＳインバータ、ＰＭＯＳパスト
ランジスタ、またはＮＭＯＳパストランジスタを得るこ
とを目的とする請求項７−１０のいずれかに記載の相補
ディバイスの利用。 - 【請求項１２】 それぞれが少なくともソース層、チャ
ンネル層及びドレン層を含む複数層のスタックを含み、
前記複数層と少なくとも部分的にオーバラップするゲー
ト及び絶縁体を周囲に有する１個の垂直ＭＩＳＦＥＴま
たは複数の垂直ＭＩＳＦＥＴのスタックの製法におい
て、 −シリコン基板上に順次エピタキシャルデポジションを
行うことによってスタック可能な各垂直ＭＩＳＦＥＴデ
ィバイスの複数層を画成し、 −リソグラフ／エッチングステップから成るパターン形
成ステップを利用することによりスタック可能なディバ
イスを囲むゲートを形成し、 −他のパターン形成ステップを利用することによりスタ
ック可能な各垂直ＭＩＳＦＥＴディバイスのソース及び
ドレンとの接点を形成することを特徴とする前記製法。 - 【請求項１３】 ディバイスのドレンとの接点を形成す
るのに利用されるパターン形成ステップを、スタックさ
れた複数ディバイスに共通の前記ドレンが好ましくは前
記スタックされたディバイスの周縁よりも内側に位置す
るように行うことを特徴とする請求項１２に記載の垂直
ＭＩＳＦＥＴディバイスの製法。 - 【請求項１４】 ＰＭＯＳまたはＮＭＯＳディバイスに
ヘテロ接合を形成するためバーチャルＳｉ1-x Ｇｅx 基
板を利用して順次エピタキシャルデポジションを行うこ
とを特徴とする請求項第１２項または第１３項記載の製
法。 - 【請求項１５】 バーチャルＳｉ1-x Ｇｅx 基板に第IV
族元素及び適当なドーパントを組み込んでヘテロ接合を
形成することにより有効なエネルギー障壁を形成するこ
とを特徴とする請求項第１２項から第１４項までのいず
れかに記載の製法。 - 【請求項１６】 少なくとも下記ステップ： −垂直ＭＩＳＦＥＴディバイスの複数層のエピタキシ
ー； −絶縁体のデポジション； −マスク１：それぞれが各スタックに対応する構成ユニ
ット（ＭＥＳＡＳ）の画成； −ＭＥＳＡＳ側壁におけるゲートスタックの形成； −ゲート電極のエッチバック（スペーサ状の電極）； −プラナリゼーション；ＭＥＳＡＳ間スペースの充填； −マスク２；ゲート接点パッドの形成； −マスク３；（共通）ドレン接点ホール； −頂部／底部ディバイスの内側壁の少なくとも一部にス
ペーサを形成； −ケイ化物及び金属による接点ホール充填； −マスク４；頂部ディバイスのソースとの接点ホール； −ケイ化物及び金属による接点ホール充填； −メタライジングを含むヘテロ接点垂直ＭＩＳＦＥＴデ
ィバイスの製造を目的とする請求項１２から請求項１５
までのいずれかに記載の製法。 - 【請求項１７】 メモリセル及び論理回路を有し、前記
メモリセルのそれぞれが、それ自体少なくともソース
層、チャンネル層及びドレン層を含む複数層のスタック
を有する少なくとも１つのＭＩＳＦＥＴディバイスを含
み、かつ前記垂直ＭＩＳＦＥＴディバイスの複数層のス
タックの頂部におけるコンデンサを含むことを特徴とす
るＲＡＭ回路。 - 【請求項１８】 メモリセル及び論理回路を有し、前記
メモリセルのそれぞれが頂部に少なくとも２個の垂直Ｍ
ＩＳＦＥＴディバイスを含み、両者間にコンデンサを有
することを特徴とするＲＡＭ回路。 - 【請求項１９】 垂直ＭＩＳＦＥＴディバイスが少なく
とも： −非ドーピング処理または低ドーピング処理チャンネル
層と； −ソース／チャンネル界面近くのソースに非ドーピング
処理または低ドーピング処理域を設けてソースとチャン
ネルとの間に形成したヘテロ接合と； −絶縁層を介在させてソース、チャンネル及びドレンと
少なくとも部分的に、好ましくはほぼ直角に、オーバラ
ップするゲートを含むヘテロ接合垂直ＭＩＳＦＥＴディ
バイスである請求項１７または１８に記載のＲＡＭ回
路。 - 【請求項２０】 オンチップ論理回路が、プレーナトラ
ンジスタまたは垂直ＭＩＳＦＥＴディバイス及び好まし
くは垂直ヘテロ接合ＭＩＳＦＥＴディバイスを使用して
いる請求項１７から１９までのいずれかに記載のＲＡＭ
回路。
Applications Claiming Priority (8)
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| US1047696P | 1996-01-23 | 1996-01-23 | |
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Publications (1)
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|---|---|
| JPH09232576A true JPH09232576A (ja) | 1997-09-05 |
Family
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- 1996-06-17 JP JP8191301A patent/JPH09232576A/ja active Pending
- 1996-06-17 DE DE69629760T patent/DE69629760T2/de not_active Expired - Lifetime
- 1996-06-17 AT AT96870075T patent/ATE249099T1/de not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| ATE249099T1 (de) | 2003-09-15 |
| DE69629760T2 (de) | 2004-07-08 |
| DE69629760D1 (de) | 2003-10-09 |
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