DE69629760T2

DE69629760T2 - Vertikale MISFET-Bauelemente, CMOS-Prozessintegration, RAM-Anwendungen

Info

Publication number: DE69629760T2
Application number: DE69629760T
Authority: DE
Inventors: Carlos Jorge Ramiro Proenca Augusto
Original assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Current assignee: Interuniversitair Microelektronica Centrum vzw IMEC
Priority date: 1995-06-16
Filing date: 1996-06-17
Publication date: 2004-07-08
Anticipated expiration: 2016-06-18
Also published as: JPH09232576A; DE69629760D1; ATE249099T1

Description

Allgemeiner technischer Hintergrund und Problemdefinition
Die Mikroelektronikindustrie verdankt Ihren Erfolg dem unerbittlichen technologischen Fortschritt der Mikroproduktionsverfahren. Aufgrund dieser Produktionsverfahren ist es gelungen, die kritischen Ausmaße der elektronischen Bauelemente bis auf niedrige Submikrometerebenen zu senken. In diesem Größenbereich ist der MISFET (Metallisolator-Halbleiter-Feldeffekttransistor) und vorzugsweise der MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor) der bevorzugte Bauelementtyp, weil er den besten Kompromiss zwischen Geschwindigkeit, Größe, Stärke, Streuung und Produktionskosten bietet.
Die Lithographie war der technologische Antrieb aller anderen Herstellungsschritte. Tatsächlich war sie die Eingrenzung für die Produktion kleinerer Transistoren dar, da die anderen Produktionsschritte leicht auf geringere Dimensionen verkleinert werden konnten.
Kleinere Abmessungen haben zwei Vorteile: kleinere Entwurfsregeln für einen vorgegebenen Bereich bedeuten mehr Bauelemente und kleinere Bauelemente sind schneller und leiten weniger Energie ab.
Bis heute werden sehr kleine Transistoren mit experimentellen Techniken hergestellt, die für den Produktionsmaßstab nicht geeignet sind. Es ist noch nicht erwiesen, ob sie es je sein werden. Die Bauelemente haben auch physikalische Probleme während des Betriebes bei Raumtemperatur. Da die zu lösenden Probleme unerhört viele Schwierigkeiten aufweisen, scheint es anhand des evolutionären Ansatzes (oder der inkrementellen Technik) nicht möglich zu sein, Lösungen für zumindest einige dieser Probleme zu finden. Diese Probleme sind verschieden geartet: die Physik der Bauelemente, neue Produktionstechniken, welche neue Produktionssausrüstungen erforderlich machen, sowie auch wirtschaftliche Aspekte.
Die Herstellung von Silizium MISFET Bauelementen mit kurzen Gates (z. B. kleiner als 0,12 μm), stellte (im Jahre 1995) zwei offensichtliche Probleme dar: die Physik der Bauelemente und die Herstellungstechnologie.
Das erste Problem ist als Barriereabsenkung durch Drain-Kontaktbeeinflussung (Drain Induced Barrier Lowering (DIBL)) bekannt, das bei sehr kurzen Kanälen sogar ohne Drain-Vorspannung auftritt. Dieser Effekt führt zu unerwünscht hohen Sperrströmen, die stark zu ernsthaften Verlustleistungsproblemen beitragen. Auch die Durchschalteigenschaften (Stromanstieg unterhalb des Schwellwertes) des Bauelements werden verschlechtert.
Die Lithographie und die flache Übergangsbildung sind die bekanntesten Herstellungstechnologien. Obwohl vom technischen Standpunkt aus betrachtet mehrere Lösungen funktionieren müssten, implizieren sie unterschiedliche Produktionstechniken, bei denen neue Arten von Ausrüstung eingesetzt werden. Bei einigen dieser Techniken ist noch nicht erwiesen, ob sie jemals wirtschaftlich realisierbar sein werden. Dies ist für die Lithographietechniken bei Abmessungen unter 0,12 μm der Fall.
Zur Lösung des technologischen Problems wurden vertikale MISFET Bauelemente vorgeschlagen. Auf diese Weise wird der Querschnitt des Transistors durch die lithographischen Schritte definiert und die Länge von Gate und Kanal durch die epitaktischen Techniken (bei niedrigen Temperaturen).
Es sind vor allem planare, delta-dotierte vertikale MISFET Bauelemente mit einem Homoübergang bekannt.
Allerdings bleibt der DIBL Effekt bei diesen Bauelementen bestehen, weshalb die Länge des Kanals zu minimieren ist. Dies ist auf die Tatsache zurückzuführen, dass den durch Dotierung aufgebauten potentiellen Barrieren die Wiederverteilung der Ladung fehlt, wenn eine Vorspannung angelegt wird und dass deren maximaler Wert durch die Bandlücke des Siliziums limitiert ist. Somit führen sehr kurze Abstände zwischen Source/Drain und der delta-dotierten Barriere zu einem starken Feld, das eine Tunnelbildung von Band zu Band jenseits akzeptierbarer Höhen verstärkt.
In Dokument US-A-4 740 826 wird ein vertikaler CMOS Inverter beschrieben, der in einer Schicht aus P-Material auf der Oberfläche eines N+ Substrats gebildet wird, der die Bildung einer N+ Schicht, einer P+ Schicht, einer N– Schicht und einer P+ Schicht folgen und worin dann ein Graben entlang einer Seite der so gebildeten Schichtenfolge geätzt und ein Konnektor zu den mittleren P+ und N+ Schichten gebildet wird und worin ein anderer Graben gebildet wird, in dem ein Gateisolator und ein a-Gate gebildet werden. Es gibt nur einen Homoübergang zwischen den verschiedenen Schichten.
Transistoren mit einem Heteroübergang sind auch aus dem Dokument „Fabrication of Three-terminal Resonant Tunnelling Devices in Silicon-based Material" von A. Zaslavsky, K. R. Milkove, Y. H. Lee, K. K.Chan, F. Stern, D. A. Grützmacher, S. A.
Rishton, C. Stanis und T. O. Sedgwick: Appl. Phys. Lett. 64 (13) vom 28. März 1994 wohl bekannt.
Hierin wird die Herstellung eines silikonbasierenden Bauelements mit einer doppelten Silizium-Germaniumbarriere beschrieben, dessen physikalisches Betriebsprinzip auf dem Resonanz-Tunnel beruht.
In Dokument US-A-4 550 489 wird ein vertikaler Feldeffekttransistor beschrieben, in dem die Schichtstruktur epitaktisch ist und in dem die Gate durch eine Schottky-Verbindung zwischen einer Metallelektrode und dem Halbleitermaterial des Kanals gebildet wird. Der Stromkontrollmechanismus beruht auf der Verdünnung der Barriere, um den Tunneleffekt in diesem Kanalmaterial zu verstärken.
In Dokument US-A-4236166 wird ein vertikaler Feldeffekttransistor beschrieben, der über einen relativ breiten Bandabstand, niedrig dotierte, aktive, epitaktisch gewachsene Schichten und das maßgebliche Gitter verfügt, das an einen darunterliegenden Teil des Halbleiterkörpers angepasst ist. Ein Mesa aus einem Material mit niedrigerem Bandabstand wird epitaktisch aufgewachsen und das maßgebliche Gitter wird an die aktive Schicht angepasst. Eine Source-Elektrode wird auf einer größeren unteren Fläche des Halbleiterkörpers geformt, eine Drain-Elektrode auf dem Mesa und ein Paar Gate-Elektrodenstreifen werden auf der aktiven Schicht geformt, die an beide Seiten des Mesas angrenzt.
Dieser Transistor ist normalerweise immer angeschaltet und man muss eine Gate-Spannung anlegen, um ihn auszuschalten. Dieser Ausschaltmechanismus funktioniert aufgrund der Verarmung des Kanalmaterials, damit der eingeprägte Strom im vorliegenden Fall durch die seitlichen und vertikalen Abmessungen begrenzt wird.
Im „GEC Journal of Research, 10 (1993), Nr. 3, Seite 654, Chelmsford, Essex, GB, wird eine bekannte Technik beschrieben, die für epitaktisch gewachsene Heterostrukturen aus Silizium und Si_1–xGe_x verwendet wird.
In diesem Dokument werden keine vertikalen MISFET Transistoren erwähnt.
Bezüglich der Integration des CMOS Prozesses unter Verwendung vertikaler MISFETs, wie es gemäß dem neuesten Stand der Technik vorgeschlagen wird, ergeben sich vier Hauptprobleme:

1. Mehrere epitaktische Durchläufe zur Herstellung von Komplementärtransistoren. Bei der Prozessarchitektur, in der Komplementärtransistoren nacheinander hergestellt werden, müssen mindestens zwei epitaktische Durchläufe (selbst SEGs) durchgeführt werden. Dies impliziert einen komplexen Prozess, Reinigung und Härtung bei niedrigen Temperaturen, selektives Ätzen, etc.
2. Parasitäre Kapazitäten aufgrund erheblicher Gate-Überlappungen hochdotierter Bereiche. Die Gate überlappt die Source und die Drain (etwas, das bei planaren Transistoren nicht passiert). Diese Kapazitäten können bedeutungsvoll sein, da die „dicken" Source- und Drainschichten zur Minimierung der Serienwiderstände dienen sollten.
3. Wenn die Bestimmung der Gate-Elektrode durch Lithographie und Trockenätzen erfolgt, überlappt die Gate-Elektrode noch größere Bereiche: auf dem Transistor selbst und auf der hochdotierten Schicht, wo der vertikale Transistor bestimmt wurde. Letzteres ist unvermeidbar, wenn der Kontakt zu dieser Schicht außerhalb des Umfangs der Gate hergestellt wird.
4. Geringe Integrationsdichte aufgrund der Notwendigkeit, die kontaktgebenden Schichten auf verschiedenen Ebenen zu trennen. Im Zeitalter der selbstjustierten planaren MOSFETs stellt ein Strukturierungsschritt die Kontakte aller Anschlüsse des Transistors her. Bei den vertikalen Transistoren, bei denen die Kontakte in zwei oder drei Strukturierungsschritten hergestellt werden müssen, muss eine Fläche für die Ungenauigkeit der Justierungen von einer Schicht zur anderen vorhanden sein. Diese eingebauten Toleranzen können eine große Straffläche erzeugen (Lithographiewerkzeuge haben eine von Null abweichende Justierungsgenauigkeit).

Historisch gesehen war der DRAM das Produkt, welches den Fortschritt in der Mikroproduktion vorangetrieben hat.
Aufgrund des kombinierten Effekts immer kleinerer seitlicher Strukturen und immer größerer Chips verfügen DRAMs über mehr Bits pro Chip. Aber es ist keineswegs gewährleistet, dass selbst diese beiden Faktoren in Zukunft funktionieren. Welche Lithographieausrüstung Lösungen unter 0,1 μm bieten wird, ist sehr unsicher. Da die Chipgröße von den verwendeten Lithographiewerkzeugen abhängt, wird die Antwort auf die erste Frage auch die Antwort auf die zweite Frage sein.
In jedem Fall scheint es, als ob die Faktoren des Fortschritts, die in der Vergangenheit so gut funktioniert haben, im Gigabit-Zeitalter nun versagen. Es werden neue Ansätze benötigt, um die beschleunigte Gangart der Vergangenheit auch in der Zukunft beizubehalten.
Eine Schreib-Lesespeicherzelle (RAM) benötigt zumindest einen Transistor und einen Ladungsspeicherungskondensator. Daher hängt es davon ab, wie klein der Transistor (normalerweise ein MOSFET) hergestellt werden kann. Wenn die seitlichen Abmessungen des planaren MOSFETs reduziert werden, müssen die Übergänge sehr flach sein und sehr geringe Fehlerströme haben. Dies ist ein schwieriges Problem, da man sich der 0,12 μm Generation genähert hat. Dies ist wiederum sehr wichtig, weil die Ladungserhaltung im Kondensator vom Fehlerstrom des Transistors abhängt. Je größer der Fehlerstrom, je höher ist die Auffrischungsrate, die der Kondensator benötigt, um die gespeicherte Information zu bewahren.
Außerdem ist auch der Kondensator selbst wichtig. Da die seitlichen Abmessungen des Kondensators reduziert werden, trifft dies auch auf die Gesamtkapazität zu. Auch Betriebsspannungen müssen reduziert werden, aber eine minimale Ladung muss gespeichert werden, da ein Rauschen im KT Bereich ermittelt wird, welches einen fester Wert darstellt. Daher war die Lösung für dieses Problem die Erhöhung der Kapazität pro Fläche. Dies wurde durch Verdünnung der Siliziumdioxidschicht zwischen den Kondensatorplatten sowie der Herstellung dreidimensionaler Kondensatorstrukturen erreicht. Die Siliziumdioxidschicht kann nicht unter den Wert gesetzt werden, bei dem der Fehlerstrom prohibitiv wird. Dreidimensionale Kondensatorstrukturen können die effektive Kondensatorfläche vergrößern, ohne die Anschlussfläche der Zelle zu vergrößern, führen aber zu großen Prozesskomplexitäten, die wiederum dazu neigen, die Ausbeute zu verringern. Es scheint, als wenn die Zukunft der Kondensatoren in den planaren Strukturen unter Verwendung dielektrischen Materials mit hohen Durchlässigkeitswerten liegt.
Bei Verwendung von Silizium auf Isolator (SOI) Substrat würde der Fehlerstrom der MISFETs stark reduziert. Das Problem des SOI liegt noch immer in den hohen Kosten dieses Substrats.
Das Dokument „A Vertical Submicron SiC Thin Film Transistor", Hwang et al., Festkörperelektronik, Band 38, Nr. 2, vom Februar 1995, Seiten 275–278, XP000486574 stellt ein vertikales P-Kanal Bauelement mit Verarmungswirkung vor, in dem der MIS Effekt genutzt wird, um die effektive Barriere zu modulieren, die sich durch Löcher ergibt, die von der Source in Richtung der Drain wandern. Ein Heteroübergang wird zwischen dem Kanal und dem Source-Bereich gebildet, indem SiC als Kanalmaterial eingesetzt wird. Auf der Source-Seite der Schnittstelle zwischen Kanal und Source gibt es keinen niedrig dotierten Bereich, der eine Bandkrümmung in der Source zulassen würde.
Im Dokument „The Physics and Device Applications of Epitaxially Grown Si and Si_1–x Ge_x Heterostructures", M. J. Kearney, GEC Journal of Research, Band 10, Nr. 3 vom 1. Januar 1993, Seiten 158–165, XP000377841 wird die Anwendung epitaktisch gewachsenen Si_1–x Ge_x in Halbleiter-Bauelementen diskutiert. Es wird aufgezeigt, dass für den Si und Si_1–x Ge_x Heteroübergang nahezu die gesamte Bandverschiebung innerhalb des Valenzbandes erscheint, während die Verschiebung des Leitungsbandes sehr gering ist. Somit kann eine löcherspezifische Barriere erzeugt werden. Dieser Effekt wird bei zweipoligen Bauelementen eingesetzt. Nach Kearney finden Si und Si_1–x Ge_x nur Anwendung in p-Typ-Feldeffekttransistoren, in denen eine Löchereinschluss-Schicht mit einer erhöhten Löchermobilität geschaffen werden kann.
Ziele der vorliegenden Erfindung
In der vorliegenden Erfindung soll zuerst ein neues vertikales MISFET Bauelement vorgeschlagen werden, welches vorzugsweise über sehr kurze Kanallängen verfügt, die kurz genug sind, um ballistische Operationen durchzuführen und das gleichzeitig das DIBL Problem löst.
Genauer gesagt zielt die vorliegende Erfindung auf einen Vorschlag für PMOS und NMOS Transistoren mit diesen Vorteilen hin.
Zum zweiten soll in der vorliegenden Erfindung eine herstellbare vertikale CMOS Prozessintegration vorgeschlagen werden, durch welche die planare CMOS Prozessintegration ersetzt werden kann. Mit herstellbar ist gemeint, dass die individuellen Prozessschritte, ihre Komplexität, ihre Anzahl und Reihenfolge sich so darstellen, dass hohe Fabrikationsausbeuten erzielt werden können.
Das dritte Ziel der vorliegenden Erfindung besteht darin, eine neuen DRAM Zelle und/oder Schaltungen mit auf vertikalen Silizium-MISFET Bauelementen basierenden Speicherzellen vorzuschlagen, die über eine sehr hohe Integrationsdichte verfügen.
Nachstehend werden viele andere Vorteile dieser Bauelemente und deren Prozessintegration beschrieben.
Hauptmerkmale der vorliegenden Erfindung
Die vorliegende Erfindung bezieht sich auf ein silizium- germanium- oder siliziumkarbidbasierendes vertikales MISFET Bauelement, welches einen Stapel verschiedener Schichten einschließlich mindestens einer Source-Schicht, einer Kanalschicht und einer Drain-Schicht beinhaltet, wobei:

– die Kanalschicht nichtdotiert oder niedrig dotiert ist,
– ein Heteroübergang zwischen der Source und dem Kanal gebildet wird,
– eine Gate zumindest teilweise die Source-, die Kanal- oder die Drainschichten mit einer der Isolierschichten zwischen der genannten Drain und dem genannten Stapel verschiedener Schichten überlappt und dadurch gekennzeichnet ist, dass
– die genannte Gate tatsächlich in einem rechten Winkel zur Stapelrichtung die genannten Source-, Kanal- und Drainschichten überlappt,
– ein nichtdotierter oder niedrig dotierter Bereich in der Source vorhanden ist, welcher an die Schnittstelle zwischen Source und Kanal angrenzt.

Bei einem PMOS Bauelement besteht die Drain aus hoch p-typdotiertem Material und vorzugsweise dem selben Material, aus dem der Kanal besteht, der Kanal besteht aus nichtdotiertem Material, die Source beinhaltet zumindest eine Doppelschicht bestehend aus einem nichtdotierten oder niedrig p-typdotierten Bereich und einem hoch p-typdotierten Bereich, wobei beide aus einem zweiten Material bestehen, welches über eine Valenzbandkante mit einer niedrigeren potentiellen Energie als die Valenzbandkante des Kanalmaterials verfügt.
Vorzugsweise ist das Bauelement des PMOS Bauelementtyps dadurch gekennzeichnet, dass:

– die Drain eine hochdotierte p++ Schicht, vorzugsweise eine Siliziumschicht enthält,
– die Kanalschicht nichtdotiert ist und vorzugsweise aus Silizium besteht und
– die Source zumindest eine Doppelschicht enthält, wobei eine Schicht aus nichtdotiertem oder niedrig dotiertem Si_1–xGe_x und die andere aus hochdotiertem p++, möglicherweise abgestuftem Silizium-Germanium besteht.

Im Fall eines NMOS Bauelements besteht die Drain aus hoch n-dotiertem Material, vorzugsweise dem selben Material wie die Kanalschicht, die Kanalschicht aus nichtdotiertem Material und die Source beinhaltet zumindest eine Doppelschicht bestehend aus einem nichtdotierten oder niedrig n-typdotierten Bereich und einem hoch n-typdotierten Bereich, wobei beide aus einem zweiten Material hergestellt sind, das über eine Leitungsbandkante mit einem niedrigeren Energiepotential verfügt als die Leitungsbandkante des Kanalmaterials.
Gemäß einer ersten Ausführungsform ist das Bauelement des NMOS Typs folgendermaßen gekennzeichnet:

– Die Drain beinhaltet eine hochdotierte n++ Schicht, vorzugsweise eine Siliziumschicht,
– die Kanalschicht ist nichtdotiert, vorzugsweise eine Siliziumschicht,
– die Source-Schicht beinhaltet zumindest eine Doppelschicht besteht aus einer nichtdotierten oder niedrig dotierten Si_1–x–yGe_xC_y oder Si_1–yC_y Schicht und einer hochdotierten n++, möglicherweise abgestuften Si_1–x–yGe_xC_y oder Si_1–yC_y Schicht.

Gemäß einer anderen bevorzugten Ausführungsform kann das Bauelement des NMOS Typs folgendermaßen gekennzeichnet sein:

– Die Drain beinhaltet eine hochdotierte n++ Schicht, vorzugsweise eine Germaniumschicht,
– die Kanalschicht ist nichtdotiert, vorzugsweise eine Germaniumschicht,
– die Source-Schicht beinhaltet zumindest eine Doppelschicht besteht aus einer nichtdotierten oder niedrig dotierten Si_1–yGe_y und einer hochdotierten n++, möglicherweise abgestuften Silizium-Germaniumschicht.

Nachstehend werden in Verbindung mit der Beschreibung der Zeichnungen mehrere bevorzugte Ausführungsformen für PMOS und NMOS Bauelemente detailliert beschrieben.
Unter Verwendung von mit epitaktisch gewachsenem Silizium kompatiblen Materialien hat das PMOS Bauelement nachstehende Struktur: die Drain besteht aus einer p++ Siliziumschicht, die Kanalschicht ist eine nichtdotiert Siliziumschicht und die Source besteht aus einer nichtdotierten Silizium-Germaniumschicht und einer p++ Silizium-Germaniumschicht.
Unter Verwendung des gleichen Materials ist der Einsatz des NMOS Bauelements aufgrund der geringen Verschiebung des Leitungsbands der Silizium-Germaniumschichten auf dem Silizium-Wafer weniger einfach. Dies kann durch die Verwendung eines virtuellen Si_0,5Ge_0,5 Substrats umgangen werden. In diesem Fall verfügt das NMOS Bauelement über folgende Struktur: Die Drain besteht aus einer n++ Germaniumschicht, der Kanal ist eine nichtdotierte Germaniumschicht und die Source besteht aus einer nichtdotierten oder leicht n-typdotierten Silizium-Germaniumschicht und einer n++ Silizium-Germaniumschicht.
Die Materialstrukturen sind in keiner Weise einzigartig. Es sind bei diesem Materialsystem mehrere Variationen möglich, um eine bestimmte für das jeweilige Bauelement gewünschte Bandstruktur zu erhalten. Zum Beispiel kann die Verwendung von willkürlichen Si_1–yC_y Legierungen auf dem Silizium-Wafer zu nützlichen Leitungsbandverschiebungen führen, wodurch die Verwendung eines virtuellen Silizium-Germanium-Substrats unnötig werden kann. Diese Bauelemente können auch in anderen Materialsystemen wie GaAs und verwandten Legierungen eingesetzt werden.
Um eine wirtschaftliche Produktion zu erreichen, wird das siliziumbasierende Material so eingesetzt, wie in der Erfindung beschrieben.
Da Silizium-Germanium die am weitesten entwickelte Technologie zur Durchführung der Bandlückentechnik unter Einsatz der Produktionseinrichtungen der konventionellen IC Herstellung darstellt, werden die verschiedenen Bauelemente der vorliegenden Erfindung gemäß der Herstellungsweise auf virtuellem Si_1–xGe_x Substrat beschrieben.
Die vorliegende Erfindung bezieht sich auch auf komplementäre Bauelemente, wobei Bauelemente wie der PMOS Typ oder der NMOS Typ auf der Oberseite der Bauelemente des NMOS Typs oder des PMOS Typs aufgewachsen werden. Die drei möglichen Strukturen der komplementären Bauelemente sind der CMOS Wechselrichter, der PMOS Schalttransistor und der NMOS Schalttransistor.
Gemäß einer bevorzugten Ausführungsform bestehen die Stapel entweder aus übereinander angeordneten PMOS/NMOS/PMOS Bauelementen oder, was ebenfalls möglich ist, aus übereinander angeordneten NMOS/PMOS/NMOS Bauelementen.
Bei einem CMOS Wechselrichter ist die PMOS Source geerdet, die NMOS Source ist bei -VSS, das Eingangssignal wird auf bei dem gemeinsamen Gate-Kontakt gesetzt und das Ausgangssignal wird bei dem gemeinsamen Drain-Kontakt genommen.
Bei Schalttransistoren wird ein Kontrollsignal an die Gate eines einzelnen MOS gesetzt, damit der Drain Zugriff auf das Signal an der Source gewährt oder verwehrt werden kann. Sehr häufig handelt es sich beim Kontrollsignal um einen Taktgeber. Somit muss für den Schalttransistor der Anschluss für das PMOS Bauelement völlig unabhängig von den Anschlüssen des NMOS Bauelements sein und umgekehrt.
Bei der vorliegenden Erfindung wird der gesamte Stapel der verschiedenen Bauelemente von einer Gate umgeben und vorzugsweise verfügt dieser Stapel von Bauelementen auch über einen gemeinsamen Drain-Kontakt für alle übereinander angeordneten Bauelemente, der sich vorzugsweise innerhalb des Umfangs des Bauelementestapels befindet.
Der Source-Kontakt kann nur entweder am Boden oder an der Oberseite des Bauelements erstellt werden, aber vorzugsweise innerhalb des Stapelumfangs der Bauelemente, oder er ist gemeinsam für alle Bauelemente auf dem gesamten Substrat oder dem Wafer vorhanden, wobei die verschiedenen Bauelementestapel über eine unstrukturierte Rückseite des Wafers definiert werden.
Die vorliegende Erfindung bezieht sich auch auf eine Prozessintegration für vertikale MISFET Bauelemente dieser Erfindung, von denen jedes MISFET Bauelement einen Stapel verschiedener Schichten einschließlich zumindest einer Sourceschicht, einer Kanalschicht und einer Drainschicht beinhaltet, wobei sich zwischen der erwähnten Sourceschicht und der erwähnte Kanalschicht ein Heteroübergang befindet und die jede von einer Gate umgeben sind, bei denen ein Isolator zumindest teilweise die verschiedenen Schichten des MISFET Bauelementes überlappt, und die des weiteren über einen nichtdotierten oder niedrig dotierten Bereich in der Source verfügen, die direkt an die Schnittstelle zwischen Sourceschicht und Kanalschicht angrenzt, wobei die erwähnte Gateschicht und der Isolator tatsächlich im rechten Winkel zur Stapelrichtung der genannten Schichten stehen und dieser besagte Prozess wie folgt gekennzeichnet ist:

– eine epitaktische Beschichtungssequenz auf einem Siliziumsubstrat wird zur Definition der verschiedenen Schichten jedes vertikalen MISFET Bauelements verwendet, die möglicherweise übereinander angeordnet werden,
– ein Strukturierungsschritt, der aus einem Lithographie/Ätzschritt besteht, wird zur Schaffung einer Gate um das/die möglicherweise übereinander angeordneten Bauelement (e) eingesetzt und
– andere Strukturierungsschritte werden dazu eingesetzt, um Kontakt zwischen der Source und den Drains jedes vertikalen MISFET Bauelements, die möglicherweise übereinander angeordnet werden, herzustellen.

Vorzugsweise wird der Strukturierungsschritt, der zur Herstellung des Kontakts zur Drain der Bauelemente eingesetzt wird, ausgeführt, damit alle übereinander angeordnete Bauelemente gemeinsam besagte Drain benutzen können und diese sich innerhalb des Umfangs des oder der übereinander angeordneten Bauelements oder Bauelemente befindet.
Vorzugsweise werden die übereinander angeordneten Bauelemente auch durch eine einzige, nicht unterbrochene expitaktische Beschichtung definiert, um Stapel von NMOS/PMOS oder PMOS/NMOS oder NMOS/PMOS/NMOS oder PMOS/NMOS/PMOS Bauelementen herzustellen.
Vorzugsweise wird bei der epitaktischen Beschichtungssequenz ein virtuelles Si_1–xGe_x Substrat verwendet, um einen Heteroübergang in jedem PMOS oder NMOS Bauelement oder Bauelementen zu schaffen.
Ein Heteroübergang kann auch durch Integration eines Elementes der Gruppe IV und der entsprechenden Dotierungsmittel hergestellt werden, um ausreichende Energiebarrieren zu schaffen.
Gemäß einer bevorzugten Ausführungsform wird in der vorliegenden Erfindung vorgeschlagen, einen CMOS Prozess für vertikale MISFET Bauelemente mit Heteroübergang zu integrieren, der zumindest die nachstehenden Schritte beinhaltet:

– Epitaxie mehrerer Schichten des vertikalen MISFET Bauelements,
– Beschichtung des Isolators oder der Isolatoren,
– Maske 1: Definition der Strukturierungseinheiten (MESAS), von denen jede einem Stapel entspricht,
– Bildung einer Gateelektrode auf den Seitenwänden der Mesas,
– Hinterätzen der Gateelektrode (zwischenschichtähnliche Elektrode),
– Planarisierung: Ausfüllung der Zwischenräume zwischen den Mesas,
– Maske 2: Bildung eines Gatekontaktplättchens,
– Maske 3: (Gemeinsame) Kontaktfenster für den Drain,
– Bildung von Abstandhaltern zumindest teilweise auf den inneren Seitenwänden des oberen/unteren Bauelements,
– Ausfüllen der Kontaktfenster mit Silizid und Metall,
– Maske 4: Kontaktfenster zur Source des obersten Bauelements,
– Ausfüllen der Kontaktfenster mit Silicid und Metall,
– Metallisierung

Die vorliegende Erfindung bezieht sich auf RAM Schaltungen mit Speicherzellen und einem logischen Schaltungsaufbau. Gemäß einer ersten bevorzugten Ausführungsform beinhaltet jede der Speicherzellen zumindest ein vertikales MISFET Bauelement dieser Erfindung, das jeweils über einen Stapel verschiedener Schichten, einschließlich einer Sourceschicht, einer Kanalschicht und einer Drainschicht verfügt und einen Kondensator oberhalb des Stapels aus mehreren Schichten des vertikalen MISFET Bauelements beinhaltet.
Gemäß einer zweiten bevorzugten Ausführungsform beinhaltet jede der Speicherzellen zumindest zwei vertikale MISFET Bauelemente dieser Erfindung, die übereinander angeordnet und durch einen Kondensator getrennt sind.
Die vertikalen MISFET Bauelemente sollten vorzugsweise monokristalline vertikale MISFET Bauelemente sein.
Gemäß einer bevorzugten Ausführungsform sind die vertikalen MISFET Bauelemente vertikale MISFET Bauelemente mit einem Heteroübergang, die zumindest folgendes beinhalten:

– eine nichtdotierte oder niedrig dotierte Kanalschicht,
– einen Heteroübergang, der zwischen der Source und dem Kanal gebildet wird und wo ein nichtdotierter oder niedrig dotierter Bereich in der Source existiert, die an die Schnittstelle zwischen der Source und dem Kanal angrenzt
– und einer Gateschicht, die vorzugsweise tatsächlich zumindest teilweise im rechten Winkel die Source-, die Kanal- und die Drainschicht mit den dazwischenliegenden Isolierschichten überlappt.

Die logische Schaltungsanordnung auf dem Chip in diesen RAM Schaltungen kann entweder mit einem oder mehreren planaren Transistoren oder mit einem oder mehreren vertikalen MISFET Bauelementen realisiert werden und vorzugsweise mit einem oder mehreren MISFET Bauelementen mit Heteroübergang.
Beschreibung der Zeichnungen
1 stellt die Bandstrukturen und das elektrochemische Potential in Funktion des Abstands (von der Source zur Drain) des PMOS Bauelements gemäß der vorliegenden Erfindung unter den folgenden Vorspannungsbedingungen dar:
keine Vorspannungen(1a)
Vorspannungen der Drain (1b)
Vorspannungen von Drain und Gate (1c)
2 zeigt die schematische Darstellung eines PMOS Bauelements (2a) und eines NMOS Bauelements (2b) gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei diese Bauelemente auf einem Siliziumwafer aufgewachsen sind.
3 zeigt die schematische Darstellung eines PMOS Bauelements (3a) und eines NMOS Bauelements (3b) gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei diese Bauelemente auf einem Si_0,5Ge_0,5-Wafer aufgewachsen sind.
4 zeigt die schematische Darstellung eines PMOS Bauelements (4a) und eines NMOS Bauelements (4b) gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung, wobei diese Bauelemente symmetrischer angeordnet sind.
5 zeigt die schematische Darstellung eines CMOS Wechselrichters, der gemäß der CMOS Prozessintegration der vorliegenden Erfindung hergestellt wird.
6 zeigt die schematische Darstellung der Bandstruktur, wenn, wie in 5 beschrieben, keine Vorspannung auf den CMOS Wechselrichter angelegt wird.
7 und 8 zeigen jeweils eine schematische Darstellung eines vertikalen NOMS und eines PMOS Transistors.
9 zeigt die schematische Darstellung eines allgemeinen Prozessablaufs für die Herstellung eines CMOS Wechselrichters gemäß dieser Erfindung.
10, 11, 12 und 13 zeigen mehrere Ausführungsformen für Prozessabläufe, die bei der CMOS Prozessintegration verwendet werden.
14 und 15 zeigen die schematische Darstellung allgemeiner Prozessabläufe zur Herstellung von RAM Schaltungen gemäß zwei bevorzugter Ausführungsformen der vorliegenden Erfindung.
16 zeigt eine schematische Darstellung einer RAM Zelle gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
17, 18, 19, 20 und 21 zeigen mehrere Ausführungsformen für Prozessabläufe, die gemäß mehrerer bevorzugter Ausführungsformen der vorliegenden Erfindung zur Herstellung von RAM Zellen gedacht sind.
Detaillierte Beschreibung der verschiedenen Ausführungsformen der vorliegenden Erfindung
Ein erstes Objekt der vorliegenden Erfindung bezieht sich auf ein siliziumbasierendes vertikalen MISFET und vorzugsweise MOSFET Bauelement mit einem Heteroübergang, welches nicht unter dem DIBL Problem leidet und bei dem es möglich ist, den Transfer über den Heteroübergang zuzulassen.
1 zeigt die Bandstruktur und das elektrochemische Potential in Funktion zum Abstand (von der Source zur Drain) für ein PMOS Bauelement, wobei die Diagramme mit einem kommerziellen Bauelementsimulator (TMA's Medici mit Heteroübergangsmodul) erstellt werden.
Genauer gesagt zeigen 1a, 1b und 1c drei mögliche Vorspannungsbedingungen: keine Vorspannungen, nur Drainvorspannung, Vorspannung an Drain und Gate.
Wenn man die Source als einen thermalisierten Ladungsträgerspeicher ansieht, wird der Bruchteil dieser Ladungsträger mit Energien, die höher als die Höhe der Barriere sind, durch die Fermi-Dirac Verteilung bestimmt. Schon bei Barrierenhöhen um die 10 KT ist die Verteilung sehr dicht bei Null. Bei Bauelementen mit Kanallängen, die kürzer sind als die mittlere freie Weglänge der Ladungsträger wird der Strom ausschließlich durch die Höhe der Barriere festgelegt und dies unabhängig von der Kanallänge. In diesem Fall wird der Sperrstrom durch die thermionische Emission über die Barriere geliefert, vorausgesetzt, dass der Tunneleffekt unterdrückt wird (siehe 1a).
Die Bauelemente gemäß der vorliegenden Erfindung sind die ersten, bei denen es möglich ist, eine Heterobarriere durch Aktion einer isolierten Gate zu senken. Diese Bauelemente zeigen, dass mit der geeigneten Sourcetechnik Drift-Diffusion oder ballistischer Transport (in Abhängigkeit von der Temperatur und der Kanallänge) auch über Heteroübergange erfolgen kann.
Die Banddiskontinuitäten (Unterschied zwischen den beiden Bandkanten) zwischen zwei unterschiedlichen Materialien hängt davon ab, ob sie pseudomorph sind und wie groß die Dehnung ist. Aber wenn eine Schichtstruktur einmal geschaffen ist, können die Bandverschiebungen nicht mehr geändert werden, weil diese durch die Überschneidung zwei verschiedener Materialien oder Legierungen entstehen.
Die effektive Barrierehöhe eines Ladungsträgers in dem Material mit dem niedrigeren Energiepotential (Source) hängt von seiner energetischen Position innerhalb des Bandes ab, d. h. der Distanz zwischen der Energiestufe und der Bandkante. Bei einem thermalisierten Ladungsträger hängt diese Differenz von der Verfügbarkeit der niedrigeren Energieniveaus ab. Wenn ein Ladungsträger ein Energieniveau an der Kante des Bandes belegen kann, ist die Barrierenhöhe gleich der Diskontinuität des Bandes.
Befindet sich das elektrochemische Potential innerhalb des Bandes (es kann dann Fermi-Stufe genannt werden) des Sourcematerials, so sind die Energiestufen zwischen der Bandkante und der Fermi-Stufe besetzt und somit nicht mehr für eingehende Partikel verfügbar.
Wenn sich die niedrigsten verfügbaren Energiestufen für einen eingehenden Partikel in der Tat nur auf der Fermi-Stufe befinden, ist die effektive Energiebarriere, die der Partikel „sieht", nicht mehr die Differenz zwischen den Bandkanten der Source und des Kanals, sondern die Differenz zwischen der Bandkante des Kanals und der Fermi-Stufe der Source.
Bei Halbleitern mit niedrigen Dotierungsstufen kann die relative Position zwischen dem elektrochemischen Potential und der Bandkante erheblich durch einen Feldeffekt in einer MIS Struktur moduliert werden (in diesem Bauelement durch Akkumulation).
Durch Modulierung der relativen Position (zur Fermi-Stufe der Source) der Bandkante der Source kann die Barrierehöhe, die ein Partikel „sieht", der von der Source zur Drain wandert, moduliert werden. In diesem besonderen Fall ist man daran interessiert, diese Modulation durch den Feldeffekt einer Gate durchzuführen.
Wenn die Gate „ausgeschaltet" ist (1b), wünscht man sich, dass der minimal mögliche (thermionische) Strom von der Source zur Drain fließt (auch wenn bereits Drainvorspannung angelegt wurde). Daher sollte die Barriere die maximale Höhe haben, das heißt, dass alle Ladungsträger die gesamten Diskontinuität des Bandes an der Source sehen sollten. Daher sollte sich das elektrochemische Potential (an der Source) in der Lücke, oder zumindest an der Bandkante befinden.
Wie man aus den Diagrammen erkennen kann, gibt es keinen Tunneleffekt, weil die Barriere an den entsprechenden Energiestufen einfach zu breit sind.
Im Sperrzustand mit angelegter Drainvorspannung wird der Spannungsabfall zwischen den hochdotierten Bereichen der Source und der Drain (ungleichmäßig) über den Kanal und die nichtdotierten Bereiche der Source verteilt. Zur Minimierung des DIBL sollte der Spannungsabfall (Bandkrümmung) im nichtdotierten Bereich der Source ebenfalls minimiert werden. Dies kann geschehen, indem dieser Bereich so klein wie möglich gestaltet wird. Simulationen zeigen, dass 5 oder 10 nm ausreichend sind, damit der Mechanismus der Barrierenabsenkung funktioniert. Im Sperrzustand fließen nur thermionische Strombahnen von der Source zur Drain.
Wenn die Gate „angeschaltet" ist (1b), ist eine Barrierehöhe von Null (< 1 KT) erwünscht. Das bedeutet, dass in der Source sämtliche Energiestufen bis zur Stufe der Bandkante des Kanals besetzt sind, das heißt, dass die Fermi-Stufe (in der Source) der Bandkantenstufe des Kanals entsprechen sollte (eigentlich der ersten gebundenen Stufe der Quantenquelle im Kanal).
Um dieses Verhalten zu erreichen, ist es notwendig, das Band an der Source kurz vor dem Kanal, d. h. kurz vor dem Heteroübergang, zu biegen. Dies ist der Grund für den niedrig dotierten Bereich in der Source nahe der Schnittstelle mit dem Kanal. Dies ist auch der Grund, warum eine metallisch oder entartet dotierte Halbleitersource nicht funktionieren kann.
Durch diesen Anschaltmechanismus und die asymmetrische Struktur unterscheidet sich dieses Bauelement klar von anderen, bei denen ebenfalls der Einsatz von Heteroübergängen in Feldeffekttransistoren angeregt wird.
Der Kanal wird als der Bereich definiert, wo der Spannungsabfall im angeschalteten Zustand auftritt.
Der nichtdotierte Bereich kurz vor dem Heteroübergang wird als Teil der Source (und nicht des Kanals) betrachtet, weil es im angeschalteten Zustand in diesem Bereich keinen Spannungsabfall gibt.
Im angeschalteten Zustand befindet sich die Fermi-Stufe innerhalb des Bandes über dem gesamten Sourcebereich bis zum Heteroübergang.
Die Drain wird als der Bereich nach dem Kanal definiert, wo sich die Fermi-Stufe innerhalb des Bandes (der Halbleiter ist entartet) befindet, wobei es dort keinen Spannungsabfall gibt.
Man muss immer daran denken, dass diese Barriereabsenkung entsteht, weil eine MIS Struktur die Source und die Drain überlappt. Daher ist es offensichtlich, dass die auf dem Schottky Gatekonzept beruhenden Bauelemente diesen Effekt nicht reproduzieren können und durch einen völlig anderen Mechanismus funktionieren (Verdünnung der Barriere zur Ermöglichung des Tunneleffektes).
Es wurde bereits beschrieben, wie man bei MISFETs mit Kanallängen unter 20 nm für den ausgeschalteten Zustand hohe Barrieren herstellt. Es wurde auch ein neuer Mechanismus vorgestellt, mit dem die Barriere im angeschalteten Zustand gleich Null wird. Bei derartig kurzen Kanallängen können ballistische Operationen auch bei Raumtemperatur erwartet werden.
Eine neue Veröffentlichung unter dem Titel „Ballistic Metal-Oxide-Semiconductor Field Effect Transistors" von Kenji Natori, J. Apl. Phys. 76 (8), vom 15. Oktober 1994 kann bezüglich der Modellbildung der ballistischen MISFETs mit Homoübergang auf die vorliegenden Bauelemente angewandt werden. Da dieses Bauelement über eine MOS-Gate induzierte Barriereabsenkung verfügen, ist es irrelevant, ob die Barriere mit Homoübergängen oder Heteroübergänge hergestellt wird. Wichtig ist, dass deren Höhe mit einer MOS Gate moduliert werden kann.
Die Bauelemente gemäß der vorliegenden Erfindung können in allen Materialsystemen implementiert werden, vorausgesetzt, dass ein Heteroübergang und eine MIS Struktur möglich sind. Aufgrund der dominanten Position der Siliziumtechnologie in der Mikroelektronikindustrie sind die siliziumbasierenden Materialien für die Implementierung dieses Bauelementkonzeptes am attraktivsten.
Zur Herstellung der PMOS Bauelemente werden Valenzbandverschiebungen benötigt, und zur Herstellung von NMOS Bauelementen sind Diskontinuitäten des Leitungsbandes erforderlich.
Der einfachste Weg zum Erhalt einer Valenzbandverschiebung sind kohärent gewachsene Si_1–xGe_x Filme auf dem Siliziumwafer. Es ist bekannt, dass in Silizium-Germaniumschichten das Valenzband ansteigt, ohne einen signifikanten Effekt auf das Leitungsband auszuüben.
Leitungsbandverschiebungen sind nicht so leicht zu erreichen. Zur Zeit erscheinen zwei Alternativen möglich: Die erste Alternative ist das Wachstum von pseudomorphen Si_1–yC_y oder Si_1–x–y Ge_xC_y Legierungen auf den Siliziumwafern. Es gibt starke Anzeichen dafür, dass die Einarbeitung von Kohlenstoff in die Filme eine Absenkung des Valenzbandes verursacht. In diesem Fall können komplementäre Bauelemente direkt auf dem Siliziumwafer aufgewachsen werden.
Die zweite Alternative ist die Bereitstellung eines Silizium-Germaniumsubstrats, auf dem verspannte Silizium-Germaniumfilme gezüchtet werden, deren Germaniumgehalt sich von dem des Substrats unterscheidet (höhere Germaniumgehalte stellen eine Barriere für Elektronen dar). In letzterem Fall könnte das PMOS auch durch das Wachstum eines Silizium-Germaniumfilms mit einem Siliziumgehalt hergestellt werden, der sich von dem des Substrats unterscheidet (höhere Siliziumgehalte stellen eine Barriere für Löcher dar).
Der aktuelle Zusammensetzung der PMOS und NMOS Schichten in Bezug auf die prozentualen Germanium- und/oder Kohlenstoffanteile hängt von den gesuchten Bandabweichungen ab, welche wiederum eine Funktion des gewünschten Sperrstroms sind.
2, 3, und 4 zeigen mehrere Ausführungsformen von PMOS und NMOS Bauelementen, die vertikale MISFETs (VHMISFET) mit Heteroübergang gemäß der vorliegenden Erfindung sind.
Genauer gesagt zeigen 2a und 2b jeweils ein PMOS und ein NMOS Bauelement, das auf ein Siliziumsubstrat verspannt ist und mit der herkömmlichen epitaktischen Wachstumstechnik hergestellt wurde.
2a stellt ein PMOS Bauelement dar, in dem die Drain (1) zumindest eine sehr hoch dotierte p++ Siliziumschicht, der Kanal (3) eine nichtdotierte oder niedrig dotierte doppelte Siliziumschicht und die Source zumindest eine Doppelschicht beinhaltet, die aus einer nichtdotierten oder niedrig dotierten Si_1–xGe_x Schicht (5) und einer sehr hoch dotierten p++ abgestuften Silizium-Germaniumschicht (7) besteht. Die Source des PMOS Bauelements ist auf einem hochdotierten p++ Silizium-Wafer (9) verspannt.
2b stellt ein NMOS Bauelement genauer dar, in dem die Drain (1') zumindest eine sehr hoch dotierte n++ Siliziumschicht, der Kanal (3') eine nichtdotierte oder niedrig dotierte Siliziumschicht und die Source zumindest eine Doppelschicht beinhaltet, die aus einer nichtdotierten oder niedrig dotierten Si_1–yC_y (5') und einer sehr hoch dotierten n++ abgestuften Si_1–yC_y Schicht (7') besteht. Die Source des NMOS Bauelements ist auf einem hoch dotierten n++ Silizium-Wafer (9') verspannt.
Bei beiden in 2a und 2b dargestellten Bauelementen überlappen das Dielektrikum der Gates (11 oder 11') und die Gateelektroden (13 oder 13') im wesentlichen vertikal zumindest teilweise die Source-, die Kanal- und die Drainschicht. Beide Bauelemente verfügen über drei Anschlüsse und sind vollständig von der Gate umgeben.
Vom Produktionsstandpunkt aus gesehen ist es vorzuziehen, dass alle Schichten auf einem Siliziumwafer anstatt auf Pufferschichten verspannt sind.
Dieser Ansatz ist auch aufgrund physikalischer Eigenschaften der Bauelemente zu bevorzugen: Bei beiden Transistoren besteht der Kanal aus dem selben Material, nämlich reinem Silizium, welches eine höhere Durchschlagsspannung hat als germaniumreiche Legierungen und einen höheren VDS (und somit V_GS) Wert für die CMOS Schaltung zulässt. Außerdem verfügen germaniumreiche Legierungen über eine erheblich schmalere Bandlücke, wodurch die thermische Erzeugung von Ladungsträgern erhöht wird, was wiederum den Betrieb bei höheren Temperaturen behindern könnte.
In jedem Fall sind beide Strukturen für den Betrieb bei Raumtemperatur geeignet. Der Betrieb bei niedrigen Temperaturen räumt alle Arten von Einwänden gegen den Einsatz germaniumreicher Legierungen als Kanalmaterial aus.
Sollte ein Silizium-Germaniumsubstrat der Epitaxie der Si_1–x–y Ge_xC_y oder Si_1–yC_y Legierungen auf Siliziumsubstrat vorgezogen werden, entsprechen die Strukturen der Bauelemente denen in 3a und 3b, welche jeweils ein auf einem Silizium-Germaniumsubstrat verspanntes PMOS und NMOS Bauelement darstellen.
Bei dem PMOS Bauelement in 3a ist die Source auf einer hoch dotierte p++ Si_0,5Ge_0,5 Schicht (9a) verspannt.
Bei dem NMOS Bauelement in 3b ist die Source auf eine hoch dotierte n++ Si_0,5Ge_0,5 Schicht (9a') verspannt.
Aufgrund von Überlegungen bezüglich der Verspannung kann die Drainschichtstruktur in 3a und 3b auch in die in
4a und 4b dargestellten Schichtstrukturen umgewandelt werden.
Im Fall des in 4a dargestellten PMOS Bauelements enthält die Drain zumindest eine hoch dotierte p++ abgestufte Silizium-Germaniumschicht (1a) und eine hochdotierte p++ Si_0,5Ge_0,5 Schicht (1b).
Im Fall des in 4b dargestellten NMOS Bauelements enthält die Drain zumindest eine hoch dotierte p++ (abgestufte) Silizium-Germaniumschicht (1a') und eine hochdotierte n++ Si_0,5Ge_0,5 Schicht (1b').
Bei einem Silizium-Germaniumsubstrat ist es vorzuziehen, für die Kanäle reines Silizium und reines Germanium zu verwenden, da so eine Legierungsstreuung vermieden wird. Da die Filmstärke aufgrund der Verspannung allerdings begrenzt ist, ist dies nur für sehr dünne Filme (sehr kurze Kanäle) möglich.
Der Fortschritt bei der Epitaxie der Elemente der Gruppe IV und die Verarbeitung bei niedrigen Temperaturen könnte eines Tages den Einsatz von Heterostrukturen aus Kohlenstoff, Silizium, Germanium und Zinn möglich machen, die auf Siliziumwafern oder Pufferschichten aufgewachsen werden und mehr Möglichkeiten für die Bandkantentechnik bieten. Mit der Einsatzmöglichkeit aller dieser Elemente könnten einige der hierin vorgeschlagenen Schichtzusammensetzungen etwas anders aussehen.
Es gibt drei mögliche Strukturen für komplementäre Bauelemente: CMOS Wechselrichter, PMOS Schaltransistoren und NMOS Schalttransistoren. In einem CMOS Wechselrichter ist die PMOS Source geerdet, die NMOS Source ist bei -VSS, das Eingangssignal wird auf den gemeinsamen Gatekontakt gesetzt und das Ausgangssignal wird am gemeinsamen Drainkontakt abgenommen. Bei Schalttransistoren wird ein Kontrollsignal auf die Gate eines einzelnen MOS gesetzt, um den Zugriff der Drain auf das Signal an der Source zuzulassen oder zu unterbinden. Sehr oft handelt es sich bei dem Kontrollsignal um einen Taktgeber. Daher muss für Schalttransistoren der PMOS Anschluss völlig unabhängig von den Anschlüssen des NMOS sein und umgekehrt.
5 zeigt eine bevorzugte Ausführungsform eines CMOS Wechselrichters gemäß der vorliegenden Erfindung aus einem vertikalen MISFET mit Heteroübergang, worin ein NMOS Transistor an der Oberseite des PMOS Transistors aufgewachsen wurde, dessen Drains und n++ und p++ Schichten (1' und 1) sich gegenüber liegen. Die Drains des PMOS sowie die des NMOS Transistors werden durch eine Drainbarriere (15) getrennt, welche eine Sperrschicht für Elektronen für den NMOS Transistor und eine Sperrschicht für Löcher des PMOS Transistors beinhalten sollte.
Die Herstellung eines ohmschen Kontakts (21) des CMOS Wechselrichters zu beiden Drains (1 und 1') ist notwendig, während ein ohmscher Kontakt (23) zur Source (5') des NMOS Transistors und ein ohmscher Kontakt (25) zur Source (5) des PMOS Transistors getrennt hergestellt werden, wobei sich der eine an der Vorderseite und der andere auf der Rückseite des CMOS Wechselrichters befindet.
Selbstverständlich ist das Gegenteil, d. h. ein auf der Oberseite eines NMOS Transistors aufgewachsener PMOS Transistor, eine andere Alternative für den Bau eines CMOS Wechselrichters.
6 zeigt die schematische Darstellung der Bandstruktur für den Fall, dass keine Vorspannung für einen CMOS Wechselrichter angelegt wurde, wie in 5 beschrieben. Die mit den Heteroübergängen des Halbleiters hergestellten Barrieren werden langsam in der Mitte des aufzuwachsenden epitaktischen Stapels integriert. Dies gilt auch für Transistoren, bei denen nur Homoübergänge verwendet werden. Diese Heterobarrieren sind insofern sinnvoll, als sie die Wechselrichterfläche minimieren können.
Sollte es nicht möglich sein, Heterobarrieren einzubauen, könnten die unteren Sources keinen gemeinsamen Kontakt über die Rückseite des Wafers haben und würden individuelle Kontakte über die Vorderseite benötigen. Auf diese Weise würde ein Kontakt, der für die Source und die Drain des PMOS als Nebenkontakt dient und auf die Versorgungsspannung des oberen Transistors vorgespannt wird, die Aktion der PIN-Diode eliminieren. Der einzige Vorteil der einzelnen vorderseitigen Kontakte zu den Sources der unteren Transistoren besteht darin, dass es einfach ist, auch untere Schalttransistoren herzustellen. Aber der Extrakontakt von der Vorderseite würde mehr Fläche pro CMOS Stapel bedeuten.
7 und 8 zeigen jeweils NMOS und PMOS Schalttransistoren aus vertikalen MISFET Bauelementen mit Heteroübergang gemäß der vorliegenden Erfindung.
Wenn wir davon ausgehen, dass isolierende oder halbisolierende Barrieren in den epitaktischen Stapel aufgenommen werden können, entsteht eine andere Architektur, bei der CMOS, NMOS und PMOS Schalttransistoren nebeneinander existieren können, ohne, wie bei dem einfachen CMOS, Strafflächen zu erzeugen.
Bei dieser Architektur werden drei Transistorschichten gebildet, wobei sich die Schichten des unteren Transistors auf dem ehemals oberen Transistor wiederholen, der somit zum mittleren Transistor wird. In diesem neuen Stapel, PMOS/NMOS/ PMOS sind alle gemeinsam geerdeten Sources im unteren PMOS Bauelement vorhanden. Diese PMOS und NMOS Bauelemente werden für den CMOS Wechselrichter verwendet. Wenn ein PMOS Schalttransistor benötigt wird, kann die Oberseite des PMOS verwendet werden. Der NMOS kann als Schalttransistor oder als Teil des CMOS verwendet werden. In diesem Fall wird es keine Straffläche und keine Verarbeitungskomplexität geben, wie es der Fall ist, wenn die PMOS Schichten zum zweiten Mal gebildet werden.
Ein zweites Objekt der vorliegenden Erfindung ist der Vorschlag einer neuartigen Integrationsarchitektur für vertikale MISFET Bauelemente, welche die vier nachstehend aufgeführten Hauptprobleme löst, die bei einer CMOS Prozessintegration unter Einsatz herkömmlicher vertikaler Bauelemente gemäß dem derzeitigen Stand der Technik auftreten können.

1. Ein einziger epitaktischer Wachstumsschritt auf einem nicht strukturierten Wafer, bei dem zu Beginn des Herstellungsprozesses die Schichten des einen Transistortyps (sagen wir des NMOS) nacheinander auf der Oberseite der Schichten des anderen Transistortyps (sagen wir des PMOS) aufgewachsen werden. Somit wird das erste Problem gelöst.
2. Reduzierung der Gate auf die Drainkapazität, wofür man entweder den Preis eines höheren Vorschaltwiderstandes oder den der Prozesskomplexität und den von noch mehr kritischen Schritten bezahlt: ein „dickes" Oxid kann auf den Drainflächen aufgewachsen werden, die weiter vom Kanal entfernt sind, während nur ein dünnes Dielektrikum auf der Source, dem Kanal und in an die Drains angrenzenden Bereichen gebildet wird. Hierdurch sollte das zweite Problem gelöst werden. Natürlich ist eine höhere Prozesskomplexität der Nachteil dieses Schemas.
3. Eine Lösung für das dritte Problem besteht in der Bildung der Gateelektrode, welche, wenn sie als recht dünner Film abgelagert und hinterätzt wird (ähnlich einer Zwischenschicht), die untere und die obere Schicht (Sources der PMOS und NMOS Bauelemente) nur wenig überlappt.
4. Das vierte Problem wird durch einen hohen Grad der Selbstjustierung gelöst, da man nur 3 oder 4 Masken benötigt (plus der Markierungsschicht), um die gesamte Vorderseite der CMOS Schaltung herzustellen. Dies wird durch eine sorgfältige Anordnung der Materialien erreicht, wobei man eine hohe Ätztrennschärfe erhält, durch die wiederum der hohe Grad an Selbstjustierung ermöglicht wird.

Genauer gesagt wird in 9 ein allgemeiner Prozessablauf für einen Integrationsprozess eines vertikalen CMOS beschrieben, der zumindest die folgenden Schritte beinhaltet:

– Epitaxie der Schichten der Bauelemente,
– Beschichtung eines oder mehrerer Isolatoren,
– Maske 1: Definition der Mesas (die den Strukturierungseinheiten entspricht),
– Bildung eines Gatestapels auf den Seitenwänden des Mesas,
– Hinterätzen der Gateelektrode (ähnlich einer Zwischenschichtelektrode),
– Planarisierung: Füllen der Lücken zwischen den Mesas,
– Maske 2: Bildung eines Gatekontaktplättchens,
– Maske 3: (Gemeinsame) Kontaktfenster für den Drain,
– Bildung von Abstandhaltern zumindest teilweise auf den inneren Seitenwänden des oberen/unteren Bauelements,
– Ausfüllen der Kontaktfenster mit Silizid und Metall,
– Maske 4: Kontaktfenster zur Source des obersten Bauelements,
– Ausfüllen der Kontaktfenster mit Silizid und Metall,
– Metallisierung

Zur Vereinfachung des Prozesses sollte, außer für die Kontakte, der Prozessablauf für jede Art von Struktur der gleiche sein. Mit diesem Schema können sehr kompakte CMOS Wechselrichter hergestellt werden. Für NMOS Schalttransistoren (nicht dargestellt) müssen individuelle Kontakte zur Source und Drain des NMOS Bauelements hergestellt werden. Aber dies ist nicht ausreichend, weil die Gate die PMOS Schichten überlappt. Immer, wenn die Gate schaltet, entsteht eine in Durchlassrichtung vorgespannte PIN-Diode (mit dem selben Wirkungsquerschnitt wie die Bauelemente), wodurch die Schaltung undicht wird.
Idealerweise sollte es zwischen den Drains der PMOS und NMOS Bauelemente einen Isolator geben. In Anbetracht der Tatsache, dass die Epitaxie von Halbleiter/Isolator/Halbleiter nicht nur auf der Stufe der Epitaxie von Halbleitern entwickelt wird, können große Heterobarrieren bei Halbleitern eine Halbisolierung liefern und die Verarbeitungskompatibilität aufrecht erhalten.
Daher sollte eine sehr große Heterobarriere für Elektronen unterhalb der NMOS Drain plaziert werden, und eine andere für Löcher auf der PMOS Drain. Somit wird die Injektion von Löchern jenseits der PMOS Drain und die Injektion von Elektroden jenseits der NMOS Drain blockiert. Über den Querschnitt der Bauelemente müssen diese Drainbarrieren nicht größer sein als die Barrieren des Transistors. Da die Barrieren an der Gate-Schnittstelle aber niedriger werden, kann der Strom nur mit Barrieren vollständig blockiert werden, die ungefähr doppelt so hoch sind wie die Barrieren des Transistors. Unglücklicherweise werden die Barrierehöhen, die durch Heteroexpitaxie von Silizium-Germanium auf Silizium erreicht werden können, nicht hoch genug sein. Es besteht jedoch die Hoffnung, dass andere Elemente der Gruppe IV die gewünschte Größe der Banddiskontinuität liefern können.
Zur Abdeckung aller möglichen Architekturen werden nachstehend einige Prozessabläufe genauer beschrieben:
Die folgenden Prozessabläufe enthalten mehrere fortschrittliche Prozessschritte. Einige dieser Schritte könnten auch mit weniger fortschrittlicher Technik durchgeführt werden, aber dann würde sich die Anzahl der Schritte und manchmal auch deren Kritizität erhöhen. Obwohl einige der beschriebenen Schritte in der mikroelektronischen Industrie noch nicht üblich sind, könnten sie es doch bald werden. Andere basieren wiederum auf der wissenschaftlichen Demonstration eines existierenden Prozesses, für den es in der Großindustrie bis jetzt keine offensichtliche Verwendung gab. In jedem Fall wurde jeder Schritt dieser Prozessabläufe bereits klar demonstriert und wird hier für die Konstruktion einer völlig neuen CMOS Prozessintegration eingesetzt.
Für die Herstellung von vertikalen Transistoren sind zum Beispiel die Bildung der vertikalen Seitenwand durch Trockenätzen und die niedrige Temperaturregelung des Gate-Dielektrikums und der Elektrode auf der Oberfläche relevant.
Bezüglich des Heteroübergangs des vertikalen Transistors muss in Fällen wie den ohmschen Kontakten, wo die Beschichtung (falls möglich, selektiv) einer Metall-Silizium-Legierungen zu bevorzugen ist, weil sie nicht von der Zusammensetzung des Substrats abhängig ist, auch die Existenz unterschiedlicher Materialen beachtet werden. Hochselektives Trockenätzen von PSG über ein nichtdotiertes Oxid fördert die Selbstjustierung in einigen Fabrikationsschritten.
Aus praktischen Gründen musste eine gewisse Auswahl bezüglich der Darstellungen in den Zeichnungen getroffen werden. Diese Auswahl beeinflusst aber nicht die Allgemeingültigkeit der Vorschläge. Zum Beispiel die Anordnung der Transistoren, die sich an der oberen und unteren Seite befinden. Je nach Zweck können diese Positionen ausgetauscht werden. Ein anderen Beispiel wäre die Anordnung der ohmschen Kontakte durch selektive Beschichtung von Metall-Silizium-Legierungen und Metallen. Diese könnten selbstverständlich auf wesentlich konventioneller Art durch Beschichtung und Hinterätzen hergestellt werden. Sogar die Metall-Silizium-Legierungen könnten zum Beispiel durch Germanide ersetzt werden. Nochmals, die Spezifikation der Materialien oder bestimmte Wege zur Erreichung bestimmter Ergebnisse werden als reale Beispiele gegeben und stellen nicht den einzig möglichen Weg dar.
Auch die Verringerung des Wafervolumens ist in einigen Abläufen optional. Der Kontakt zu allen PMOS Sources kann mit oder ohne Verringerung des Wafervolumens hergestellt werden. Diese Verringerung kann bei sehr hochfrequenten Schaltungen nützlich sein, wo durch das Wafervolumen parasitäre Interferenzen in die Schaltungen gelangen können. In einigen dieser Abläufe wird die optionale Verringerung dargestellt.
Prozessablauf
In den Abläufen 1 und 2 werden verschiedene Bearbeitungsmöglichkeiten dargestellt, um die CMOS Architektur zu implementieren, wo NMOS Schalttransistoren anwendbar sind, vorausgesetzt, dass Drainbarrieren implementiert werden können oder dass der Fehlerstrom in Abwesenheit von Drainbarrieren tolerabel ist. Genauer gesagt wird in Ablauf 2 eine Prozessabfolge dargestellt, die sich ab dem Zeitpunkt der Bildung des Gatekontaktplättchens und danach von Ablauf 1 unterscheidet. Dieser alternative Weg scheint weniger kritische Prozessschritte zu beinhalten. Zum Beispiel wird auf 10 und 11 die Herstellung eines CMOS Wechselrichters gemäß der Prozessabläufe 1 und 2 dargestellt.
Ablauf 3 zeigt eine mögliche Architektur für die Herstellung von komplementären Schalttransistoren. Dies wird erreicht, indem nicht alle unteren Transistorsources miteinander verbunden sind. Es gibt eine Straffläche (verglichen mit Ablauf 1 und 2) zur Herstellung von Wechselrichtern aufgrund der Notwendigkeit, Kontakt zu der unteren Source jedes einzelnen unteren Transistors herzustellen. Als Beispiel wird in 12 ein CMOS Prozessablauf dargestellt.
In Ablauf 4 wird eine andere Integrationsarchitektur gezeigt, die komplementäre Schalttransistoren ohne Straffläche ermöglicht. In diesem Ablauf sind die Schichten des unteren Transistors wieder an der Oberseite abgelagert, wodurch ein Stapel mit drei Transistoren entsteht. Alle Sources des unteren Transistors sind für den CMOS Wechselrichter miteinander verbunden, und die selbe Art von Transistoren kann auch als Schalttransistor verwendet werden, wenn die dritte Schichtstapel an der Oberseite eingesetzt wird. Dieses Schema scheint alle Vorteile der Abläufe 1, 2 und 3 ohne die Nachteile von Ablauf 3 (bezüglich der Integrationsintegrität) anzubieten und gestattet alle möglichen Schaltungsentwürfe (was bei Ablauf 1 und 2 unmöglich ist). Als Beispiel wird in diesem Ablauf ein NMOS (mittlere Transistorschichten) Schalttransistor dargestellt.
Eine Schaltungsanwendung von Ablauf 3 ist die 6-Transistor (6T) Static Random Access Memory (SCRAM) Zelle. Diese Zelle besteht aus 2 Schalttransistoren und 2 CMOS Wechselrichtern. Mit der vorliegenden Erfindung können die Flächen der 6T Zelle im Vergleich zur Standardimplementierung anhand der Planartechnologie um mindestens 30% reduziert werden. Dies wird aufgrund der vom CMOS Wechselrichter beanspruchten reduzierten Fläche erreicht, wenn das NMOS und PMOS Bauelement übereinander anstatt nebeneinander angeordnet werden. In 13 wird ein Beispiel dafür gegeben.
Die Zeichnungen aller Abläufe enthalten Drainbarrieren. Wenn sie aufgrund der unzureichenden Bandverschiebungen nicht hergestellt werden können oder wenn sie einfach nicht erwünscht sind, können sie weggelassen werden, ohne dass die hier vorgestellten Ideen ihre Allgemeingültigkeit verlieren. Idealerweise werden solche Barrieren aus einem Isolator hergestellt, der epitaktisch mit Silizium kompatibel ist. Es gibt nur sehr wenige solcher Materialien und es werden auch nur sehr wenige in der SOI Planartechnologie eingesetzt. Nachstehend finden Sie eine kurze Liste dieser Materialien:

1) Al₂O₃ (Saffire = Aluminiumoxid)
2) CaF (Kalziumfluorid)
3) CeO₂ (Ceriumdioxid)
4) AIN (Aluminiumnitrid)
5) SrO (Strontiumoxid)
6) StTiO₃ (Strontiumtitanat)
7) BaTiO₃ (Bariumtitanat)
8) SrVO₃ (Strontium-Vanadiumoxid)

Verbindung von Wafern aus Silizium mit VH-PMOS und Germaniumwafern mit VH-NMOS. Natürlich befindet sich dazwischen ein Oxid und daher ist keine zusätzliche Barriere erforderlich.
Ablauf 1
Das Ausgangsmaterial ist ein nichtdotierter <100> Si Cz Wafer.
Z-Bakes können vor oder nach dem epitaktischen Wachstum hergestellt werden. Zur Vereinfachung wird angenommen, dass sie vor Durchführung des epitaktischen Wachstums hergestellt werden.

1) Reinigung vor Durchführung der Epitaxie
2) Epitatische Beschichtung der Transistorschichten
3) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Siliziumdioxid
4) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Siliziumnitrid

10.1

5) Lithographie: Maske 1 (Definition der Gates)
6) Trockenätzen von Nitrid, Einstellung auf Oxid (Resist ist nicht dargestellt)

10.2

7) Resistablösung (und möglicherweise ein Reinigungsvorgang)
8) Entfernung des Oxids (zum Beispiel durch HF Dampf oder Tauchbad)

10.3

9) Beschädigungsfreies Ätzen (trocken oder nass) des epitaktischen Stapels in den Siliziumwafer

10.4

10) Bildung (Wachstum oder Beschichtung) des Gate-Dielektrikums
11) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) der Gateelektrode

10.5

12) Hinterätzen der Gateelektrode (hierdurch kann das Dielektrikum der Gate auch ganz oder teilweise entfernt werden)

10.6

13) Beschichtung (zum Beispiel PE-CVD-Beschichtungsverfahren) von Oxid
14) Hinterätzen von Oxid zur Planarisierung und leichter Rückätzung des Oxids

10.7

15) Beschichtung (zum Beispiel RT oder PE-CVD-Beschichtungsverfahren) von TiN

10.8

16) Beschichtung (zum Beispiel PE-CVD-Beschichtungsverfahren) von Oxid

10.9

17) Lithographie – Maske 2: Gateisolierung und oberer Kontakt
18) Trockenätzen von Oxid (Resist ist nicht dargestellt)

10.10

19) Trockenätzen von TiN

10.11

20) Trockenätzen von Nitrid (selektiv gegen Oxid)

10.12

21) Resistablösung und möglicherweise Reinigungsvorgang 22) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Nitrid

10.13

23) Hinterätzen (Zwischenschicht) von Nitride (selektiv gegen Oxid)

10.14

24) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf)

10.15

25) Selektives CVD- Beschichtungsverfahren von TiSi₂
26) Selektives CVD- Beschichtungsverfahren von TiN

10.16

27) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Oxid

10.17

28) Lithographie: Maske 3: Ausgangskontakt
29) Trockenätzen von Oxid, Einstellung auf Nitrid und TiN (Resist nicht dargestellt)

10.18

30) Ätzen, trocken oder nass (kann isotropisch sein) von TiN, selektiv gegen Nitrid

10.19

31) Resistablösung und möglicherweise Reinigungsvorgang
32) Trockenätzen von Nitrid (selektiv gegen Oxid)

10.20

33) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf)

10.21

34) Schadenfreies Trockenätzen von Silizium, Einstellung auf der oberen Drain

10.22

35) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Oxid
36) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Nitrid

10.23

37) Hinterätzen von Nitrid (Zwischenschicht), Einstellung auf Oxid

10.24

38) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf)

10.25

39) Schadenfreies Trockenätzen von Silizium, Einstellung auf der oberen unteren Drain

10.26

40) Selektives CVD- Beschichtungsverfahren von TiSi₂
41) Selektives CVD- Beschichtungsverfahren von TiN

10.27

42) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Oxid (Lückenfüllung – Planarisierung)

10.28

Metallisierung und Passivierung (BACK-END) 29

10.29

KOH Ätzen der nichtdotierten Rückseite des Wafers, Einstellung auf dem hoch Bor-dotierten Puffer

10.30

Beschichtung dicker Metallschichten auf der Rückseite des Wafers

10.31

Trennen in Chips und Verpackung.

Ablauf 2
Im Wafer – Das Ausgangsmaterial ist ein nichtdotierter <100> Si Cz Wafer.
Z-Bakes können vor oder nach dem epitaktischen Wachstum erstellt werden. Zur Vereinfachung wird angenommen, dass sie vor Durchführung des epitaktischen Wachstums erstellt werden.

1) Reinigung vor Durchführung der Epitaxie
2) Epitatische Beschichtung der Transistorschichten
3) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Siliziumdioxid
4) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Siliziumnitrid

11.1

11.2

7) Resistablösung (und möglicherweise Reinigungsvorgang)
8) Entfernung des Oxids (zum Beispiel durch HF Dampf oder Tauchbad)

11.3
In einem einfacheren Prozessablauf würde der nächste Schritt, das schadenfreie Ätzen der epitaktischen Schichten, gleichzeitig am gesamten Stapel durchgeführt. Der Prozess würde mit der sofortigen Bildung des Gate-Dielektrikums fortgesetzt.
Diese zusätzlichen Schritte sind ein möglicher Weg zur Minimierung der parasitären Kapazitäten, die durch die Überlappung der Gate über die Source und die Drain verursacht werden. Durch diese Schritte wird ein dickes Oxid zwischen der Gateelektrode und dem erweiterten Bereich der Source und der Drain gebildet.

9) Schadenfreies Ätzen (trocken oder nass) des epitaktischen Stapels, Einstellung in der Drainschicht des oberen Transistors

11.4

10) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von dünnem Oxid (zum Beispiel 20 nm)
11) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von dünnem Nitrid (zum Beispiel 30 nm)

11.5

12) Hinterätzen von Nitrid, Einstellung auf Oxid

11.6

13) Oxidation bei niedriger Temperatur

11.7

14) Isotropisches Ätzen von Nitrid, selektiv gegen Oxid

11.8

15) Entfernung des Oxids der Zwischenschicht (zum Beispiel durch HF Dampf)

11.9

16) Anisotropisches Ätzen von Oxid, Einstellung auf der epitaktischen Schicht

11.10

17) Schadenfreies Ätzen des Rests des epitaktischen Stapels, in den Siliziumwafer

11.11

18) Bildung (Wachstum oder Beschichtung) des Gate-Dielektrikums

11.12

19) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) der Gateelektrode

11.13

20) Hinterätzen der Gateelektrode

11.14

21) Beschichtung von Oxid
22) Hinterätzen von Oxid, zur Planarisierung

11.15

23) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von PSG

11.16

24) Lithographie: Maske 2 (Kontakt zur Gateelektrode)
25) Selektives Trockenätzen von PSG. PSG kann großer Trennschärfe gegen Oxid, Nitrid und TiN trockengeätzt werden.
26) Resistablösung

11.17

27) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Metall (zum Beispiel TiN), um das Gatekontaktplättchen herzustellen. Dies kann auch mit einer konventionelleren Technik wie dem CVD-Beschichtungsverfahren oder durch Hinterätzen erfolgen.

11.18

28) Beschichtung einer dünnen Nitridschicht.

11.19

29) Lithographie: Maske 3 (Kontakt zu den Drains)
30) Trockenätzen von Nitrid, PSG, Nitrid, Einstellung auf Oxid
31) Resistablösung

11.20

32) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf).

11.21

33) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die Drain des obersten Transistors erreicht ist.

11.22

34) Zwischenschichtbildung durch CVD-Beschichtungsverfahren und Hinterätzen von Oxid (oder einer Oxid/Nitridkombination)

11.23

35) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die unterste Drain erreicht ist.

11.24

36) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Ti-Silizid.
37) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von TiN und möglicherweise einem besser leitenden Metall (zum Beispiel Kupfer).

11.25

38) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von einer dünnen Nitridschicht.

11.26

39) Lithographie: Maske 3: (Kontakt zu den Drains).
40) Trockenätzen von Nitrid, PSG, Nitrid, Einstellung auf Oxid.
41) Resistablösung

11.27

42) Oxidentfernung (zum Beispiel durch HF Dampf oder Tauchbad).

11.28

43) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Titanium-disilizid.
44) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von TiN und möglicherweise einem besser leitenden Metall (zum Beispiel Kupfer).

11.29

45) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Nitrid

11.30
Metallisation und Passivation (BACK-END).
11.31
KOH Ätzen der nichtdotierten Rückseite des Wafers, Einstellung auf der hoch p-typ-dotierten (zum Beispiel mit Bor) Schicht.
11.32
Beschichtung von Silizid und Metall (zum Beispiel eine Kupferlegierung) auf der Rückseite des Wafers
11.33
Trennen in Chips und Verpackung.
Ablauf 3
Im Wafer – Das Ausgangsmaterial ist ein nichtdotierter <100> Si Cz Wafer.
Z-Bakes können vor oder nach dem epitaktischen Wachstum erstellt werden. Zur Vereinfachung wird angenommen, dass sie vor Durchführung des epitaktischen Wachstums erstellt werden.

1) Reinigung vor Durchführung der Epitaxie
2) Epitatische Beschichtung der Transistorschichten (möglicherweise eine n-Typschicht vor dem PMOS oder eine p-Typschicht, wenn das NMOS Bauelement unter dem PMOS Bauelement platziert wurde).
3) Beschichtung (zum Beispiel Beschichtungsverfahren) von Siliziumdioxid
4) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Siliziumnitrid

12.1

5) Lithographie: Maske 1 (Definition der Gates)
6) Trockenätzen von Nitrid, Einstellung auf Oxid
7) Resistablösung (und möglicherweise Reinigungsvorgang)

12.2

8) Entfernung des Oxids (zum Beispiel durch HF Dampf oder Tauchbad)

12.3
In einem einfacheren Prozessablauf würde der nächste Schritt, das schadenfreie Ätzen der epitaktischen Schichten, gleichzeitig an dem gesamten Stapel durchgeführt. Der Prozess würde mit der sofortigen Bildung des Gate-Dielektrikums fortgesetzt.
Diese zusätzlichen Schritte sind ein möglicher Weg zur Minimierung der parasitären Kapazitäten, die durch die Überlappung der Gate über die Source und die Drain verursacht werden. Durch diese Schritte wird ein dickes Oxid zwischen der Gateelektrode und dem erweiterten Bereich der Source und der Drain gebildet.

12.4

12.5

12) Hinterätzen von Nitrid, Einstellung auf Oxid

12.6

13) Oxidation bei niedriger Temperatur

12.7

14) Isotropisches Ätzen von Nitrid, selektiv gegen Oxid

12.8

15) Entfernung des Oxids der Zwischenschicht (zum Beispiel durch HF Dampf)

12.9

16) Anisotropisches Ätzen von Oxid, Einstellung auf der epitaktischen Schicht

12.10

17) Schadenfreies Ätzen (nass oder trocken) des Rests des epitaktischen Stapels, in den Siliziumwafer

12.11

18) Bildung (Wachstum oder Beschichtung) des Gate-Dielektrikums

12.12

12.13

20) Hinterätzen der Gateelektrode

12.14

21) Beschichtung von Oxid
22) Hinterätzen von Oxid, zur Planarisierung

12.15

23) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von PSG

12.16

12.17

27) Selektive Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) von Metall (zum Beispiel TiN), um das Gatekontaktplättchen herzustellen. Dies kann auch mit einer konventionelleren Technik wie CVD-Beschichtungsverfahren oder Hinterätzen erfolgen.

12.18

28) Beschichtung einer dünnen Nitridschicht.

12.19

12.20

32) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf).

12.21

33) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die Drain des obersten Transistors erreicht ist. Für einen PMOS Schalttransistor würde dieses Ätzen bis hinunter zur Drain des PMOS Bauelements fortgesetzt, worauf die Bildung einer Zwischenschicht folgen würde.

12.22

34) Bildung einer Zwischenschicht durch das CVD-Beschichtungsverfahren und Hinterätzen von Oxid (oder einer Oxid/Nitridkombination)

12.23

12.24

36) (zum Beispiel CVD-Beschichtungsverfahren) von Ti-Silizid.
37) Selektive Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von TiN und möglicherweise einem besser leitenden Metall (zum Beispiel Kupfer).

12.25

38) Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von einer dünnen Nitridschicht.

12.26

12.27

42) Oxidentfernung (zum Beispiel durch HF Dampf oder Tauchbad).

12.28

43) Selektive CVD-Beschichtungsverfahren von Titaniumdisilizid.

12.29

44) Selektive CVD-Beschichtungsverfahren von TiN und möglicherweise einem besser leitenden Metall (zum Beispiel Kupfer).

11.30

45) Lithographie: Maske 4 (Kontakt zu den Drains.
46) Trockenätzen von Nitrid, PSG, Nitrid, Einstellung auf Oxid.
47) Resistablösung

12.31

48) Oxidentfernung (zum Beispiel HF Tauchbad oder Dampf).

12.32

49) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die Source des untersten Transistors erreicht ist.

12.33

50) Bildung einer Zwischenschicht durch das CVD-Beschichtungsverfahren und Hinterätzen von Oxid (oder einer Oxid/Nitridkomination).

12.34

51) Selektive Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von Titanium-disilizid.
52) Selektive Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von TiN und möglicherweise einem besser leitenden Metall (zum Beispiel Kupfer).
53) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Nitrid.

12.35
Metallisation und Passivation (BACK-END).
12.36
Trennen in Chips und Verpackung.
Ablauf 4
Im Wafer – Das Ausgangsmaterial ist ein nichtdotierter <100> Si Cz Wafer.
Z-Bakes können vor oder nach dem epitaktischen Wachstum erstellt werden. Zur Vereinfachung wird angenommen, dass sie vor Durchführung des epitaktischen Wachstums erstellt werden.

1) Reinigung vor Durchführung der Epitaxie
2) Epitatische Beschichtung der Transistorschichten
3) Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von Siliziumdioxid
4) Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von Siliziumnitrid

13.1

5) Lithographie: Maske 1 (Definition der Gates)
6) Trockenätzen von Nitrid, Einstellung auf Oxid
7) Resistablösung und möglicherweise Reinigungsvorgang

13.2

8) Entfernung des Oxids (zum Beispiel durch HF Dampf oder Tauchbad)

13.3
In einem einfacheren Prozessablauf würde der nächste Schritt, das schadenfreie Ätzen der epitaktischen Schichten, gleichzeitig an dem gesamten Stapel durchgeführt. Der Prozess würde mit der sofortigen Bildung des Gate-Dielektrikums fortgesetzt.
Diese zusätzlichen Schritte sind ein möglicher Weg zur Minimierung der parasitären Kapazitäten, die durch die Überlappung der Gate über die Source und die Drain verursacht werden. Durch diese Schritte wird ein dickes Oxid zwischen der Gateelektrode und dem erweiterten Bereich der Source und der Drain gebildet.

9) Schadenfreies Ätzen (trocken oder nass) des epitaktischen Stapels, Einstellung in der Drainschicht des mittleren Transistors

13.4

10) Beschichtung (zum Beispiel RT-CVD-Beschichtungsverfahren) von dünnem Oxid (zum Beispiel 20 nm)
11) Beschichtung (zum Beispiel RT-CVD-Beschichtungsverfahren) von dünnem Nitrid (zum Beispiel 30 nm)

13.5

12) Hinterätzen von Nitrid, Einstellung auf Oxid

13.6

13) Oxidation bei niedriger Temperatur

13.7

14) Isotropisches Ätzen von Nitrid, selektiv gegen Oxid

13.8

15) Entfernung des Oxids der Zwischenschicht (zum Beispiel durch HF Dampf)

13.9

16) Anisotropisches Ätzen von Oxid, Einstellung auf der epitaktischen Schicht

13.10

13.11

18) Bildung (Wachstum oder Beschichtung) des Gate-Dielektrikums

13.12

19) Beschichtung (zum Beispiel RT-CVD-Beschichtungsverfahren) der Gateelektrode

13.13

20) Hinterätzen der Gateelektrode

13.14

21) Beschichtung von Oxid
22) Hinterätzen von Oxid, zur Planarisierung

13.15

23) Beschichtung (zum Beispiel RT-CVD-Beschichtungsverfahren) von PSG

13.16

13.17

27) Selektive Beschichtung (zum Beispiel CVD-Beschichtungsverfahren) von Metall (zum Beispiel TiN), um das Gatekontaktplättchen herzustellen. Dies kann auch mit einer konventionelleren Technik wie dem CVD-Beschichtungsverfahren oder durch Hinterätzen erfolgen.

13.18

28) Beschichtung iner dünnen Nitridschicht.

13.19

29) Lithographie: Maske 3 (Kontakt zu der ausgewählten Drain oder den Drains)
30) Trockenätzen von Nitrid, PSG, Nitrid, Einstellung auf dem Oxid
31) Resistablösung

13.20

32) Oxidentfernung (zum Beispiel durch HF Tauchbad oder Dampf).

13.21

33) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die Source des mittleren Transistors erreicht ist.

13.22

34) Bildung einer Zwischenschicht durch CVD-Beschichtungsverfahren und Hinterätzen von Oxid (oder einer Oxid/Nitridkombination).

13.23

35) Schadenfreies Ätzen (nass oder trocken) der epitaktischen Schichten, bis die andere Drain erreicht ist.

13.24

13.25

13.26

39) Lithographie: Maske 3: (Kontakt zu den Drains).
40) Trockenätzen von Nitrid, PSG, Nitrid, Einstellung auf dem Oxid.
41) Resistablösung

13.27

42) Oxidentfernung (zum Beispiel durch HF Dampf oder Tauchbad).

13.28

13.29

45) Beschichtung (zum Beispiel durch das RT-CVD-Beschichtungsverfahren) von Nitrid

13.30
Metallisation und Passivation (BACK-END).
13.31
KOH Ätzen der nichtdotierten Rückseite des Wafers, Einstellung auf der hoch p-typ-dotierten (zum Beispiel mit Bor) Schicht.
Beschichtung von Silizid und Metall (zum Beispiel einer Kupferlegierung) auf der Rückseite des Wafers Trennen in Chips und Verpackung.
Ein drittes Objekt der vorliegenden Erfindung bezieht sich auf die DRAM Schaltungen, welche über Speicherzellen verfügen, die vertikale MISFET Bauelemente verwenden, wodurch verglichen mit den planaren MISFETs erhebliche Reduzierungen der Zellflächen erreicht werden können. Der Flächengewinn ist einzig auf die Tatsache zurückzuführen, dass in vertikalen Transistoren die Source, die Drain und der Kanal übereinander angeordnet sind und es keine durchgehenden Kontakte gibt, weil bei den vertikalen MISFETs das Dielektrikum der Gate rings um die Säulenstruktur verläuft.
Durch den Einsatz von vertikalen MISFETs können erheblich mehr Bits pro Flächeneinheit (Bitdichte) gespeichert werden, da eine andere räumliche Richtung benutzt wird, durch die dreidimensionale Strukturen herstellt werden.
Es wurden neue Architekturen und Produktionsprozessabläufe für Speicherschaltungen mit vertikalen MISFETs erdacht und werden hiermit vorgestellt. Diese neuen Architekturen und Prozesse können auf die speziellen, zu implementierenden Konfigurationen wie Dynamic RAM, Non Volatile RAM, Multiple Value RAM, usw. abgestimmt werden.
Jedoch gewährt eine andere Verbesserung der Herstellungstechnologie für Speicherzellen, die auf die vertikalen Transistoren zurückzuführen ist, die Möglichkeit einer gleichzeitigen prozessnahen Herstellung der logischem CMOS und der Speicherzellentransistoren. Die Herstellung erfolgt gleichzeitig und ohne Duplikation eines Prozessschritts. Zusätzliche Prozessschritte werden nur dann erforderlich, wenn Kontakte zu mehreren Übergangsschichten hergestellt werden müssen. Da Kontakte in unterschiedlichen Schichten unterschiedliche Strukturierungsschritte und unterschiedliche Geräte-/Schaltungskonfigurationen erfordern, erhöht sich die Anzahl dieser Schritte.
Nachstehend werden mehrere bevorzugte Anwendungsbeispiele für DRAM Zellen gemäß dieser Erfindung genauer beschrieben, wobei auf die spezifischen Prozessabläufe hingewiesen wird.
1. Zelle mit einem Transistor und einem Kondensator
Standardmäßige DRAM Zellen bestehen aus einem Transistor und einem Kondensator. Der Trend der Zukunft scheint in Richtung der „Wide Bit" Systeme zu gehen, d. h. dass mehrere Bits gleichzeitig geschrieben und gelesen werden. Dieser Trend ist angesichts der Tatsache, dass die größte Anwendung der DRAMs in mikroprozessorbasierenden System wie PCs liegt, absolut natürlich.
In solchen Zellen arbeiten die Gates der „Wide Bits" alle parallel und können sich daher den selben Kontakt teilen. Bei der Planartechnologie bringt diese Struktur keine besonderen Vorteile. Bei vertikalen MISFETs führt diese Struktur allerdings zu einer dramatischen Verbesserung der Integrationsdichte. Die Zellfläche ist nur noch 2L mal 2L groß, wobei L die minimale Strukturgröße ist (siehe auch die nachfolgende Beschreibung der Abläufe 5, 6 und 7).
Die neue Zelle profitiert von der Tatsache, dass die Anschlussfläche eines vertikalen MOSFETs (ohne Kontakt) wesentlich kleiner sein kann als die Anschlussfläche eines planaren MOSFETs. In vertikalen MOSFETs sind die Bereiche der Source, des Kanals und der Drain übereinander angeordnet und haben effektiv eine Anschlussfläche. Dies ist solange gültig, wie individuelle Kontakte zu den Bereichen jedes MOSFETs in der Schaltung nicht erforderlich sind.
Wenn die RAM Architektur individuelle Kontakte zur Source, Drain und Gate jedes Transistors erforderlich machen würde, dann hätte der vertikale MOSFET gegenüber dem planaren MOSFET keinen Flächenvorteil. Mit einer „Wide Bit" Anordnung wird gleichzeitig ein Wordline-Kontakt zu mehreren Transistoren hergestellt, und hierin besteht der Vorteil der vertikalen MOSFETs. Je „größer" das Bit, je größer der Vorteil.
Es ist auch sehr wichtig, die Tatsache hervorzuheben, dass es sich hier ausschließlich um D-Gate All Around MOSFETs handelt, die keine Fehlerströme (Substrat) haben. Das Vorhandensein sehr kleiner Fehlerströme stellt gegenüber den planaren Bulk MOSFETs einen sehr großen Vorteil dar.
Bis zu einem gewissen Maß ist die Fläche nicht abhängig von der Überdeckungsgenauigkeit der Lithographieausrüstung. Der erste Maskierungsschritt besteht aus dichten Linien und Zwischenräumen und der zweite Maskierungsschritt besteht ebenfalls aus dichten Linien und Zwischenräumen, aber nicht perpendikulär zu Maske 1. Für diese beiden Schritte gibt es keine kritischen Ausrichtungsanforderungen. Für den dritten Lithographieschritt, der aus der Trennung der Gates (Wordlines) der verschiedenen Zellen besteht, ist die Ausrichtung kritisch, wenn Strafflächen vermieden werden müssen. Die Toleranzen für Fehlausrichtungen werden durch die Abstandhalter um jeden einzelnen vertikalen MOSFET gewährt. Wenn die (Un-)genauigkeit der Überdeckungen des Steppers geringer ist als die Stärke der Zwischenschicht, wird es keine Straffläche geben und die Zelle kann mit den minimalen Abmessungen konstruiert werden, die durch der Lithographie möglich sind.
Diese Architektur kann auch für Multiple Value (MV) DRAMs verwendet werden. Auch hier bietet sie aufgrund der Tatsache, dass die MOSFETs über sehr kurze Kanäle verfügen können, gegenüber der Planartechnologie einen Vorteil und somit stark verbesserte elektronische Eigenschaften. Zum Beispiel bedeutet die Anwendung der 0,35 μm Entwurfsregeln für planare Transistoren, dass die kürzeste Gatelänge, die gedruckt werden kann, in der Tat 0,35 μm beträgt. Für vertikale MOSFETs bedeutet es, dass der Querschnitt des MOSFET 0,35 μm beträgt, während die Kanallänge, wenn sie über die Epitaxie bestimmt wird, 0,1 μm und kürzer sein kann.
In 14 wird ein allgemeiner Prozessablauf für die Herstellung vertikaler Speicherzellen für MISFETs gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben, der zumindest die nachfolgenden Schritte beinhaltet:

– Epitaxie der Zellschichten des Transistors
– Beschichtung von Isolatoren
– Bildung erster Gräben
– Bildung zweiter Gräben (perpendikulär zu den ersten)
– Bildung umgebender Gateisolatoren
– Beschichtung und Hinterätzen der Gateelektrode
– Oxidation der Gateelektrode unterhalb der oberen epitaktischen Schicht
– Entfernung des Si₃N₄ 1 SiO₂ von den EPI-MESAS
– Bildung von Kontaktstöpseln aus Poly-Silizium auf den MESAS
– Entfernung der oxidierten der Poly-Silizium-Germaniumschicht von der Gateelektrode
– Bildung von SiO₂ Abstandhaltern um die Kontaktstöpsel aus Poly-Silizium
– Strukturierung der Gateelektrode
– Planarisierung
– Bildung des Kondensators: Bestehend aus Isolator und Elektrode

Die nachstehenden Abläufe 5, 6 und 7 beziehen sich auf 17, 18 und 19 und sind Beispiele für die Herstellung von (1T + 1C) Zellen.
Ablauf 5

1) Nichtdotiertes Substrat
2) Komplettreinigung
3) Epitatisches Wachstum des vertikalen Transistors
4) CVD-Beschichtungsverfahren von dünnem (–20 nm) Oxid/dickem (> 200 nm) Nitrid. 17.1
5) Lithographie (Maske 1: Linien und Zwischenräume mit minimalen Abmessungen)
6) Trockenätzen des Nitrids, Einstellung auf dem Oxid. 17.2
7) HF Tauchbad (oder Dampf). 17.3
8) Schadenfreies (trocken oder nass) Ätzen der kristallinen Siliziumschichten (Drain und Kanal), Einstellung an der unteren, hochdotierten Schicht (Source).

Um eine gewisse Trennschärfe zu erhalten (> 40 : 1 für Trockenätzen und wesentlich höher für Nassätzen) können im Sourcebereich verspannte Silizium-Germaniumschichten verwendet werden.

9) Resistablösung. 17.4
10) Lithographie (Maske 2: Linien und Zwischenräume perpendikulär zu ersteren.).
11) Trockenätzen von Nitrid, Einstellung auf dem Oxid. 17.5
12) HF-Tauchbad (oder Dampf). 17.6
13) Schadenfreies (trocken oder nass) Ätzen des gesamten epitaktischen Stapels in das nichtdotierte Substrat. 17.7
14) Resistablösung
15) Komplettreinigung
16) Oxidierung der Gate. 17.8
17) In-situ CVD-Beschichtungsverfahren der „dicken" dotierten Poly-Silizium-Germaniumschicht (oder nur Germanium).
18) Hinterätzen der Poly-Silizium-Germaniumschicht, Einstellung auf der Nitridstufe der durch das Doppel-Trenching definierten Quadrate. 17.9
19) Niedrige Temperatur, (PE?), Oxidation der Poly-Silizium-Germaniumschicht (oder nur Germanium).

Zumindest bei Feuchtoxidation im Ofen unter 700°C oxidiert Poly-Silizium-Germanium wesentlich schneller als nur Poly-Silizium. Experimentelle Ergebnisse haben gezeigt, dass mit nur 30% Germaniumanteil eine wesentliche Verbesserung der Oxidationsrate bei 700°C erreicht wird. Daher können bei höheren Germaniumgehalten oder nur bei Poly-Germanium wesentlich größere Differenzen der Oxidationsraten erwartet werden. 17.10
(Die Schnittstelle zwischen dem Poly-Silizium-Germanium mit dem oxidierten Poly-Silizium-Germanium muss sich unterhalb des dünnen Oxids befinden, dass sich zu Beginn des Prozessablaufs abgelagert hat. Diese Randbedingung kann durch die Ausführung von Schritt 21 etwas gelockert werden).

20) Selektives Ätzen (gegen Oxid) (trocken oder nass) des Nitrids.
21) Niedrige Temperatur, (PE?), Oxidation der Poly-(Silizium-Germanium- oder nur der Germaniumschicht). Hierdurch entsteht ein Oxid auf den Seitenwänden der Polyschicht, wodurch ein Kurzschluss mit dem Kontakt an der Oberseite des Transistors verhindert wird.

Aufgrund der großen Unterschiede bei den Oxidationsraten zwischen Poly-Silizium-Germanium (oder nur Germanium) und kristallinem Silizium wächst zu Beginn des Prozesses ein zu vernachlässigendes Oxid unter der dünnen Beschichtung.
Hierdurch werden sämtliche aufgrund von Inhomogenitäten in Schritt 18 und 19 möglichen Probleme ausgeräumt.
22) Hinterätzen von Oxiden (Prozess des Ätzens von Abstandhaltern) zur Entfernung der dünnen PE-Oxidschicht, wodurch auch die dünnste mögliche oxidierte Polyschicht entfernt wird (welche wesentlich dicker ist als das abgelagerte dünne Oxid).
17.11

23) Während des Abscheideprozesses bereits dotierte Kontaktstöpsel aus Poly-Silizium durch selektives Wachstum oder Überdeckung durch Beschichtung und Hinterätzen.

17.12

24) HF zur Entfernung der oxidierten Polyschicht. 17.13
25) Oxidation bei niedriger Temperatur (PE?) zur Bildung eines dünnen Films (< 5 nm).
26) CVD-Beschichtungsverfahren und Hinternätzen des Oxides zur Herstellung von Abstandhaltern. Nach dieser Stärke, die größer ist als die Überlagerungsgenauigkeit der Wafer-Stepper, richtet sich die Breite des Grabens zwischen den Gates der verschiedenen Zellen. 17.14
27) Lithographie (Maske 4: Resistlinien zum Schutz der BITLINES).
28) Selektives Trockenätzen der Poly (gegen die Oxid-Abstandhalter).

17.15

29) Resistablösung. 17.16
30) Bildung einer Metall-Silizium-Legierung an der Grenzschicht der Kobalt- (oder Nickel-)Poly-Gateelektrode und der Oberseite der Kontaktstöpsel aus Poly-Silizium. Diese Metall-Silizium-Legierungen können bei niedrigen Temperaturen (300°C für Ni) gebildet und dürfen nicht trockengeätzt werden. Es könnte schwierig sein, das nicht reagierte Metall vom Boden der Gräben zu entfernen. Es sollte auch auf den Seitenwänden der Polyschicht reagieren, die sich unter den Oxid-Abstandhaltern befindet.
31) Planarisierung durch Oxidbeschichtung (und/oder SOG) und Hinterätzen.

17.17
Vor der SOG Beschichtung wäre es vielleicht besser, eine dickere Oxidschicht am Boden aufzuwachsen (PE?), um den Gatebereich besser zu schützen.

32) Beschichtung des Kondensatorstapels (zum Beispiel CVD-Beschichtungsverfahren von BaSrTiO (BST/TiN). Aufgrund des ausreichend großen kapazitiven Widerstands durch die Verwendung eines sehr starken Dielektrikums (> 500) ist ein geringer Kapazitätsverlust aufgrund einer möglichen Fehlausrichtung der Elektrode des Zellkondensators zu den Kontaktstöpseln aus Poly-Silizium mit einer Metall-Silizium-Legierung an der Grenzschicht zulässig.

Durch Auslassung der Beschichtung der Bodenelektrode (auf den Kontaktstöpseln aus Poly-Silizium mit einer Metall-Silizium-Legierung an der Grenzschicht unter dem starken Dielektrikum) werden die Prozesskomplexität und die limitierenden Toleranzbedingungen für die Struktur der Elektrode des Zellkondensators stark reduziert.
Durch das selektive Wachstum eines Metalls auf den Kontaktstöpseln aus Poly-Silizium mit einer Metall-Silizium-Legierung an der Grenzschicht (wodurch der Abstand zwischen den einzelnen Kondensatoren minimiert wird) könnte auch der Kapazitätsverlust minimiert werden.

33) Lithographie (Maske 5: Definition der Elektrode des Zellkondensators).
34) Trockenätzen der Elektrode des Zellkondensators (TiN), Einstellung auf dem starken Dielektrikumfilm.
35) Resistablösung. 17.18

Ablauf 6

1) P-Typ-Substrat, für NMOS Auswahltransistor für die Speicherzelle (n-Substrat und PMOS Auswahltransistor für die Speicherzelle können ebenfalls eingesetzt werden).
2) Reinigung vor Epitaxie.
3) Epitatisches Wachstum des vertikalen Transistors
4) CVD-Beschichtungsverfahren von dünnem (20 nm) Oxid/dickem (> 200 nm) Nitrid.

18.1

5) Lithographie (Maske 1: Linien und Zwischenräume mit minimalen Abmessungen)
6) Trockenätzen des Nitrids, Einstellung auf dem Oxid.

18.2 (Resist ist nicht dargestellt).

7) Oxidentfernung (Zum Beispiel mit HF Tauchbad oder Dampf).

18.3 (Resist ist nicht dargestellt).

8) Schadenfreies (trocken oder nass) Ätzen der kristallinen Siliziumschichten (Drain und Kanal), Einstellung an der unteren, hochdotierten Schicht (Source). Um eine gewisse Trennschärfe zu erhalten (> 40 : 1 für Trockenätzen und wesentlich höher für Nassätzen) können im Sourcebereich verspannte Silizium-Germaniumschichten verwendet sein.
9) Resistablösung.

18.4

10) Reinigung.
11) Wachstum eines dünnen Oxidfilms bei niedriger Temperatur (zum Beispiel durch Plasma unterstützt) zum Schutz der Halbleiterbereiche gegen Nitridätzung.

18.5

12) Lithographie (Maske 2: Linien und Zwischenräume perpendikulär zu ersteren.).
13) Trockenätzen von Nitrid, Einstellung auf dem Oxid.

18.6

14) Oxidentfernung (zum Beispiel durch HF-Tauchbad oder Dampf).

18.7

15) Schadenfreies (trocken oder nass) Ätzen des gesamten epitaktischen Stapels in das nichtdotierte Substrat.

18.8

16) Resistablösung
17) Reinigung
18) Bildung des Gate-Dielektrikums (Wachstum oder Beschichtung). Das Oxidwachstum ist dargestellt.

18.9

19) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) der in-situ dotierten Poly-Silizium- Germaniumschicht (der Germaniumgehalt kann zwischen 0 und 100% variieren).

20) Poly-Hinterätzen, Einstellung auf der Nitridstufe der durch das Doppel-Trenching definierten Quadrate.

18.10

21) Niedrige Temperatur, (PE?), Oxidation der Polyschicht. Die Schnittstelle der oxidierten Polyschichten sollte sich unterhalb der dünnen Oxidschicht befinden, die zu Beginn des Ablaufs aufgetragen wurde.

18.11

22) Selektives Ätzen (gegen Oxid) (trocken oder nass) des Nitrids.
23) Entfernung der dünnen Oxidschicht vom Boden des Loches.

18.12

24) In-situ dotierte Kontaktstöpsel aus Poly-Silizium durch selektives Wachstum oder Überdeckung durch Beschichtung und Hinterätzen.
25) Bildung eines Silizids (zum Beispiel Ni oder Co) an der Oberseite der Kontaktstöpsel aus Poly-Silizium oder selektives Auftragen eines leitenden Materials (zum Beispiel TiN). Das Material, das sich auf den Kontaktstöpseln aus Poly-Silizium befindet, sollte eine gute Maske gegen Trockenätz-Poly sein.

18.13 (es ist ein Silizid dargestellt)

26) Entfernung der oxidierten Polyschicht gegen das Material auf den Kontaktstöpsel aus Poly-Siliziums. (zum Beispiel durch HF Tauchbad oder Dampf).

18.14

27) Beschichtung (zum Beispiel durch das CVD-Beschichtungsverfahren) und Hinternätzen des Oxids zur Herstellung von Abstandhaltern. Nach dieser Stärke, die größer ist als die Überlagerungsgenauigkeit der Wafer-Stepper, richtet sich die Breite des Grabens zwischen den Gates der verschiedenen Zellen. Es ermöglicht auch eine die vertikalen MOSFETs umgebende Gate

18.15

28) Lithographie (Maske 4: Resistlinien zum Schutz der Bitlinien).
29) Selektives Trockenätzen der Polyschicht (gegen die Oxid-Zwischenschicht und das Gate-Dielektrikum).

18.16

30) Resistablösung.
31) Optionale Bildung einer Metall-(Kobalt- oder Nickel)Silizium-Legierung an der Grenzschicht der Poly-Gateelektrode und der Oberseite der Kontaktstöpsel aus Poly-Silizium. Diese Metall-Silizium-Legierung kann bei niedrigen Temperaturen (350°C für Ni) gebildet werden.

18.17

32) Planarisierung. Kann durch Oxidbeschichtung und Hinterätzen und/oder SOG erfolgen.

18.18

33) Beschichtung des Kondensatorstapels. Das Dielektrikum kann zum Beispiel aus BST (BaSrTiO) bestehen und die Elektrode des Zellkondensators aus TiN.

18.19
Kontakte zu den Bitlinien und Wortlinien können durch die Elektrode des Zellkondensators hindurchgeätzt werden. Zur Vermeidung eines Kurzschlusses zwischen der Elektrode des Zellkondensators und diesen Kontakten muss sehr vorsichtig gearbeitet werden.
Dies ist durch die Bildung von Abstandhaltern vor Bildung der leitfähigen Kontaktstöpsel aus Poly-Silizium innerhalb der Kontaktfenster möglich. Somit ist die Strukturierung der Elektrode des Zellkondensators nicht notwendig.
Ablauf 7

1) P-Typ-Substrat, für NMOS Auswahltransistor für die Speicherzelle (n-Substrat und PMOS Auswahltransistor für die Speicherzelle können ebenfalls eingesetzt werden).
2) Reinigung vor Epitaxie.
3) Epitaktisches Wachstum des vertikalen Transistors.
4) Beschichtung der Bodenelektrode des Kondensators.
5) Beschichtung des Dielektrikums des Kondensators.
6) Beschichtung der Kopfelektrode des Kondensators (ein oder mehrere Filme reinen oder legierten Metalls).

19.1

7) Lithographie (Maske 1: Linien und Zwischenräume mit minimalen Abmessungen)
8) Trockenätzen der Kondensatorschichten (Kopfelektrode, Dielektrikum und Bodenelektrode).

19.2

9) Trockenätzen kristalliner Siliziumschichten (Drain und Kanal), Einstellung an der untersten hochdotierten Schicht (Source). Um eine gewisse Trennschärfe zu erhalten (>40:1 für Trockenätzen und wesentlich höher für Nassätzen) können im Sourcebereich verspannte Silizium-Germaniumschichten verwendet werden.
10) Resistablösung.

19.3

11) Lithographie (Maske 2: Linien und Zwischenräume perpendikulär zu ersteren.
12) Trockenätzen der Kondensatorschichten (Kopfelektrode, Dielektrikum und Bodenelektrode).

19.4

13) Schadenfreies (trocken oder nass) Ätzen des gesamten epitaktischen Stapels in das nichtdotierte Substrat.

19.5

14) Resistablösung

19.6

15) Reinigung
16) Beschichtung des Gate-Dielektrikums.

19.7 (es ist ein aufgetragenes Oxid dargestellt).

17) Beschichtung einer Gateelektrode (Poly-Silizium-Germaniumschicht (der Germaniumgehalt in Prozent kann zwischen 0 und 100 variieren)) oder Metall.
18) Hinterätzen der Gateelektrode, Einstellung am Gate-Dielektrikum an der Oberseite des Kondensators.

19.8

19) Kontrollierte Rückätzung der Gateelektrode. Wenn die Gateelektrode aus Poly-Silizium oder Siilizium-Germanium (oder auch nur aus Germanium) besteht, kann die Oxidation bei niedriger Temperatur (PE ?) durchgeführt werden. Wenn die Gateelektrode ein Metall ist (zum Beispiel W), kann auch einfach hinterätzt werden. Die Rückätzung sollte bis unter die Bodenelektrode des Kondensators reichen.

19.9

20) Wenn die Rückätzung der Gateelektrode durch Poly-Oxidation erreicht wurde, muss dieses Oxid entfernt werden (zum Beispiel durch HF Tauchbad oder Dampf).
21) CVD-Beschichtungsverfahren und selektives Ätzen zur Herstellung von Abstandhaltern. Nach dieser Stärke, die größer ist als die Überlagerungsgenauigkeit der Wafer-Stepper, richtet sich die Breite des Grabens zwischen den Gates der verschiedenen Zellen. Es ermöglicht auch, die Gate umlaufen zu lassen.

19.10

22) Lithographie (Maske 4: Resistlinien zum Schutz der Bitlinien).
23) Selektives Trockenätzen der Gateelektrode (gegen Oxid-Abstandhalter).

19.11

24) Resistablösung.

19.12

25) Planarisierung durch Oxidbeschichtung (und/oder SOG) und Hinterätzen.

19.13

26) Beschichtung des Metall (Elektrode des Zellkondensators). Eine gemeinsame Elektrode des Zellkondensators für alle Kondensatoren.

19.14
Kontakte zu den Bitlinien und Wortlinien können durch die Elektrode des Zellkondensators hindurchgeätzt werden: Zur Vermeidung eines Kurzschlusses zwischen der Elektrode des Zellkondensators und diesen Kontakten muss sehr vorsichtig gearbeitet werden. Dies ist durch die Bildung von Abstandhaltern vor Bildung der leitfähigen Kontaktstöpsel aus Poly-Silizium innerhalb der Kontaktfenster möglich. Somit ist die Strukturierung der Elektrode des Zellkondensators nicht notwendig.
2. Neue Zelle mit zwei Transistoren und einem Kondensator/2T + 1C)
Es wurde auch ein neues Design mit zwei (komplementären) Transistoren und einem Kondensator (2T Zellen) entwickelt. Mit dieser Zelle kann der Dynamikbereich der an den Kondensatorplatten angelegten Vorspannung verdoppelt werden. Mit der Planartechnologie würde der zweite Transistor in der Zelle einen Strafbereich implizieren, der nicht vertretbar wäre. Mit übereinander angeordneten vertikalen Transistoren (PMOS und NMOS) und mit dem Kondensator dazwischen (Isolator) gibt es keinen Strafbereich und die Herstellung der Zellen ist stark selbstjustierend.
In 16 sehen Sie den schematischen Aufbau der Zelle, die in der Tat sehr zur Speicherung analoger Signale geeignet ist. Diese Zelle funktioniert wie folgt:
Schreibfunktion:

Bt 11 (Source des oberen Transistors – NMOS) = zu schreibender wert
Bt12 (Source des unteren Transistors – PMOS) = zu schreibender Wert

Wordline (Gate) = 0 → 1 zur Einschaltung des NMOS und Transport des Btll Wertes zur Kopfplatte des Kondensators (während der PMOS ausgeschaltet ist und die Bodenplatte daher vom Btl2 isoliert ist).
Worldline (Gate) 0 → 1 zur Einschaltung des PMOS an und Transport des Bt12 Wertes zur Bodenplatte des Kondensators (während der NMOS ausgeschaltet ist und die Kopfplatte daher vom Bt11 isoliert ist).
Lesefunktion:

Bt 11 (Source des oberen Transistors – NMOS)= Schreibmodus
Bt12 (Source des unteren Transistors – PMOS) = Lesemodus

Wordline (Gate) = 0 → 1 zur Einschaltung des NMOS an und Transport des Btll Wertes zur potentiellen Kopfplatte des Kondensators (die Bodenplatte ist vom Bt12 isoliert ist).
Worldline (Gate) 0 → 1 zur Einschaltung des PMOS an und Transport des Bt12 Wertes zur potentielle Bodenplatte des Kondensators (die Kopfplatte ist vom Btll isoliert ist).
Durch die neue T2 Zelle wird sich auch die Leistung der Multiple Value (MV) RAMs merklich verbessern. Der Grund für diese Erhöhung ist, dass die duale Transistorzelle die Spannung des Kondensators durch Bereitstellung beider Polaritäten verdoppelt und die Anzahl der multiplen Spannungspegel sich also auch verdoppeln kann.
Wenn der Isolator des Kondensators des weiteren über ferroelektrische Eigenschaften verfügt, besteht nicht die Notwendigkeit, den Ablauf zu ändern, um FRAMs (Ferroelectric Random Access Memory) zu erhalten. Die duale MOSFET Zelle ist bei FRAMs ausgesprochen wünschenswert, da sie den Kondensatorplatten positive und negative Polaritäten liefert. Dies ist ein sehr nützliches Merkmal für Schaltungen mit derartigen Materialien.
Da die 2T Zelle NMOS und PMOS Bauelemente beinhaltet und dies in einer Konfiguration, wo das prozessnahe Bauelement genauso behandelt wird wie bei der vertikalen Integration des vertikalen MOSFETs, werden beide Zellen und die logischen Transistoren gleichzeitig hergestellt. Dies wird ohne Duplikation eines Prozessschrittes erreicht. Sämtliche Prozessschritte wie die Epitaxie, das Ätzen der vertikalen Struktur, die Bildung der Gatestapel, die Planarisierung usw. werden nur einmal durchgeführt. Die Differenzierung wird eingebracht, wenn die Kontakte und Zwischenverbindungen hergestellt werden. Bei allen Auswahltransistoren für die Speicherzelle werden nur die Sources und die Gates verbunden (jede Drain befindet sich gegenüber einem Kondensator). Bei logische Transistoren können auch Drains verbunden werden. Für den unteren Transistor bedeutet dies das Ätzen eines Kontaktfensters durch den Kondensator. Dies stellt eine erhebliche Prozessvereinfachung und gegenüber der standardmäßigen DRAM Herstellung auch eine Kosteneinsparung dar.
Diese Verbesserungen sind unabhängig von der Herstellungsweise der Transistoren: Ionenimplantation, Festphasen-Umkristallisierung, Poly-Transistoren, vollständig expitaktische CVD-Beschichtungen (oder andere Methoden), usw. und auch der verwendeten Substrate (Bulk oder SOI). Aufgrund der materialeigenen Beschaffenheit jedes dieser Prozesse ist es nur natürlich, maximale elektrische Leistung zu erwarten, wenn diese Transistoren vollständig epitaktisch gewachsen sind. Maximale elektrische Leistung kann für eine bestehende Spannungsquelle direkt in eine Anzahl möglicher multipler Spannungsstufen übersetzt werden.
Die Herstellung der Zwei-Transistorenzelle (2T Zelle) wird idealerweise dann erreicht, wenn der Dielektrikum des Kondensators epitaktisch kompatibel mit Silizium ist. In diesem Fall würde der Prozessablauf mit der Epitaxie der unteren Transistorschichten beginnen, gefolgt von der Epitaxie des Isolators und der Epitaxie der oberen Transistorschichten. Der Epitaxie-Ansatz hat zusätzlich noch den Vorteil, dass ein epitaktischer Isolator wesentlich mehr Schreib-/Lesezyklen aushält als zum Beispiel Siliziumdioxid (1E06). Hierdurch werden wiederum mehr Anwendungen möglich.
Eine zweite Möglichkeit ist die Waferverbindung. In diesem Fall würden das PMOS Bauelement und das NMOS Bauelement epitaktisch auf zwei verschiedenen Wafern aufgewachsen und dann miteinander verbunden, wobei sich der Isolator dazwischen befindet. In diesem Fall ist es möglich, auch einzelne Kristallisolatoren (ferroelektrisch oder nicht) zu haben.
Eine dritte Alternative ist die Herstellung des oberen Transistors als einen Poly-Siliziumtransistor, wobei während des Abscheideprozesses bereits dotierte Poly-Schichten nacheinander auf dem Dielektrikum des Kondensators aufgetragen würden, um die aktiven Bereiche der Transistoren zu bilden.
In allen Fällen ist der gesamte Prozess zur Herstellung der Zelle selbstjustierend für beide Transistoren und den Kondensator. In allen Fälle können beide Transistoren zwei (Source/Kanal und Kanal/Drain) oder mehrere Übergänge haben.
Da die Bearbeitung bis zum Back-End gleich ist, besteht der Unterschied zwischen einer logischen Schaltung mit Speicher und einer Speicherschaltung mit Logikschaltung darin, dass bei der ersten Schaltung die Spannungsversorgung niedriger ist und daher die Anzahl der Übergangsschichten in einem Transistor niedrig (oder minimal) sein wird und somit auch die mögliche Anzahl der zu speichernden Werte im Kondensator. Für den Speicher ist die Anzahl der Speicherstufen maximiert und daher verfügen alle Transistoren in der Speicherzelle und dem CMOS Speicherelement über mehrere Übergangsschichten. Natürlich ist die Anzahl der Logiktransistoren aufgrund der Verlustleistung begrenzt.
In der Tat kann der Prozessablauf für die 2T Zelle die Herstellung der Logik-, Speicher und Leistungstransistoren in einem einzigen Chip vereinfachen und vereinheitlichen. Das Problem der Verlustleistung, dass die Multi-Übergangsschichten beeinflusst, kann durch mehrere Heteroübergänge anstatt mehrerer Homoübergänge gelöst werden, weil der Strom bei Raumtemperatur ballistisch sein kann, wenn vertikale MOSFETs mit mehreren Heteroübergängen verwendet werden.
Bei einem Wafer-Stepper mit 0,35 μm Auflösung für dichte Linien und Zwischenräume würde die Fläche einer Zelle wie folgt bestimmt: A = (2 × 0,35 × 2 × 0,35) = (07 × 07) = 0,49 cm2.
Mit 1 μm² = 1 E^–8 cm² und mit 1 Giga = 1 E⁹ ist die von 1 Giga-Zellen eingenommene Fläche wie folgt: Zellen: 0,49 μm2 × 1E9 = 4,9 E8 μm2 = 4,9 cm2.
Zum Beispiel hat ASML PAS 5500/100 ein Feld von 6,028 cm². Es ist sicherlich möglich, einen 1 Gigabit Chip und sämtliche logischen Schaltungen in diesem Feld einzubauen.
In 15 wird ein allgemeiner Prozessablauf zur Herstellung einer vertikalen MISFET Speicherzelle gemäß der zweiten Ausführungsform der vorliegenden Erfindung beschrieben, der zumindest folgende Prozessschritte umfasst:

– Bildung eines komplementären Transistorstapels, wo sich der Kondensator zwischen den Drains befindet
– Beschichtung des Isolators/der Isolatoren
– Bildung eines ersten Grabens
– Bildung eines zweiten Grabens (perpendikulär zum ersten)
– Bildung eines umgebenden Gateisolators
– Beschichtung oder Hinterätzen der Gateelektrode
– Oxidation der Gateelektrode unterhalb der obersten epitaktischen Schicht
– Entfernung des Si₃N₄ und SiO₂ von den Epi-Mesas
– Bildung eines Kontaktstöpsels auf den Epi-Mesas
– Entfernung der oxidierten Polyschicht von der Gateelektrode
– Bildung der SiO₂ Abstandhalter um die Kontaktstöpsels aus Poly-Silizium
- Strukturierung der Gateelektrode
– Planarisierung und Beschichtung der obersten Elektrode
– Strukturierung der obersten Elektrode

Die nachstehenden Abläufe 8 und 9 bezogen auf 20 und 21 sind Beispiele für die Herstellung von (2T + 1C) Zellen.
Ablauf 8
(2T Zelle: mit vollständig epitaktischen Stapel)

1) N-Typ-Substrat
2) Reinigung vor Epitaxie
3) Epitaktische Beschichtung der PMOS Schichten
4) + Beschichtung des epitaktischen Isolators
5) + epitaktische Beschichtung der NMOS Schichten
6) CVD-Beschichtung von dünnem Oxid und dickem Nitrid

20.1

7) Lithographie Maske 1: Linien und Zwischenräume (mit maximalen Abmessungen für den Auswahltransistor für die Speicherzelle)
8) Trockenätzen des Nitrids, Einstellung auf dem Oxid.
9) Resistablösung und Reinigung.

20.2

10) Schadenfreie Oxidentfernung: zum Beispiel mit HF Dampf.

20.3

11) Schadenfreies Trockenätzen der kristallinen Siliziumschichten, Einstellung in der unteren hochdotierten Schicht (PMOS Source). Um eine gewisse Trennschärfe zu erhalten (> 40 : 1 für Trockenätzen und wesentlich höher für Nassätzen) können im Sourcebereich verspannte Silizium-

20.4

12) Wachstum von Opferoxid bei niedriger Temperatur.

20.5

13) Lithographie (Maske 2 Linien und Abstände perpendikulär zu ersteren.
14) Trockenätzen mit Nitrid, Einstellung auf Oxid.

20.6

15) Resistablösung und Reinigung.
16) Oxidentfernung: zum Beispiel mit HF-Dampf.

20.7

17) Schadenfreies Trockenätzen des gesamten epitaktischen Stapels in das Substrat.

20.8

18) Bildung einer Gateelektrode (es ist ein aufgewachsenes Oxid dargestellt).

20.9

19) Beschichtung einer Si mid-gap Gateelektrode (zum Beispiel p++ Poly-Germanium mit Anstieg auf p++ Poly-Silizium, oder einem Metall wie TiN).
20) Hinterätzen der Gateelektrode, Einstellung auf dem Nitrid.

20.10

21) Kontrollierte Rückätzung der Gateelektrode. Wenn die Gateelektrode aus p++ Poly besteht, kann bei niedrigen Temperaturen oxidiert werden (zum Beispiel durch Plasma verstärkt). Wenn die Gateelektrode aus einem Metall besteht, könnte ein zeitlich festgelegtes Hinterätzen durchgeführt werden. Die Rückätzung muss bis unter die Übergangsschicht des oberen Transistors (in diesem Fall die Source des NMOS) reichen. In der Figur wird eine Oxidation der Poly-Gate dargestellt.

20.11

22) Wenn die Rückätzung der Gate durch Poly-Oxidation erzielt wird, kann sofort eine selektive Entfernung des Nitrids stattfinden. Wenn die Gateelektrode aus Metall ist, wird nach Rückätzung der Gateelektrode ein Planarisierungsschritt notwendig. Danach sollte das Nitrid selektiv geätzt werden.

20.12

23) Während des Abscheideprozesses bereits dotierte Kontaktstöpsel aus Poly-Silizium werden anhand des CDV-Beschichtungsverfahrens hergestellt, wobei auch hinerätzt werden kann.

20.13

24) Selektives Entfernen der oxidierten Poly-Silizium-Germaniumschicht (oder im Fall einer Gateelektrode aus Metall, des aufgetragenen Oxids).

20.14

25) CVD-Beschichtungsverfahren und Hinterätzen des Oxids zur Herstellung von Abstandhaltern. Nach dieser Stärke, die größer ist als die Überlagerungsgenauigkeit der Wafer-Stepper, richtet sich die Breite des Grabens zwischen den Gates der verschiedenen Zellen. Auch eine umgebende Gate ist möglich.

20.15

26) Lithographie (Maske 4: Resistlinien zum Schutz der BITLINES).
27) Selektives Trockenätzen der Polyschicht (gegen Oxid-Abstandhalter).

20.16

28) Resistablösung und Reinigung.

20.17

29) Planarisierung durch Oxidbeschichtung (und/oder SOG) und Hinterätzen.

20.18

30) Beschichtung von Metall.

20.19

31) Lithographie (Maske 5: Obere BITLINE).
32) Trockenätzen des Metalls, selektiv gegen das darunter liegende Oxid.

20.20
Ablauf 9
(Gleichzeitige Herstellung einer 2T Zelle und eines CMOS Bauelements)

1) N-Typ-Substrat
2) Reinigung vor Epitaxie
3) Epitaktische Beschichtung der PMOS Schichten
4) + Beschichtung des epitaktischen Isolators
5) + epitaktische Beschichtung der NMOS Schichten
6) CVD-Beschichtung dünnen Oxids und dickem Nitrids

21.1

7) Lithographie Maske 1: Linien und Abstände (mit maximalen Abmessungen für die Auswahltransistoren für die Speicherzelle)
8) Trockenätzen des Nitrids, Einstellung auf dem Oxid.
9) Resistablösung und Reinigung.

21.2

10) Schadenfreie Oxidentfernung: zum Beispiel mit HF Dampf.

21.3

11) Schadenfreies Trockenätzen der kristallinen Siliziumschichten, Einstellung in der unteren hochdotierten Schicht (PMOS Source). Um eine gewisse Trennschärfe zu erhalten (> 40 : 1 für Trockenätzen und wesentlich höher für Nassätzen) können im Sourcebereich verspannte Silizium-Germaniumschichten verwendet werden.

21.4

12) Aufwachsen von Opferoxid bei niedriger Temperatur.

21.5

13) Lithographie (Maske 2: Linien und Abstände perpendikulär zu ersteren).
14) Trockenätzen mit Nitrid, Einstellung auf Oxid.

21.6

15) Oxidentfernung: zum Beispiel mit HF-Dampf.

21.7

16) Schadenfreies Trockenätzen des gesamten epitaktischen Stapels in das Substrat.

21.8

17) Resistablösung und Reinigung.
18) Bildung des Gate-Dielektrikums (es ist ein gewachsenes Oxid dargestellt).

21.9

19) Beschichtung einer Si mid-gap Gateelektrode (zum Beispiel p++ Poly-Germanium mit einem Anstieg zu p++ Poly-Silizium, oder einem Metall wie TiN).
20) Hinterätzen der Gateelektrode, Einstellung auf dem Nitrid.

21.10

21) Kontrollierte Rückätzung der Gateelektrode. Wenn die Gateelektrode aus p++ Poly besteht, kann bei niedrigeren Temperaturen oxidiert werden (zum Beispiel durch Plasma verstärkt). Wenn die Gateelektrode aus einem Metall besteht, könnte ein zeitlich festgelegtes Hinterätzen durchgeführt werden. Die Rückätzung muss bis unter die Übergangsschicht des oberen Transistors (in diesem Fall die Source des NMOS) reichen. In der Figur wird eine Oxidation der Poly-Gate dargestellt.

21.11

22) Lithographie (Maske 3: Resistlinien zum Schutz der CMOS Bereiche)
23) Selektives Entfernen des Nitrids.

21.12

24) Resistablösung und Reinigung
25) Während des Abscheideprozesses bereits dotierte Kontaktstöpsel aus Poly-Silizium werden anhand des CVD-Beschichtungsverfahrens hergestellt. Abdeckung durch CVD-Beschichtungsverfahren und Hinterätzen ist möglich.

21.13

26) Selektive Oxidentfernung (oxidiertes Poly).

21.14

27) Bildung der Oxid-Abstandhalter: durch CVD-Beschichtungsverfahren und Hinterätzen

21.15

28) Lithographie (Maske 4: Resistlinien zum Schutz der

BITLINES und den CMOS).

29) Selektives Trockenätzen der Gateelektrode, abgedeckt durch Resist und selbstjustiert mit Oxid-Abstandhaltern.

21.16

30) Resistablösung und Reinigung.

21.17

31) Planarisierung durch Oxidbeschichtung (und/oder SOG) und Hinterätzen.

21.18

32) Beschichtung einer Haftschicht und einer Metallbarriere/eines Ätzstopps (zum Beispiel Ti/TiN).

21.19

33) Lithographie (Maske 5: Kontaktfenster zu den Drains der NMOS und PMOS → CMOS Wechselrichter).
34) Trockenätzen von TiN/Ti und Nitrid, Einstellung auf der dünnen Oxidschicht.
35) Schadenfreies Trockenätzen der Source/des Kanals des oberen Transistors innerhalb der Drain dieses Transistors.

21.20

36) Resistablösung und Reinigung.

21.21

37) Bildung einer Nitrid-Zwischenschicht: CVD-Beschichtungsverfahren auf dünnem Oxid und Nitrid, Hinterätzen von Nitrid.

21.22

38) Schadenfreie selektive Entfernung des Oxids, zum Beispiel mit HF Dampf.

21.23

39) Selbstjustiertes Trockenätzen der Drain des oberen Transistors und Isolators, Einstellung in der Drain des unteren Transistors.

21.24

40) Bildung eines Kontaktstöpsels aus Metall. Zum Beispiel durch das CVD- Beschichtungsverfahren und Hinterätzen.

21.25

41) Lithographie (Maske 6: Kontaktfenster zu der Gate des CMOS und zum oberen Transistor – NMOS – Source).
42) Trockenätzen des Oxids, Einstellung auf Poly und TiN.

21.26

43) Resistablösung und Reinigung.
44) Bildung eines Kontaktstöpsels aus Metall. (zum Beispiel durch das CVD- Beschichtungsverfahren und Hinterätzen).

21.27

45) Lithographie (Maske 7: Kontaktfenster zum unteren Transistor – PMOS – Source).
46) Trockenätzen von TiN/Ti, Nitrid, Einstellung auf dem Oxid.
47) Schadenfreies Trockenätzen der NMOS Schichten und der Drain und dem Kanal des PMOS Bauelements bis zur Source des PMOS Bauelements.

21.28

48) Resistablösung und Reinigung.

21.29

49) Bildung von Abstandhaltern aus Nitrid: CVD-Beschichtungsverfahren auf dünnem Oxid und Nitrid, Hinterätzen des Nitrids.
50) Entfernung des Oxids durch zum Beispiel HF Dampf.

21.30

51) Bildung eines Kontaktstöpsels aus Metall zum Beispiel durch CVD-Beschichtungsverfahren und Hinterätzen.

21.31

52) Lithographie (Maske 5: Obere BITLINES und Kontakte zum CMOS)
53) Trockenätzen des Metalls, selektiv gegen das darunter liegende Oxid/Nitrid.

21.32
Übersetzung der Figuren

E_V and E_F at Zero Bias = E_V und E_F bei Gate-Source-Spannung gleich Null
Potential (Volts) = Potential (Volt)
Barrier Height = Barrierehöhe
TMA's MEDICI has smaller band off-sets than what is given by experimental results = TMA MEDICI weist niedrigere Bandabweichungen auf als die der Laborergebnisse
L_ch = L_Kan
Distance (microns) = Abstand (Mikrometer)
E_V and E_F for Drain Bias (at channel breakdown field) = E_V und E_F für Drainvorspannung (bei Kanaldurchbruchfeld)
Barrier Height, nearly unchanged = Barrierehöhe, fast unverändert
E_V and E_F with Gate Bias = E_V und E_F mit Gatevorspannung
Effective Barrier Height = Effektive Barrierehöhe
PMOS = PMOS
Drain = Drain
p++ Si = p++ Si
Channel = Kanal
Undoped Si = nichtdotiertes Si
Source = Source
Undoped Si_1–x Ge_x = nichtdotiertes Si_1–x Ge_x
p++ Graded SiGe = p++ abgestuftes SiGe
p++ Si_0,5Ge_0,5 = p++ Si_0,5Ge_0,5
50 → x% = 50 → x%
Gate Electrode = Gateelektrode
Gate Insulator = Gateisolator
NMOS = NMOS
n++ Si = n++ Si
Graded n++ Si_1–y C_y = n++ abgestuftes Si_1–y C_y
0 → y% = 0 → y%
Undoped Si_1–y C_y = nichtdotiertes Si_1–y C_y
n++ S_0,5Ge_0,5 = n++ Si_0,5Ge_0,5
n++ Ge = n++ Ge
Undoped Si_1–y Ge_y = nichtdotiertes Si_1–y Ge_y
Gate Dielectric = Gate-Dielektrikum
n++ Graded SiGe = n++ abgestuftes SiGe
Undoped Ge = nichtdotiertes Ge
–VSS = –VSS
Out = Ausgang
NMOS Source = NMOS Source
NMOS Channel = NMOS Kanal
NMOS Drain = NMOS Drain
Lowly Doped Silicon = Leicht dotiertes Silizium
PMOS Drain = PMOS Drain
PMOS Channel = PMOS Kanal
PMOS Source = PMOS Source
(p-type wafer) = (p-Typ Wafer)
Spacer = Abstandhalter
Contact to Drains = Drain-kontakt
Gate Pad = Gateplättchen
Electron Barrier = Barriere für Elektronen
Drain Barriers = Drainbarrieren
Hole Barrier = Lochbarriere
(N-type wafer) = (N-Typ Wafer)
NMOS Pass Transistor = NMOS-Pass-Transistor
PMOS Pass Transistor = PMOS-Pass-Transistor
Vertical CMOS = Vertikale CMOS
Process Flow : Prozessablauf
Epitaxy of Device Layers & Deposition of Insulators) = Epitaxie der Schichten der Bauelemente & Beschichtung eines oder mehrerer Isolatoren
Mask 1 : Definition of MESAS = Maske 1: Definition der Mesas
Formation of Gate Stack on MESAS sidewalls = Bildung eines Gatestapels auf den Seitenwänden des Mesas
Gate Electrode Etchback (Electrodes like Spacers) = Hinterätzen der Gateelektrode (ähnlich einer Zwischenschichtelektrode)
Planarization : Filling of Spaces between MESAS = Planarisierung: Füllen der Lücken zwischen den Mesas
Mask 2 : Formation of Gate Contact Pad = Maske 2: Bildung eines Gatekontaktplättchens
Mask 3 : (common) Drain Contact Holes = Maske 3: (Gemeinsame) Kontaktfenster für den Drain
Spacers on the internal sidewalls of the top Device = Abstandhaltern auf den inneren Seitenwänden des oberen Bauelements
Contact Hole Filling with Silicide & Metal = Ausfüllen der Kontaktfenster mit Silizid und Metall
Mask 4 : Contact Hole to Source of Top Device = Maske 4: Kontaktfenster zur Source des obersten Bauelements
Metallization = Metallisierung
Nitride = Nitrid
Oxide = Oxid
NMOS = NMOS
n++ layer = n++ Schicht
BARRIER = BARRIERE
p++ layer = p++ Schicht
PMOS = PMOS
Highly (> 1E20) Boron Doped Layer = Bor-hochdotierte (> 1E20) Schicht
Wafer Bulk (undoped) = Wafermasse (nichtdotiert)
Gate Dielectric = Gate-Dielektrikum
Gate Electrode = Gateelektrode
METALLIZATION & PASSIVATION = Metallisierung und Passivierung
Silicide (smallest barrier height for holes) = Silizium (niedrigste Barrierehöhe für Fenster)
Highly (> 1E20) p-Type Doped Layer = hochdotierte (> 1E20) p-Typ Schicht
Copper alloy = Kupferlegierung
PSG = PSG
Gate contact = Gatekontakt
Drains Contact = Drain-kontakt
NMOS Source Contact = NMOS Source-KontaKt
NMOS Drain Contact = NMOS Drain-KontaKt
Wafer Bulk (undoped or n-type doped) = Wafermasse (nichtdotiert oder n-Typ dotiert)
Bottom Source Contact = Boden Source-Kontakt
Highly p-type Doped Layer = hochdotierte p-Typ Schicht
Undoped Wafer = Nichtdotierter Wafer
1-Transistor Cell = Zelle mit einem Transistor
RAM Process Flow = RAM Prozessablauf
Epitaxy of Cell Transistor Layers = Epitaxie der Zellschichten des Transistors
Deposition of Insulators) = Beschichtung von Isolator en)
Formation of 1^st Trenches = Bildung erster Gräben
Formation of 2nd Trenches (perpendicular to 1^st ones) = Bildung zweiter Gräben (perpendikulär zu den ersten)
Formation of Surrounding Gate Insulator = Bildung umgebender Gateisolatoren
Deposition & Etchback of Gate Electrode = Beschichtung und Hinterätzen der Gateelektrode
Oxidation of Gate Electrode below the top Epi-Layer = Oxidation der Gateelektrode unterhalb der oberen epitaktischen Schicht
Removal of Si₃N₄ & SiO₂ from the Epi-MESAS = Entfernung des Si₃N₄ 1 SiO₂ von den EPI-MESAS
Formation of Poly-Plug on the Epi-MESAS = Bildung von Poly-Kontaktstöpseln auf den MESAS
Removal of Oxidised Poly from Gate Electrode = Entfernung der oxidierten der Poly von der Gateelektrode
Formation of SiO₂ Spacers around Poly-plugs = Bildung von SiO₂ Abstandhaltern um die Poly-Kontaktstöpsel
Patterning of Gate Electrode = Strukturierung der Gateelektrode
Planarization = Planarisierung
Formation of Capacitor : Insulator & Electrode = Bildung des Kondensators: Isolator und Elektrode
2-Transistor Cell = Zelle mit zwei Transistoren
RAM Process Flow = RAM Prozessablauf
Formation of Complementary Transistor Stack with Capacitor inbetween Drains = Bildung eines komplementären Transistorstapels, wo sich der Kondensator zwischen den Drains befindet
Deposition of Insulators) = Beschichtung des Isolators/der Isolatoren
Formation of 1^st Trenches = Bildung der ersten Graben
Formation of 2nd Trenches (perpendicular to 1^st ones) = Bildung der zweiten Graben (perpendikulär zum ersten)
Formation of Surrounding Gate Insulator = Bildung eines umgebenden Gateisolators
Deposition & Etchback of Gate Electrode = Beschichtung & Hinterätzen der Gateelektrode
Oxidation of Gate Electrode below the top Epi-Layer = Oxidation der Gateelektrode unterhalb der obersten epitaktischen Schicht
Removal of Si₃N₄ & SiO₂ from the Epi-MESAS = Entfernung des Si₃N₄ und SiO₂ von den Epi-Mesas
Formation of Poly-Plug on the Epi-MESAS = Bildung eines Poly-Kontaktstöpsels auf den Epi-Mesas
Removal of Oxidised Poly from Gate Electrode = Entfernung der oxidierten Polyschicht von der Gateelektrode
Formation of SiO₂ Spacers around Poly-plugs = Bildung der SiO₂ Abstandhalter um die Poly-Kontaktstöpsels
Patterning of Gate Electrode = Strukturierung der Gateelektrode
Planarization + Deposition of Top Electrode = Planarisierung und Beschichtung der obersten Elektrode
Patterning of Top Electrode = Strukturierung der obersten Elektrode
Top Bitline = Obere Bitline
Wordline = Wordline
Capacitor = Kondensator
Bottom Bitline = Boden Bitline
NMOS Layers = NMOS Schichten
p-type substrate = p-Typ Substrat
Resist = Resist
Gate Oxide = Gateoxid
POLY (in-situ doped) = POLY (in situ dotiert)
OXIDE (oxidized poly) = OXID (oxidiert. poly)
Poly Plug = Poly-Kontaktstöpsel
Oxide Spacers = Oxid-Abstandhalter
Salicide = Salizid
Oxide (Planarization) = Oxid (Planarisierung)
Cell Area = Fläche der Zelle
Cell Plate (TIN) = Zellkondensator (TiN)
Storage Capacitor Dielectric/Metal (BST/TIN) = Speicherkondensator Dielektrikum/Metall (BST/TiN)
WORDLINE (Gate Electrode) = WORDLINE (Gateelektrode)
BITLINE (Source) = BITLINE (Source)
Capacitor's Top Electrode = Obere Elektrode des Kondensators
Capacitor's dielectric = Dielektrikum des Kondensators
n-type substrate = n-Typ Substrat
Channel Layer = Kanalschicht
Capacitor = Kondensator
OXIDE (oxidation of poly) = OXID (Oxidierung von poly)
Silicide (optional) = Silizid (fakultativ)
Top Electrode = Obere Elektrode
Top Bitline = Obere Bitline
Bottom Bitline = Boden Bitline
Adhesion + Barrier Layers : Ti + TiN for example = Adhäsion + Barriereschichten : Ti + TiN zum Beispiel
Nitride spacers : Nitrid Abstandhalter
Thin Oxide = Dünne Oxidschicht
Metal plug = Metallkontaktstöpsel
Drain Contact = Drain-Kontakt
PMOS Drain = PMOS Drain
NMOS Drain = NMOS Drain
To PMOS Source = Zur PMOS Source
Common Drain Contact = Gemeinsamer Drain-Kontakt

Claims

Ein auf Silizium-Germanium oder Siliziumcarbid basierendes vertikales MISFET Bauelement, das einen Stapel aus mehreren Schichten umfasst, der mindestens eine Sourceschicht (7 oder 7'), eine Kanalschicht (3 oder 3') und eine Drainschicht (1 oder 1') enthält, wobei: – die Kanalschicht (3 oder 3') nichtdotiert oder nur leicht dotiert ist, – ein Heteroübergang zwischen der Source (7 oder 7') und dem Kanal (3 oder 3') gebildet wird, – ein Gate (13 oder 13') zumindest teilweise die Sourceschicht (7 oder 7'), die Kanalschicht (3 oder 3') oder die Drainschicht (1 oder 1') überlappt, wobei eine Isolierschicht (11 oder 11') sich zwischen dem besagten Gate und dem besagten Stapel aus mehreren Schichten befindet, und dadurch gekennzeichnet, dass: – das besagte Gate (13 oder 13') in einem wesentlich rechten Winkel zur Stapelrichtung die besagten Sourceschicht (7 oder 7'), Kanalschicht (3 oder 3') und Drainschicht (1 oder 1') überlappt und – ein nichtdotierter oder leicht dotierter Bereich (5 oder 5') in der Source vorhanden ist, die an die Source/Kanal-Schnittstelle angrenzt.
Ein Bauelement nach Anspruch 1, wobei das Bauelement vom PMOS-Typ ist und wobei: – der Drain (1) aus hoch p-Typ-dotiertem Material, vorzugsweise aus dem selben Material wie das Kanalmaterial, besteht, – der Kanal (3) ein nichtdotiertes Material ist, – die Source zumindest eine Doppelschicht enthält, die aus einem nichtdotierten oder leicht p-Typ-dotierten Bereich (5) und einem hoch p-Typ-dotierten Bereich (7) besteht, wobei beide aus einem zweiten Material mit einer Valenzbandkante mit einer niedrigeren potentiellen Energie bestehen als die Valenzbandkante des Kanalmaterials.
Ein Bauelement nach Anspruch 2, wobei das Bauelement ein PMOS-Typ ist und wobei: – der Drain eine hochdotierte p++ Schicht, vorzugsweise eine Si-Schicht, umfasst – der Kanal (3) eine nichtdotierte Schicht, vorzugsweise eine Si-Schicht, ist und – die Source mindestens eine Doppelschicht enthält, die aus einer nichtdotierten oder leicht dotierten Si_1–xGe_x-Schicht (5) und einer hochdotierten p++, eventuell abgestuften SiGe-Schicht (7), besteht.
Ein Bauelement nach Anspruch 1, wobei das Bauelement ein NMOS-Typ ist und worin – der Drain (1') aus hoch n-dotiertem Material, vorzugsweise aus dem selben Material wie das Kanalmaterial besteht, – der Kanal (3') aus nichtdotiertem Material besteht und – die Source mindestens eine Doppelschicht enthält, die aus einem nichtdotierten oder leicht n-Typ-dotierten Bereich (5') und einem hoch n-Typ-dotierten Bereich (7') besteht, wobei beide aus einem zweiten Material bestehen, das eine Leitungsbandkante mit einer niedrigeren potentiellen Energie hat als die Leitungsbandkante des Kanalmaterials.
Ein Bauelement nach Anspruch 4, wobei das Bauelement ein NMOS-Typ ist und wobei: – der Drain (1') eine hochdotierte n++-Schicht, vorzugsweise eine Si-Schicht, enthält, – der Kanal (3') aus einer nichtdotierten Schicht, vorzugsweise einer Si-Schicht, besteht, – die Source mindestens eine Doppelschicht enthält, die aus einer nichtdotierten oder leicht dotierten Si_1–x–yGe_xC_y- oder Si_1–YC_y-Schicht (5') und einer hochdotierten n++, eventuell einer abgestuften Si_1–x–yGe_xC_y- oder Si_1–yC_y-Schicht (7'), besteht.
Ein Bauelement nach Anspruch 4, wobei das Bauelement ein NMOS-Typ ist und wobei: – der Drain (1') eine hochdotierte n++ Schicht, vorzugsweise eine Germaniumschicht, enthält, – der Kanal (3'a) eine nichtdotierte Schicht, vorzugsweise eine Ge-Schicht, enthält, – die Source mindestens eine Doppelschicht enthält, die aus einer nichtdotierten oder leicht dotierten Si_1–yGe_y-Schicht (5'a) und einer hochdotierten n++, eventuell einer abgestuften SiGe-Schicht (7'a), besteht.
Ein zusätzliches Bauelement, das mindestens einen Stapel eines Bauelements des NMOS-Typs nach irgendeinem der Ansprüche 4 bis 6 enthält, das auf einem Bauelement des PMOS-Typs nach irgendeinem der Ansprüche 2 bis 3 gezogen wurde und wobei sich ihre Drains (1 und 1') gegenüberliegen.
Ein zusätzliches Bauelement, das mindestens einen Stapel eines Bauelements des PMOS-Typs nach irgendeinem der Ansprüche 2 bis 3 enthält, das auf einem Bauelement des NMOS-Typs nach irgendeinem der Ansprüche 4 bis 6 gezogen wurde und wobei sich ihre Sourcen (7 und 7') gegenüberliegen.
Ein zusätzliches Bauelement, das mindestens einen Stapel eines Bauelements des PMOS-Typs nach irgendeinem der Ansprüche 2 bis 3 enthält, das auf einem Bauelement des NMOS-Typs nach irgendeinem der Ansprüche 4 bis 6 gezogen wurde und das selbst auf einem Bauelement des PMOS-Typs nach irgendeinem der Ansprüche 2 bis 3 gezogen wurde.
Ein zusätzliches Bauelement, das mindestens einen Stapel eines Bauelements des NMOS-Typs nach irgendeinem der Ansprüche 4 bis 6 enthält, das auf einem Bauelement des PMOS-Typs nach einem der Ansprüche 2 bis 3 gezogen wurde und das selbst auf einem Bauelement des NMOS-Typs nach irgendeinem der Ansprüche 4 bis 6 gezogen wurde.
Einsatz des zusätzlichen Bauelements nach irgendeinem der vorhergehenden Ansprüche 7 bis 10, um einen CMOS-Umrichter, einen PMOS-Pass-Transistor oder einen NMOS-Pass-Transistor zu erzielen.
Herstellungsverfahren für ein auf Silizium-Germanium oder Siliziumcarbid basierendes vertikales MISFET Bauelement oder einen Stapel aus mehreren vertikalen MISFET Bauelemente nach einem der Ansprüche 1 bis 10, wobei jedes der MISFET Bauelemente einen Stapel aus mehreren Schichten umfasst, der mindestens eine Sourceschicht, eine Kanalschicht und eine Drainschicht enthält, sowie einen Heteroübergang zwischen der besagten Sourceschicht und der besagten Kanalschicht, ein umliegendes Gate und einen Isolator, die mindestens teilweise irgendeine der verschiedenen Schichten des MISFET Bauelements überlappen, und das des weiteren über einen nichtdotierten oder leicht dotierten Bereich (5 oder 5') in der Source verfügt, die an die Source/Kanal-Schnittstelle angrenzt, wobei das besagte Gate und der besagte Isolator in einem rechten Winkel zur Stapelrichtung der besagten verschiedenen Schichten liegen, wobei das besagte Verfahren dadurch gekennzeichnet ist, dass: – eine epitaxiale Ablagerungssequenz auf einem Siliziumsubstrat zur Festlegung der verschiedenen Schichten der eventuell gestapelten vertikalen MISFET Bauelemente verwendet wird, – ein Musterbildungsschritt, der in einem Lithographie/Ätzschritt besteht, verwendet wird, um das umliegende Gate um das (die) eventuell gestapelte(n) Bauelement(e) herzustellen und – weitere Musterbildungsschritte verwendet werden, um der Kontakt zur Source und zum Drain jedes der eventuell gestapelten vertikalen MISFET Bauelemente herzustellen.
Herstellungsverfahren für ein vertikales MISFET Bauelement nach Anspruch 12, wobei der Musterbildungsschritt zur Herstellung des Kontaktes zum Drain der Bauelemente durchgeführt wird, damit der besagte Drain derselbe für verschiedene gestapelte Bauelemente ist, vorzugsweise innerhalb der Begrenzung der (des) gestapelten Bauelemente(s).
Verfahren nach Anspruch 12 oder 13, wobei bei der epitaxialen Ablagerungssequenz ein virtuelles Si_1–xGe_x Substrat verwendet wird, um einen Heteroübergang in dem (den) PMOS oder NMOS Bauelement(en) herzustellen.
Verfahren nach Anspruch 14, wobei ein Heteroübergang durch Zugabe von Elementen der Gruppe IV und geeigneten Dotierungsmitteln in den virtuellen Si_1–xGe_x Substraten hergestellt wird, um bedeutende Energiebarrieren zu erzeugen.
Verfahren nach einem der vorhergehenden Ansprüche 12 bis 15 zur Herstellung vertikaler MISFET Bauelemente mit Heteroübergang, das zumindest die nachfolgenden Schritte umfasst – Epitaxie von verschiedenen Schichten des vertikalen MISFET Bauelements; – Beschichtung von dem Isolator oder den Isolatoren; – Maske 1: Definition der Strukturierungseinheiten (MESAS), wovon sich jede auf einen Stapel bezieht; – Bildung eines Gatestapels auf den Mesa-Seitenwänden; – Rückätzen der Gateelektrode (abstandshalterähnliche Elektrode); – Planarisierung: Ausfüllen der Zwischenräume der Mesa-Struktur; – Maske 2: Bildung eines Gatekontaktplättchens; – Maske 3: (Gemeinsame) Kontaktfenster für den Drain; – Bildung von Abstandhaltern, die sich zumindest teilweise an den inneren Seitenwänden des oberen und unteren Bauelements befindet; – Ausfüllen der Kontaktfenster mit Silizid und Metall; – Maske 4: Kontaktfenster zur Source des oberen Bauelements; – Ausfüllen der Kontaktfenster mit Silizid und Metall; – Metallisierung.
Eine RAM-Schaltung mit Speicherzellen und einer logischen Schaltung, wobei jede der besagten Speicherzellen mindestens ein vertikales MISFET Bauelement nach einem der Ansprüche 1 bis 6 enthält, wobei das besagte Bauelement selbst einen Stapel aus mehreren Schichten beinhaltet, der mindestens eine Sourceschicht, eine Kanalschicht und eine Drainschicht umfasst und wobei oberhalb des Stapels aus mehreren Schichten des vertikalen MISFET Bauelements ein Kondensator vorhanden ist.
Eine RAM-Schaltung mit Speicherzellen und einer logischen Schaltung, wobei jede der besagten Speicherzellen mindestens zwei übereinander angeordnete vertikale MISFET Bauelemente nach einem der Ansprüche 1 bis 6 enthält, zwischen denen sich ein Kondensator befindet.
Eine RAM-Schaltung nach den Ansprüchen 17 oder 18, wobei das oder die vertikalen MISFET Bauelement (e) ein oder mehrere vertikale MISFET Bauelemente mit Heteroübergang sind, die mindestens Folgendes beinhalten: – eine nichtdotierte oder leicht dotierte Kanalschicht; – einen Heteroübergang, der zwischen der Source und dem Kanal durch das Vorhandensein eines nichtdotierten oder leicht dotierten Bereiches innerhalb der Source in der Nähe der Source/Kanal-Schnittstelle gebildet wird, sowie – ein Gate, das vorzugsweise in einem wesentlich rechten Winkel zumindest teilweise die Source-, Kanal- und Drainschichten mit einer Isolierschicht dazwischen überlappt.
Eine RAM-Schaltung nach irgendeinem der Ansprüche 17 bis 19, wobei für die on-Chip logische Schaltung entweder einen oder mehrere Planartransistor(en) oder ein oder mehrere vertikale MISFET Bauelement(e) oder vorzugsweise ein oder mehrere vertikale MISFET Bauelement(e) mit Heteroübergang verwendet werden.