JPH04274359A - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
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- JPH04274359A JPH04274359A JP3034870A JP3487091A JPH04274359A JP H04274359 A JPH04274359 A JP H04274359A JP 3034870 A JP3034870 A JP 3034870A JP 3487091 A JP3487091 A JP 3487091A JP H04274359 A JPH04274359 A JP H04274359A
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- Japan
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- capacitor
- transistor
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリ、特にＭＯＳダイナミックランダムアク
セスメモリ（以下「ＭＯＳ ＤＲＡＭ」と略す）に関
するものである。
アクセスメモリ、特にＭＯＳダイナミックランダムアク
セスメモリ（以下「ＭＯＳ ＤＲＡＭ」と略す）に関
するものである。
【０００２】
【従来の技術】ＭＯＳ ＤＲＡＭは、３年で４倍の集
積度の向上がみられ、年々素子の微細化が進んでいるが
、このように微細化されたメモリセルの高信頼性を確保
するために、２つのアクセストランジスタと１つのキャ
パシタによって、２ビットの情報を記憶するメモリセル
が発明され、出願されている（特願昭６３−３３０９７
０及び特願平１−６８８８０並びに特願平１−１１８４
３９）。
積度の向上がみられ、年々素子の微細化が進んでいるが
、このように微細化されたメモリセルの高信頼性を確保
するために、２つのアクセストランジスタと１つのキャ
パシタによって、２ビットの情報を記憶するメモリセル
が発明され、出願されている（特願昭６３−３３０９７
０及び特願平１−６８８８０並びに特願平１−１１８４
３９）。
【０００３】図６に上記２ビットの情報を記憶するメモ
リセルの等価回路を示し、表１に図６に於けるデータ情
報による電極１及び電極２の電位状態を示す。
リセルの等価回路を示し、表１に図６に於けるデータ情
報による電極１及び電極２の電位状態を示す。
【０００４】
【表１】
【０００５】図６に於いて、１はワード線，２はビット
線，３は反転ビット線，４は第１トランジスタ，５は第
２トランジスタ，６は電極１，７は電極２，８はキャパ
シタを示している。図７は２つのトランジスタ共基板上
形成された場合のメモリセルの平面図を示し、図８は同
断面図を示し、図９は２つのトランジスタの一方が薄膜
トランジスタによって形成されている場合のメモリセル
の平面図を示し、図１０は同断面図を示す。図７及び図
８に於いて、１はワード線，２はビット線，３は反転ビ
ット線，４は第１トランジスタ，５は第２トランジスタ
，８はメモリキャパシタ，１１はコンタクト孔を示す。 ２１はＮ＋ 拡散層，２２はゲート絶縁膜１，２３は絶
縁膜１，２４は絶縁膜２，２７はキャパシタ電極を示し
ている。
線，３は反転ビット線，４は第１トランジスタ，５は第
２トランジスタ，６は電極１，７は電極２，８はキャパ
シタを示している。図７は２つのトランジスタ共基板上
形成された場合のメモリセルの平面図を示し、図８は同
断面図を示し、図９は２つのトランジスタの一方が薄膜
トランジスタによって形成されている場合のメモリセル
の平面図を示し、図１０は同断面図を示す。図７及び図
８に於いて、１はワード線，２はビット線，３は反転ビ
ット線，４は第１トランジスタ，５は第２トランジスタ
，８はメモリキャパシタ，１１はコンタクト孔を示す。 ２１はＮ＋ 拡散層，２２はゲート絶縁膜１，２３は絶
縁膜１，２４は絶縁膜２，２７はキャパシタ電極を示し
ている。
【０００６】図８に示す様に、ポリシリコン膜で形成さ
れるメモリキャパシタの上部電極２７と第２トランジス
タのドレインとを接続するための接続穴が必要であるた
め、メモリセルの面積を小さくすることができず、ＬＳ
Ｉの集積度が向上できなかったが、図１０に示す様な構
造にすると、上記接続穴は必要なくなり、そのため図１
０が示す様にメモリセルの面積を縮小することができた
。２９はゲート絶縁膜，３０はポリシリコン膜を示す。
れるメモリキャパシタの上部電極２７と第２トランジス
タのドレインとを接続するための接続穴が必要であるた
め、メモリセルの面積を小さくすることができず、ＬＳ
Ｉの集積度が向上できなかったが、図１０に示す様な構
造にすると、上記接続穴は必要なくなり、そのため図１
０が示す様にメモリセルの面積を縮小することができた
。２９はゲート絶縁膜，３０はポリシリコン膜を示す。
【０００７】
【発明が解決しようとする課題】しかしながら、図９．
図１０に示す構造の様に、２つのアクセストランジスタ
の一方に薄膜トランジスタを用いても、前記２つのアク
セストランジスタの配置は平面的であり、すなわち、上
記図９が示す様に薄膜トランジスタと基板トランジスタ
を横に並べただけであり、またワード線とビット線と重
なる部分には、キャパシタが形成できない。集積度が上
がり、メモリセル面積を小さくしなければならないが、
キャパシタは情報を保持するために、ある程度の面積が
必要であるので、キャパシタ面積とセル面積との比を大
きくする必要がある。
図１０に示す構造の様に、２つのアクセストランジスタ
の一方に薄膜トランジスタを用いても、前記２つのアク
セストランジスタの配置は平面的であり、すなわち、上
記図９が示す様に薄膜トランジスタと基板トランジスタ
を横に並べただけであり、またワード線とビット線と重
なる部分には、キャパシタが形成できない。集積度が上
がり、メモリセル面積を小さくしなければならないが、
キャパシタは情報を保持するために、ある程度の面積が
必要であるので、キャパシタ面積とセル面積との比を大
きくする必要がある。
【０００８】本発明は、キャパシタ面積とセル面積との
比をより大きくする構造を提供することを目的とする。
比をより大きくする構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明のダイナミックラ
ンダムアクセスメモリは、２つのアクセストランジスタ
と１つのキャパシタとによって、２ビットの情報を記憶
し、前記２つのアクセストランジスタの一方が薄膜トラ
ンジスタによって形成されていて、前記キャパシタが基
板上に形成されたトランジスタと前記薄膜トランジスタ
との間に形成されていることを特徴とする。
ンダムアクセスメモリは、２つのアクセストランジスタ
と１つのキャパシタとによって、２ビットの情報を記憶
し、前記２つのアクセストランジスタの一方が薄膜トラ
ンジスタによって形成されていて、前記キャパシタが基
板上に形成されたトランジスタと前記薄膜トランジスタ
との間に形成されていることを特徴とする。
【００１０】
【作用】上記本発明を用いることにより、基板トランジ
スタ，キャパシタ，薄膜トランジスタを積み重ねた立体
構造となり、ビット線との接続穴等、キャパシタ面積を
損失する構造が減少する。
スタ，キャパシタ，薄膜トランジスタを積み重ねた立体
構造となり、ビット線との接続穴等、キャパシタ面積を
損失する構造が減少する。
【００１１】
【実施例】以下、一実施例に基づいて、本発明について
詳細に説明する。
詳細に説明する。
【００１２】図１に本発明の一実施例の平面図、図２に
同断面図、図３に本発明の一実施例の製造工程のＡ−Ａ
′断面図、図４に同Ｂ−Ｂ′断面図、図５に同Ｃ−Ｃ′
断面図を示す。図１において、１はワード線，２はビッ
ト線，３は反転ビット線，８はキャパシタ，１２はメモ
リセルを示す。図１に於いて、ワード線１及びビット線
２と反転ビット線３とは、それぞれ重なり合って形成さ
れている。また、図２は本発明の一実施例の断面図を示
す。１はワード線，２はビット線，３は反転ビット線，
４は第１トランジスタ，５は第２トランジスタ，８はキ
ャパシタ，２０はシリコン基板，２１はｎ＋ 拡散層，
２２はゲート絶縁膜１，２３は絶縁膜１，２４は絶縁膜
２，２５はキャパシタ電極１，２６はキャパシタ絶縁膜
，２７はキャパシタ電極２，２８は絶縁膜３，２９はゲ
ート絶縁膜２，３０はポリシリコン，３１は絶縁膜４を
示す。図２に於いて、第１トランジスタ４を及びキャパ
シタ８は並びに第２トランジスタ５は積層構造となって
いる。
同断面図、図３に本発明の一実施例の製造工程のＡ−Ａ
′断面図、図４に同Ｂ−Ｂ′断面図、図５に同Ｃ−Ｃ′
断面図を示す。図１において、１はワード線，２はビッ
ト線，３は反転ビット線，８はキャパシタ，１２はメモ
リセルを示す。図１に於いて、ワード線１及びビット線
２と反転ビット線３とは、それぞれ重なり合って形成さ
れている。また、図２は本発明の一実施例の断面図を示
す。１はワード線，２はビット線，３は反転ビット線，
４は第１トランジスタ，５は第２トランジスタ，８はキ
ャパシタ，２０はシリコン基板，２１はｎ＋ 拡散層，
２２はゲート絶縁膜１，２３は絶縁膜１，２４は絶縁膜
２，２５はキャパシタ電極１，２６はキャパシタ絶縁膜
，２７はキャパシタ電極２，２８は絶縁膜３，２９はゲ
ート絶縁膜２，３０はポリシリコン，３１は絶縁膜４を
示す。図２に於いて、第１トランジスタ４を及びキャパ
シタ８は並びに第２トランジスタ５は積層構造となって
いる。
【００１３】次に、本発明の一実施例の製造工程を説明
する。
する。
【００１４】
工程１（図３（ａ），図４（ａ），図５（ａ））従来の
技術により第１トランジスタ４を形成した後、ＣＶＤ法
により、シリコン酸化膜２３（絶縁膜１）を堆積し、フ
ォトリソグラフィ工程によりコンタクト孔９を形成する
。２０はシリコン基板、２１はｎ＋ 拡散層、２２はゲ
ート絶縁膜を示す。
技術により第１トランジスタ４を形成した後、ＣＶＤ法
により、シリコン酸化膜２３（絶縁膜１）を堆積し、フ
ォトリソグラフィ工程によりコンタクト孔９を形成する
。２０はシリコン基板、２１はｎ＋ 拡散層、２２はゲ
ート絶縁膜を示す。
【００１５】
工程２（図３（ｂ），図４（ｂ），図５（ｂ））ポリシ
リコン又はポリシリコンとタングステンシリサイドから
なるポリサイドをＣＶＤ法により堆積し、フォトリソグ
ラフィ工程により、ビット線２を形成する。
リコン又はポリシリコンとタングステンシリサイドから
なるポリサイドをＣＶＤ法により堆積し、フォトリソグ
ラフィ工程により、ビット線２を形成する。
【００１６】
工程３（図３（ｃ），図４（ｃ），図５（ｃ））ＣＶＤ
法によりシリコン酸化膜２４（絶縁膜２）を堆積し、フ
ォトリソグラフィ工程により、コンタクト孔１１を形成
する。
法によりシリコン酸化膜２４（絶縁膜２）を堆積し、フ
ォトリソグラフィ工程により、コンタクト孔１１を形成
する。
【００１７】
工程４（図３（ｄ），図４（ｄ），図５（ｄ））ＣＶＤ
法によりポリシリコンを堆積した後、酸素雰囲気中ＰＯ
Ｃｌ３ を拡散し、Ｐ２Ｏ５膜を堆積し、熱処理により
、Ｎ＋拡散領域２５（キャパシタ電極１）を形成する。 次に、シリコン窒化膜を堆積した後酸化するか、又はＴ
ａＯ等を堆積することによりキャパシタ絶縁膜２６を形
成し、その後再びポリシリコンを堆積し、酸素雰囲気中
でＰＯＣｌ３ を拡散し、Ｐ２Ｏ５ 膜を堆積し、熱処
理によりｎ＋拡散領域２７（キャパシタ電極２）を形成
し、フォトリソグラフィ工程によりキャパシタ８を形成
する。
法によりポリシリコンを堆積した後、酸素雰囲気中ＰＯ
Ｃｌ３ を拡散し、Ｐ２Ｏ５膜を堆積し、熱処理により
、Ｎ＋拡散領域２５（キャパシタ電極１）を形成する。 次に、シリコン窒化膜を堆積した後酸化するか、又はＴ
ａＯ等を堆積することによりキャパシタ絶縁膜２６を形
成し、その後再びポリシリコンを堆積し、酸素雰囲気中
でＰＯＣｌ３ を拡散し、Ｐ２Ｏ５ 膜を堆積し、熱処
理によりｎ＋拡散領域２７（キャパシタ電極２）を形成
し、フォトリソグラフィ工程によりキャパシタ８を形成
する。
【００１８】
工程５（図３（ｅ），図４（ｅ），図５（ｅ））ＣＶＤ
法によりシリコン酸化膜２８（絶縁膜３）を堆積し、フ
ォトリソグラフィ工程により、シリコン酸化膜をエッチ
ングし、コンタクト孔１２を形成する。 工程６（図３（ｆ），図４（ｆ），図５（ｆ））アモル
ファスシリコンを堆積し、６００℃で加熱し、結晶化す
ることにより、ポリシリコン膜３０を堆積する。
法によりシリコン酸化膜２８（絶縁膜３）を堆積し、フ
ォトリソグラフィ工程により、シリコン酸化膜をエッチ
ングし、コンタクト孔１２を形成する。 工程６（図３（ｆ），図４（ｆ），図５（ｆ））アモル
ファスシリコンを堆積し、６００℃で加熱し、結晶化す
ることにより、ポリシリコン膜３０を堆積する。
【００１９】
工程７（図３（ｇ），図４（ｇ），図５（ｇ））ＣＶＤ
法により、シリコン酸化膜２９（ゲート絶縁膜２）を堆
積し、Ｂ＋ をイオン注入し、チャネルを形成し、ポリ
シリコンを堆積する。その後、酸素雰囲気中でＰＯＣｌ
３ を拡散し、Ｐ２Ｏ５膜を堆積し、熱処理によりｎ＋
拡散領域を形成し、フォトリソグラフィ工程により、
ポリシリコンをエッチングし、ワード線１を形成する。 その後、Ａｓ＋ をイオン注入し、ソース・ドレイン領
域を形成し、第２トランジスタ５を形成する。
法により、シリコン酸化膜２９（ゲート絶縁膜２）を堆
積し、Ｂ＋ をイオン注入し、チャネルを形成し、ポリ
シリコンを堆積する。その後、酸素雰囲気中でＰＯＣｌ
３ を拡散し、Ｐ２Ｏ５膜を堆積し、熱処理によりｎ＋
拡散領域を形成し、フォトリソグラフィ工程により、
ポリシリコンをエッチングし、ワード線１を形成する。 その後、Ａｓ＋ をイオン注入し、ソース・ドレイン領
域を形成し、第２トランジスタ５を形成する。
【００２０】
工程８（図３（ｈ），図４（ｈ），図５（ｈ））ＣＶＤ
法によりシリコン酸化膜３１（絶縁膜４）を堆積し、フ
ォトリソグラフィ工程によりシリコン酸化膜３１をエッ
チングし、コンタクト孔１３を形成する。
法によりシリコン酸化膜３１（絶縁膜４）を堆積し、フ
ォトリソグラフィ工程によりシリコン酸化膜３１をエッ
チングし、コンタクト孔１３を形成する。
【００２１】
工程９（図３（ｉ），図４（ｉ），図５（ｉ））高融点
メタル、例えばチタンやタングステン等を堆積し、フォ
トリソグラフィ工程により反転ビット線３を形成する。
メタル、例えばチタンやタングステン等を堆積し、フォ
トリソグラフィ工程により反転ビット線３を形成する。
【００２２】
【発明の効果】以上詳細に説明した様に、本発明を用い
ることにより、基板トランジスタとキャパシタと薄膜ト
ランジスタが縦方向に積み重ねた構造となり、キャパシ
タ面積とセル面積の比が大きくなる。
ることにより、基板トランジスタとキャパシタと薄膜ト
ランジスタが縦方向に積み重ねた構造となり、キャパシ
タ面積とセル面積の比が大きくなる。
【図１】本発明の一実施例の平面図である。
【図２】同断面図である。
【図３】同製造工程のＡ−Ａ′断面図である。
【図４】同製造工程のＢ−Ｂ′断面図である。
【図５】同製造工程のＣ−Ｃ′断面図である。
【図６】２ビットの情報を記憶するメモリセルの等価回
路図である。
路図である。
【図７】２つのトランジスタが共に基板上に形成された
場合のメモリセルの平面図である。
場合のメモリセルの平面図である。
【図８】同断面図である。
【図９】２つのトランジスタの一方が薄膜トランジスタ
によって形成されている場合のメモリセルの平面図であ
る。
によって形成されている場合のメモリセルの平面図であ
る。
【図１０】同断面図である。
１ ワード線
２ ビット線
３ 反転ビット線
４ 第１トランジスタ
５ 第２トランジスタ
８ キャパシタ
１０ 単位セル
１１，１２，１３ コンタクト孔
２０ シリコン基板
２１ ｎ＋ 拡散層
２２ シリコン酸化膜（ゲート絶縁膜１）２３ シ
リコン酸化膜（絶縁膜１） ２４ シリコン酸化膜（絶縁膜２） ２５ ポリシリコン膜（キャパシタ電極１）２６
キャパシタ絶縁膜 ２７ ポリシリコン膜（キャパシタ電極２）２８
シリコン酸化膜（絶縁膜３） ２９ シリコン酸化膜（ゲート絶縁膜２）３０ ポ
リシリコン膜 ３１ シリコン酸化膜（絶縁膜４）
リコン酸化膜（絶縁膜１） ２４ シリコン酸化膜（絶縁膜２） ２５ ポリシリコン膜（キャパシタ電極１）２６
キャパシタ絶縁膜 ２７ ポリシリコン膜（キャパシタ電極２）２８
シリコン酸化膜（絶縁膜３） ２９ シリコン酸化膜（ゲート絶縁膜２）３０ ポ
リシリコン膜 ３１ シリコン酸化膜（絶縁膜４）
Claims (1)
- 【請求項１】 ２つのアクセストランジスタと１つの
キャパシタとによって２ビットの情報を記憶し、上記２
つのアクセストランジスタの一方が薄膜トランジスタに
よって形成されているダイナミックランダムアクセスメ
モリに於いて、上記キャパシタが基板上に形成されたト
ランジスタと上記薄膜トランジスタの間に形成されるこ
とを特徴とするダイナミックランダムアクセスメモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034870A JP2678094B2 (ja) | 1991-03-01 | 1991-03-01 | ダイナミックランダムアクセスメモリ |
| US08/084,442 US5299155A (en) | 1991-03-01 | 1993-07-01 | Dynamic random access memory device with capacitor between vertically aligned FETs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3034870A JP2678094B2 (ja) | 1991-03-01 | 1991-03-01 | ダイナミックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274359A true JPH04274359A (ja) | 1992-09-30 |
| JP2678094B2 JP2678094B2 (ja) | 1997-11-17 |
Family
ID=12426192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3034870A Expired - Fee Related JP2678094B2 (ja) | 1991-03-01 | 1991-03-01 | ダイナミックランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5299155A (ja) |
| JP (1) | JP2678094B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232576A (ja) * | 1995-06-16 | 1997-09-05 | Interuniv Micro Electro Centrum Vzw | 垂直ｍｉｓｆｅｔディバイス，ｃｍｏｓプロセスインテグレイション，ｒａｍアプリケイション |
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