JPS60246670A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS60246670A JPS60246670A JP59102881A JP10288184A JPS60246670A JP S60246670 A JPS60246670 A JP S60246670A JP 59102881 A JP59102881 A JP 59102881A JP 10288184 A JP10288184 A JP 10288184A JP S60246670 A JPS60246670 A JP S60246670A
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- JP
- Japan
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- memory cell
- type
- film
- semiconductor
- potential
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は小型化してもアルファ粒子などの放射性粒子に
よって引き起されるソフトエラーの発生が少ない半導体
メモリセルに関するものである。
よって引き起されるソフトエラーの発生が少ない半導体
メモリセルに関するものである。
（従来技術とその問題点）
アルファ粒子などの放射性粒子が半２０５体内に入射す
ると、半導体内部には多槽の電荷が生成さ１１る。これ
らの、ｌが半導体メモリセル内部の電極に流入すると、
その電極の電位を変化させ、その結果ソフトエラーを起
す。半導体メモリセル内の電極が取り扱う電荷量が大き
い時は、このような内部生成電荷の流入の影響は小さく
、このメモリセルがソフトエラーを起すことは少ない。
ると、半導体内部には多槽の電荷が生成さ１１る。これ
らの、ｌが半導体メモリセル内部の電極に流入すると、
その電極の電位を変化させ、その結果ソフトエラーを起
す。半導体メモリセル内の電極が取り扱う電荷量が大き
い時は、このような内部生成電荷の流入の影響は小さく
、このメモリセルがソフトエラーを起すことは少ない。
しかし、半導体メモリセルが小型化されると、メモリセ
ル内電極の取り扱うｒｃ ｍ ｔｔが減少するため、ソ
フトエラーの問題が重大となる。
ル内電極の取り扱うｒｃ ｍ ｔｔが減少するため、ソ
フトエラーの問題が重大となる。
従来の半導体メモリセルでは、メモリセル内電極の構造
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つことによってソフトエラーを
防いでいた。しかし、メモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め、従来の半導体メモリセルではその大きさも、その消
費電力もある値以上に保たなければならなかった。この
ことは、この半一４体メモリセルの小型化およびこの牛
メ体メモリセルを陛ったメ七り装置の集積化にとって大
きな障害となっていた。
を改良し、放射性粒子によって生成される電荷のこの電
極への流入を少なくすること、この電極の取り扱う電荷
量を流入電荷量以上に保つことによってソフトエラーを
防いでいた。しかし、メモリセル内電極へ流入する電荷
量を減らすことには限界があるため、その電極で取り扱
う電荷量をある値以上に保たなければならない。そのた
め、従来の半導体メモリセルではその大きさも、その消
費電力もある値以上に保たなければならなかった。この
ことは、この半一４体メモリセルの小型化およびこの牛
メ体メモリセルを陛ったメ七り装置の集積化にとって大
きな障害となっていた。
（発明の目的）
本発明の目的はアルファ粒子などの放射性粒子によって
引き起されるソフトエラーの発生が極めて少なく、ソフ
トエラ一対策のために小型化、集積化が制限されること
の少ない半導体メモリセルを提供することである。
引き起されるソフトエラーの発生が極めて少なく、ソフ
トエラ一対策のために小型化、集積化が制限されること
の少ない半導体メモリセルを提供することである。
（発明の構成）
本発明ｌこよる半導体メモリセルは、第１のワード線に
接続されたゲート電極、基準電位電源ＩＩｉ！Ｉこ接続
された第１通電電極、第１通電電極３Ｍする第１魂電型
の第１ ＦＥＴと、第２のワード線に接続さ右、たゲー
トベ極、ビット線ｊこ接続された第１通電電極、第２１
由１に電極、を有する第２導電型の第２ ＦＥＴと、前
記第１Ｉ”ＥＴの第２通電電極と前記第２Ｆ’ＥＴの第
２通電電極との間に接続さイまた容量と、を含むヤ導体
メモリセル１こ於て、一方のＦＥＴは半導体結晶基板に
形成され、博方のＦ’ＥＴは前記半導体結晶基板上に形
成された半導体膜に形成されることを特徴とする。
接続されたゲート電極、基準電位電源ＩＩｉ！Ｉこ接続
された第１通電電極、第１通電電極３Ｍする第１魂電型
の第１ ＦＥＴと、第２のワード線に接続さ右、たゲー
トベ極、ビット線ｊこ接続された第１通電電極、第２１
由１に電極、を有する第２導電型の第２ ＦＥＴと、前
記第１Ｉ”ＥＴの第２通電電極と前記第２Ｆ’ＥＴの第
２通電電極との間に接続さイまた容量と、を含むヤ導体
メモリセル１こ於て、一方のＦＥＴは半導体結晶基板に
形成され、博方のＦ’ＥＴは前記半導体結晶基板上に形
成された半導体膜に形成されることを特徴とする。
（実施例：構成）
次ζζ本発明の実施例を用いて、本発明の半纏体メモリ
セルの動作原理および効果を説明する。第１図は本発明
の半導体メモリセルの一実施例の構造を示したものであ
り、本図１ａｌは平面図、 １１）ｌ 、 ｔｅｌはそ
れぞれ１ａｌＯ）ＢＢ’およびＣＣ’ で切り開いた場
合の断面図を示す。同図１０１は第１のワード線とＮ型
チャネル第１Ｍ０８ＦＥＴのゲート電極を兼ねる導電体
膜、１０２は第１Ｍ０８ＦＥＴの通電電極となるＮ型領
域、１０３は第１Ｍ０８ＦＥＴの通電電極と容量（以後
セル容量と呼ぶ）の一方の電極を兼ねるＮ型領域、１０
４は第２のワード線とＰ型チャネル第２Ｍ０８ＦＥＴの
ゲート電極を兼ねる導電体膜５１０５は嬉ｚＭＯ８ＦＥ
Ｔの通１！東極となるＰ型領域、１０６は第２ＩＮ４０
８ＦＥＴの通電”電極とセル容量の一方の電極を兼ねる
Ｐ型頒城、１０７はセル容量を形成する絶縁体膜、１０
８は基準電位電源線きなる導電体膜、１０９はビット線
となる導電体膜、１１０ ｉｔ Ｐ型シリコン結晶基板
、１１１はＮ型領域、１１２はＮ型チャネル第１ＭｔＪ
ＳＦＥＴのケ゛−ト絶縁体膜、１１３はＰ型チャネル第
２ ＋ｎ（ＪＳＦＥＴ Ｏ）ケ’ト絶縁体膜、１１４，
１１５は層間絶縁体膜、１１６は１０２ 、： １０８
間を接続する為のコンタクト孔、１１７は１０５と１０
９間を接続するコンタクト孔をそれぞれ示す。
セルの動作原理および効果を説明する。第１図は本発明
の半導体メモリセルの一実施例の構造を示したものであ
り、本図１ａｌは平面図、 １１）ｌ 、 ｔｅｌはそ
れぞれ１ａｌＯ）ＢＢ’およびＣＣ’ で切り開いた場
合の断面図を示す。同図１０１は第１のワード線とＮ型
チャネル第１Ｍ０８ＦＥＴのゲート電極を兼ねる導電体
膜、１０２は第１Ｍ０８ＦＥＴの通電電極となるＮ型領
域、１０３は第１Ｍ０８ＦＥＴの通電電極と容量（以後
セル容量と呼ぶ）の一方の電極を兼ねるＮ型領域、１０
４は第２のワード線とＰ型チャネル第２Ｍ０８ＦＥＴの
ゲート電極を兼ねる導電体膜５１０５は嬉ｚＭＯ８ＦＥ
Ｔの通１！東極となるＰ型領域、１０６は第２ＩＮ４０
８ＦＥＴの通電”電極とセル容量の一方の電極を兼ねる
Ｐ型頒城、１０７はセル容量を形成する絶縁体膜、１０
８は基準電位電源線きなる導電体膜、１０９はビット線
となる導電体膜、１１０ ｉｔ Ｐ型シリコン結晶基板
、１１１はＮ型領域、１１２はＮ型チャネル第１ＭｔＪ
ＳＦＥＴのケ゛−ト絶縁体膜、１１３はＰ型チャネル第
２ ＋ｎ（ＪＳＦＥＴ Ｏ）ケ’ト絶縁体膜、１１４，
１１５は層間絶縁体膜、１１６は１０２ 、： １０８
間を接続する為のコンタクト孔、１１７は１０５と１０
９間を接続するコンタクト孔をそれぞれ示す。
第１図をこ示されるように、Ｎ型チャネル第１Ｍ０８Ｆ
ＥＴは、Ｐ型ソリコン結晶蘂板１１０を基板領域、該Ｐ
型シリコン結晶基板１１０に拡散やイオン注入などによ
って形成された２つのＮ型領域１（１２，１０３を通電
電極として構成される。一方、Ｐ型チャネル第２Ｍ０８
ＦＥＴは、シリコン膜に形成されたＮ型碩域１１１を基
板領域、Ｐ型領域１０５゜１０６を通−＋シ＋、 ４
体として構成される。以後、第１の実施例を用いた本発
明の説明では、このシリコン膜１０５，１０６，１１１
をレーサーアニール等の方法によって再結晶化された多
結晶シリコン１）情と想定する。
ＥＴは、Ｐ型ソリコン結晶蘂板１１０を基板領域、該Ｐ
型シリコン結晶基板１１０に拡散やイオン注入などによ
って形成された２つのＮ型領域１（１２，１０３を通電
電極として構成される。一方、Ｐ型チャネル第２Ｍ０８
ＦＥＴは、シリコン膜に形成されたＮ型碩域１１１を基
板領域、Ｐ型領域１０５゜１０６を通−＋シ＋、 ４
体として構成される。以後、第１の実施例を用いた本発
明の説明では、このシリコン膜１０５，１０６，１１１
をレーサーアニール等の方法によって再結晶化された多
結晶シリコン１）情と想定する。
もらろん、第２Ｍ（ＪＳＦＥＴが以下で記す性質を満足
すれば、これは他のシリコン膜例えば水素プラズマアニ
ールしたポリソリコン膜、或い（ｉノリコン以外の千尋
体１模て汐）つても＃ｒ’ｔわない。
すれば、これは他のシリコン膜例えば水素プラズマアニ
ールしたポリソリコン膜、或い（ｉノリコン以外の千尋
体１模て汐）つても＃ｒ’ｔわない。
（実施例：動作原理）
記２図は第１図の犬励例の寺価回←゛６である。この図
を用いて本発明の半導体メモリセルの動作原理を説明す
る。２０１はシリコン帖晶基板に形成されたＩＮ型チャ
ネル１ｑＯ８ＦＪ号′１゛、２０２４ま再結晶化多結晶
シリコン膜に形成さイ］、たＰ型チャネル＋４０８Ｆｇ
’ｒ、２０３はセル容量であり、その値をＣ８とする、
２０４ 、２０５はそれぞれ第１．第２のワード線、２
０６は基準′磁位′１４！源線、２’０７はビット線、
２０８と２０９は本実施しｑのメモリセルを用いた半導
体装置をこおいて使用さイｔ６電諒のうち１氏い電泣（
値をＯＶとする）を与える電源線と高い電位（値をＶＤ
Ｄとする）を与える電源線、２１０，２１１はそれぞれ
節点Ｎｌ、Ｎ２に寄生する容量（値をＣＩ、０２とする
）を示す。
を用いて本発明の半導体メモリセルの動作原理を説明す
る。２０１はシリコン帖晶基板に形成されたＩＮ型チャ
ネル１ｑＯ８ＦＪ号′１゛、２０２４ま再結晶化多結晶
シリコン膜に形成さイ］、たＰ型チャネル＋４０８Ｆｇ
’ｒ、２０３はセル容量であり、その値をＣ８とする、
２０４ 、２０５はそれぞれ第１．第２のワード線、２
０６は基準′磁位′１４！源線、２’０７はビット線、
２０８と２０９は本実施しｑのメモリセルを用いた半導
体装置をこおいて使用さイｔ６電諒のうち１氏い電泣（
値をＯＶとする）を与える電源線と高い電位（値をＶＤ
Ｄとする）を与える電源線、２１０，２１１はそれぞれ
節点Ｎｌ、Ｎ２に寄生する容量（値をＣＩ、０２とする
）を示す。
第２図のメモリセルは、第１のワード線２０４を高電位
に、第２のワード線２０５を低電位にし１両方のＭＯＳ
ＦＥＴ ２０１．２０２をオン状態にすることにより選
択され、ビット線からのデータの書き込み読み出しが可
能ｆどなる。また第１のワード線２０４を低電位に、第
２のワード！ ２０５を高電位にし、両方のＭＯＳＦＥ
Ｔ ２０１，２０２をオフ状態にすることにより、本メ
モリセルは保持状態となる。
に、第２のワード線２０５を低電位にし１両方のＭＯＳ
ＦＥＴ ２０１．２０２をオン状態にすることにより選
択され、ビット線からのデータの書き込み読み出しが可
能ｆどなる。また第１のワード線２０４を低電位に、第
２のワード！ ２０５を高電位にし、両方のＭＯＳＦＥ
Ｔ ２０１，２０２をオフ状態にすることにより、本メ
モリセルは保持状態となる。
以後、保持時に節点Ｎ１の電位が節点Ｎ２の′電位と比
べ高い状態を′ｌ“情報の保持状態と、節点Ｎｌの電位
が節点Ｎ２の電位と比べ低い状態を１０“情報の保持状
態と、対応させることとするまた前記高い電源電位ＶＤ
Ｄ、高亀位高低位電源：１！位Ｏｖ、低電位がそれぞれ
本実施例のメモリセルを用いた半導体装置において使用
される最高電源電位と最低電′ｍ、電位に等しい場合を
想定する、半導体内にアルファ粒子等の放射性粒子が入
射すると、半導体内には多数の電荷が生成されること、
および前記生成電荷が半導体内の電、極に流入すると、
該電極の電位は該ＴｔＬ極とその周囲の半導体との間の
電位差を減らす方向に変化することは良く知られている
。
べ高い状態を′ｌ“情報の保持状態と、節点Ｎｌの電位
が節点Ｎ２の電位と比べ低い状態を１０“情報の保持状
態と、対応させることとするまた前記高い電源電位ＶＤ
Ｄ、高亀位高低位電源：１！位Ｏｖ、低電位がそれぞれ
本実施例のメモリセルを用いた半導体装置において使用
される最高電源電位と最低電′ｍ、電位に等しい場合を
想定する、半導体内にアルファ粒子等の放射性粒子が入
射すると、半導体内には多数の電荷が生成されること、
および前記生成電荷が半導体内の電、極に流入すると、
該電極の電位は該ＴｔＬ極とその周囲の半導体との間の
電位差を減らす方向に変化することは良く知られている
。
１１“情報保持状態の本半導体メモリセルの節点Ｎｌに
アルファ粒子等の入射の影響があった場合を考える。ア
ルファ粒子等が入射する直前の節点Ｎｌ、Ｎ２の電位は
簡単のため、それぞれＶｌ）Ｄ 。
アルファ粒子等の入射の影響があった場合を考える。ア
ルファ粒子等が入射する直前の節点Ｎｌ、Ｎ２の電位は
簡単のため、それぞれＶｌ）Ｄ 。
ＶＤＤ／２であったと仮定する。寄生ｇｉｃｘ、（２が
小さく、 （Ｃ１＋Ｃ２）・Ｖｌ）ＪＪ／２ で与えられる電荷量が節点Ｎ１に影響を及ぼすアルファ
粒子等によって生成された電荷量よりも小さい場合１節
点Ｎｌ （第１図のＮ型領域１０３に対応）の電位はＶ
ＤＤからその周囲半導体の電位Ｏｖ付近まで低下する。
小さく、 （Ｃ１＋Ｃ２）・Ｖｌ）ＪＪ／２ で与えられる電荷量が節点Ｎ１に影響を及ぼすアルファ
粒子等によって生成された電荷量よりも小さい場合１節
点Ｎｌ （第１図のＮ型領域１０３に対応）の電位はＶ
ＤＤからその周囲半導体の電位Ｏｖ付近まで低下する。
このとき節点Ｎ２の電位はセルｇｔ２０３の容量カップ
リングによってで表わされる値付近まで低下する。この
値は、本実施例のメモリセルを用いた半導体装置におい
て使われる最低の電源′畦位ＯＶ以下でありうるが、節
点Ｎ２ （第１図の１０６に対応）は孤立したＰ型領域
であるため、該Ｐ型領域と周囲領域との間のＰＮ接合逆
バイアスを大きくするだけで、開示を生じない。
リングによってで表わされる値付近まで低下する。この
値は、本実施例のメモリセルを用いた半導体装置におい
て使われる最低の電源′畦位ＯＶ以下でありうるが、節
点Ｎ２ （第１図の１０６に対応）は孤立したＰ型領域
であるため、該Ｐ型領域と周囲領域との間のＰＮ接合逆
バイアスを大きくするだけで、開示を生じない。
アルファ粒子等によって半導体内に生成された電荷は拡
散によって散逸するため、その影響は。
散によって散逸するため、その影響は。
アルファ粒子号の入射後ある時間が経つとほとんどなく
なってしまう。例えばマイクロメータオーダの寸法で本
実施例のメモリセルがくり返し並べられた半導体装置で
は、隣接するメモ・リセルのＮ領域（第１図の１０２に
対応）などに生成電荷が少しずつ吸収されたりして、約
百ナノ秒後にはその影響がほとんどなくなる。
なってしまう。例えばマイクロメータオーダの寸法で本
実施例のメモリセルがくり返し並べられた半導体装置で
は、隣接するメモ・リセルのＮ領域（第１図の１０２に
対応）などに生成電荷が少しずつ吸収されたりして、約
百ナノ秒後にはその影響がほとんどなくなる。
このようにアルファ粒子等の影響がほとんどなくなった
時に１節点へ２の′１位を、仮想的に、再びＶＤＤ／２
ｉこ戻すと節点Ｎ１の１（Ｌ位はほぼとなる。このこ
とはアルファ粒子等の入射によって、セル容′＋ｔ′２
０３に貯められていた。し荷量或いは電位差が比にして
Ｃ８２／（Ｃ８＋ＣＩ）（Ｃ８＋Ｃ２）に減ったことを
意味する。この値は例えばＣ１＝Ｃ２＝Ｃ８／１０とす
れば８２６チとなる。
時に１節点へ２の′１位を、仮想的に、再びＶＤＤ／２
ｉこ戻すと節点Ｎ１の１（Ｌ位はほぼとなる。このこ
とはアルファ粒子等の入射によって、セル容′＋ｔ′２
０３に貯められていた。し荷量或いは電位差が比にして
Ｃ８２／（Ｃ８＋ＣＩ）（Ｃ８＋Ｃ２）に減ったことを
意味する。この値は例えばＣ１＝Ｃ２＝Ｃ８／１０とす
れば８２６チとなる。
本実施例のメモリセルの読み出し動作は１両ＭＯ８ＦＥ
’ｒ ２（１１，２０２ヲ１７状態にしたとき生じるビ
ット線２０７の畦位変化を感知して行なう。不メモリセ
ルがｋｏ／／ 、 ％ ｌ“情報のうちどちらを保持し
ていたかの判断は、例えば読み出し前に節点Ｎｌの電位
が節点Ｎ２の電位に比べ高いか低いかｌこよって生じる
ビット線電位の変化を感知する。などの方法で行なう。
’ｒ ２（１１，２０２ヲ１７状態にしたとき生じるビ
ット線２０７の畦位変化を感知して行なう。不メモリセ
ルがｋｏ／／ 、 ％ ｌ“情報のうちどちらを保持し
ていたかの判断は、例えば読み出し前に節点Ｎｌの電位
が節点Ｎ２の電位に比べ高いか低いかｌこよって生じる
ビット線電位の変化を感知する。などの方法で行なう。
そのため、上記のアルファ粒子等の入射したメモリセル
では、節点Ｎｌと節点Ｎ２の間の電位差が小さくなった
ものの、その読低関係は変らないため、′１“情報が保
持されていると判断される。すなわち保持されている％
ｌ／／情報が破壊されずに残ることになる。さらに上記
の例では、節点Ｎ１と節点Ｎ２の間の電位差はアルファ
粒子等が入射しなかった場合の８０チ以上も残っている
ため、感知動作に要求される性能もそれほどきびしくな
い。Ｃ１／Ｃ８Ｃ２／Ｃ８の比をもっと小さくなるよう
に本実施例のメモリセルを設計すれば、感知動作に要求
される性能はさらにゆるくなる。
では、節点Ｎｌと節点Ｎ２の間の電位差が小さくなった
ものの、その読低関係は変らないため、′１“情報が保
持されていると判断される。すなわち保持されている％
ｌ／／情報が破壊されずに残ることになる。さらに上記
の例では、節点Ｎ１と節点Ｎ２の間の電位差はアルファ
粒子等が入射しなかった場合の８０チ以上も残っている
ため、感知動作に要求される性能もそれほどきびしくな
い。Ｃ１／Ｃ８Ｃ２／Ｃ８の比をもっと小さくなるよう
に本実施例のメモリセルを設計すれば、感知動作に要求
される性能はさらにゆるくなる。
本実施例のメモリセルでは、Ｐ型チャネル第２Ｍ０８Ｆ
ＥＴが再結晶化多結晶シリコン膜に形成されている。一
般にこのようなＭ（ＪＳＦＥＴは単結晶シリコン基板上
に形成された１ＶｉＯ８ＦＥｉ’に比べでもれ電流が大
きい。本メモリセルが上記のアルファ粒子等に耐える性
質をもつためには、本メモリセルを構成するＭＯＳＦＥ
Ｔのもれ電流によってセル容量に貯められていた電荷が
失われるのに必要な時間が、アルファ粒子等によって生
成された電荷が散逸しほとんど影響を及ぼさなくなるま
での時間よりも、十分大きいことが必要である。ところ
が、通常のマイクロメータオーダの寸法をもつ本実施例
のメモリセルでは、上記のセル容量に貯められていた電
荷が失われるのに必要な時間はマイクロ秒オーダ以上で
あり５間朗ない。
ＥＴが再結晶化多結晶シリコン膜に形成されている。一
般にこのようなＭ（ＪＳＦＥＴは単結晶シリコン基板上
に形成された１ＶｉＯ８ＦＥｉ’に比べでもれ電流が大
きい。本メモリセルが上記のアルファ粒子等に耐える性
質をもつためには、本メモリセルを構成するＭＯＳＦＥ
Ｔのもれ電流によってセル容量に貯められていた電荷が
失われるのに必要な時間が、アルファ粒子等によって生
成された電荷が散逸しほとんど影響を及ぼさなくなるま
での時間よりも、十分大きいことが必要である。ところ
が、通常のマイクロメータオーダの寸法をもつ本実施例
のメモリセルでは、上記のセル容量に貯められていた電
荷が失われるのに必要な時間はマイクロ秒オーダ以上で
あり５間朗ない。
以上、本実施例のメモリセルの動作原理を説明するのに
、本メモリセルが′１″情￥区保持状態のとき節点Ｎ１
にアルファ粒子等の影砦が生じた場合を例にとったが、
これは他の場合、′０“情報保持状態や節点Ｎ２にアル
ファ粒子寺の影特か及んだときも同様である。節点Ｎ２
にアルファ粒子等の影響が及ぶ場合、節点へ２は薄いシ
リコン膜ζこめるため、シリコン基板にある節点Ｎ１に
アルファ粒子等の影響が及ぶ場合よりも、その彫物の５
ｉ １Ｋが小さい− （実施例２） 第３図は本娼明のメモリセルの他の実施例をボす。各部
を示す数字の１桁目は第１図のそれと対応している。Ｎ
型領域３０２が基準電位ｔｔ源巌（第１図の１０８に対
応）も兼ねている。本実施例ではＰ型チャネル第２Ｍ０
８ＦＥｉ’がＮ型チャネル第１Ｍ０８ＦＥ’ｒの上部薯
こ天地さかさまに配置されている。そのため第１図の実
施例よりもさらに高集積化に通す。
、本メモリセルが′１″情￥区保持状態のとき節点Ｎ１
にアルファ粒子等の影砦が生じた場合を例にとったが、
これは他の場合、′０“情報保持状態や節点Ｎ２にアル
ファ粒子寺の影特か及んだときも同様である。節点Ｎ２
にアルファ粒子等の影響が及ぶ場合、節点へ２は薄いシ
リコン膜ζこめるため、シリコン基板にある節点Ｎ１に
アルファ粒子等の影響が及ぶ場合よりも、その彫物の５
ｉ １Ｋが小さい− （実施例２） 第３図は本娼明のメモリセルの他の実施例をボす。各部
を示す数字の１桁目は第１図のそれと対応している。Ｎ
型領域３０２が基準電位ｔｔ源巌（第１図の１０８に対
応）も兼ねている。本実施例ではＰ型チャネル第２Ｍ０
８ＦＥｉ’がＮ型チャネル第１Ｍ０８ＦＥ’ｒの上部薯
こ天地さかさまに配置されている。そのため第１図の実
施例よりもさらに高集積化に通す。
また、以上の実施例において（１ＮチャネルＭＯ８ＦＥ
Ｔを基板上に、ＰチャネルＭＯ８Ｌ吐Ｔを半導体膜上に
形成したが、この逆でもよいことはもちろんである。ま
たＭＯＳに限らず一般のＭＩＳＦＥＴ等を用いてもよい
。
Ｔを基板上に、ＰチャネルＭＯ８Ｌ吐Ｔを半導体膜上に
形成したが、この逆でもよいことはもちろんである。ま
たＭＯＳに限らず一般のＭＩＳＦＥＴ等を用いてもよい
。
（発明の効果）
以上説明したように本発明のメモリセルはアルファ粒子
４・γの放射性粒子が入射しでも、保持している情報が
破壊されない。
４・γの放射性粒子が入射しでも、保持している情報が
破壊されない。
一般に、Ｐ、Ｎ両チャネルのＭｉＳＦＨＩ’を同一シリ
コン結晶基板上に形成すると、両ＭＬＳＦｇ’ｒ間の絶
縁のため１両ＭＯ８ＦＥＴ間隔を大きくする必要がある
。そのため、Ｐ、Ｎ両チャネルのＭＩＳＦ”ＥＴを集積
したデバイスの寸法は大きくなる傾向かある。ところが
本発明のメモリセルでは一方のＭＩＳＦ”ＥＴをシリコ
ン結晶基板から絶縁されたシリコン膜上に形成されるた
め、Ｐ、Ｎ両チャネルのＭ Ｉ Ｓ ｋ’ Ｅ Ｔをい
くらでも近づけることかでき、高集積化にとって極めて
好ましい、
コン結晶基板上に形成すると、両ＭＬＳＦｇ’ｒ間の絶
縁のため１両ＭＯ８ＦＥＴ間隔を大きくする必要がある
。そのため、Ｐ、Ｎ両チャネルのＭＩＳＦ”ＥＴを集積
したデバイスの寸法は大きくなる傾向かある。ところが
本発明のメモリセルでは一方のＭＩＳＦ”ＥＴをシリコ
ン結晶基板から絶縁されたシリコン膜上に形成されるた
め、Ｐ、Ｎ両チャネルのＭ Ｉ Ｓ ｋ’ Ｅ Ｔをい
くらでも近づけることかでき、高集積化にとって極めて
好ましい、
第１図は本発明の半υ゛Ｉ体メモリセルのｆｆ！ ）’
？ｉの一例を示す図で、ｌａｌは平面図、ＩＩ）ｌ 、
ｔｃ）ｆ；（それぞれ１．８）の８１３’ 、 ＣＣ
’ で切り開いた場合の１′８１面図である。 第２図は第１図の実施例の等価回路図である。第３図は
本発明の半導体メモリセルの他の実施例の構造を示す図
で、ｌａｌは平面図、（１）ｊは（利の１３Ｂ′ て切
り開いた仏）合Ｃ／却ハ面図て、りる。 １０１．３０１・・・導電体膜、１０２．：（０２・・
・Ｎ型領域、１０３．３０３・・・〜型憤域、１（’１
４ 、３０４・・嗜ｔＶ体膜、１０５゜３０５・・・Ｐ
型領域、１０６．３（＋６・・Ｐ型領域、１（１７、３
０７・・絶縁体膜、１０８，３０８・・導電体膜、１０
９，３０９・・・導電体膜、１１０，３１０・・・Ｐ型
シリコン結晶基板、１１１゜３１１・・Ｎ型領域（１０
５，１０６，１１１はシリコン膜に形成されている）、
１１２，３１２・・Ｎ型チャネルＭＯ８ＦＥＴのゲート
絶縁体膜、１１３，３］３・・・Ｐ型チャネルＭＯ８Ｆ
ＥＴのゲート絶縁体膜、２０１・・・１０１，１０２゜
１０３．１１２で構成されるＮ型チャネルＭＱＳ）’Ｅ
Ｔ、２０２・・・１０４，１０５，１０６，１１１で構
成されるＰ型チャネルＭＯ８Ｆ”Ｅｉ’、２０３ ・・
１０３，１０６，１０７ テ構成されるセル各端、２０
４・・ｌ引で構成さＩ７．る第１のワード線、２０５・
・・１０４で構成される第２のワード線、２０６・・・
１０８で構成される基準＋Ｉｔ位市源吻、２０７・・・
１０９で構成されるビット線。 オ １ 図 第２図 第３図
？ｉの一例を示す図で、ｌａｌは平面図、ＩＩ）ｌ 、
ｔｃ）ｆ；（それぞれ１．８）の８１３’ 、 ＣＣ
’ で切り開いた場合の１′８１面図である。 第２図は第１図の実施例の等価回路図である。第３図は
本発明の半導体メモリセルの他の実施例の構造を示す図
で、ｌａｌは平面図、（１）ｊは（利の１３Ｂ′ て切
り開いた仏）合Ｃ／却ハ面図て、りる。 １０１．３０１・・・導電体膜、１０２．：（０２・・
・Ｎ型領域、１０３．３０３・・・〜型憤域、１（’１
４ 、３０４・・嗜ｔＶ体膜、１０５゜３０５・・・Ｐ
型領域、１０６．３（＋６・・Ｐ型領域、１（１７、３
０７・・絶縁体膜、１０８，３０８・・導電体膜、１０
９，３０９・・・導電体膜、１１０，３１０・・・Ｐ型
シリコン結晶基板、１１１゜３１１・・Ｎ型領域（１０
５，１０６，１１１はシリコン膜に形成されている）、
１１２，３１２・・Ｎ型チャネルＭＯ８ＦＥＴのゲート
絶縁体膜、１１３，３］３・・・Ｐ型チャネルＭＯ８Ｆ
ＥＴのゲート絶縁体膜、２０１・・・１０１，１０２゜
１０３．１１２で構成されるＮ型チャネルＭＱＳ）’Ｅ
Ｔ、２０２・・・１０４，１０５，１０６，１１１で構
成されるＰ型チャネルＭＯ８Ｆ”Ｅｉ’、２０３ ・・
１０３，１０６，１０７ テ構成されるセル各端、２０
４・・ｌ引で構成さＩ７．る第１のワード線、２０５・
・・１０４で構成される第２のワード線、２０６・・・
１０８で構成される基準＋Ｉｔ位市源吻、２０７・・・
１０９で構成されるビット線。 オ １ 図 第２図 第３図
Claims (1)
- 第１のワード線に接続されたゲート電極、基準電位電源
機に接続さ１１た第１通電電極、第２通電電極、を有す
る第１導電型の第１ ＦＥＴと、第２のワード線に接続
されたゲート電極、ビット巌に接続された第２通電電極
、第２通電電極名有−ｆｌ−る第２導電型の第２ ＰＦ
ＪＴと、前記第１ ＦＥＴの第２通電電極と前記第２Ｆ
ＥＴの第２通電電極との間に接続された容量と、を含む
半導体メモリセルに於て、一方のＦＥＴは半導体結晶基
板に形成され、他方のＦＥＴは前記半導体結晶基板上に
形成された半導体膜に形成されることを特徴とする半導
体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102881A JPS60246670A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59102881A JPS60246670A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246670A true JPS60246670A (ja) | 1985-12-06 |
Family
ID=14339211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59102881A Pending JPS60246670A (ja) | 1984-05-22 | 1984-05-22 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5299155A (en) * | 1991-03-01 | 1994-03-29 | Sharp Kabushiki Kaisha | Dynamic random access memory device with capacitor between vertically aligned FETs |
-
1984
- 1984-05-22 JP JP59102881A patent/JPS60246670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293563A (en) * | 1988-12-29 | 1994-03-08 | Sharp Kabushiki Kaisha | Multi-level memory cell with increased read-out margin |
| US5299155A (en) * | 1991-03-01 | 1994-03-29 | Sharp Kabushiki Kaisha | Dynamic random access memory device with capacitor between vertically aligned FETs |
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