JPS63313854A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置に於いて、情報蓄積キャパシ
タの一構成要素である電極の全側周に表面積を増加させ
る為の溝を形成することに依り、該情報蓄積キャパシタ
に於ける平面的な面積の増加を招来することなく大容量
化することを可能にした。

〔産業上の利用分野〕

本発明は、スタックド・キャパシタを情報蓄積キャパシ
タとするメモリ・セルをもつ半導体記憶装置の改良に関
する。

〔従来の技術〕

近年、ダイナミック・ランダム・アクセス・メモリ　（
ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓ　ｓ　
　ｍｅｍｏ　ｒｙ　：　ＤＲＡＭ）は１６Ｍビットから
６４Ｍビットのものを試作する段階にきている。この場
合、問題点は数多くあるが、その一つとして情報蓄積キ
ャパシタを如何なる構造にするかがある。これに関して
は、常識化していることであるが、どのようにして平面
的に小型化し、しかも、大容量化するかが技術的課題で
ある。

現在、その要求に応えるものとして、スタックド・キャ
パシタ型、或いは、トレンチ（ｔｒｅｎｃｈ）型が実現
されている。

第８図はスタックド・キャパシタ型の従来例を説明する
為のＤＲＡＭの要部切断側面図を表している。

図に於いて、１はｐ型シリコン基板、２ば二酸化シリコ
ン（ＳｉＯ２）からなるフィールド絶縁膜、３及び３′
はワード線、４はｎ＋型ビット線コンタクト領域、４′
はキャパシタ・コンタクト領域、５は絶縁膜、６は多結
晶シリコンがらなり情報蓄積キャパシタを構成する一方
の電極、７は多結晶シリコンからなり情報蓄積キャパシ
タを構成する他方の電極であるセル・プレート、８は一
方の電極６とセル・プレート７との間にあって情報蓄積
キャパシタの誘電体になっている絶縁膜、９は絶縁膜、
１０はアルミニウム（Ａｌ）からなるビット線をそれぞ
れ示している。

このＤＲＡＭに於いては、電極６、セル・プレート７、
絶縁膜、８で情報蓄積キャパシタが構成されていて、電
極６が立体的な形状で曲成されている為、情報蓄積キャ
パシタの平面的な面積に対して３０〜４０　〔％〕増し
の容量が得られ、ＤＲＡＭを高集積化するには大変有効
な手段であり、また、実際に情報電荷を蓄積する部分に
比較して接合を形成しているキャパシタ・コンタクト領
域４′が小さい、即ち、空乏層の面積が小さい為、空乏
層に取り込まれる基板内少数キャリヤに依って発生する
ソフト・エラーの現象が起こり難い旨の利点もある。

トレンチ型の情報蓄積キャパシタは、云うまでもなく、
基板にトレンチを掘り、その内部に情報電荷を蓄積する
部分を形成するものであり、これも情報蓄積キャパシタ
を平面的に小型化し且つ大容量化する点では有力な手段
である。

〔発明が解決しようとする問題点〕

スタックド・キャパシタ形式を採る情報蓄積キャパシタ
については、前記したように、種々の利点がある。然し
なから、ＤＲＡＭの集積ビット数を前記のように飛躍的
に増加させる場合、情報蓄積キャパシタの平面的な面積
は更に小さく抑えることが要求される為、このままでは
、その蓄積容量の減少は回避できない。

これに対し、情報蓄積キャパシタの誘電体を構成する絶
縁膜８として誘電率が高いものを用いることは一つの解
決策であるが、例えば、酸化タンタル（Ｔａ２０５）な
ど、従来から用いられてきたＳ　ｉ　Ｏ２や窒化シリコ
ン（Ｓ　ｉ　３　Ｎ　４　）などと比較して誘電率が高
いものはリーク電流が大きくて、ＤＲＡＭに用いるには
問題がある。また、絶縁膜８としては従来通りのＳ　ｉ
　Ｏ２やＳ　ｉ　３　Ｎ　４を用い、電極６の上面に溝
を形成することで表面積を大きくし、容量を増加させる
ことも考えられているが、本来、この電極６の上面は小
さいものであるから、そこに凹凸を形成するとしても、
極めて小さな針穴を一つ開けたに過ぎない程度であり、
増加させ得る容量分は微々たるものである。

また、トレンチ形式を採る情報蓄積キャパシタに於いて
は、前記のようにＤＲＡＭを高集積化する場合に、例え
ば１６Ｍビット級であれば、隣接する情報蓄積キャパシ
タの間は単純に設計すると約０．５〔μｍ〕程度になっ
てしまう。このようになると、隣接する情報蓄積キャパ
シタ間で干渉が起こり、ｂｌえば一方の偕桔ｆｌキャパ
シタＬ　３を積されていた電荷が、他方の情報蓄積キャ
パシタに電圧が印加された際、そちら側に移ってしまい
情報が破壊されてしまうようなことが起こる。

本発明は、スタックド・キャパシタ型の情報蓄積キャパ
シタの構造に簡単な改良を加え、特別な材料などを使用
しなくても、平面的に小型化され、且つ、大容量化され
たものを得ようとする。

〔問題点を解決するための手段〕

本発明では、スタックド・キャパシタ型の情報蓄積キャ
パシタに於ける一方の電極、即ち、セル・プレートと対
向する電極の周囲に溝を形成し、二重或いは三重など多
重をなす塔のような形状にすることで該電極に於ける平
面的な面積を大きくすることなく表面の面積を実効的に
増加させ、その結果、情報蓄積キャパシタの容量を大に
することを可能にしている。

ところで、前記一方の電極は、所謂、積層構造の一種で
あって、従来から、積層構造をなす電極は種々試みられ
てはいる。然しながら、電極間を結ぶのにスルー・ホー
ルが必要で、それを形成する場合、位置合わせの為の余
裕を採らなければならないことから、メモリ・セルを小
型化できないなど、かえって綜合的には不利になってし
まうことが多い。

第１図は本発明の詳細な説明する為の電極の要部斜面図
を表している。

図に於いて、１６は情報蓄積キャパシタに於ける一方の
電極、１６Ａは電極１６を構成するノン・ドープ多結晶
シリコン膜、１６Ｂは電極１６を構成するｎ＋型多結晶
シリコン膜、１６Ｃは電極１６の周囲に形成された溝、
Ｌｌ及びＬ２は電極１６に於ける辺の長さ、Ｌ３は多結
晶シリコン膜１６Ａの厚さ、Ｌ４は多結晶シリコン膜１
６Ｂの厚さ、ｄは溝１６Ｃの深さをそれぞれ示している
。

ここで、各部分の寸法を、 Ｌｌ：１．２Ｃμｍ〕 Ｌ２：２．ＯＣμｍ〕 Ｌ３Ｘ２＋Ｌ４：０．５　Ｃμｍ〕 とし、溝１６Ｃを考えないとすると、電極１６は１．２
〔μｍ）　Ｘ２．　０　（μｍ）Ｘｏ、５　Ｃμｍ〕の
立方体となり、情報電荷の蓄積に寄与する５面（下面は
寄与しない）の表面積Ｓは、 Ｓ＝ｉ、２ｘ２＋　（１，２Ｘ０．５＋２ＸＯ，５）＝
５．　６　　Ｃμｍ”） であり、この電極１６（溝１６Ｃはなし）に、例えば、
膜厚が７５〔人〕、比誘電率が３．８である絶縁膜（誘
電体膜）を対応させると、情報蓄積キャパシタとしての
容量は２５．１　　（ｆＦ）となる。

ここに、Ｌ４：０．１５　（、ｃａｍ）、深さがｄであ
る１本の溝１６Ｃを形成し、図示された通りの形状をも
つ電極１６を考える。

第２図は溝１６Ｃの深さｄに対する蓄積容量の変化を示
す線図を表し、横軸には溝１６Ｃの深さを、縦軸には蓄
積容量をそれぞれ採っである。

図から判るように、ｄ＝ｏ、即ち、溝１６Ｃがない場合
の容量２５．１　（ｆＦ）に対して、ｄ＝０．３〔μｍ
〕の溝１６Ｃを形成した場合には、３７．５　（ｆＦ）
となり、容量はｄ＝０の場合と比較して１４９．４Ｃ％
〕となる。

図示例では、溝１６Ｃは１本であるが、その数を増せば
、容量は更に増加することは明らかである。尚、その場
合、工程は複雑になることは止むを得ない。

そこで、本発明に依る半導体記憶装置に於いては、転送
トランジスタ及び情報蓄積キャパシタからなるメモリ・
セルを備え、該情報蓄積キャパシタは一方の電極（例え
ば電極１６）及びそれと誘電体膜（例えば誘電体膜１７
）を介して対向する他方の電極であるセル・プレート（
例えばセル・プレート１８）を備え、該一方の電極はそ
の全側周に亙り形成され表面積を増加させる為の溝（例
えば溝１６Ｃ）を備えている。

〔作用〕

前記手段を採ることに依り、情報蓄積キャパシタは、平
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しでは、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。

〔実施例〕

第３図乃至第７図は本発明一実施例を製造する場合につ
いて解説する為の工程要所に於ける半導体記憶装置の要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。

第３図参照 （１１通常の技術を適用することに依り、ｐ型シリコン
基板１１にｎチャネルＭＩＳ電界効果トランジスタを形
成する。尚、図に於いて、１２はフィールド絶縁膜、１
３及び１３′はワード線、１４はｎ＋型ビット線コンタ
クト領域、１４′はｎ＋型キャパシタ・コンタクト領域
、１５は層間絶縁膜、１５Ａは開口をそれぞれ示してい
る。

第４図参照 （２）プラズマ化学気相堆積（ｐｌａｓｍａ　　ｃｈｅ
ｍｉｃａｌ　　　ｖａｐｏｒ　　　ｄｅｐｏｓｉｔｉ。

ｎ：プラズマＣＶＤ）技術を適用することに依り、厚さ
例えば１０００　　（人〕程度のノン・ドープ多結晶シ
リコン膜１６Ａを形成し、それに引き続いて砒素（Ａｓ
）を高濃度にドーピングしたｎ＋型多結晶シリコン膜１
６Ｂを形成し、この後、これを繰り返して合計５層の多
結晶シリコン膜を形成する。従って、最上層はノン・ド
ープ多結晶シリコン膜１６Ａになる。

ここでプラズマＣＶＤ技術を適用した理由は、低温（５
００〜６００（’Ｃ））で多結晶シリコンを成長させ得
ることに依る。これは、成長工程中にｎ＋型多結晶シリ
コン膜１６ＢからＡｓが熱拡散することを防止する為で
ある。尚、必要あれば、ノン・ドープ多結晶シリコン膜
１６Ｂには極低い濃度で硼素（Ｂ）をドーピングしｐ−
型にしても良い。また、この他の手段としては、紫外光
を照射しなからＣＶＤを行う、所謂、光ＣＶＤ技術があ
り、これを適用すると、紫外光のエネルギでモノシラン
（ＳｉＨ４）　　・ガスの分解が促進され、矢張り低温
でのＣＶＤが可能である。

第５図参照 （３）通常のフォト・リソグラフィ技術を適用すること
に依り、多層構造になっている多結晶シリコン膜１６Ａ
及び１６Ｂを情報蓄積キャパシタに必要とされる大きさ
にパターニングし、該情報蓄積キャパシタの一方の電極
１６を形成する。

第６図参照 （４）　　例えばＨＦ及びＨＮＯ３を含む混合液中に浸
漬すると、Ａｓを含有しているｎ＋型多結晶シリコン膜
１６Ｂのみが選択的にエツチングされる。

このエツチングは全周に亙り行われ、その結果、電極１
６の周囲には溝１６Ｃが形成される。

この溝１６Ｃは、浅くても、電極１６の全周に互って形
成されるので、電極１６に於ける表面積の増大に対する
寄与は大きい。

（５）例えば気相拡散法を適用することに依り、溝１６
Ｃが形成された電極１６全体に高濃度の燐を拡散してｎ
＋型化する。

第７図参照 （６）熱酸化技術を適用することに依り、電極１６の表
面に厚さ例えば２０〔人〕程度の極薄いＳｉＯ２膜を形
成してから、ＣＶＤ技術を適用して厚さ例えば１００〔
人〕程度のＳ　ｉ　３　Ｎ　４膜を形成する。尚、図に
於いては、この両者を併せてキャパシタ誘電体膜１７と
して指示しである。

次いで、酸化性雰囲気中で温度を例えば９５０（’Ｃ）
程度、時間を例えば３０〔分〕程度とするアニールを行
う。

（７）　　この後、ＣＶＤ技術及びフォト・リソグラフ
ィ技術を適用することに依り、多結晶シリコンからなる
セル・プレート１８を形成する。

（８）　　同じ＜　ＣＶＤ技術及びフォト・リソグラフ
ィ技術を適用することに依り、絶縁膜１９及び電極コン
タクト窓を形成する。

（９）真空蒸着法及びフォト・リソグラフィ技術を適用
することに依り、ＡＩＬからなるビット線２０を形成す
る。

このようにして製造されたＤＲＡＭに於ける情報蓄積キ
ャパシタは、平面的な面積が小さく、しかも、大容量化
されることは前記した説明の通りである。

〔発明の効果〕

本発明に依る半導体記憶装置に於いては、情報蓄積キャ
パシタの一構成要素である電極の全側周に表面積を増加
させる為の溝を形成するようにしている。

前記構成を採ることに依り、情報蓄積キャパシタは、平
面的な面積の増加を招来することなく大容量化すること
ができ、しかも、その実現に際しては、従来通りの材料
を用いることが可能であって、誘電体に特殊な材料を使
用することは不要であるから、リーク電流が増大するな
どの問題は起こらず、そして、情報蓄積キャパシタ間が
接近し過ぎて干渉が発生する虞もない。また、ビット線
の形成が若干困難になりはするが、電極側周の溝を必要
に応じて多重化して容量を更に大にすることが可能であ
り、電極の上面のみに溝を形成するものなどと比較する
と、その容量増加の点に関しては全く問題にならないく
らいに顕著である。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為の電極の要部斜面図
、第２図は溝と蓄積容量との関係を説明する為の線図、
第３図乃至第７図は本発明一実施例を製造する工程の説
明をする為の半導体記憶装置の要部切断側面図、第８図
は従来例の要部切断側面図をそれぞれ表している。 図に於いて、１１はシリコン基板、１２はフィールド絶
縁膜、１３及び１３′はワード線、１４はビット線コン
タクト領域、１４′はキャパシタ・コンタクト領域、１
５は層間絶縁膜、１６は情報蓄積キャパシタに於ける一
方の電極、１６Ａはノン・ドープ多結晶シリコン膜、１
６Ｂはｎ＋型型詰結晶シリコン膜１７は誘電体膜、１８
はセル・プレート、１９は絶縁膜、２０はビット線をそ
れぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− Ｏｊ　　　　Ｏ，２Ｑ３　　０．４　　０，５ｄ 溝の深さく３．＋ｍ）

Claims (1)

1. 【特許請求の範囲】 　転送トランジスタ及び情報蓄積キャパシタからなるメ
   モリ・セルを備え、 該情報蓄積キャパシタは一方の電極及びそれと誘電体膜
   を介して対向する他方の電極であるセル・プレートを備
   え、 該一方の電極はその全側周に亙り形成され表面積を増加
   させる為の溝を備え てなることを特徴とする半導体記憶装置。