JPH0410653A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH0410653A JPH0410653A JP2114738A JP11473890A JPH0410653A JP H0410653 A JPH0410653 A JP H0410653A JP 2114738 A JP2114738 A JP 2114738A JP 11473890 A JP11473890 A JP 11473890A JP H0410653 A JPH0410653 A JP H0410653A
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- film
- polycrystalline
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、大容量メモリに用いて好適なマスクＲＯＭ
（Ｒｅａｄ ０ｒｌｌｙ Ｍｅｍｏｒｙ）に関する・〔
発明の概要〕 本発明は、マスクＲＯＭにおいて、メモリトランジスタ
のソース領域またはドレイン領域を構成する拡散層が一
方向に連続的に形成され、第１層目の導体膜から成る第
１のワード線が拡散層と交差して形成され、第２層目の
導体膜から成る第２のワード線が第１のワード線間に形
成されている。
（Ｒｅａｄ ０ｒｌｌｙ Ｍｅｍｏｒｙ）に関する・〔
発明の概要〕 本発明は、マスクＲＯＭにおいて、メモリトランジスタ
のソース領域またはドレイン領域を構成する拡散層が一
方向に連続的に形成され、第１層目の導体膜から成る第
１のワード線が拡散層と交差して形成され、第２層目の
導体膜から成る第２のワード線が第１のワード線間に形
成されている。
これによって、従来のフラットセル型マスクＲＯＭに比
べて集積密度を約２倍に向上させることができる。
べて集積密度を約２倍に向上させることができる。
マスクＲＯＭはその製造工程においてプログラム（情報
の書き込み）を行うＲＯＭであり、そのメモリセルはＭ
ＩＳＦＥＴにより構成される。従来、高集積のマスクＲ
ＯＭとして、ＮＯＲ型マスクＲＯＭの一種であるフラッ
トセル型マスクＲＯＭがある。
の書き込み）を行うＲＯＭであり、そのメモリセルはＭ
ＩＳＦＥＴにより構成される。従来、高集積のマスクＲ
ＯＭとして、ＮＯＲ型マスクＲＯＭの一種であるフラッ
トセル型マスクＲＯＭがある。
従来のフラットセル型マスクＲＯＭを第１１図〜第１５
図に示す。ここで、第１１図は平面図、第１２図〜第１
５図はそれぞれ第１１図のＸｎＸＩＩ線、ｘｍ−ｘｍ線
、ＸＩＶ−ＸＩＶ線及びＸＶ−ＸＶ線に沿っての断面図
である。第１１図〜第１５図に示すように、従来のフラ
ットセル型マスクＲＯＭにおいては、ｐ型のシリコン（
Ｓｔ）基板１０１上にゲート絶縁膜１０２が形成され、
このゲート絶縁膜１０２上に複数のワード線ＷＬｉ−，
′ＷＬｉ ′、ＷＬｉ、、’が所定間隔で互いに平行
に形成されている。ｐ型Ｓｉ基板１０１中には、これら
のワード線ＷＬｉ−，′、ＷＬｉ ′、ＷＬ工＋１
′と垂直方向に、ソース領域またはドレイン領域を構成
する例えばｎ゛型の拡散層１０３が所定間隔で互いに平
行に形成されている。そして、各ワード線ＷＬｉ、−，
′、ＷＬ□ 、 Ｗ Ｌ ｉ ＋ １ ′とその下側
の互いに隣接する一対の拡散層１０３とによりメモリト
ランジスタ（ＭＩＳＦＥＴ）が形成されている。また、
各拡散層１０３と各ワード線ＷＬｉ−，′、ＷＬ□ ＋
Ｗ Ｌ ｉ ＋ １ ′との間の部分のｐ型Ｓｔ基
板１０１中には例えばｐ゛型のチャネルストッパー領域
１０４が形成され、このチャネルストッパー領域１０４
によりメモリトランジスタ間の分離が行われている。
図に示す。ここで、第１１図は平面図、第１２図〜第１
５図はそれぞれ第１１図のＸｎＸＩＩ線、ｘｍ−ｘｍ線
、ＸＩＶ−ＸＩＶ線及びＸＶ−ＸＶ線に沿っての断面図
である。第１１図〜第１５図に示すように、従来のフラ
ットセル型マスクＲＯＭにおいては、ｐ型のシリコン（
Ｓｔ）基板１０１上にゲート絶縁膜１０２が形成され、
このゲート絶縁膜１０２上に複数のワード線ＷＬｉ−，
′ＷＬｉ ′、ＷＬｉ、、’が所定間隔で互いに平行
に形成されている。ｐ型Ｓｉ基板１０１中には、これら
のワード線ＷＬｉ−，′、ＷＬｉ ′、ＷＬ工＋１
′と垂直方向に、ソース領域またはドレイン領域を構成
する例えばｎ゛型の拡散層１０３が所定間隔で互いに平
行に形成されている。そして、各ワード線ＷＬｉ、−，
′、ＷＬ□ 、 Ｗ Ｌ ｉ ＋ １ ′とその下側
の互いに隣接する一対の拡散層１０３とによりメモリト
ランジスタ（ＭＩＳＦＥＴ）が形成されている。また、
各拡散層１０３と各ワード線ＷＬｉ−，′、ＷＬ□ ＋
Ｗ Ｌ ｉ ＋ １ ′との間の部分のｐ型Ｓｔ基
板１０１中には例えばｐ゛型のチャネルストッパー領域
１０４が形成され、このチャネルストッパー領域１０４
によりメモリトランジスタ間の分離が行われている。
このようなフラットセル型マスクＲＯＭのプロダラムは
、イオン注入（チャネルドーピング）によりメモリトラ
ンジスタのしきい値電圧を制御することにより行われる
。
、イオン注入（チャネルドーピング）によりメモリトラ
ンジスタのしきい値電圧を制御することにより行われる
。
上述の従来のフラットセル型マスクＲＯＭは、従来のマ
スクＲＯＭに比べると集積密度を高くすることができる
が、集積密度をより一層向上させることは難しい。
スクＲＯＭに比べると集積密度を高くすることができる
が、集積密度をより一層向上させることは難しい。
従って本発明の目的は、従来のフラットセル型マスクＲ
ＯＭに比べて集積密度を約２倍に向上させることができ
るマスクＲＯＭを提供することにある。
ＯＭに比べて集積密度を約２倍に向上させることができ
るマスクＲＯＭを提供することにある。
上記目的を達成するために、本発明は、マスクＲＯＭに
おいて、メモリトランジスタのソース領域またはドレイ
ン領域を構成する拡散層（３）が一方向に連続的に形成
され、第１層目の導体膜から成る第１のワード線（ｗｔ
、、−、、ＷＬ、。
おいて、メモリトランジスタのソース領域またはドレイ
ン領域を構成する拡散層（３）が一方向に連続的に形成
され、第１層目の導体膜から成る第１のワード線（ｗｔ
、、−、、ＷＬ、。
ＷＬ＝＋ｚ）が拡散層（３）と交差して形成され、第２
層目の導体膜から成る第２のワード線（ＷＬｉ−＋ 、
ＷＬｉ−＋ 、 ＷＬｉ、＋ 、 ＷＬｉ＋３）が第
１のワード線（ＷＬ、２．ＷＬｉ 、ＷＬ□や２）間に
形成されている。
層目の導体膜から成る第２のワード線（ＷＬｉ−＋ 、
ＷＬｉ−＋ 、 ＷＬｉ、＋ 、 ＷＬｉ＋３）が第
１のワード線（ＷＬ、２．ＷＬｉ 、ＷＬ□や２）間に
形成されている。
上述のように構成された本発明のマスクＲＯＭによれば
、第２層目の導体膜から成る第２のワード線（ＷＬｉ−
ｓ 、ＷＬｉ−＋ 、ＷＬ□。＋ 、ＷＬ＝＋＋ ）が
第１層目の導体膜から成る第１のワード線（ＷＬｉ−２
、ＷＬｉ 、ＷＬ、。２）間に形成されているので、第
１のワード線（ｗＬ、−２，ＷＬ、。
、第２層目の導体膜から成る第２のワード線（ＷＬｉ−
ｓ 、ＷＬｉ−＋ 、ＷＬ□。＋ 、ＷＬ＝＋＋ ）が
第１層目の導体膜から成る第１のワード線（ＷＬｉ−２
、ＷＬｉ 、ＷＬ、。２）間に形成されているので、第
１のワード線（ｗＬ、−２，ＷＬ、。
ＷＬ、。２）とその下側の互いに隣接する一対の拡散層
（３）とによりメモリトランジスタが形成されるばかり
でなく、第１のワード線（ＷＬ、２゜ＷＬ８．ＷＬ、、
２）間に形成された第２のワード線（ＷＬ□−、、ＷＬ
ｌ−、、ＷＬｉ、、 、 ＷＬｉや３）とその下側の互
いに隣接する一対の拡散層（３）とによってもメモリト
ランジスタが形成される。
（３）とによりメモリトランジスタが形成されるばかり
でなく、第１のワード線（ＷＬ、２゜ＷＬ８．ＷＬ、、
２）間に形成された第２のワード線（ＷＬ□−、、ＷＬ
ｌ−、、ＷＬｉ、、 、 ＷＬｉや３）とその下側の互
いに隣接する一対の拡散層（３）とによってもメモリト
ランジスタが形成される。
従って、第１層目の導体膜から成る第１のワード線とそ
の下側の互いに隣接する一対の拡散層とによりメモリト
ランジスタが形成される従来のフラットセル型マスクＲ
ＯＭに比べると、同一面積当たりのメモリトランジスタ
の個数は約２倍となる。
の下側の互いに隣接する一対の拡散層とによりメモリト
ランジスタが形成される従来のフラットセル型マスクＲ
ＯＭに比べると、同一面積当たりのメモリトランジスタ
の個数は約２倍となる。
すなわち、本発明によれば、従来のフラットセル型マス
クＲＯＭに比べて集積密度を約２倍に向上させることが
できる。
クＲＯＭに比べて集積密度を約２倍に向上させることが
できる。
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図〜第５図は本発明の一実施例によるマスクＲＯＭ
を示す。ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第、１図の■−■線、■−■線、ＩＶ−ＩＶ線及
びＶ−Ｖ線に沿っての断面図である。
を示す。ここで、第１図は平面図、第２図〜第５図はそ
れぞれ第、１図の■−■線、■−■線、ＩＶ−ＩＶ線及
びＶ−Ｖ線に沿っての断面図である。
第１図〜第５図に示すように、この実施例によるマスク
ＲＯＭにおいては、例えばｐ型Ｓｉ基板１上に例えばＳ
ｉ０ｇ膜のようなゲート絶縁膜２が形成され、このゲー
ト絶縁膜２上に複数のワード線ＷＬｉ、−，３，ＷＬｉ
−２，ＷＬｉ−、、ＷＬｉ 。
ＲＯＭにおいては、例えばｐ型Ｓｉ基板１上に例えばＳ
ｉ０ｇ膜のようなゲート絶縁膜２が形成され、このゲー
ト絶縁膜２上に複数のワード線ＷＬｉ、−，３，ＷＬｉ
−２，ＷＬｉ−、、ＷＬｉ 。
ＷＬ、。、、ＷＬｉ、、、ＷＬｉ、３が所定間隔で互い
に平行に形成されている。ここで、ワード線ＷＬｉ−２
．ＷＬ工＋ Ｗ Ｌ ｓ ＋ ２は第１層目の導体膜、
例えば第１層目の多結晶Ｓｉ膜により形成され、ワード
線ＷＬ＝−３、ＷＬｉ−＋ 、ＷＬｉ４＋ 、ＷＬ
１＋３は第２層目の導体膜、例えば第２層目の多結晶Ｓ
ｉ膜により形成されている。ｐ型Ｓｉ基板１中には、こ
れらのワード線ＷＬｉ−３，ＷＬ、２．ＷＬ□−１゜Ｗ
Ｌｉ 、ＷＬｉ−＋ 、ＷＬｉ−ｚ 、ＷＬ＋＋＋と垂
直方向に、ソース領域またはドレイン領域を構成する例
えばｎ゛型の拡散層３が所定間隔で互いに平行にかつ連
続的に形成されている。そして、各ワード線ＷＬ１−＋
、ＷＬｉ−ｚ 、ＷＬｉ−１、ＷＬｔ 、ＷＬ
、、、ＷＬｉ、２．、ＷＬｉ、、とその下側の互いに隣
接する一対の拡散層３とによりメモリトランジスタが形
成されている。なお、この拡散層３はビット線を兼用し
ている。また、第１層目の導体膜から成るワード線ＷＬ
ｉ−２，ＷＬ□、ＷＬ、。２と第２層目の導体膜から成
るワード線ＷＬ、、。
に平行に形成されている。ここで、ワード線ＷＬｉ−２
．ＷＬ工＋ Ｗ Ｌ ｓ ＋ ２は第１層目の導体膜、
例えば第１層目の多結晶Ｓｉ膜により形成され、ワード
線ＷＬ＝−３、ＷＬｉ−＋ 、ＷＬｉ４＋ 、ＷＬ
１＋３は第２層目の導体膜、例えば第２層目の多結晶Ｓ
ｉ膜により形成されている。ｐ型Ｓｉ基板１中には、こ
れらのワード線ＷＬｉ−３，ＷＬ、２．ＷＬ□−１゜Ｗ
Ｌｉ 、ＷＬｉ−＋ 、ＷＬｉ−ｚ 、ＷＬ＋＋＋と垂
直方向に、ソース領域またはドレイン領域を構成する例
えばｎ゛型の拡散層３が所定間隔で互いに平行にかつ連
続的に形成されている。そして、各ワード線ＷＬ１−＋
、ＷＬｉ−ｚ 、ＷＬｉ−１、ＷＬｔ 、ＷＬ
、、、ＷＬｉ、２．、ＷＬｉ、、とその下側の互いに隣
接する一対の拡散層３とによりメモリトランジスタが形
成されている。なお、この拡散層３はビット線を兼用し
ている。また、第１層目の導体膜から成るワード線ＷＬ
ｉ−２，ＷＬ□、ＷＬ、。２と第２層目の導体膜から成
るワード線ＷＬ、、。
ＷＬｉ−、、ＷＬ五＋（、ＷＬ！＋３とは、例えばＳｉ
Ｏ□膜のような絶縁膜４により絶縁されている。
Ｏ□膜のような絶縁膜４により絶縁されている。
この実施例においては、例えば第１層目の多結晶Ｓｉ膜
から成るワード線ＷＬ□−２，ＷＬｉ 。
から成るワード線ＷＬ□−２，ＷＬｉ 。
ＷＬｔ、、は例えば従来のフラットセル型マスクＲＯＭ
におけるワー、ド線の間隔と同じ間隔で形成され、これ
らのワード線ＷＬ、、−２，ＷＬ、、ｗｔ、、。２間に
例えば第２層目の多結晶Ｓｉ膜から成るワード線ＷＬｉ
、−３，ＷＬｉ−，，ＷＬｉ、、、ＷＬｉ。３が形成さ
れている。すなわち、この実施例においては、従来のフ
ラットセル型マスクＲＯＭに比べて半分の間隔でワード
線ＷＬｔ−３、ＷＬＬ−ｚ 、ＷＬｉ−ｒ 。
におけるワー、ド線の間隔と同じ間隔で形成され、これ
らのワード線ＷＬ、、−２，ＷＬ、、ｗｔ、、。２間に
例えば第２層目の多結晶Ｓｉ膜から成るワード線ＷＬｉ
、−３，ＷＬｉ−，，ＷＬｉ、、、ＷＬｉ。３が形成さ
れている。すなわち、この実施例においては、従来のフ
ラットセル型マスクＲＯＭに比べて半分の間隔でワード
線ＷＬｔ−３、ＷＬＬ−ｚ 、ＷＬｉ−ｒ 。
ｗｔ、＝ 、ＷＬ、。＋ ＋−Ｗ Ｌ ｉ＋Ｚ 、 Ｗ
Ｌ ｉ＋３が形成されている。
Ｌ ｉ＋３が形成されている。
次に、上述のように構成されたこの実施例によるマスク
ＲＯＭの製造方法について説明する。
ＲＯＭの製造方法について説明する。
第１図〜第５図に示すように、まずｐ型Ｓｉ基板１上に
熱酸化法によりゲート絶縁膜２を形成する。
熱酸化法によりゲート絶縁膜２を形成する。
次に、このゲート絶縁膜２上にプログラムに応じた形状
のレジストパターン（図示せず）をリソグラフィーによ
り形成した後、このレジストパターンをマスクとしてメ
モリトランジスタのしきい値電圧調整用のチャネルドー
ピングを行う。この後、レジストパターンを除去する。
のレジストパターン（図示せず）をリソグラフィーによ
り形成した後、このレジストパターンをマスクとしてメ
モリトランジスタのしきい値電圧調整用のチャネルドー
ピングを行う。この後、レジストパターンを除去する。
次に、拡散層３に対応する部分が開口したレジストパタ
ーン（図示せず）をゲート絶縁膜２上にリソグラフィー
により形成した後、このレジストパターンをマスクとし
てｐ型Ｓｉ基板１中に例えばヒ素（Ａｓ）のようなｎ型
不純物を高濃度にイオン注入することによってｎ１型の
拡散層３を形成する。この後、レジストパターンを除去
する。次に、ＣＶＤ法により全面に例えば第１層目の多
結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリン（
Ｐ）のような不純物を熱拡散法やイオン注入法などによ
りドープして低抵抗化した後、この多結晶Ｓｉ膜をエツ
チングによりパターニングしてワード線ＷＬｉ−２，Ｗ
Ｌｉ 。
ーン（図示せず）をゲート絶縁膜２上にリソグラフィー
により形成した後、このレジストパターンをマスクとし
てｐ型Ｓｉ基板１中に例えばヒ素（Ａｓ）のようなｎ型
不純物を高濃度にイオン注入することによってｎ１型の
拡散層３を形成する。この後、レジストパターンを除去
する。次に、ＣＶＤ法により全面に例えば第１層目の多
結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜に例えばリン（
Ｐ）のような不純物を熱拡散法やイオン注入法などによ
りドープして低抵抗化した後、この多結晶Ｓｉ膜をエツ
チングによりパターニングしてワード線ＷＬｉ−２，Ｗ
Ｌｉ 。
ＷＬ１＋。を形成する。次に、これらのワード線ＷＬ１
−２．ＷＬｉ 、ＷＬ□＋２上に例えば熱酸化法により
絶縁膜４を形成する。次に、ＣＶＤ法により全面に例え
ば第２層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
に例えばＰのような不純物をドープして低抵抗化した後
、この多結晶Ｓｉ膜をエツチングによりバターニングし
てワード線ＷＬ、ｉ−３，ＷＬｉ−，，ＷＬｉ＋、、Ｗ
Ｌｉ、３を形成し、目的とするマスクＲＯＭを完成させ
る。
−２．ＷＬｉ 、ＷＬ□＋２上に例えば熱酸化法により
絶縁膜４を形成する。次に、ＣＶＤ法により全面に例え
ば第２層目の多結晶Ｓｉ膜を形成し、この多結晶Ｓｉ膜
に例えばＰのような不純物をドープして低抵抗化した後
、この多結晶Ｓｉ膜をエツチングによりバターニングし
てワード線ＷＬ、ｉ−３，ＷＬｉ−，，ＷＬｉ＋、、Ｗ
Ｌｉ、３を形成し、目的とするマスクＲＯＭを完成させ
る。
以上のように、この実施例によれば、第１層目の導体膜
から成るＷＬｉ−、、ＷＬｉ 、ＷＬよ＋２間に第２層
目の多結晶Ｓｉ膜から成るワード線ＷＬ、１．ＷＬｉ、
−，，ＷＬｉ、、、ｗｔ、、。３を形成しているので、
同一面積当たりのメモリトランジスタの個数は従来のフ
ラットセル型マスクＲＯＭに比べて約２倍となる。従っ
て、従来のフラットセル型マスクＲＯＭに比べて集積密
度を約２倍に向上させることができる。これによって、
超高集積のマスクＲＯＭを実現することができる。
から成るＷＬｉ−、、ＷＬｉ 、ＷＬよ＋２間に第２層
目の多結晶Ｓｉ膜から成るワード線ＷＬ、１．ＷＬｉ、
−，，ＷＬｉ、、、ｗｔ、、。３を形成しているので、
同一面積当たりのメモリトランジスタの個数は従来のフ
ラットセル型マスクＲＯＭに比べて約２倍となる。従っ
て、従来のフラットセル型マスクＲＯＭに比べて集積密
度を約２倍に向上させることができる。これによって、
超高集積のマスクＲＯＭを実現することができる。
ところで、第１１図〜第１５図に示す従来のフラットセ
ル型マスクＲＯＭにおいては、メモリトランジスタのソ
ース領域またはドレイン領域を構成する拡散層１０３は
ワード線ＷＬｉ−，’−り１〇− ＷＬｉ ’、ＷＬｉ、、 ′に対して自己整合的に
形成されないため、耐ホツトキャリア性の向上を図るた
めにメモリトランジスタをいわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることはでき
ない。
ル型マスクＲＯＭにおいては、メモリトランジスタのソ
ース領域またはドレイン領域を構成する拡散層１０３は
ワード線ＷＬｉ−，’−り１〇− ＷＬｉ ’、ＷＬｉ、、 ′に対して自己整合的に
形成されないため、耐ホツトキャリア性の向上を図るた
めにメモリトランジスタをいわゆるＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることはでき
ない。
また、拡散層１０３をビット線に用いていることから、
この拡散層１０３の不純物濃度を低くして耐ホツトキャ
リア性の向上を図ることもできなかった。そこで、次に
メモリトランジスタをＬＤＤ構造とすることにより耐ホ
ツトキャリア性の向上を図ることができる方法について
説明する。
この拡散層１０３の不純物濃度を低くして耐ホツトキャ
リア性の向上を図ることもできなかった。そこで、次に
メモリトランジスタをＬＤＤ構造とすることにより耐ホ
ツトキャリア性の向上を図ることができる方法について
説明する。
第６図及び第７図はフラットセル型マスクＲＯＭのメモ
リトランジスタをＬＤＤ構造とした例を示す。ここで、
第６図は平面図、第７図は第６図の■−■線に沿っての
断面図である。
リトランジスタをＬＤＤ構造とした例を示す。ここで、
第６図は平面図、第７図は第６図の■−■線に沿っての
断面図である。
第６図及び第７図に示すように、この例においては、ｐ
型Ｓｉ基板１１上にゲート絶縁膜１２を介して複数のワ
ード線ＷＬｉ−，，ＷＬｉ 、ＷＬｉ、。
型Ｓｉ基板１１上にゲート絶縁膜１２を介して複数のワ
ード線ＷＬｉ−，，ＷＬｉ 、ＷＬｉ、。
が所定間隔で互いに平行に形成されている。ｐ型Ｓｉ基
板１１中には、これらのワード線ＷＬ、、。
板１１中には、これらのワード線ＷＬ、、。
ＷＬ□、 Ｗ Ｌ ｉ ＋ １ と垂直方向に、例えば
ｎ＋型の拡散層１３が形成されている。そして、各ワー
ド線ＷＬｉ 、、ＷＬｉ 、ＷＬｉ、、とその下側の互
いに隣接する一対の拡散層３とによりメモリトランジス
タが形成されている。この場合、この拡散層３の両端部
には、例えばｎ−型の低不純物濃度部３ａが形成されて
いる。これによって、メモリトランジスタはＬＤＤ構造
となっている。また、符号１４は例えばＰ１型のチャネ
ルストッパー領域を示す。
ｎ＋型の拡散層１３が形成されている。そして、各ワー
ド線ＷＬｉ 、、ＷＬｉ 、ＷＬｉ、、とその下側の互
いに隣接する一対の拡散層３とによりメモリトランジス
タが形成されている。この場合、この拡散層３の両端部
には、例えばｎ−型の低不純物濃度部３ａが形成されて
いる。これによって、メモリトランジスタはＬＤＤ構造
となっている。また、符号１４は例えばＰ１型のチャネ
ルストッパー領域を示す。
次に、上述のように構成されたこの例によるフラットセ
ル型マスクＲＯＭの製造方法について説明する。
ル型マスクＲＯＭの製造方法について説明する。
第８図Ａに示すように、まずｐ型Ｓｔ基板１１上にゲー
ト絶縁膜１２を形成し、さらにこのゲート絶縁膜１２上
にＣＶＤ法により例えば多結晶Ｓｉ膜１５を形成し、こ
の多結晶Ｓｉ膜１５に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶Ｓｉ膜１５上に拡散層
３に対応する部分が開口したレジストパターン１６をリ
ソグラフィーにより形成する。
ト絶縁膜１２を形成し、さらにこのゲート絶縁膜１２上
にＣＶＤ法により例えば多結晶Ｓｉ膜１５を形成し、こ
の多結晶Ｓｉ膜１５に例えばＰのような不純物をドープ
して低抵抗化した後、この多結晶Ｓｉ膜１５上に拡散層
３に対応する部分が開口したレジストパターン１６をリ
ソグラフィーにより形成する。
次に、このレジストパターン１６をマスクとして多結晶
Ｓｉ膜１５をエツチングによりバターニングした後、レ
ジストパターン１６を除去する。これによって、第８図
Ｂに示すように、ストライプ状の多結晶Ｓｉ膜１５が形
成される。この後、このストライプ状の多結晶Ｓｉ膜１
５をマスクとしてｐ型Ｓｉ基板１１中に例えばＰのよう
なｎ型不純物を低濃度にイオン注入する。これによって
、このストライプ状の多結晶Ｓｉ膜１５に対して自己整
合的に例えばｎ−型の拡散層１７が形成される。
Ｓｉ膜１５をエツチングによりバターニングした後、レ
ジストパターン１６を除去する。これによって、第８図
Ｂに示すように、ストライプ状の多結晶Ｓｉ膜１５が形
成される。この後、このストライプ状の多結晶Ｓｉ膜１
５をマスクとしてｐ型Ｓｉ基板１１中に例えばＰのよう
なｎ型不純物を低濃度にイオン注入する。これによって
、このストライプ状の多結晶Ｓｉ膜１５に対して自己整
合的に例えばｎ−型の拡散層１７が形成される。
次に、ＣＶＤ法により全面に例えば多結晶Ｓｉ膜を形成
した後、この多結晶Ｓｉ膜を例えば反応性イオンエツチ
ング（ＲＩＥ）法により基板表面と垂直方向にエツチン
グする。これによって、第８図Ｃに示すように、ストラ
イプ状の多結晶Ｓｉ膜１５の側壁に多結晶Ｓｉ膜から成
るサイドウオールスペーサ１８が形成される。なお、こ
のサイドウオールスペーサ１８は、例えばＳｉＯ□膜に
より形成することも可能である。
した後、この多結晶Ｓｉ膜を例えば反応性イオンエツチ
ング（ＲＩＥ）法により基板表面と垂直方向にエツチン
グする。これによって、第８図Ｃに示すように、ストラ
イプ状の多結晶Ｓｉ膜１５の側壁に多結晶Ｓｉ膜から成
るサイドウオールスペーサ１８が形成される。なお、こ
のサイドウオールスペーサ１８は、例えばＳｉＯ□膜に
より形成することも可能である。
次に、このサイドウオールスペーサ１８及びストライプ
状の多結晶Ｓｉ膜１５をマスクとしてｐ型Ｓｉ基板１１
中に例えばＡｓのようなｎ型不純物を高濃度にイオン注
入する。これによって、第８図りに示すように、先に形
成されたｎ−型の拡散層１７から成る低不純物濃度部１
３ａをその両端部に有するｎ゛型の拡散層１３が形成さ
れる。
状の多結晶Ｓｉ膜１５をマスクとしてｐ型Ｓｉ基板１１
中に例えばＡｓのようなｎ型不純物を高濃度にイオン注
入する。これによって、第８図りに示すように、先に形
成されたｎ−型の拡散層１７から成る低不純物濃度部１
３ａをその両端部に有するｎ゛型の拡散層１３が形成さ
れる。
次に、サイドウオールスペーサ１８及びストライプ状の
多結晶Ｓｉ膜１５をエツチング除去して第８図已に示す
ような状態とする。
多結晶Ｓｉ膜１５をエツチング除去して第８図已に示す
ような状態とする。
次に、ゲート絶縁膜１２をエツチング除去した後、ｐ型
Ｓｉ基板１上に再びゲート絶縁膜１２を形成する。この
後、メモリトランジスタのしきい値電圧調整用のチャネ
ルドーピングを行う。
Ｓｉ基板１上に再びゲート絶縁膜１２を形成する。この
後、メモリトランジスタのしきい値電圧調整用のチャネ
ルドーピングを行う。
次に、第８図Ｆに示すように、ＣＶＤ法により全面に例
えば多結晶Ｓｉ膜１９を形成した後、この多結晶Ｓｉ膜
１９に例えばＰのような不純物をドープして低抵抗化す
る。
えば多結晶Ｓｉ膜１９を形成した後、この多結晶Ｓｉ膜
１９に例えばＰのような不純物をドープして低抵抗化す
る。
次に、この多結晶Ｓｉ膜１９をエツチングによりパター
ニングしてワード線ＷＬ、−，，ＷＬ、、ＷＬ８，１を
形成した後、これらのワード線Ｗ Ｌ ＝−＋ＷＬ、、
ＷＬ、、をマスクとしてｐ型Ｓｉ基板１１中に例えばホ
ウ素（Ｂ）のようなｐ型不純物をイオン注入することに
よりこれらのワード線ＷＬｉ、、、、ＷＬ工、ＷＬよ。
ニングしてワード線ＷＬ、−，，ＷＬ、、ＷＬ８，１を
形成した後、これらのワード線Ｗ Ｌ ＝−＋ＷＬ、、
ＷＬ、、をマスクとしてｐ型Ｓｉ基板１１中に例えばホ
ウ素（Ｂ）のようなｐ型不純物をイオン注入することに
よりこれらのワード線ＷＬｉ、、、、ＷＬ工、ＷＬよ。
１に対して自己整合的にチャネルストッ、パー領域１４
を形成し、目的とするフラットセル型マスクＲＯＭを完
成させる。
を形成し、目的とするフラットセル型マスクＲＯＭを完
成させる。
以上のように、この例によれば、フラットセル型マスク
ＲＯＭのメモリトランジスタをＬＤＤ構造とすることが
できるので、耐ホツトキャリア性の向上を図ることがで
きる。
ＲＯＭのメモリトランジスタをＬＤＤ構造とすることが
できるので、耐ホツトキャリア性の向上を図ることがで
きる。
ところで、第１１図〜第１５図に示す従来のフラットセ
ル型マスクＲＯＭのチャネルストッパー領域１０４は、
ワード線ＷＬｉ、 ′、ＷＬ、ＷＬ、。、′を形成し
た後にこれらのワード線ＷＬｉ−，′、ＷＬｉ ′、
ＷＬｉ、、’をマスクとしてｐ型Ｓｉ基板１０１中に例
えばＢのようなｐ型不純物をイオン注入することにより
形成される。しかし、このイオン注入されたＢは、その
後に行われる熱処理時に横方向（基板表面に平行な方向
）にも拡散するため、各ワード線ＷＬニー１ ′ＷＬ□
′、 ＷＬｉ＋、 ’の両側に形成されたチャネル
ストッパー領域１０４が第１２図において点線で示すよ
うに横方向に広がり、互いに隣接するチャネルストッパ
ー領域１０４間の間隔が狭くなる。
ル型マスクＲＯＭのチャネルストッパー領域１０４は、
ワード線ＷＬｉ、 ′、ＷＬ、ＷＬ、。、′を形成し
た後にこれらのワード線ＷＬｉ−，′、ＷＬｉ ′、
ＷＬｉ、、’をマスクとしてｐ型Ｓｉ基板１０１中に例
えばＢのようなｐ型不純物をイオン注入することにより
形成される。しかし、このイオン注入されたＢは、その
後に行われる熱処理時に横方向（基板表面に平行な方向
）にも拡散するため、各ワード線ＷＬニー１ ′ＷＬ□
′、 ＷＬｉ＋、 ’の両側に形成されたチャネル
ストッパー領域１０４が第１２図において点線で示すよ
うに横方向に広がり、互いに隣接するチャネルストッパ
ー領域１０４間の間隔が狭くなる。
このため、狭チャネル効果が問題となってくる。
そこで、次にこのような問題を解決する方法について説
明する。
明する。
第９図及び第１０図はこのような狭チャネル効果を防止
することができるフラットセル型マスクＲＯＭを示す。
することができるフラットセル型マスクＲＯＭを示す。
ここで、第９図は平面図、第１０図は第９図のＸ−Ｘ線
に沿っての断面図である。
に沿っての断面図である。
第９図及び第１０図に示すように、この例においては、
ｐ型Ｓｉ基板２１上にゲート絶縁膜２２を介して複数の
ワード線ＷＬｉ−，，ＷＬえ、 Ｗ Ｌ ｉ ＋ １が
所定間隔で互いに平行に形成されている。ｐ型Ｓｔ基板
２１中には、これらのワード線ＷＬ□−１゜ＷＬ、、Ｗ
Ｌ、。１と垂直方向に、ソース領域またはドレイン領域
を構成する例えばｎ゛型の拡散層２３が形成されている
。そして、各ワード線ＷＬｉ−，，ＷＬｉ 、ＷＬｉ、
、とその下側の互いに隣接する一対の拡散層３とにより
メモリトランジスタが形成されている。この場合、ワー
ド線ＷＬ、−，，ＷＬ１．ＷＬ、、、の長手方向の両側
壁にはサイドウオールスペーサ２５が形成されている。
ｐ型Ｓｉ基板２１上にゲート絶縁膜２２を介して複数の
ワード線ＷＬｉ−，，ＷＬえ、 Ｗ Ｌ ｉ ＋ １が
所定間隔で互いに平行に形成されている。ｐ型Ｓｔ基板
２１中には、これらのワード線ＷＬ□−１゜ＷＬ、、Ｗ
Ｌ、。１と垂直方向に、ソース領域またはドレイン領域
を構成する例えばｎ゛型の拡散層２３が形成されている
。そして、各ワード線ＷＬｉ−，，ＷＬｉ 、ＷＬｉ、
、とその下側の互いに隣接する一対の拡散層３とにより
メモリトランジスタが形成されている。この場合、ワー
ド線ＷＬ、−，，ＷＬ１．ＷＬ、、、の長手方向の両側
壁にはサイドウオールスペーサ２５が形成されている。
符号２４は例えばｐ′″型のチャネルストッパー領域を
示す。
示す。
次に、上述のように構成されたこの例によるフラットセ
ル型マスクＲＯＭの製造方法について説明する。
ル型マスクＲＯＭの製造方法について説明する。
第９図及び第１０図に示すように、まずｐ型Ｓｔ基板２
１上にゲート絶縁膜２２を形成した後、このｐ型Ｓｉ基
板２１中にソース領域またはドレイン領域を構成する拡
散層３３を形成する。次に、ゲート絶縁膜２２上にワー
ド線ＷＬ、、、ＷＬユ。
１上にゲート絶縁膜２２を形成した後、このｐ型Ｓｉ基
板２１中にソース領域またはドレイン領域を構成する拡
散層３３を形成する。次に、ゲート絶縁膜２２上にワー
ド線ＷＬ、、、ＷＬユ。
ＷＬ、＋１を形成する。次に、ＣＶＤ法により全面に例
えば５ｉＯｚ膜を形成した後、この５ｉｎ２膜を例えば
ＲＩＥ法により基板表面と垂直方向にエツチングする。
えば５ｉＯｚ膜を形成した後、この５ｉｎ２膜を例えば
ＲＩＥ法により基板表面と垂直方向にエツチングする。
これによって、ワード線ＷＬ、−、。
ＷＬ、、ＷＬｌ、１の側壁にサイドウオールスペーサ２
５が形成される。なお、このサイドウオールスペーサ２
５の形成は、周辺回路を構成するＬＤＤ構造のＭＩＳ）
ランジスタ用のサイドウオールスペーサの形成と同時に
行うことができる。次に、このサイドウオールスペーサ
２５及びワード線ＷＬ、、、ＷＬｉ、ＷＬ□や、をマス
クとして例えばＢのようなｐ型不純物をｐ型Ｓｔ基板２
１中にイオン注入する。これによって、サイドウオール
スペーサ２５及びワード線ＷＬ＋−＋ 、ＷＬ＋ 。
５が形成される。なお、このサイドウオールスペーサ２
５の形成は、周辺回路を構成するＬＤＤ構造のＭＩＳ）
ランジスタ用のサイドウオールスペーサの形成と同時に
行うことができる。次に、このサイドウオールスペーサ
２５及びワード線ＷＬ、、、ＷＬｉ、ＷＬ□や、をマス
クとして例えばＢのようなｐ型不純物をｐ型Ｓｔ基板２
１中にイオン注入する。これによって、サイドウオール
スペーサ２５及びワード線ＷＬ＋−＋ 、ＷＬ＋ 。
Ｗ Ｌ ｉ＋１に対して自己整合的に例えばチャネルス
トッパー領域２４が形成される。これによって、目的と
するフラットセル型マスクＲＯ，Ｍが完成される。
トッパー領域２４が形成される。これによって、目的と
するフラットセル型マスクＲＯ，Ｍが完成される。
以上のように、この例によれば、ワード線ＷＬ、−Ｉ、
ＷＬ工、 Ｗ Ｌ ｉ ＋ １ の側壁にサイドウオー
ルスペーサ２５を形成し、このサイドウオールスペーサ
２５及びワード線ＷＬｉ、、ＷＬｉ 、ＷＬ ｉ＋１を
マスクとしてＰ型Ｓｔ基板２１中にｐ型不純物をイオン
注入することによりチャネルストッパー領域２４を形成
しているので、互いに隣接するチャネルストッパー領域
２４間の間隔はサイドウオールスペーサ２０の幅の約２
倍に相当する距離だけ従来に比べて広くなる。このため
、このチャネルストッパー領域２４を形成した後に行わ
れる熱処理によりｐ型不純物の横方向拡散が起きてチャ
ネルストッパー領域２４が横方向に広がっても、従来に
比べて狭チャネル効果は起きにくい。
ＷＬ工、 Ｗ Ｌ ｉ ＋ １ の側壁にサイドウオー
ルスペーサ２５を形成し、このサイドウオールスペーサ
２５及びワード線ＷＬｉ、、ＷＬｉ 、ＷＬ ｉ＋１を
マスクとしてＰ型Ｓｔ基板２１中にｐ型不純物をイオン
注入することによりチャネルストッパー領域２４を形成
しているので、互いに隣接するチャネルストッパー領域
２４間の間隔はサイドウオールスペーサ２０の幅の約２
倍に相当する距離だけ従来に比べて広くなる。このため
、このチャネルストッパー領域２４を形成した後に行わ
れる熱処理によりｐ型不純物の横方向拡散が起きてチャ
ネルストッパー領域２４が横方向に広がっても、従来に
比べて狭チャネル効果は起きにくい。
すなわち、この例によれば、狭チャネル効果を有効に防
止することができる。
止することができる。
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ（各種の変形が可能である。
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づ（各種の変形が可能である。
例えば、上述の実施例においては、不純物がドープされ
た多結晶Ｓｉ膜によりワード線ＷＬｉ−３。
た多結晶Ｓｉ膜によりワード線ＷＬｉ−３。
ＷＬ＝−２，ＷＬ＝−＋ 、ＷＬｉ、ＷＬ＝−ｒ 。
ＷＬ、や２１ Ｗ Ｌ ＋＋３を形成しているが、これ
らのワード線ＷＬｉ−，，ＷＬｉ−２，ＷＬ□−、、Ｗ
Ｌ、。
らのワード線ＷＬｉ−，，ＷＬｉ−２，ＷＬ□−、、Ｗ
Ｌ、。
Ｗ Ｌ ＋＋１． Ｗ Ｌ ！＋２ 、 Ｗ Ｌ １．
３は、例えばＰのような不純物がドープされた多結晶Ｓ
ｉ膜上に例えばタングステンシリサイド（ＷＳｉｚ ）
膜のような高融点金属シリサイド膜を重ねたポリサイド
膜などにより形成することも可能である。
３は、例えばＰのような不純物がドープされた多結晶Ｓ
ｉ膜上に例えばタングステンシリサイド（ＷＳｉｚ ）
膜のような高融点金属シリサイド膜を重ねたポリサイド
膜などにより形成することも可能である。
以上説明したように、本発明によれば、第２層目の導体
膜から成る第２のワード線が第１の導体膜から成る第１
のワード線間に形成されているので、従来のフラットセ
ル型マスクＲＯＭに比べて集積密度を約２倍に向上させ
ることができる。これによって、超高集積のマスクＲＯ
Ｍを実現することができる。
膜から成る第２のワード線が第１の導体膜から成る第１
のワード線間に形成されているので、従来のフラットセ
ル型マスクＲＯＭに比べて集積密度を約２倍に向上させ
ることができる。これによって、超高集積のマスクＲＯ
Ｍを実現することができる。
第１図は本発明の一実施例によるマスクＲＯＭを示す平
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図、第６図はメモリトランジ
スタがＬＤＤ構造を有するフラットセル型マスクＲＯＭ
の例を示す平面図、第７図は第６図の■−■線に沿って
の断面図、第８図Ａ〜第８図Ｆは第６図及び第７図に示
すフラットセル型マスクＲＯＭの製造方法を工程順に説
明するための断面図、第９図は狭チャネル効果を防止し
たフラットセル型マスクＲＯＭの例を示す平面図、第１
０図は第９図のＸ−Ｘ線に沿っての断面図、第１１図は
従来のフラットセル型マスクＲＯＭを示す平面図、第１
２図は第１１図のｘｎ−ｘｎ線に沿っての断面図、第１
３図は第１１図のｘｎｒ−ｘｎ線に沿っての断面図、第
１４図は第１１図のＸＩＶ−ＸＩＶ線に沿っての断面図
、第１５図は第１１図のｘｖ−ｘｖ線に沿っての断面図
である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：ゲート絶縁膜、 ３：拡散層
、 ４：チャネルストッパー領域、ＷＬ 、−３〜ＷＬ
□。３ ：ワード線。
面図、第２図は第１図の■−■線に沿っての断面図、第
３図は第１図の■−■線に沿っての断面図、第４図は第
１図のＩＶ−ＩＶ線に沿っての断面図、第５図は第１図
のＶ−Ｖ線に沿っての断面図、第６図はメモリトランジ
スタがＬＤＤ構造を有するフラットセル型マスクＲＯＭ
の例を示す平面図、第７図は第６図の■−■線に沿って
の断面図、第８図Ａ〜第８図Ｆは第６図及び第７図に示
すフラットセル型マスクＲＯＭの製造方法を工程順に説
明するための断面図、第９図は狭チャネル効果を防止し
たフラットセル型マスクＲＯＭの例を示す平面図、第１
０図は第９図のＸ−Ｘ線に沿っての断面図、第１１図は
従来のフラットセル型マスクＲＯＭを示す平面図、第１
２図は第１１図のｘｎ−ｘｎ線に沿っての断面図、第１
３図は第１１図のｘｎｒ−ｘｎ線に沿っての断面図、第
１４図は第１１図のＸＩＶ−ＸＩＶ線に沿っての断面図
、第１５図は第１１図のｘｖ−ｘｖ線に沿っての断面図
である。 図面における主要な符号の説明 ｌａｐ型Ｓｉ基板、 ２：ゲート絶縁膜、 ３：拡散層
、 ４：チャネルストッパー領域、ＷＬ 、−３〜ＷＬ
□。３ ：ワード線。
Claims (1)
- 【特許請求の範囲】 メモリトランジスタのソース領域またはドレイン領域を
構成する拡散層が一方向に連続的に形成され、 第１層目の導体膜から成る第１のワード線が上記拡散層
と交差して形成され、 第２層目の導体膜から成る第２のワード線が上記第１の
ワード線間に形成されていることを特徴とするマスクＲ
ＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114738A JPH0410653A (ja) | 1990-04-27 | 1990-04-27 | マスクｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2114738A JPH0410653A (ja) | 1990-04-27 | 1990-04-27 | マスクｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410653A true JPH0410653A (ja) | 1992-01-14 |
Family
ID=14645411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2114738A Pending JPH0410653A (ja) | 1990-04-27 | 1990-04-27 | マスクｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410653A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877537A (en) * | 1995-12-14 | 1999-03-02 | Sharp Kabushiki Kaisha | Semiconductor device having first transistor rows with second transistor rows connected therebetween |
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
| US7227255B2 (en) | 2001-07-19 | 2007-06-05 | Sony Corporation | Semiconductor device and method of producing the same |
-
1990
- 1990-04-27 JP JP2114738A patent/JPH0410653A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877537A (en) * | 1995-12-14 | 1999-03-02 | Sharp Kabushiki Kaisha | Semiconductor device having first transistor rows with second transistor rows connected therebetween |
| US6512277B2 (en) * | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
| US7227255B2 (en) | 2001-07-19 | 2007-06-05 | Sony Corporation | Semiconductor device and method of producing the same |
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