JP2012182508A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減する。
【解決手段】第一導電型の基板１とドレイン領域２からなる半導体基体と、半導体基体の一主面にヘテロ接合し、半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と半導体基体との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、ヘテロ半導体領域３とオーミック接続されたソース電極６と、半導体基体とオーミック接続されたドレイン電極７と、少なくともヘテロ半導体領域３と半導体基体とゲート絶縁膜５とが互いに接する領域から所定距離離れたドレイン領域２中に、第二導電型のウェル領域４とを有し、ウェル領域４内に空乏層が形成されない場合のウェル領域４内のフリーキャリア濃度が、ウェル領域４内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さく設定されている。
【選択図】図１

Description

本発明は、半導体装置に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。上記のような構造の従来の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
特開２００３−３１８３９８号公報
しかしながら、従来構造においてはＮ−型の多結晶シリコン層並びにＮ＋型の多結晶シリコン領域と、Ｎ−型の炭化珪素エピタキシャル領域とで形成されるヘテロ接合部において、物理的にヘテロ障壁高さから決まる漏れ電流が生じるため、漏れ電流の低減には限界があった。本発明は、上記のような従来技術の問題を解決するためになされたものであり、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減することが可能となり、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することを目的とする。
上記課題を解決するために、本発明は、第一導電型の半導体基体と、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なり、半導体基体とヘテロ接合するヘテロ半導体領域と、該ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域とオーミック接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極と、少なくとも前記ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する領域から所定距離離れた前記半導体基体中に、第二導電型のウェル領域とを有する半導体装置において、前記ウェル領域は、該ウェル領域内に空乏層が形成されない場合の該ウェル領域内のフリーキャリア濃度が、該ウェル領域内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さく設定されているという構成になっている。
本発明によれば、遮断状態においてはゲート電極近傍のヘテロ接合界面で生じる漏れ電流を低減し、導通状態においては従来と同程度の駆動力を確保することが可能な高耐圧電界効果トランジスタを容易に提供することができる。
本発明の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。 本発明の別の第１の実施の形態の断面図である。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
例えばポリタイプが４ＨタイプのＮ＋型の炭化珪素基板１上に、Ｎ−型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、該ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３が形成されている。つまり、ドレイン領域２と第一のヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ドレイン領域２中には、第一のヘテロ半導体領域３と接するように、Ｐ＋型のウェル領域４が形成されている。第一のヘテロ半導体領域３とドレイン領域２との接合面に接するように例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が形成されている。このとき、第一のヘテロ半導体領域３とドレイン領域２とゲート絶縁膜５とが共に接する接合部面とウェル領域４は所定距離離れるように、互いに配置されており、例えば本実施の形態においては、ウェル領域４とドレイン領域２とのＰＮ接合間に電源電圧として所定の逆バイアスが印加された場合に、その接合端部からドレイン領域２中にビルトイン空乏層が伸びる距離よりも小さく設定している。
なお、第一のヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極７が、基板１にはドレイン電極８が接続するように形成されている。
さらに、本実施の形態においては、Ｐ＋型のウェル領域４として、炭化珪素からなる半導体基体中に深い準位を形成するほう素（ボロン）を不純物として用いており、室温におけるフリーキャリア濃度は、ウェル領域４に形成される空乏層中の空間電荷濃度より約二桁小さいという特徴を有している。ほう素は、文献（O．Takemura，T．Kimoto，H．Matsunami，T．Nakata，M．Watanabe and M．Inoue，Materials Science Forum Vols.264-268（1998）pp.701-704）によれば、炭化珪素半導体基体中にバレンスバンド端から約０．３ｅＶの位置に不純物準位を形成することがわかっている。
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部に溝１２を形成して、その溝１２中にゲート絶縁膜５を介してゲート電極６が形成されている、いわゆるトレンチ型の構成で説明しているが、図２に示すように、ドレイン領域２に溝を形成しない、いわゆるプレーナ型の構成でもかまわない。また、図１においては、第一のヘテロ半導体領域３とソース電極７とが所定のコンタクトホールを介して接しているが、図３に示すように、第一のヘテロ半導体領域３とソース電極７とが全面ベタコンタクトとなっていてもかまわない。
《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法の一例について説明する。
Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、フォトリソグラフィとエッチング工程を通して選択的にマスク層を形成した後で、例えばボロンを不純物導入する。不純物導入された領域を活性化するために、例えば１７００℃程度のアニールを経ることで、ウェル領域４が形成される。次に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコンを堆積した後、例えばＰＯＣｌ３雰囲気中にてボロンドーピングを行い、Ｎ型の第一の多結晶シリコン層を形成する。なお、第一の多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。
そして、第一の多結晶シリコン層上に、フォトリソグラフィとエッチングによりマスク層を形成し、例えば反応性イオンエッチング（ドライエッチング）により、第一の多結晶シリコン層とドレイン領域２の表層部をエッチングし、所定の深さを有する溝１２を形成する。なお、多結晶シリコン層をエッチングする方法として、ウエットエッチングなどの他のエッチング方法を用いてもよい。
さらに、第一のヘテロ半導体領域３の上面並びに溝１２の内壁に沿って、ゲート絶縁膜５を堆積し、さらにゲート電極６となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極６となる多結晶シリコン層中にドーピングする。このとき、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。その後、フォトリソグラフィとエッチングによりゲート電極６を形成した後、層間絶縁膜を堆積し、フォトリソグラフィとエッチングにより層間絶縁膜とゲート絶縁膜５を除去し、コンタクトホールを開孔する。
最後に、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極８を形成し、表面側に相当する第一のヘテロ半導体領域３上には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極７を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。
以上のように本実施の形態の半導体装置は従来からある製造技術で容易に実現することが可能である。
《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極７を接地し、ドレイン電極８に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、伝導電子に対するエネルギー障壁が形成されているためである。このとき、本実施の形態においては、ウェル領域４とドレイン領域２との間のＰＮ接合には逆バイアスが印加される。しかし、例えば、ウェル領域４に伸びる空乏層中の空間電荷濃度が、ドレイン領域２に伸びる空乏層中の空間電荷濃度よりも、約一桁から二桁以上も大きくなるように設計することで、ウェル領域４側に伸びる空乏層を抑制できるため、第一のヘテロ半導体領域３とウェル領域４との接合界面にはほとんどドレイン電界が及ばない。すなわち、第一のヘテロ半導体領域３とウェル領域４の接合界面ではほとんど漏れ電流が発生しない。さらに、本実施の形態においては上述したように、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面には、ドレイン電界によってウェル領域４との接合界面から伸びた空乏層が広がり、ドレイン電界を緩和する構成となっているため、従来構造に比べで高い遮断性を実現することができる。
次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面にゲート電界が印加されるため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
このとき、本実施の形態においては、Ｐ型のウェル領域４が、炭化珪素からなる半導体基体中に深い準位を形成するほう素によって形成されているため、従来構造に比べて、ドレイン領域２側に伸びるウェル領域４からのビルトイン空乏層の距離が小さくなり、ウェル領域４からのビルトイン電界を抑制し、高い駆動力を得ることができる。これは、ほう素を用いて形成したウェル領域４は、室温におけるフリーキャリア濃度が、ウェル領域４に形成される空乏層中の空間電荷濃度より約二桁小さいため、ウェル領域４とドレイン領域２間の逆バイアス状態がほとんど解除されてくると、ウェル領域４の接合界面においてはほぼフリーキャリア濃度によって決まる特性を有するようになるためである。つまり、ウェル領域４とドレイン領域２にそれぞれ分担される空乏層の伸びる比率が変化し、従来構造に比べて、ドレイン領域２側に空乏層が伸びにくくなるためである。
従来構造では、遮断性を向上しようと、ウェル領域をゲート電極近傍の第一のヘテロ半導体領域とドレイン領域との接合界面の近くに配置した場合、導通時においては、ウェル領域から広がるビルトイン電界によってゲート電界が遮蔽されてしまい、駆動力を向上するのに限界があった。それに対して、本実施の形態においては、遮断状態と導通時で、ウェル領域４からのビルトイン電界の広がり方が異なるため、導通時においてもゲート電界を遮蔽することを緩和することができ、より高い駆動力を得ることができる。
ここで、本実施の形態における効果についてさらに詳しく説明する。
まず、深い準位を形成する不純物準位を用いて形成した不純物領域における、空乏層中の空間電荷濃度とフリーキャリア濃度について詳しく説明する。
今、ウェル領域４に形成される空乏層中の空間電荷濃度をＮＡとすると、ウェル領域４中の室温におけるフリーキャリア濃度ＮＡ−は以下の式（１）で求められる。
ＮＡ−＝ＮＡ（１＋ｇ・ｅｘｐ（ｑ（ＥＡ−ＥＦｐ）／ｋＴ））−１ …（１）
ここで、ＥＦＰはウェル領域４中のフェルミ準位、ＥＡは不純物準位を表し、ｇはDegeneracy factorでＰ型では“＝４”とした。ｋはボルツマン定数、Ｔは絶対温度である。
炭化珪素からなる半導体基体中に深い準位（バレンスバンド端から約０．３ｅＶの位置）を形成するほう素を用いてウェル領域４を形成した場合、例えば空乏層中の空間電荷濃度ＮＡが５×１０１７ｃｍ−３の場合、（１）式より、室温でのフリーキャリア濃度ＮＡ−は６×１０１５ｃｍ−３となり、フリーキャリア濃度ＮＡ−は空間電荷濃度ＮＡよりも約二桁も小さくなる。
また、我々が実際に実験を行った結果でも、炭化珪素半導体中にほう素で形成したＰ型領域の空乏層中の空間電荷濃度が約５×１０１７ｃｍ−３の場合、Ｈａｌｌ効果測定でフリーキャリア濃度を求めると約２×１０１５ｃｍ−３であった。
このように、深い不純物準位を形成する不純物を用いて不純物領域を形成すると、不純物領域内のフリーキャリア濃度は空乏層中の空間電荷濃度よりもずっと小さくなり、特に炭化珪素半導体においてほう素を用いて不純物領域を形成すると、フリーキャリア濃度を空間電荷濃度よりも約二桁小さくできることが計算と実験から明らかである。そして、本半導体装置は、この現象を応用することで、半導体装置における漏れ電流と駆動力のトレードオフを改善するものである。
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２とのヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり遮断状態となる。
さらに、本実施の形態においては、従来構造と同様に、例えばソース電極７を接地し、ドレイン電極８に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極７並びにゲート電極６を接地電位とし、ドレイン電極８に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３側に伝導電子が流れ、逆導通状態となる。
このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。また、この逆導通時の電流密度を高めて、仮にウェル領域４とドレイン領域２とが順バイアス状態になったとしても、ウェル領域４のキャリア濃度は従来構造に比べて小さいため、少数キャリアの注入が抑制される。
つまり、高電流密度で使用する場合においても、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。
上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜５を介して形成されたゲート電極６と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置において、少なくともヘテロ半導体領域３と前記半導体基体とゲート絶縁膜５とが互いに接する領域から所定距離離れた半導体基体（ドレイン領域２）中に、第二導電型のウェル領域４を有し、ウェル領域４内に空乏層が形成されない場合の該ウェル領域４内のフリーキャリア濃度が、該ウェル領域４内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さいという構成になっている。従来は、耐圧を確保しようとしてウェル領域をチャネル領域近傍まで形成すると、ビルトイン電界で導通状態における駆動力に影響し、耐圧と駆動力のトレードオフが生じていた。本実施の形態では、ウェル領域４を空間電荷密度とキャリア密度とが大きく異なる材料、例えばほう素等を用いて形成する。ドレイン電圧が高い遮断状態においては、ウェル領域４はほぼ空間電荷密度で決まる濃度で遮断性を保つ。ドレイン電圧が小さくなる遮断状態においては、ウェル領域４はほぼキャリア密度で決まる濃度でビルトイン電界が伸びるため、ウェル領域４を例えばアルミニウムを用いて形成した場合に比べて、ビルトイン空乏層が小さくなるため、駆動力が向上する。また、逆導通時においても、ウェル領域４はほぼキャリア密度で決まる濃度となるため、ウェル領域４中の抵抗が高くなるので、ウェル領域４からのホール注入を抑制することができる。したがって、遮断状態においてはゲート電極６近傍のヘテロ接合界面で生じる漏れ電流を低減することができ、導通状態においては従来と同程度の駆動力を確保することができる高耐圧電界効果トランジスタを提供することができる。
また、少なくとも前記所定距離が、ウェル領域４と半導体基体（ドレイン領域２）との接合端部に所定の逆バイアスが印加されたときに、該ドレイン領域２中に伸びる空乏層の距離に比べて小さくなっている。これによりさらに漏れ電流を低減し、高い遮断性を実現することができる。
また、ウェル領域４がヘテロ半導体領域３に接している。これによりさらに漏れ電流を低減し、高い遮断性を実現することができる。
また、前記半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
また、ヘテロ半導体領域３が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
さらに、ウェル領域４が、ほう素もしくは、ガリウム、インジウム、タリウムの少なくとも一種の不純物を導入して形成されている。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
なお、本発明を図１の構造で説明したが、例えば図４から図８に示すような構造にも本発明を適用できる。
〈図４の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなる第一のヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域９とが形成されている点である。つまり、ヘテロ半導体領域が２種類以上の異なる不純物導電型もしくは不純物濃度で構成されている。ドレイン領域２と第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。第一のヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜５が形成されている。また、ゲート絶縁膜５上にはゲート電極６が、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
図４の構造の製造方法は、図１の構造の製造工程において、Ｎ型の前記第一の多結晶シリコン層を形成した後に、第二のヘテロ半導体領域９に例えば第一のヘテロ半導体領域３の導電型であるＮ型と反対導電型のＰ型の不純物を導入する。あるいは、Ｐ型の多結晶シリコン層を形成した後に、第一のヘテロ半導体領域３にＮ型の不純物を導入してもよい。このようにヘテロ半導体領域の導電型や不純物濃度は自由に設計することができる。
次に、本構造の動作について説明する。基本的には図１の構造と同様である。例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極６を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型である第一のヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域９とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域９との接合界面から伸びる空乏層幅は、第一のヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域９の不純物濃度を第一のヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域９と第一のヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層が第一のヘテロ半導体領域３側に伸張することから、第一のヘテロ半導体領域３とドレイン領域２とのヘテロ接合部における漏れ電流をさらに低減することもできる。このように本構造では、ヘテロ半導体領域が、半導体基体の一主面側に形成されたドレイン領域２に接するように形成された第二のヘテロ半導体領域９を含むことにより、ヘテロ接合部における漏れ電流をさらに低減することができる。また、第二のヘテロ半導体領域９が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
次に、遮断状態から導通状態へと転じるべくゲート電極６に正電位を印加した場合、ゲート絶縁膜５を介して第一のヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極６の近傍の第一のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極６の近傍の第一のヘテロ半導体領域３とドレイン領域２との接合界面における第一のヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極６を接地電位とすると、第一のヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、第一のヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。
また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６並びにゲート電極６を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側から第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９側に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極６を接地にせずに制御電極として使用する場合も可能である。
〈図５の構造〉
図５の構造では、第一のウェル領域４に加えて、ゲート電極６が形成されている溝１２の底部に接するように第二のウェル領域１０が形成されている。つまり、ウェル領域１０がゲート絶縁膜５に接して設けられている。遮断状態においては、第一のウェル領域４並びに第二のウェル領域１０とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一のウェル領域４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二のウェル領域１０により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。
〈図６の構造〉
図６の構造は、図４の構造に加えて、ゲート絶縁膜５並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１１が形成されている。導通領域１１はゲート電極６の形成された溝１２の底部にも形成されている。以下、製造方法の一例を説明する。
溝１２を形成するためのマスク層を有した状態で、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、多結晶シリコン層のイオンエッチングされた表面に加えて、炭化珪素表面からもリンが導入される。しかし、図１の構造と同様に、マスク層で覆われた部分からはリンは導入されないため、イオンエッチングされた面に接する領域のみに第一のヘテロ半導体領域３並びにＮ＋型の導通領域１１が同時に形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合のエネルギー障壁を緩和させ、第一のヘテロ半導体領域３から導通領域１１を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。さらに、本構造で示した形成方法では、導通領域１１の第一のヘテロ半導体領域３と接する部分の幅を必要最低限の幅で精度よく、かつ、セルフアラインで、さらに第一のヘテロ半導体領域３と同時に形成することができる。このことから、導通時並びに遮断時における各セル間での電流の偏りを抑えることができ、さらには遮断時における第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合における漏れ電流を極力減らすことができるため、遮断性を大きく損なうことなくオン抵抗を低減することができる。
〈図７の構造〉
図７の構造は、ゲート絶縁膜５並びに第一のヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１１が形成されている。また、ゲート電極６と第一のヘテロ半導体領域３が対向する部分から所定の距離離れたところに、第一のヘテロ半導体領域３もしくは第二のヘテロ半導体領域９に接するように、ドレイン領域２の表面に第一のウェル領域４が形成されている。さらに、ゲート電極６が形成されている溝１２の底部に接するように第二のウェル領域１０が形成されている。以下、製造方法の一例を説明する。
まず、図４の構造と同様に、例えば第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９形成用の多結晶シリコン層を形成する前に、第一のウェル領域４を形成しておき（このとき、第二のウェル領域１０も同時に形成してもよい）、その後、該多結晶シリコン層及び溝１２の形成用のマスク層を形成し、イオンエッチングにより溝１２を形成する。次に、該マスク層を有した状態で、例えばボロンイオンをイオン注入して、第二のウェル領域１０を形成する。さらに、該マスク層を有した状態で、例えばＰＯＣｌ３雰囲気中にてよりより高い温度でリンドーピングを行うと、イオンエッチングされた多結晶シリコン層の炭化珪素表面からリンが導入され、Ｎ型の第一のヘテロ半導体領域３並びにＮ＋型の導通領域１１が同時に形成される。なお、本構造においては、第二のウェル領域１０を形成してから第一のヘテロ半導体領域３並びに導通領域１１を形成する場合で説明しているが、どちらを先に形成してもかまわない。
このような構成にすることにより、導通状態においては、第一のヘテロ半導体領域３と導通領域１１とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
また、遮断状態においては、第一のウェル領域４並びに第二のウェル領域１０とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、第一のヘテロ半導体領域３並びに第二のヘテロ半導体領域９とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が第一のウェル領域４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。また、第二のウェル領域１０により、ゲート絶縁膜５に印加されていたドレイン電界も緩和されるため、ゲート絶縁膜５の絶縁破壊を起こりにくくすることができ、ゲート絶縁膜５の信頼性を向上することができる。
なお、本構造においては、導通領域１１並びに第一のウェル領域４並びに第二のウェル領域１０がすべて形成された場合を例示しているが、少なくとも第一のウェル領域４が形成されていてもよい。
〈図８の構造〉
図８の構造は、第一のヘテロ半導体領域３及び第二のヘテロ半導体領域９形成用の多結晶シリコン層を形成する前に、ドレイン領域２に溝１３を形成し、その後、多結晶シリコン層を形成する。以降の工程は、図１、図４の構造と同様である。このような構成により、図４の構造よりも第一のヘテロ半導体領域３における漏れ電流をさらに低減することができる。
以上説明したように、図１に示した構造の変形例として、図４〜図８に示すような様々な構造を形成することができる。
以上、実施の形態の全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極８とソース電極７とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極８とソース電極７とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
また、第一のヘテロ半導体領域３、第二のヘテロ半導体領域９に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、第一のヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
１…基板 ２…ドレイン領域
３…第一のヘテロ半導体領域 ４…第一のウェル領域
５…ゲート絶縁膜 ６…ゲート電極
７…ソース電極 ８…ドレイン電極
９…第二のヘテロ半導体領域 １０…第二のウェル領域
１１…導通領域 １２…溝
１３…溝

Claims (8)

  1. 第一導電型の半導体基体と、
    前記半導体基体の一主面に接し、前記半導体基体とはバンドギャップが異なり、前記半導体基体とヘテロ接合するヘテロ半導体領域と、
    前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
    前記ヘテロ半導体領域とオーミック接続されたソース電極と、
    前記半導体基体とオーミック接続されたドレイン電極と、
    少なくとも前記ヘテロ半導体領域と前記半導体基体と前記ゲート絶縁膜とが互いに接する領域から所定距離離れた前記半導体基体中に、第二導電型のウェル領域と
    を有する半導体装置において、
    前記ウェル領域は、
    前記ウェル領域内に空乏層が形成されない場合の該ウェル領域内のフリーキャリア濃度が、該ウェル領域内に空乏層が形成される場合の空乏層内の空間電荷濃度よりも小さく設定されていることを特徴とする半導体装置。
  2. 少なくとも前記所定距離が、前記ウェル領域と前記半導体基体との接合端部に所定の逆バイアスが印加されたときに、前記半導体基体中に伸びる空乏層の距離に比べて小さいことを特徴とする請求項１記載の半導体装置。
  3. 前記ウェル領域が前記ヘテロ半導体領域に接していることを特徴とする請求項１または２記載の半導体装置。
  4. 前記ウェル領域が前記ゲート絶縁膜に接して設けられていることを特徴とする請求項１または２記載の半導体装置。
  5. 前記ヘテロ半導体領域が２種類以上の異なる不純物導電型もしくは不純物濃度で構成されていることを特徴とする請求項１乃至４のいずれか記載の半導体装置。
  6. 前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至５のいずれか記載の半導体装置。
  7. 前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項６に記載の半導体装置。
  8. 前記第一導電型がＮ型で、前記第二導電型がＰ型であり、
    前記ウェル領域が、ほう素もしくは、ガリウム、インジウム、タリウムの少なくとも一種の不純物を導入して形成されていることを特徴とする請求項６または７に記載の半導体装置。
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