CN111199969B - 具有集成体二极管的SiC功率半导体器件 - Google Patents

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Abstract

提供了SiC器件和相应的制造方法的实施例。在一些实施例中，SiC器件具有在一些栅极沟槽的底部处的屏蔽区以及在其他栅极沟槽的底部处与SiC材料一起形成的非线性结。在其他实施例中，SiC器件具有在栅极沟槽的底部处并且布置成行的屏蔽区，所述行在相对于沟槽的纵向延伸为横向的方向上延伸。在又其他实施例中，SiC器件具有屏蔽区和非线性结，并且其中屏蔽区布置成行，所述行在相对于沟槽的纵向延伸为横向的方向上延伸。

Description

具有集成体二极管的SiC功率半导体器件
背景技术
功率MOSFET器件通常具有集成体二极管。这包括基于Si和SiC的功率MOSFET器件。双极SiC二极管的正向压降（约2.7V至4V）远高于双极Si二极管的正向压降（约0.7V至1V），这可以转化为增加的二极管传导损耗。虽然通常接通处于反向传导模式的功率MOSFET的沟道以减小传导损耗，但是在沟道不能传导的过渡阶段中需要死区时间。死区时间通常尽可能地最小化，但死区时间的长度也与应用领域有关。例如，在低压DC/DC转换器的同步整流阶段中，死区时间可以低至50至100ns，但对于高压电动机驱动的应用来说，可以达到1至2μs。在较大开关频率下运行的应用产生较大量的二极管传导损耗。总的来说，与体二极管相关的损耗可能会有很大差异。特别是对于在相对较高的开关频率下使用的低压功率MOSFET器件来说，损耗可能很大，以至于可以提供肖特基二极管或MGD（MOS栅控二极管）以降低由于这种器件的较低正向电压所引起的损耗。
另外，SiC MOSFET器件的体二极管可以被视为双极器件，其工作可以引起双极劣化效应。劣化由于复合能量引起，该复合能量被转移到晶体并且可能导致晶体的重新配置或导致剩余的基面位错的增长。重新配置的区可能变得更具电阻性，从而改变了器件的特性。诸如肖特基二极管的单极二极管的集成可以防止这种劣化机制，只要单极二极管可以通过器件传导标称电流。
因此，需要一种基于SiC的功率半导体器件，其具有集成体二极管但具有降低的传导损耗和降低的双极劣化。
发明内容
根据半导体器件的实施例，半导体器件包括：第一导电类型的SiC材料；延伸到SiC材料中的多个沟槽，每个沟槽具有相对的侧壁和底部；形成在沟槽的下部中的第一电极；形成在沟槽的上部中并与第一电极和SiC材料绝缘的第二电极；与每个沟槽的相对侧壁邻近的第二导电类型的沟道区；在沟道区上方并且与每个沟槽的相对侧壁邻近的第一导电类型的源极区；在沟槽的第一子集的底部处的第二导电类型的屏蔽区，每个屏蔽区通过沟槽的第一子集的底部处的绝缘材料中的开口电连接到相应的第一电极；以及在不同于第一子集的沟槽的第二子集的底部处与SiC材料一起形成的非线性结。
每个沟槽可以是条带状的，并且可以沿对应于沟槽的主延伸方向的纵向（lengthwise）延伸进行延伸。在这种情况下，沟槽在俯视图中可以具有细长矩形的形状。相邻沟槽的纵向延伸可以平行地延伸。然而，也可以可能的是，沟槽在俯视图中具有四边形、六边形或圆形形状。
可以在沟槽的第二子集的底部处的第一电极和SiC材料之间形成非线性结。非线性结可以是二极管，例如pn二极管或肖特基二极管。
单独地或组合地，形成在沟槽的下部中的第一电极可以包括高导电材料（例如，具有10-4 S/cm以上的导电率）。例如，形成在沟槽的下部中的第一电极可以包括半导体材料或金属。在一些实施例中，半导体材料可以是掺杂的多晶硅。
单独地或组合地，可以在沟槽的第二子集中的第一电极下方形成金属，非线性结是肖特基结，并且在沟槽的第二子集的底部处的金属和SiC材料之间形成肖特基结。此处和下文中，金属可以是基本金属或金属合金。
单独地或组合地，第一电极可以例如经由欧姆接触来接触沟槽的第一子集的底部处的屏蔽区。
单独地或组合地，可以在沟槽的第一子集中的第一电极下方形成金属，并且金属可以接触沟槽的第一子集的底部处的屏蔽区。
单独地或组合地，屏蔽区和非线性结可以以交替的方式布置在多个沟槽下方。在一些实施例中，屏蔽区仅布置在沟槽的第一子集的底部处，而非线性结仅布置在沟槽的第二子集的底部处。在这种情况下，屏蔽区和非线性结可以沿相对于沟槽的侧壁为横向（transverse）（例如，在条带状沟槽的情况下，相对于纵向延伸为横向）（例如，具有至少40°且至多140°的角度）的方向交替。在其他实施例中，屏蔽区和非线性结中的至少一个可以布置在沟槽的第一子集的底部处以及在沟槽的第二子集的底部处。在这种情况下，屏蔽区和非线性结可以至少沿平行于沟槽底部的方向（例如，在条带状沟槽的情况下，沿纵向延伸）交替。另外，屏蔽区和非线性结也可以沿沟槽之一、特别是沿纵向延伸交替。
单独地或组合地，屏蔽区可以布置在栅格的拐角处，和/或屏蔽区可以形成栅格的一部分。例如，屏蔽区和沟槽可以布置成栅格，或者仅屏蔽区可以布置成栅格。屏蔽区可以与沟槽具有不同的间距。沟槽（屏蔽区）的间距可以是相邻沟槽（相邻屏蔽区）的中心距。栅格的网格可以是矩形的或可以具有菱形形状。
单独地或组合地，屏蔽区可以按平行于沟槽延伸的线而彼此平行地延伸。在一些实施例中，屏蔽区可以沿整个沟槽延伸。可以以一对一的方式将每个屏蔽区分配给沟槽的第一子集中的沟槽之一。
单独地或组合地，可以在邻近的屏蔽区之间的沟槽的底部处（例如，沟槽的第一子集中的沟槽的底部处）存在绝缘材料。
单独地或组合地，一些屏蔽区可以被分段，而其他屏蔽区可以在沟槽的长度上是连续的。屏蔽区可以布置在沟槽的第一子集的底部处以及在沟槽的第二子集的底部处。例如，分段的屏蔽区可以布置在沟槽的第二子集的底部处，并且连续的屏蔽区可以布置在沟槽的第一子集的底部处。在此上下文中的“连续的”可以意味着屏蔽区在沟槽的纵向延伸中沿沟槽的至少90％延伸。“分段”可以意味着多个屏蔽区布置在每个沟槽的底部处，其中一个沟槽的屏蔽区不通过屏蔽区的部分而互连。在后一种情况下，相邻沟槽的屏蔽区可以互连。
单独地或组合地，屏蔽区可以布置成行，所述行在相对于沟槽的纵向延伸为横向（例如，具有至少40°且至多140°的角度）的方向上延伸。
根据半导体器件的另一实施例，半导体器件包括：第一导电类型的SiC材料；延伸到SiC材料中的多个沟槽，每个沟槽具有相对的侧壁和底部；形成在沟槽的下部中的第一电极；形成在沟槽的上部中并与第一电极和SiC材料绝缘的第二电极；与每个沟槽的相对侧壁邻近的第二导电类型的沟道区；在沟道区上方并且与每个沟槽的相对侧壁邻近的第一导电类型的源极区；以及在沟槽的底部处并通过沟槽的底部处的绝缘材料中的开口电连接到相应的第一电极的第二导电类型的屏蔽区，其中屏蔽区布置成行，所述行在相对于沟槽的纵向延伸为横向的方向上延伸。
可以在屏蔽区的邻近行之间的沟槽的底部处存在绝缘材料。
单独地或组合地，半导体器件还可以包括在沟槽的底部处与SiC材料一起形成的非线性结。
单独地或组合地，可以在沟槽中的第一电极下方形成金属，非线性结是肖特基结，并且在沟槽的底部处的金属和SiC材料之间形成肖特基结。
单独地或组合地，绝缘材料可以存在于屏蔽区的邻近行之间的沟槽的底部处，以通过绝缘材料将同一沟槽中的非线性结分成彼此分开的多个非线性结分段。
单独地或组合地，屏蔽区可以在沟槽的长度上是连续的。
单独地或组合地，屏蔽区的行可以在与沟槽的纵向延伸正交或几乎正交的方向上延伸。
本领域技术人员在阅读了下面的详细描述并且在查看了附图后将认识到附加的特征和优点。
附图说明
附图中的元素不一定是彼此按比例的。相同的附图标记表示相应的类似部件。可以组合各种示出的实施例的特征，除非它们彼此排斥。实施例在附图中描绘并且在以下的描述中详述。
图1示出具有在SiC材料中形成的屏蔽区的半导体器件的实施例的局部俯视平面图；
图2示出沿图1中标记为A-A'的线的半导体器件的截面图；
图3示出沿图1中标记为B-B'的线的半导体器件的截面图；
图4示出沿图1中标记为C-C'的线的半导体器件的截面图；
图5示出布局的实施例，其中屏蔽区被布置成行，所述行在相对于包括在器件中的栅极沟槽的纵向延伸为横向的方向上延伸；
图6示出布局的另一实施例，其中屏蔽区被布置成行，所述行在相对于包括在器件中的栅极沟槽的纵向延伸为横向的方向上延伸；
图7至图11示出具有在SiC材料中形成的非线性结和屏蔽区的半导体器件的实施例的相应局部截面图；
图12至14示出结合基于SiC的半导体器件的非线性结布局的屏蔽区布局的不同实施例的相应局部俯视平面图；
图15示出结合基于SiC的半导体器件的非线形结布局的屏蔽区布局的另一实施例的相应局部俯视平面图。
具体实施方式
本文描述的实施例可以提供具有降低的传导损耗和降低的双极劣化的基于SiC的功率半导体器件。在一些实施例中，SiC器件具有在一些栅极沟槽的底部处的屏蔽区以及在其他栅极沟槽的底部处与SiC材料一起形成的非线性结。在其他实施例中，SiC器件具有在栅极沟槽的底部处并且布置成行的屏蔽区，所述行在相对于栅极沟槽的纵向延伸为横向的方向上延伸。在又其他实施例中，SiC器件具有屏蔽区和非线性结，并且屏蔽区布置成行，所述行在相对于栅极沟槽的纵向延伸为横向的方向上延伸。
图1示出了半导体器件的实施例的局部俯视平面图。图2示出了沿图1中标记为A-A'的线的半导体器件的截面图。图3示出了沿图1中标记为B-B'的线的半导体器件的截面图。图4示出了沿图1中标记为C-C'的线的半导体器件的截面图。半导体器件可以是诸如功率MOSFET的功率半导体器件。
半导体器件包括第一导电类型的SiC材料100。SiC材料100可以包括生长在衬底（未示出和/或在外延生长之后去除）上的一个或多个SiC外延层。在n沟道功率MOSFET的情况下，SiC材料100具有n型背景掺杂。在p沟道功率MOSFET的情况下，SiC材料100具有p型背景掺杂。
栅极沟槽102延伸到SiC材料100中，每个栅极沟槽102具有相对的侧壁104和底部106。SiC材料100的台面108存在于邻近的栅极沟槽102之间。掩埋电极110形成在栅极沟槽102的下部中。例如，在功率MOSFET器件的情况下，掩埋电极110可以电连接到源电位。栅极电极112形成在栅极沟槽102的上部中。掩埋电极110和栅极电极112是导电的，并且可以由诸如p+多晶硅的掺杂多晶硅、金属等形成。每个栅极电极112通过诸如场氧化物的绝缘材料114与下面的掩埋电极110绝缘。栅极电极112还通过栅极电介质116与SiC材料100绝缘。场电介质114和栅极电介质116可以包括相同或不同的材料。例如，场电介质114可以是较厚的氧化物，而栅极电介质116可以是较薄的氧化物。
第二导电类型的沟道区118形成在邻近每个栅极沟槽102的相对侧壁104的SiC台面108中。第一导电类型的源极区120形成在SiC台面中的沟道区118上方并邻近每个栅极沟槽102的相对侧壁104。在n沟道功率MOSFET的情况下，沟道区118具有p型导电性，而源极区120具有n型导电性。在p沟道功率MOSFET的情况下，沟道区118具有n型导电性，而源极区120具有p型导电性。
第二导电类型的沟道接触区（视野外）可以形成与相应的源极区120不同的SiC台面108的部分中的每个沟道区118上方。沟道接触区被掺杂得比沟道区118更多，并且在上覆的源极金属层122和沟道区118之间提供欧姆连接。图1中仅示出了源极金属层122的轮廓，以免妨碍源极金属层122下的器件的其他区。源极区120与源极金属层122欧姆连接。在上覆的源极金属层122和沟道接触区和源极区120之间延伸的导电接触124完成相应的欧姆连接。施加到栅极电极112的信号控制沟道区118的传导状态，由此控制在SiC材料100中形成的下面的电流分布层126和源极区120之间的电流流动。在电流分布层126下在SiC材料100中形成漂移区128。半导体器件的漏极/集电极区在漂移区128下方，并且为了便于说明未示出。
半导体器件还包括在栅极沟槽102的第一子集的底部106处的第二导电类型的屏蔽区130。每个屏蔽区130通过栅极沟槽102的第一子集的底部106处的绝缘材料114中的开口132电连接到栅极沟槽102的第一子集的下部中的相应掩埋电极110。例如，屏蔽区130可以与栅极沟槽102的第一子集的底部106处的掩埋电极110直接接触。在其他情况下，可以在掩埋电极110和相应的屏蔽区103之间提供金属或其他类型的导电材料。在每种情况下，屏蔽区130处于与掩埋电极110相同的电位处。掩埋电极110和屏蔽区130可以通过导电接触124电连接到源极金属层122，所述导电接触124通过层间电介质136从源极金属层122延伸到掩埋电极110，例如如图3所示。图1中未示出层间电介质136，以免妨碍层间电介质136下的器件的其他区。包括在半导体器件中的掩埋电极110和屏蔽区130可以替代地电连接到与源电位不同的电位。
当经由施加到栅极电极112的信号的适当控制关断半导体器件时，屏蔽区130处于适合于在SiC材料100中建立（build up）正电压的源（或其他）电位处。屏蔽区130和SiC材料100具有相反的导电类型，并且在这些相反掺杂的区之间建立阻断电压。屏蔽区130耗尽栅极沟槽102的底部106附近的全部或大部分相反掺杂SiC材料100，从而从栅极沟槽102和SiC材料100之间的界面处的过量电场保护栅极电介质116。也就是说，屏蔽区130吸收在半导体器件的阻断工作期间在相反掺杂SiC材料100中建立的大部分电场。在诸如SiC器件的宽带半导体器件中，在宽带半导体材料100中建立的电场与栅极电介质116的最大允许电场大致处于相同的水平。设置在栅极沟槽102的第一子集的底部106处的屏蔽区130防止栅极电介质116的过度应力，从而确保可靠的工作。
屏蔽区130可以被布置在栅格的拐角处，和/或屏蔽区130可以形成栅格的一部分。例如，屏蔽区130和栅极沟槽102可以布置成栅格，或者仅屏蔽区130可以布置成栅格。屏蔽区130可以具有与栅极沟槽102相同或不同的间距，其中栅极沟槽102（或屏蔽区130）的间距可以是相邻沟槽102（或相邻屏蔽区130）的中心距。栅格的网格可以是矩形的或可以具有菱形形状。
可以在每个第二栅极沟槽102、每个第三栅极沟槽102等的底部处设置屏蔽区130。屏蔽区130的布局可以例如通过提供用于在沟槽结构的区中的屏蔽区注入的掩模层来独立于栅极沟槽间距而形成。深注入工艺是用掩模层执行的。在一个实施例中，使用多层外延工艺。例如，可以形成第一外延层，接着是屏蔽区注入（例如，在n沟道器件的情况下为p型掺杂剂物质，或在p沟道器件的情况下为n型掺杂剂物质），接着是形成另一外延层，以避免掺杂剂在半导体器件的正面处拖尾。朝向器件的正面拖尾的掺杂剂可以例如通过抑制反型沟道（其继而减小沟道宽度）来影响器件性能。在另一实施例中，形成完整的外延结构，然后执行屏蔽区注入。用于形成屏蔽区130的掺杂剂物质可以通过栅极沟槽102的底部106注入到SiC材料100中。在这种情况下，在每个第二、第三等栅极沟槽102的底部处的绝缘材料114可以打开用于屏蔽区注入，接着是在掩埋电极110或栅极沟槽102的底部104处的其他材料与注入的屏蔽区130之间形成接触。在另一实施例中，用于形成屏蔽区130的掺杂剂物质可以在形成栅极沟槽102之前被注入到SiC材料100中。用于SiC的典型p型掺杂剂物质包括铍、硼、铝和镓。用于SiC的典型n型掺杂剂物质包括氮和磷。其他类型的掺杂剂物质可以用于形成屏蔽区130。
屏蔽区130可以如图4所示在栅极沟槽102的纵向方向上变化。图4是沿图1中标记为C-C'的线的半导体器件的截面图，所述线是沿栅极沟槽102的纵向方向的。根据该实施例，屏蔽区130按平行于栅极沟槽102延伸的线彼此平行地延伸。根据该实施例，绝缘材料114存在于邻近的屏蔽区130之间的栅极沟槽102的底部106处，从而通过留在栅极沟槽102的底部106中的绝缘材料114有效地将屏蔽区130彼此隔离。
图5示出了用于屏蔽区130的布局的实施例，其中屏蔽区130被布置成行200，所述行在相对于栅极沟槽102的纵向延伸（y）为横向的方向（x）上延伸。图5中示出了屏蔽区130的两行200仅为了便于说明。半导体器件可以包括屏蔽区130的任何期望数量的行200。屏蔽区130的布置独立于栅极沟槽间距，从而避免屏蔽区130和栅极沟槽102之间的失准（misalignment）问题。在一个实施例中，其中屏蔽区130的行200延伸的方向（x）与栅极沟槽102的纵向延伸（y）正交或几乎正交。这里使用的术语“几乎正交”意味着屏蔽区130的行200可以例如由于工艺公差而不精确地与栅极沟槽102的纵向延伸（y）正交延伸。
如图5所示，屏蔽区130可以是在栅极沟槽102的长度上连续的。作为替选，至少一些屏蔽区130可以在相应的栅极沟槽102的长度上被分段。在分段的屏蔽区130的情况下，绝缘材料114可以存在于屏蔽区130的邻近行200之间的栅极沟槽102的底部106处，例如如图3所示。在任一种情况下，用于形成屏蔽区130的掺杂剂物质在图5所示的实施例中形成栅极沟槽102之前被注入到SiC材料100中。
图6示出了用于屏蔽区130的布局的另一实施例，其中屏蔽区130被布置成行300，所述行在相对于栅极沟槽102的纵向延伸（y）为横向的方向（z）上延伸。图6中示出了屏蔽区130的两行300仅为了便于说明。半导体器件可以包括屏蔽区130的任何期望数量的行300。图6中所示的实施例类似于图5中所示的实施例。然而，不同的是，屏蔽区130的行300在相对于栅极沟槽102的纵向延伸（y）为横向但不与之正交或几乎不与之正交的方向（z）上延伸。栅极沟槽102和屏蔽区130的行300之间的横向角（α）可以由用于形成屏蔽区130的注入掩模来确定。与图5中的实施例类似，在形成栅极沟槽102之前将用于形成图6中所示的屏蔽区130的行300的掺杂剂物质注入到SiC材料100中。
图7示出半导体器件的另一实施例的局部截面图，该半导体器件具有在栅极沟槽102的第一子集的底部106处形成的第二导电类型的屏蔽区130。图7所示的实施例类似于图1-4中所示的实施例，并且是沿图2中所示的相同的截面线A-A'截取的。然而，不同的是，半导体器件还包括在不同于第一子集的栅极沟槽102的第二子集的底部106处与SiC材料100一起形成的非线性结400。与具有对称响应的欧姆结相反，非线性结400具有针对电场的不对称的响应。
非线性结400可以通过从栅极沟槽102的第二子集的底部106去除绝缘材料114然后在沟槽底部106中沉积掩埋电极材料或金属来形成，其接触暴露的SiC材料100。屏蔽区130和非线性结400可以以交替的方式布置在栅极沟槽102的下方。
根据图7所示的实施例，在栅极沟槽102的第二子集的底部106处的掩埋电极110的下方形成诸如Ti、TiN、Ti/TiN、Mo、MoN、WN等的金属402，非线性结400是肖特基结，并且肖特基结400形成在栅极沟槽102的第二子集的底部106处的金属402和SiC材料100之间。形成在栅极沟槽102的下部中的掩埋电极110可以包括如前文所述的掺杂的多晶硅或金属。可以在栅极沟槽102的第一子集中的掩埋电极110下方形成相同或不同的金属402，使得屏蔽区130与在栅极沟槽102的第一子集的底部106处的金属402接触。
也可以通过凹进用于形成掩埋电极110的诸如掺杂的多晶硅或金属的导电材料、在凹进的掩埋电极材料上形成中间氧化物、在沟槽侧壁104上形成栅极电介质114、然后在掩埋电极110上方形成栅极电极112来用下面的非线性结400在栅极沟槽102中形成栅极电极112。非线性结400在正常工作中克服SiC的双极模式/作用，从而有效地将单极肖特基二极管集成到半导体器件中。由于非线性结400形成在栅极沟槽底部106处，所以也避免了对准问题。
图8示出半导体器件的另一实施例的局部截面图，该半导体器件具有在SiC材料100中形成的非线性结400和第二导电类型的屏蔽区130。图8所示的实施例类似于图7所示的实施例。然而，不同的是，在栅极沟槽102的第一子集的底部106处形成的屏蔽区130与相应的掩埋电极110接触。根据该实施例，在栅极沟槽的第一子集中的掩埋电极和下面的屏蔽区之间没有设置金属。
图9示出半导体器件的另一实施例的局部截面图，该半导体器件具有在SiC材料100中形成的非线性结400和第二导电类型的屏蔽区130。图9所示的实施例类似于图8所示的实施例。然而，不同的是，非线性结400形成在栅极沟槽102的第二子集的底部106处的相应掩埋电极110和SiC材料100之间。根据该实施例，在栅极沟槽102的第一子集中的掩埋电极110与下面的屏蔽区130之间没有设置金属，并且在栅极沟槽102的第二子集中的掩埋电极110与下面的非线性结400之间没有设置金属。在一个实施例中，掩埋电极材料是p+多晶硅，其与n掺杂SiC一起形成肖特基结。对于没有下面的屏蔽区130的栅极沟槽102，期望掩埋电极110（例如掺杂的多晶硅或金属）与p型SiC之间的良好的欧姆接触。在屏蔽区130和相反掺杂漂移区128之间的SiC材料100内形成pn二极管或肖特基二极管。
图10和11示出了半导体器件的另外的实施例的相应局部截面图，该半导体器件具有在SiC材料100中形成的非线性结400和第二导电类型的屏蔽区130。图10和图11中示出的实施例类似于图1-4中所示的实施例，并且是沿图4中的相同的截面线C-C'截取的。在图10中，在栅极沟槽102的第二子集的底部106处的掩埋电极110的下方形成金属402。根据该实施例，非线性结400是在栅极沟槽102的第二子集的底部106处的金属402和SiC材料100之间形成的肖特基结。非线性结400可以通过从栅极沟槽102的第二子集的底部106去除绝缘材料114并在沉积掩埋电极材料之前将金属402沉积在沟槽底部106中来形成。在图11中，从栅极沟槽102的第二子集的底部106省略了金属。根据该实施例，非线性结400形成在栅极沟槽102的第二子集的下部中的相应的掩埋电极110和SiC材料100之间。非线性结400可以通过将掩埋电极材料沉积在栅极沟槽102的第二子集的下部中而不首先在沟槽底部106上沉积金属来形成，使得栅极沟槽102的第二子集中的掩埋电极110与暴露的SiC材料100进行接触。
图12至14示出结合非线性结布局的屏蔽区布局的不同实施例的相应局部俯视平面图。相对于栅极沟槽102示出了布局，但是未示出栅极沟槽102的内容，使得屏蔽区130和非线性结400是可见的。
在图12中，屏蔽区130被分段，并且按与栅极沟槽102以及在栅极沟槽102的底部106处与SiC材料100一起形成的非线性结400平行延伸的线彼此平行地延伸。在图13中，一些屏蔽区130被分段，而其他屏蔽区130在栅极沟槽102的长度上是连续的。形成在连续屏蔽区130下方的非线性结400在图13视野外。在图14中，分段的屏蔽区130是以棋盘状图案布置的。在图12至14所示的每个实施例中，可以通过提供用于在沟槽结构的区中的屏蔽区注入的掩模层来形成屏蔽区布局。用掩模层来执行深注入工艺。如前文所述，可以使用多层或单层外延工艺来形成屏蔽区130被形成在其中的SiC材料100。
图15示出了结合非线性结布局的屏蔽区布局的另一实施例的局部俯视平面图。根据该实施例，绝缘材料114存在于屏蔽区130的邻近行500之间的栅极沟槽102的底部106处，以通过绝缘材料114将同一栅极沟槽102中的非线性结400分成彼此分开的多个非线性结分段502。可以通过在栅极沟槽102的底部106处的绝缘材料114中形成开口并且在沉积掩埋电极材料之前在沟槽底部106处沉积金属或者仅将掩埋电极材料沉积在栅极沟槽102的下部中来形成非线性结分段502。在栅极沟槽102下方的SiC材料100中形成的屏蔽区130可以如图15所示按沿着相对于栅极沟槽102的纵向延伸（y）为横向的方向（x）的条带来形成，或作为代替可以沿横向方向（x）被分段。横向方向（x）可以与栅极沟槽102的纵向延伸（y）正交或可以不与之正交，如前文所述。
在一些实施例中，屏蔽区130仅布置在栅极沟槽102的第一子集的底部处，并且非线性结400仅布置在栅极沟槽102的第二子集的底部处。在这种情况下，屏蔽区130和非线性结400可以沿相对于栅极沟槽102的侧壁为横向（例如，在条带状沟槽的情况下，相对于纵向延伸为横向）（例如，具有至少40°且至多140°的角度）的方向交替。在其他实施例中，屏蔽区130和非线性结400中的至少一个可以布置在栅极沟槽102的第一子集的底部处以及在栅极沟槽102的第二子集的底部处。在这种情况下，屏蔽区130和非线性结400可以至少沿与栅极沟槽102的底部平行的方向（例如，在条带状沟槽的情况下，沿纵向延伸）交替。另外，屏蔽区130和非线性结400也可以沿栅极沟槽102中的一个特别是沿纵向延伸交替。
诸如“第一”、“第二”等的术语被用于描述各种元素、区、部分等，并且也不意图进行限制。类似的术语在整个说明书中指代相同的元素。
如本文所用，“具有”、“含有”、“包括”、“包含”等的术语是开放式术语，其表明所陈述的元素或特征的存在，但不排除附加的元素或特征。除非上下文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括复数以及单数。
应当理解，本文描述的各种实施例的特征可以彼此结合，除非另有明确说明。
尽管本文已经示出和描述具体实施例，但是本领域普通技术人员应当理解，在不脱离本发明的范围的情况下，可以用各种替代和/或等同实现来替换所示出和描述的具体实施例。本申请旨在涵盖本文所讨论的具体实施例的任何改编或变化。因此，意图是，本发明仅由权利要求及其等同物限制。

Claims (20)

1.一种半导体器件，包括：
第一导电类型的SiC材料；
延伸到SiC材料中的多个沟槽，每个沟槽具有相对的侧壁和底部；
形成在沟槽的下部中的第一电极；
形成在沟槽的上部中并与第一电极和SiC材料两者绝缘的第二电极；
与每个沟槽的相对侧壁邻近的第二导电类型的沟道区；
在沟道区上方并且与每个沟槽的相对侧壁邻近的第一导电类型的源极区；
在沟槽的第一子集的底部处的第二导电类型的屏蔽区，每个屏蔽区通过沟槽的第一子集的底部处的绝缘材料中的开口电连接到相应的第一电极；以及
在不同于第一子集的沟槽的第二子集的底部处与SiC材料一起形成的非线性结。
2.根据权利要求1所述的半导体器件，其中非线性结形成在所述沟槽的第二子集的底部处的第一电极和SiC材料之间。
3.根据权利要求2所述的半导体器件，其中形成在沟槽的下部中的第一电极包括掺杂的多晶硅。
4.根据权利要求1所述的半导体器件，其中在沟槽的第二子集中的第一电极下方形成金属，其中非线性结是肖特基结，并且其中在所述沟槽的第二子集的底部处的金属和SiC材料之间形成肖特基结。
5.根据权利要求4所述的半导体器件，其中形成在沟槽的下部中的第一电极包括半导体材料。
6.根据权利要求4所述的半导体器件，其中第一电极与沟槽的第一子集的底部处的屏蔽区相接触。
7.根据权利要求4所述的半导体器件，其中在所述沟槽的第一子集中的第一电极下方形成金属，并且其中金属与所述沟槽的第一子集的底部处的屏蔽区相接触。
8.根据权利要求1所述的半导体器件，其中屏蔽区和非线性结以交替的方式布置在所述沟槽中的相邻沟槽下方。
9.根据权利要求1所述的半导体器件，其中屏蔽区布置在栅格的拐角处，或者其中屏蔽区形成栅格的一部分。
10.根据权利要求9所述的半导体器件，其中绝缘材料存在于屏蔽区中的邻近的屏蔽区之间的沟槽的底部处。
11.根据权利要求1所述的半导体器件，其中屏蔽区按平行于沟槽延伸的线而彼此平行地延伸，并且其中屏蔽区具有与沟槽不同的间距。
12.根据权利要求1所述的半导体器件，其中屏蔽区布置在沟槽的第一子集的底部处以及在沟槽的第二子集的底部处，并且其中一些屏蔽区被分段，而其他屏蔽区在沟槽的长度上是连续的。
13.根据权利要求1所述的半导体器件，其中屏蔽区布置成行，所述行在相对于沟槽的纵向延伸为横向的方向上延伸。
14.一种半导体器件，包括：
第一导电类型的SiC材料；
延伸到SiC材料中的多个沟槽，每个沟槽具有相对的侧壁和底部；
形成在沟槽的下部中的第一电极；
形成在沟槽的上部中并与第一电极和SiC材料两者绝缘的第二电极；
与每个沟槽的相对侧壁邻近的第二导电类型的沟道区；
在沟道区上方并且与每个沟槽的相对侧壁邻近的第一导电类型的源极区；以及
在沟槽的底部处并通过沟槽的底部处的绝缘材料中的开口电连接到相应的第一电极的第二导电类型的屏蔽区，
其中屏蔽区布置成行，所述行在相对于沟槽的纵向延伸为横向的方向上延伸。
15.根据权利要求14所述的半导体器件，其中绝缘材料存在于屏蔽区的邻近行之间的沟槽的底部处。
16.根据权利要求14所述的半导体器件，还包括在沟槽的底部处与SiC材料一起形成的非线性结。
17.根据权利要求16所述的半导体器件，其中在沟槽中的第一电极下方形成金属，其中非线性结是肖特基结，并且其中在沟槽的底部处的金属和SiC材料之间形成肖特基结。
18.根据权利要求16所述的半导体器件，其中绝缘材料存在于屏蔽区的邻近行之间的沟槽的底部处，以通过绝缘材料将同一沟槽中的非线性结分成彼此分开的多个非线性结分段。
19.根据权利要求14所述的半导体器件，其中屏蔽区在沟槽的长度上是连续的。
20.根据权利要求14所述的半导体器件，其中屏蔽区的行在与沟槽的纵向延伸正交或几乎正交的方向上延伸。
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