CN113690301A - 半导体器件及其制备方法 - Google Patents

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Abstract

本申请涉及一种半导体器件及其制备方法，包括：在漂移区内形成体区并在体区内形成第一掺杂区和第二掺杂区；第一沟槽穿透第一掺杂区、体区并延伸至漂移区内，扩展区与漂移区导电类型相反且包围第一沟槽的底壁，第一沟槽内填充有形成于沟槽侧壁上的介质层和位于沟槽底部的第一导电结构和位于沟槽顶部的第二导电结构；第二沟槽穿透体区并延伸至漂移区内，第二沟槽内填充有第三导电结构以及位于沟槽内壁上的介质层。第二导电结构与栅极电连接，第一掺杂区、第二掺杂区和第三导电结构与第一电极电连接。通过第一沟槽栅、扩展区和沟槽调节区的共同作用，可增强漂移区的耗尽，提高器件耐压。

Description

半导体器件及其制备方法
技术领域
本申请涉及半导体领域，尤其涉及一种半导体器件及其制备方法。
背景技术
在MOS(Metal Oxide Semiconductor，金属氧化物半导体)管中以及集成有MOS管结构的其他半导体器件中，由于器件导通时会存在一定的导通电阻，导通电阻越大，器件功耗越大，因此，需要尽量减小导通电阻。目前，通常采用沟槽栅结构，通过形成沟槽栅结构，使导通沟道由横向变成纵向，大大提高了导通沟道的密度，降低导通电阻。然而，在沟槽栅结构的基础上，若想进一步降低导通电阻，需提高漂移区的掺杂浓度，而提高掺杂浓度又会减弱器件的耐压能力，因此，受耐压能力的限制，使得进一步降低器件的导通电阻变得困难。
发明内容
基于此，有必要针对目前半导体器件难以进一步降低导通电阻的技术问题，提出一种新的半导体器件及其制备方法。
一种半导体器件，包括：
漂移区，具有第一导电类型；
体区，具有第二导电类型，形成于所述漂移区内；
第一掺杂区和第二掺杂区，分别形成于所述体区内，所述第一掺杂区具有第一导电类型，所述第二掺杂区具有第二导电类型；
沟槽栅和扩展区，所述沟槽栅通过对第一沟槽进行填充形成，所述第一沟槽穿透所述第一掺杂区、所述体区并延伸至所述漂移区内；所述扩展区具有第二导电类型，所述扩展区形成于所述第一沟槽下方的漂移区内并包围所述第一沟槽的底壁，所述沟槽栅包括填充于第一沟槽底部的第一导电结构、第一沟槽顶部的第二导电结构、所述第二导电结构与所述第一沟槽的内壁之间以及所述第一导电结构与所述第一沟槽未被所述扩展区包围的内壁之间的介质层，所述第一导电结构和第二导电结构相互隔离；
沟槽调节区，通过对第二沟槽进行填充形成，所述第二沟槽穿透所述体区并延伸至所述漂移区内，所述沟槽调节区包括填充于第二沟槽内的第三导电结构以及所述第三导电结构和第二沟槽的内壁之间的介质层；
栅极，与所述第二导电结构电连接；
第一电极，与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接；
第二电极引出区，与所述漂移区接触；及
第二电极，与所述第二电极引出区电连接。
在其中一个实施例中，所述沟槽栅和所述沟槽调节区交替并排分布且相邻沟槽之间的间隔相等。
在其中一个实施例中，所述第二沟槽的底面与所述第一导电结构的顶面齐平。
在其中一个实施例中，所述第一掺杂区形成于所述体区的上表层，所述第二掺杂区形成于所述第一掺杂区的下方，所述第二沟槽依次穿透所述第二掺杂区和所述体区并延伸至所述漂移区内，所述第二沟槽上方开设有穿透所述第一掺杂区并暴露出所述第二掺杂区和所述第三导电结构的接触孔，所述第一电极通过所述接触孔分别与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接。
在其中一个实施例中，所述第一沟槽被所述扩展区包围的至少部分底壁未形成有介质层，所述扩展区与所述第一导电结构接触，或所述第一沟槽被所述扩展区包围的全部底壁上均形成有介质层，所述扩展区与所述第一导电结构隔离。
在其中一个实施例中，所述第一导电结构与第一电极电连接或为浮空结构。
在其中一个实施例中，所述半导体器件为IGBT，所述第一电极为发射极，所述第二电极引出区包括集电区和形成于所述集电区与所述漂移区之间的缓冲区，所述缓冲区具有第一导电类型，所述集电区具有第二导电类型，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度，所述第二电极为集电极。
在其中一个实施例中，所述半导体器件为MOS管，所述第一电极为源极，所述第二电极引出区具有第一导电类型，所述第二电极为漏极。
一种半导体器件制备方法，包括：
形成具有第一导电类型的漂移区，在所述漂移区上开设第一沟槽，并在第一沟槽的内壁形成介质层；
通过第一沟槽向所述第一沟槽底部的漂移区掺入具有第二导电类型的掺杂杂质，形成包围所述第一沟槽底壁的扩展区；
向所述第一沟槽内填充第一导电结构；
同时刻蚀所述第一沟槽内的第一导电结构和第一沟槽两侧的漂移区，去除第一沟槽顶部的第一导电结构并保留第一沟槽底部的第一导电结构，同时在第一沟槽两侧形成第二沟槽；
同时在所述第一沟槽和所述第二沟槽内填充介质层；
同时刻蚀并去除第一沟槽顶部和第二沟槽顶部的部分介质层，保留位于所述第一导电结构上和第二沟槽底部的部分介质层；
同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，分别形成位于第一沟槽顶部的第二导电结构和位于第二沟槽内的第三导电结构；
对所述漂移区掺入具有第二导电类型的掺杂杂质，在第一沟槽两侧形成体区，对所述体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区；
形成与所述第二导电结构电连接的栅极、与所述第一掺杂区、第二掺杂区和第三导电结构电连接的第一电极，并通过与所述漂移区接触的第二电极引出区引出第二电极。
在其中一个实施例中，所述对所述体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区，包括：
对所述体区的上表层掺入具有第一导电类型的掺杂杂质，形成与第一沟槽和第二沟槽接触的第一掺杂区；
刻蚀所述沟槽调节区以及所述沟槽调节区两侧的部分第一掺杂区，使所述沟槽调节区的顶面下降至所述体区内，形成暴露出所述第三导电结构和所述体区的接触孔；
通过所述接触孔对所述体区掺入具有第二导电类型的掺杂杂质，形成第二掺杂区，所述第一电极通过所述接触孔分别与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接。
上述半导体器件及其制备方法，形成沟槽栅和沟槽调节区，沟槽栅和沟槽调节区均延伸至漂移区内，且沟槽调节区接入第一电极的电位，其中，沟槽栅中位于顶部的第二导电结构与栅极连接，形成栅极结构，而沟槽栅中位于底部的第一导电结构与介质层以及延伸至漂移区内的沟槽调节区则相当于位于漂移区内部的内场板，通过该内场板可调节漂移区电场，增强漂移区的耗尽。另一方面，在漂移区内还形成有包围沟槽栅底部的扩展区，且扩展区的导电类型与漂移区的导电类型相反，扩展区也可以增强漂移区的耗尽。因此，本申请形成内场板和扩展区，在内场板和扩展区的共同作用下，可以增大漂移区的耗尽，提高漂移区的击穿电压。同时，使沟槽栅和沟槽调节区结合使用，可以在增强漂移区耗尽的同时，尽可能降低工艺成本。因此，在具有同等击穿电压的条件下，本申请中半导体器件的漂移区可以提高掺杂浓度，从而降低导通电阻，即，在具有同等击穿电压的条件下，本申请中的半导体器件具有更低的导通电阻以及导通压降。
附图说明
图1为半导体器件为IGBT且第一导电结构与扩展区接触的结构示意图；
图2为半导体结构为IGBT且第一导电结构与扩展区隔离的结构示意图；
图3为半导体器件为MOS管且第一导电结构与扩展区接触的结构示意图；
图4为半导体结构为MOS管且第一导电结构与扩展区隔离的结构示意图；
图5为半导体器件制备方法的步骤流程图；
图6a～6j为一实施例中半导体器件制备方法相关步骤对应的结构剖视图。
标号说明
100漂移区；110体区；111第一掺杂区；112第二掺杂区；121沟槽栅；122沟槽调节区；130介质层；141第一导电结构；142第二导电结构；143第三导电结构；150扩展区；160第二电极引出区；161缓冲区；162集电区；171第一沟槽；172第二沟槽；173接触孔；200层间介质层；310第一电极；320第二电极。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
以下结合图1对本申请中的半导体器件进行说明。
半导体器件包括：
漂移区100，漂移区100具有第一导电类型，漂移区100具体可以是在半导体衬底上通过外延生长而成的外延层；
体区110，体区110具有第二导电类型，形成于漂移区100内，具体形成于漂移区100的上表层。
第一掺杂区111和第二掺杂区112，均形成于体区110内，其中，第一掺杂区111具有第一导电类型，第二掺杂区112具有第二导电类型，且第二掺杂区112的掺杂浓度高于体区110的掺杂浓度。
沟槽栅121和扩展区150，沟槽栅121通过对第一沟槽进行填充所形成。其中，第一沟槽穿透第一掺杂区111、体区112并延伸至漂移区100内，即第一沟槽的底部位于漂移区100内。扩展区150具有第二导电类型，扩展区150形成于第一沟槽下方的漂移区100内并包围第一沟槽的底壁。第一沟槽填充有位于第一沟槽底部的第一导电结构141和位于沟槽顶部的第二导电结构142，第一导电结构141和第二导电结构142相互隔离，具体可在第一导电结构141和第二导电结构142之间也形成介质层，通过介质层隔离上下两侧的导电结构；第二导电结构142与第一沟槽的内壁之间形成有介质层130，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间也形成有介质层130。可以理解的，第二导电结构142的深度需大于或等于两侧体区110的深度，以保证可以在两侧体区110内形成导通沟道。
沟槽调节区122，通过对第二沟槽进行填充形成，第二沟槽穿透第一掺杂区111和体区110并延伸至漂移区100内。第二沟槽内填充有第三导电结构143以及位于第三导电结构143和第二沟槽的内壁之间的介质层130。
栅极(图中未示出)，与第二导电结构142电连接，其中，第二导电结构142和第二导电结构142两侧的介质层130形成栅极结构并与栅极连接，从栅极获取电位后，便能在栅极结构两侧的体区110内形成导通沟道。
第一电极310，与第一掺杂区111、第二掺杂区112和沟槽调节区122的第三导电结构143电连接；第二电极引出区150与漂移区100接触并引出第二电极320。可以理解的，在各沟槽栅和掺杂区上还形成有层间介质层200，第一电极310通过接触孔与第一掺杂区111、第二掺杂区112和第三导电结构143电连接。当栅极施加电位并在体区110内形成导通沟道后，第一电极310和第二电极320之间便能形成电流通路。
具体的，上述第一导电结构141、第二导电结构142和第三导电结构143可为多晶硅，上述介质层可为氧化层。上述第一导电类型为P型，第二导电类型为N型，或，第一导电类型为N型，第二导电类型为P型。
上述半导体器件，沟槽栅121和沟槽调节区122均延伸至漂移区100内，且沟槽调节区122接入第一电极310的电位，其中，沟槽栅121中位于顶部的第二导电结构142与栅极连接，形成栅极结构，而沟槽栅121中位于底部的第一导电结构141与介质层130以及延伸至漂移区100内的沟槽调节区122则相当于位于漂移区100内部的内场板，通过该内场板可调节漂移区100的电场，增强漂移区100的耗尽。同时，在漂移区100内还形成有包围沟槽栅121底部的扩展区150，且扩展区150的导电类型与漂移区100的导电类型相反，扩展区150也可以增强漂移区100的耗尽。因此，本申请形成内场板和扩展区，在内场板和扩展区的共同作用下，可以增大漂移区100的耗尽，提高漂移区100的击穿电压。因此，在具有同等击穿电压的条件下，本申请中半导体器件的漂移区可以提高掺杂浓度，从而降低导通电阻，即，在具有同等击穿电压的条件下，本申请中的半导体器件具有更低的导通电阻以及导通压降。另一方面，扩展区150包围第一沟槽底部，可以将击穿位置从沟槽栅处转移至扩展区150与漂移区100的交界面，从而使击穿更加稳定。同时，沟槽栅121和沟槽调节区122结合使用，可以在增强漂移区耗尽的同时，尽可能降低工艺成本。
在一实施例中，如图1所示，沟槽栅121和沟槽调节区122交替并排分布，进一步的，相邻沟槽之间的间隔相等，由此使得内场板与扩展区的分布均匀，从而使漂移区110内的耗尽区分布均匀，进一步提高器件耐压。
在一实施例中，如图1所示，第二沟槽的深度小于第一沟槽的深度，即沟槽调节区122的深度小于沟槽栅121的深度。进一步的，第二沟槽的底面与第一导电结构141的顶面齐平，且第二沟槽内的介质层与第一沟槽内位于第一导电结构141上方的介质层是通过相同的工艺同步形成的，第二沟槽内的第三导电结构143与第一沟槽内的第二导电结构142也是通过相同的工艺同步形成的。在本实施例中，沟槽调节区122和沟槽栅121的上半部分结构通过相同的工艺同步形成，由此可以节省工艺成本，且沟槽调节区122长度较短，沟槽调节区122在漂移区100内的占据空间较小，可以避免漂移区100内电流拥挤而影响电流强度。
在本申请中，关于第一掺杂区111、第二掺杂区112和沟槽调节区122的位置关系可具有多种形式。
在一实施例中，第一掺杂区111和第二掺杂区112可横向并排设置，例如第一掺杂区111和第二掺杂区112均形成于体区110的上表层，第二沟槽自体区110的顶面向下延伸至漂移区100，第一掺杂区111、第二掺杂区112和第二沟槽内的第三导电结构143分别通过不同的接触孔引出并与第一电极310电连接。
在一实施例中，第二掺杂区112和沟槽调节区112均位于第一掺杂区111的下方，具体的，如图1所示，第一掺杂区111形成于体区110的上表层，第二掺杂区112形成于第一掺杂区111下面的体区110内且与第一掺杂区111的底面相接，第二沟槽自第二掺杂区112的上表面向下依次穿透第二掺杂区112和体区110并延伸至漂移区100内，第二沟槽上方开设有穿透第一掺杂区111并暴露出第二掺杂区112和第三导电结构143的接触孔，第一电极310只需通过一个接触孔便能分别与第一掺杂区111、第二掺杂区112和第三导电结构143直接电连接，由此简化结构。在另一实施例中，第三导电结构143上覆盖有电介质层，接触孔穿透第一掺杂区111并暴露出第二掺杂区112和电介质层，第一电极310通过接触孔分别与第一掺杂区111、第二掺杂区112和电介质层接触，第一电极310可通过电介质层使第三导电结构143感应起电，同时电介质层还能够避免第一电极310漏电。进一步的，当第一电极310下方还形成有层间介质层200时，上述接触孔还需穿透该层间介质层200。
在本申请中，第一导电结构141可以是的浮空结构(不接电位)，也可以与第一电极310电连接以获取第一电极310的电位。当第一导电结构141与第一电极310电连接时，具体可以将第一导电结构141从第一沟槽的一端引出，然后通过接触孔与第一电极310直接电连接，或在第一导电结构141与第一电极310之间设置电介质层，第一导电结构141与第一电极310之间的电介质层的厚度满足第一导电结构141可从第一电极310感应起电。当第一导电结构141和第一电极310通过感应方式电连接时，既可以使第一导电结构141获取感应电位，还可以切断第一电极310和第一导电结构141的漏电通路，避免第一电极310漏电。在一实施例中，当第一导电结构141与第一电极310电连接时，可以降低栅极与第二电极320之间的寄生电容。
在本申请中，沟槽栅121与扩展区150的具体设计具有多种形式。
在一实施例中，如图1所示，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间形成有介质层130，且第一沟槽被扩展区150包围的至少部分底壁上未形成介质层，即扩展区150与第一导电结构141接触。此时，扩展区150与第一导电结构141具有相同的电位，若第一导电结构141为浮空结构，则扩展区150也为浮空结构；若第一导电结构141与第一电极310电连接，则扩展区150也可以通过第一导电结构141与第一电极310电连接而具有一定的电位，从而可以进一步增强对漂移区100的耗尽。
在另一实施例中，如图2所示，在一实施例中，第一导电结构141与第一沟槽未被扩展区150包围的内壁之间形成有介质层130，且第一沟槽被扩展区150包围的底壁上也被介质层覆盖，即第一沟槽的整个内壁上均形成有介质层130，扩展区150与第一导电结构141通过介质层130隔离。此时，无论第一导电结构141是否带电，扩展区150均为的浮空结构，由此进一步避免电极漏电。
在一实施例中，如图1和图2所示，半导体器件为IGBT(Insulated Gate BipolarTransistor，绝缘栅双极型晶体管)，其中，第一电极310为发射极，第二电极引出区160包括集电区162和位于集电区162和漂移区100之间的缓冲区161，其中，缓冲区161具有第一导电类型且缓冲区161的掺杂浓度大于漂移区100的掺杂浓度，集电区162具有第二导电类型，第二电极320为集电极。具体的，上述第二电极引出区160形成于漂移区100背离体区110的一侧。在该实施例中，当半导体器件为IGBT时，沟槽栅121延伸至漂移区100内且扩展区150包围沟槽栅121的底部，既能调节漂移区电场，还能够在关断IGBT时，加速漂移区100剩余载流子的复合，从而提高IGBT的开关速度，调整器件的开关特性从而优化器件性能。
在一实施例中，如图3和图4所示，半导体器件还可为MOS管，其中，图3对应第一导电结构141与扩展区150接触的结构示意图；图4对应第一导电结构141与扩展区150隔离的结构示意图。其中，第一电极310为源极，第二电极引出区160具有第一导电类型，具体可为具有第一导电类型的半导体衬底，第二电极320为漏极。
需要说明的是，图1至图4中的“N”和“P”表示相应区域的导电类型，图1至图4是以第一导电类型为N型、第二导电类型为P型举例说明，在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型。
本申请还涉及一种半导体器件的制备方法，用于制备上述半导体器件。如图5所示，该制备方法包括以下步骤：
步骤S510：形成具有第一导电类型的漂移区，在漂移区上开设第一沟槽，并在第一沟槽的内壁形成介质层。
如图6a所示，可在半导体衬底(图中未示出)上通过外延生长，形成具有第一导电类型的漂移区100，在漂移区100上开设第一沟槽171，在第一沟槽171的内壁上形成介质层130。其中，介质层130可为氧化层，具体可通过热氧化工艺在第一沟槽171的内壁上生长一层氧化层。
步骤S520：通过第一沟槽向第一沟槽底部的漂移区掺入具有第二导电类型的掺杂杂质，形成包围第一沟槽底壁的扩展区。
如图6b所示，通过第一沟槽171向漂移区100掺入第二导电类型掺杂杂质，形成包围第一沟槽171底壁接触的扩展区150。
步骤S530：向第一沟槽内填充第一导电结构。
如图6c所示，向第一沟槽171内填充第一导电结构141。具体的，第一导电结构141可为多晶硅。
在一实施例中，在步骤S520和步骤S530之间，还可包括：
刻蚀第一沟槽被扩展区包围的底壁上的至少部分介质层，暴露出扩展区。
具体的，可通过干法刻蚀第一沟槽171底壁上的介质层130，形成暴露出扩展区150的开口。此时，在步骤S530中，填充第一导电结构141后，第一导电结构141与扩展区150接触。
步骤S540：同时刻蚀第一沟槽内的第一导电结构和第一沟槽两侧的漂移区，去除第一沟槽顶部的第一导电结构并保留第一沟槽底部的第一导电结构，同时在第一沟槽两侧形成第二沟槽。
如图6d所示，同时刻蚀第一沟槽171内的第一导电结构130和第一沟槽两侧的漂移区100，去除第一沟槽171顶部的第一导电结构并保留第一沟槽171底部的第一导电结构130，同时在第一沟槽171两侧形成第二沟槽172。由于对于第一导电结构130的刻蚀和对于漂移区100的刻蚀同步进行，因此，该刻蚀过程对第一导电结构130的刻蚀深度和对漂移区100的刻蚀深度相同，即第二沟槽172的底面与剩余的第一导电结构141的顶面齐平。
步骤S550：同时在第一沟槽和第二沟槽内填充介质层。
如图6e所示，同时在第一沟槽171和第二沟槽172内填充介质层130。具体可通过沉积工艺沉积一层较厚的介质层130以填满第一沟槽171和第二沟槽172，然后通过研磨工艺去除沟槽外多余的介质层。
步骤S560：同时刻蚀并去除第一沟槽顶部和第二沟槽顶部的部分介质层，保留位于第一导电结构上和第二沟槽底部的部分介质层。
如图6f所示，同时刻蚀第一沟槽171顶部和第二沟槽172顶部的部分介质层，保留位于第一导电结构141上的部分介质层和位于第二沟槽172底部的部分介质层。
步骤S570：同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，分别形成位于第一沟槽顶部的第二导电结构和位于第二沟槽内的第三导电结构。
如图6g所示，同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，填充于第一沟槽顶部的导电材料形成第二导电结构142，填充于第二沟槽内的导电材料形成第三导电结构143。具体的，上述导电材料也可为多晶硅。此时，第一沟槽内填充的结构形成沟槽栅121，第二沟槽内填充的结构形成沟槽调节区122，沟槽栅121的底部被扩展区150包围，且沟槽栅121的深度大于沟槽调节区122的深度。
步骤S580：对漂移区掺入具有第二导电类型的掺杂杂质，在第一沟槽两侧形成体区，对体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区。
其中，第二掺杂区的掺杂浓度大于体区的掺杂浓度且与第一沟槽相间隔。
在一实施例中，在步骤S570和步骤S580之间，还包括以下步骤：
在第一沟槽和第二沟槽顶部分别形成覆盖第二导电结构和第三导电结构的介质层。具体的，如图6g所示，可刻蚀掉位于沟槽顶部的部分第二导电结构142和第三导电结构143，然后通过热氧化在第一导电结构142和第三导电结构143顶部生长一层氧化层。在该实施例中，在第一导电结构142和第三导电结构143顶部生长氧化层，可在步骤S580进行杂质掺入时阻挡杂质掺入沟槽的第二导电结构142和第三导电结构143内。
如图6h所示，在形成沟槽栅121和沟槽调节区122之后，对漂移区100的上表层掺入具有第二导电类型的掺杂杂质，在第一沟槽两侧形成与第一沟槽121和侧壁接触的体区110。具体的，体区110的深度小于或等于沟槽调节区122的深度。
在一实施例中，形成体区110的工艺具体为高温推阱工艺，其中，高温推阱的温度和时间可根据体区的掺杂深度和掺杂浓度调节，具体的，高温推阱的温度范围可控制在900℃～1200℃之间，高温推阱的时间范围可控制在10min～180min之间。在上述高温推阱形成体区110的同时，扩展区150的掺杂离子向外扩散，使得扩展区150向外扩展，从而增大扩展区150的体积。
具体的，对于第一掺杂区111和第二掺杂区112的分布具有多种形式，对应的，形成第一掺杂区111和第二掺杂区112的工艺也具有多种选择。在一实施例中，结合图6h和6i所示，第一掺杂区111叠设于第二掺杂区112上，对应的工艺步骤可包括：
步骤S581：对体区110的上表层掺入具有第一导电类型的掺杂杂质，形成与第一沟槽和第二沟槽接触的第一掺杂区111。
步骤S582：刻蚀沟槽调节区122和沟槽调节区122两侧的部分第一掺杂区111，使沟槽调节区122的顶面下降至体区110内，形成暴露出第三导电结构143和体区110的接触孔173。
步骤S583：通过接触孔173对体区110掺入具有第二导电类型的掺杂杂质，形成第二掺杂区112。
进一步的，在步骤S581和步骤S582之间，还包括：
在沟槽栅121、沟槽调节区122和第一掺杂区111上形成层间介质层200。步骤S582中，在刻蚀沟槽调节区122和第一掺杂区111之前，还需刻蚀层间介质层200。
步骤S590：形成与第二导电结构电连接的栅极、与第一掺杂区、第二掺杂区和第三导电结构电连接的第一电极，并通过与漂移区接触的第二电极引出区引出第二电极。
在一实施例中，如图6j所示，形成第一电极310、栅极(图中未示出)，并通过第二电极引出区160引出第二电极320。
在一实施例中，当通过上述步骤S581～步骤S583形成第一掺杂区111和第二掺杂区112时，同时形成有穿透第一掺杂区111并延伸至第二掺杂区112内的接触孔173，第一掺杂区111、第二掺杂区112和第三导电结构143通过接触孔173暴露在外，因此，在形成第一电极310时，只需要沉积一层金属层，金属层填充于接触孔内，便能实现第一电极310与第一掺杂区111、第二掺杂区112和第三导电结构143的电连接。
在一实施例中，如图6j所述，上述半导体器件具体为IGBT，上述半导体器件为IGBT，其中，第一电极310为发射极，第二电极引出区160包括集电区162和位于集电区162和漂移区100之间的缓冲区161，第二电极引出区160具体可在步骤S590中形成。其中，缓冲区161具有第一导电类型且缓冲区161的掺杂浓度大于漂移区100的掺杂浓度，集电区162具有第二导电类型，第二电极320为集电极。具体的，上述第二电极引出区160形成于漂移区100背离体区110的一侧。
在一实施例中，如图3和图4所示，半导体器件还可为MOS管。其中，第一电极310为源极，第二电极引出区160具有第一导电类型，具体可为具有第一导电类型的半导体衬底，第二电极320为漏极。
上述半导体器件制备方法，在元胞区内形成沟槽栅121和沟槽调节区122，其中，沟槽栅121上半部分形成栅极结构，而第一沟槽121下半部分以及沟槽调节区则相当于内场板，同时，沟槽栅121底部被扩展区150包围，扩展区150与漂移区100的导电类型相反。因此，在上述内场板和扩展区的共同作用下，可增强漂移区的耗尽，从而提高漂移区的击穿电压。另一方面，扩展区150包围第一沟槽底部，可以将击穿位置从沟槽栅处转移至扩展区150与漂移区100的交界面，从而使击穿更加稳定。同时，由于沟槽调节区122和第一沟槽上半部分结构相同，因此在工艺制程中，在形成第一导电结构141并在第一沟槽内填充介质层后，可同步形成沟槽调节区122和第一沟槽内位于第一导电结构141上的结构，由此节省工艺成本。
以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
漂移区，具有第一导电类型；
体区，具有第二导电类型，形成于所述漂移区内；
第一掺杂区和第二掺杂区，分别形成于所述体区内，所述第一掺杂区具有第一导电类型，所述第二掺杂区具有第二导电类型；
沟槽栅和扩展区，所述沟槽栅通过对第一沟槽进行填充形成，所述第一沟槽穿透所述第一掺杂区、所述体区并延伸至所述漂移区内；所述扩展区具有第二导电类型，所述扩展区形成于所述第一沟槽下方的漂移区内并包围所述第一沟槽的底壁，所述沟槽栅包括填充于第一沟槽底部的第一导电结构、第一沟槽顶部的第二导电结构、所述第二导电结构与所述第一沟槽的内壁之间以及所述第一导电结构与所述第一沟槽未被所述扩展区包围的内壁之间的介质层，所述第一导电结构和第二导电结构相互隔离；
沟槽调节区，通过对第二沟槽进行填充形成，所述第二沟槽穿透所述体区并延伸至所述漂移区内，所述沟槽调节区包括填充于第二沟槽内的第三导电结构以及所述第三导电结构和第二沟槽的内壁之间的介质层；
栅极，与所述第二导电结构电连接；
第一电极，与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接；
第二电极引出区，与所述漂移区接触；及
第二电极，与所述第二电极引出区电连接。
2.如权利要求1所述的半导体器件，其特征在于，所述沟槽栅和所述沟槽调节区交替并排分布且相邻沟槽之间的间隔相等。
3.如权利要求1所述的半导体器件，其特征在于，所述第二沟槽的底面与所述第一导电结构的顶面齐平。
4.如权利要求1所述的半导体器件，其特征在于，所述第一掺杂区形成于所述体区的上表层，所述第二掺杂区形成于所述第一掺杂区的下方，所述第二沟槽依次穿透所述第二掺杂区和所述体区并延伸至所述漂移区内，所述第二沟槽上方开设有穿透所述第一掺杂区并暴露出所述第二掺杂区和所述第三导电结构的接触孔，所述第一电极通过所述接触孔分别与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接。
5.如权利要求1至4任一项所述的半导体器件，其特征在于，所述第一沟槽被所述扩展区包围的至少部分底壁未形成有介质层，所述扩展区与所述第一导电结构接触，或所述第一沟槽被所述扩展区包围的全部底壁上均形成有介质层，所述扩展区与所述第一导电结构隔离。
6.如权利要求1至4任一项所述的半导体器件，其特征在于，所述第一导电结构与第一电极电连接或为浮空结构。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件为IGBT，所述第一电极为发射极，所述第二电极引出区包括集电区和形成于所述集电区与所述漂移区之间的缓冲区，所述缓冲区具有第一导电类型，所述集电区具有第二导电类型，所述缓冲区的掺杂浓度大于所述漂移区的掺杂浓度，所述第二电极为集电极。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件为MOS管，所述第一电极为源极，所述第二电极引出区具有第一导电类型，所述第二电极为漏极。
9.一种半导体器件制备方法，其特征在于，包括：
形成具有第一导电类型的漂移区，在所述漂移区上开设第一沟槽，并在第一沟槽的内壁形成介质层；
通过第一沟槽向所述第一沟槽底部的漂移区掺入具有第二导电类型的掺杂杂质，形成包围所述第一沟槽底壁的扩展区；
向所述第一沟槽内填充第一导电结构；
同时刻蚀所述第一沟槽内的第一导电结构和第一沟槽两侧的漂移区，去除第一沟槽顶部的第一导电结构并保留第一沟槽底部的第一导电结构，同时在第一沟槽两侧形成第二沟槽；
同时在所述第一沟槽和所述第二沟槽内填充介质层；
同时刻蚀并去除第一沟槽顶部和第二沟槽顶部的部分介质层，保留位于所述第一导电结构上和第二沟槽底部的部分介质层；
同时在第一沟槽和第二沟槽暴露的侧壁上形成介质层，然后同时向第一沟槽和第二沟槽内填入导电材料，分别形成位于第一沟槽顶部的第二导电结构和位于第二沟槽内的第三导电结构；
对所述漂移区掺入具有第二导电类型的掺杂杂质，在第一沟槽两侧形成体区，对所述体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区；及
形成与所述第二导电结构电连接的栅极、与所述第一掺杂区、第二掺杂区和第三导电结构电连接的第一电极，并通过与所述漂移区接触的第二电极引出区引出第二电极。
10.如权利要求9所述的制备方法，其特征在于，所述对所述体区掺入具有第一导电类型的掺杂杂质和具有第二导电类型的掺杂杂质，分别形成第一掺杂区和第二掺杂区，包括：
对所述体区的上表层掺入具有第一导电类型的掺杂杂质，形成与第一沟槽和第二沟槽接触的第一掺杂区；
刻蚀所述沟槽调节区以及所述沟槽调节区两侧的部分第一掺杂区，使所述沟槽调节区的顶面下降至所述体区内，形成暴露出所述第三导电结构和所述体区的接触孔；及
通过所述接触孔对所述体区掺入具有第二导电类型的掺杂杂质，形成第二掺杂区，所述第一电极通过所述接触孔分别与所述第一掺杂区、所述第二掺杂区和所述第三导电结构电连接。
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