CN113764521A - 半导体装置 - Google Patents

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Abstract

提供提高了恢复动作时的破坏耐量的半导体装置。半导体装置具有彼此相邻地设置于半导体基板的IGBT区域及二极管区域，该半导体装置具有：边界沟槽，其在俯视观察时在IGBT区域和二极管区域相邻的位置处，具有位于比有源沟槽或哑沟槽深的漂移层处的底面，边界沟槽具有将底面和第1主面连接且彼此相对的一个侧壁及另一个侧壁；以及边界沟槽栅极电极，其隔着边界沟槽绝缘膜面向基极层、阳极层及漂移层，在底面、一个侧壁和另一个侧壁被边界沟槽绝缘膜覆盖的边界沟槽的内部，遍及面向漂移层的区域且从边界沟槽的一个侧壁遍及至另一个侧壁而设置。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
近年来，从节能的观点出发，在车辆领域、工业机械领域或民用设备领域，需要小型的逆变器装置。例如，在专利文献1中，为了逆变器装置的小型化，提出了将绝缘栅型双极晶体管(IGBT：Insulated Gate Bipolar Transistor)和二极管形成于一个半导体基板的半导体装置。
专利文献1：日本特开2008-103590号公报
但是，就专利文献1的半导体装置而言，由于少数载流子即空穴从IGBT区域流入至二极管区域，因此与将作为分立部件的IGBT和二极管并联连接而使用的情况相比，存在恢复动作时的恢复电流变大，二极管的破坏耐量降低这样的问题。
发明内容
本发明就是为了解决上述那样的问题而提出的，其目的在于提供对空穴从IGBT区域流入至二极管区域进行抑制，提高了恢复动作时的破坏耐量的半导体装置。
本发明涉及的半导体装置具有：半导体基板，其在第1主面和与所述第1主面相对的第2主面之间具有第1导电型的漂移层；以及IGBT区域及二极管区域，它们彼此相邻地设置于半导体基板，其中，IGBT区域具有：第2导电型的基极层，其设置于半导体基板的第1主面侧的表层；第1导电型的发射极层，其选择性地设置于基极层的第1主面侧的表层；有源沟槽栅极，其在沿半导体基板的第1主面的第1方向上并排地形成多个，在将发射极层及基极层贯穿的有源沟槽内具有被施加栅极电压的有源沟槽栅极电极，该有源沟槽栅极电极隔着绝缘膜面向漂移层而设置；以及第2导电型的集电极层，其设置于半导体基板的第2主面侧的表层，二极管区域具有：第2导电型的阳极层，其设置于半导体基板的第1主面侧的表层；第1导电型的阴极层，其设置于半导体基板的第2主面侧的表层；以及哑沟槽栅极，其在半导体基板的第1方向上并排地形成多个，在将阳极层贯穿的哑沟槽内具有不被施加栅极电压的哑沟槽栅极电极，该哑沟槽栅极电极隔着绝缘膜面向漂移层，该半导体装置具有：边界沟槽，其在俯视观察时IGBT区域和二极管区域相邻的位置处，具有位于比有源沟槽或哑沟槽深的漂移层处的底面，该边界沟槽具有将底面和第1主面连接且彼此相对的一个侧壁及另一个侧壁；以及边界沟槽栅极电极，其隔着边界沟槽绝缘膜面向基极层、阳极层及漂移层，在底面、一个侧壁和另一个侧壁被边界沟槽绝缘膜覆盖的边界沟槽的内部，遍及面向漂移层的区域且从边界沟槽的一个侧壁遍及至另一个侧壁而设置。
发明的效果
根据本发明涉及的半导体装置，通过在IGBT区域和与IGBT区域相邻的二极管区域之间设置具有比IGBT区域的沟槽的底面或二极管区域的沟槽的底面深的底面的边界沟槽，从而能够对空穴向二极管区域的流入进行抑制而提高恢复动作时的破坏耐量。
附图说明
图1是表示实施方式1涉及的半导体装置的俯视图。
图2是表示实施方式1涉及的其它结构的半导体装置的俯视图。
图3是表示实施方式1涉及的半导体装置的IGBT区域的结构的局部放大俯视图。
图4是表示实施方式1涉及的半导体装置的IGBT区域的结构的剖视图。
图5是表示实施方式1涉及的半导体装置的IGBT区域的结构的剖视图。
图6是表示实施方式1涉及的半导体装置的二极管区域的结构的局部放大俯视图。
图7是表示实施方式1涉及的半导体装置的二极管区域的结构的剖视图。
图8是表示实施方式1涉及的半导体装置的二极管区域的结构的剖视图。
图9是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的局部放大剖视图。
图10是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的剖视图。
图11是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的剖视图。
图12是表示实施方式1涉及的半导体装置的制造方法的图。
图13是表示实施方式1涉及的半导体装置的制造方法的图。
图14是表示实施方式1涉及的半导体装置的制造方法的图。
图15是表示实施方式1涉及的半导体装置的制造方法的图。
图16是表示实施方式1涉及的半导体装置的制造方法的图。
图17是表示实施方式1涉及的半导体装置的制造方法的图。
图18是示意性地表示对比例的半导体装置的二极管动作时的空穴的动作的图。
图19是示意性地表示对比例的半导体装置的恢复动作时的空穴的动作的图。
图20是示意性地表示实施方式1涉及的半导体装置的空穴流入抑制效果的图。
图21是示意性地表示实施方式1涉及的半导体装置的空穴流入抑制效果的图。
图22是表示实施方式2涉及的半导体装置的剖视图。
图23是表示实施方式3涉及的半导体装置的剖视图。
图24是表示实施方式4涉及的半导体装置的剖视图。
图25是表示实施方式5涉及的半导体装置的剖视图。
具体实施方式
下面，一边参照附图，一边对实施方式进行说明。由于附图只是示意性地示出的，因此尺寸及位置的相互关系可能发生变更。在下面的说明中，对相同或对应的结构要素标注相同的标号，有时省略重复的说明。
另外，在下面的说明中，有时使用“上”、“下”、“侧”等表示特定的位置及方向的术语，但这些术语只是为了容易对实施方式的内容进行理解，出于方便而使用的，不是对实施时的位置及方向进行限定。
另外，在下面的说明中，n及p表示半导体的导电型，在本发明中，以第1导电型为n型，第2导电型为p型进行说明。另外，n-表示杂质浓度比n低的浓度，n+表示杂质浓度比n高的浓度。同样地，p-表示杂质浓度比p低的浓度，p+表示杂质浓度比p高的浓度。
<实施方式1>
图1是表示实施方式1涉及的半导体装置的俯视图，示出作为RC-IGBT(ReverseConducting IGBT：反向导通IGBT)的半导体装置。另外，图2是表示实施方式1涉及的其它结构的半导体装置的俯视图，示出作为其它结构的RC-IGBT的半导体装置。图1所示的半导体装置100构成为，条带状排列地设置有IGBT区域10和二极管区域20，可以简称为“条带型”。就图2所示的半导体装置101而言，在纵向和横向设置有多个二极管区域20，在二极管区域20的周围设置有IGBT区域10，可以简称为“岛型”。在下面的说明中，以条带型进行说明，但本发明可以应用于条带型和岛型中的任意者。
在图1中，半导体装置100在1个半导体装置内具有IGBT区域10和二极管区域20。IGBT区域10及二极管区域20从半导体装置100的一端侧延伸至另一端侧，在与IGBT区域10及二极管区域20的延伸方向正交的方向交替地以条带状设置。在图1中示出IGBT区域10为3个、二极管区域为2个，全部二极管区域20都被IGBT区域10夹着的结构，但IGBT区域10和二极管区域20的数量并不限于此，IGBT区域10的数量可以大于或等于3个，也可以小于或等于3个，二极管区域20的数量可以大于或等于2个，也可以小于或等于2个。另外，也可以是将图1的IGBT区域10和二极管区域20的位置调换的结构，还可以是全部IGBT区域10都被二极管区域20夹着的结构。另外，也可以是IGBT区域10和二极管区域20各自1个1个地彼此相邻而设置的结构。
如图1所示，与纸面下侧的IGBT区域10相邻地设置有焊盘区域40。焊盘区域40是设置用于对半导体装置100进行控制的控制焊盘41的区域。将IGBT区域10及二极管区域20合并称为单元区域。为了半导体装置100的耐压保持，在将单元区域及焊盘区域40合并起来的区域的周围设置有末端区域30。能够在末端区域30适当选择性地设置公知的耐压保持构造。就耐压保持构造而言，例如可以在半导体装置100的表面侧即第1主面侧，设置通过p型半导体的p型末端阱层将单元区域包围的FLR(Field Limmiting Ring)、通过具有浓度梯度的p型阱层将单元区域包围的VLD(Variation of Lateral Doping)，FLR所使用的环状的p型末端阱层的数量、VLD所使用的浓度分布可以根据半导体装置100的耐压设计而进行适当选择。另外，可以遍及焊盘区域40的大致整个区域设置p型末端阱层，也可以在焊盘区域40设置IGBT单元、二极管单元。
控制焊盘41例如可以是电流感测焊盘41a、开尔文发射极焊盘41b、栅极焊盘41c、温度感测二极管焊盘41d、41e。电流感测焊盘41a是用于对在半导体装置100的单元区域流动的电流进行检测的控制焊盘，是在电流流过半导体装置100的单元区域时，以流过在单元区域整体流动的电流的几分之一至几万分之一的电流的方式与单元区域的一部分IGBT单元或二极管单元电连接的控制焊盘。
开尔文发射极焊盘41b及栅极焊盘41c是施加用于对半导体装置100进行通断控制的栅极驱动电压的控制焊盘。开尔文发射极焊盘41b与IGBT单元的p型基极层电连接，栅极焊盘41c与IGBT单元的栅极沟槽电极电连接。开尔文发射极焊盘41b和p型基极层也可以经由p+型接触层电连接。温度感测二极管焊盘41d、41e是与设置于半导体装置100的温度感测二极管的阳极及阴极电连接的控制焊盘。对在单元区域内设置的未图示的温度感测二极管的阳极和阴极之间的电压进行测定，对半导体装置100的温度进行测定。
图3是表示实施方式1涉及的半导体装置的IGBT区域的结构的局部放大俯视图，示出RC-IGBT即半导体装置的IGBT区域的结构。另外，图4及图5是表示实施方式1涉及的半导体装置的IGBT区域的结构的剖视图，示出RC-IGBT即半导体装置的IGBT区域的结构。图3放大表示图1所示的半导体装置100或图2所示的半导体装置101的由虚线82包围的区域。图4是图3所示的半导体装置100或半导体装置101的虚线A-A处的剖视图，图5是图3所示的半导体装置100或半导体装置101的虚线B-B处的剖视图。
如图3所示，在IGBT区域10，有源沟槽栅极11和哑沟槽栅极12被设置为条带状。在半导体装置100处，有源沟槽栅极11及哑沟槽栅极12在IGBT区域10的长度方向上延伸，IGBT区域10的长度方向成为有源沟槽栅极11及哑沟槽栅极12的长度方向。另一方面，就半导体装置101而言，可以将纸面左右方向设为有源沟槽栅极11及哑沟槽栅极12的长度方向，也可以将纸面上下方向设为有源沟槽栅极11及哑沟槽栅极12的长度方向。
有源沟槽栅极11在形成于半导体基板的沟槽内隔着栅极沟槽绝缘膜11b具有栅极沟槽电极11a。哑沟槽栅极12在形成于半导体基板的沟槽内隔着哑沟槽绝缘膜12b具有哑沟槽电极12a。有源沟槽栅极11的栅极沟槽电极11a与栅极焊盘41c电连接。哑沟槽栅极12的哑沟槽电极12a与在半导体装置100或半导体装置101的第1主面之上设置的发射极电极电连接。即，有源沟槽栅极11能够施加栅极驱动电压，哑沟槽栅极12无法施加栅极驱动电压。
n+型源极层13设置为在有源沟槽栅极11的宽度方向的两侧与栅极沟槽绝缘膜11b接触。n+型源极层13是沿有源沟槽栅极11的延伸方向与p+型接触层14交替地设置的。在相邻的2个哑沟槽栅极12之间也设置p+型接触层14。
如图3所示，在半导体装置100或半导体装置101的IGBT区域10，构成为在3个并排的有源沟槽栅极11的旁边排列3个哑沟槽栅极12，在3个并排的哑沟槽栅极12的旁边排列3个有源沟槽栅极11。IGBT区域10构成为如上所述有源沟槽栅极11的组和哑沟槽栅极12的组交替地排列。在图3中，将1个有源沟槽栅极11的组所包含的有源沟槽栅极11的数量设为3个，但只要是大于或等于1个即可。另外，1个哑沟槽栅极12的组所包含的哑沟槽栅极12的数量可以大于或等于1个，哑沟槽栅极12的数量也可以为0。即，也可以将设置于IGBT区域10的沟槽全部设为有源沟槽栅极11。
图4是半导体装置100或半导体装置101的图3中的虚线A-A处的剖视图，示出IGBT区域10的剖视图。半导体装置100或半导体装置101具有由半导体基板构成的n-型漂移层1。半导体基板在图4中是从n+型源极层13及p+型接触层14至p型集电极层16为止的范围。在图4中，将n+型源极层13及p+型接触层14的纸面上端称为半导体基板的第1主面，将p型集电极层16的纸面下端称为半导体基板的第2主面。半导体基板的第1主面为半导体装置100的表面侧的主面，半导体基板的第2主面为半导体装置100的背面侧的主面。半导体装置100在单元区域即IGBT区域10，在第1主面和与第1主面相对的第2主面之间具有n-型漂移层1。
如图4所示，在IGBT区域10，在n-型漂移层1的第1主面侧设置有n型杂质的浓度比n-型漂移层1高的n型载流子积蓄层2。此外，半导体装置100或半导体装置101也可以是不设置n型载流子积蓄层2，在图4所示的n型载流子积蓄层2的区域也设置n-型漂移层1。通过设置n型载流子积蓄层2，从而能够降低在IGBT区域10流动电流时的通电损耗。也可以将n型载流子积蓄层2和n-型漂移层1合并称为漂移层。
n型载流子积蓄层2是通过将n型杂质向构成n-型漂移层1的半导体基板进行离子注入，之后通过退火使注入的n型杂质在n-型漂移层1即半导体基板内扩散而形成的。
在n型载流子积蓄层2的第1主面侧设置有p型基极层15。p型基极层15与有源沟槽栅极11的栅极沟槽绝缘膜11b接触。在p型基极层15的第1主面侧与有源沟槽栅极11的栅极沟槽绝缘膜11b接触地设置有n+型源极层13，在剩余区域设置有p+型接触层14。n+型源极层13及p+型接触层14构成半导体基板的第1主面。此外，p+型接触层14为p型杂质的浓度比p型基极层15高的区域，在需要区分p+型接触层14和p型基极层15的情况下可以将它们各自单独地称呼，也可以将p+型接触层14和p型基极层15合并称为p型基极层。
另外，就半导体装置100或半导体装置101而言，在n-型漂移层1的第2主面侧设置有n型杂质的浓度比n-型漂移层1高的n型缓冲层3。n型缓冲层3是为了对在半导体装置100或半导体装置101成为断开状态时从p型基极层15延伸至第2主面侧的耗尽层击穿进行抑制而设置的。n型缓冲层3例如可以是注入磷(P)或质子(H+)而形成的，也可以是注入磷(P)及质子(H+)这两者而形成的。此外，半导体装置100或半导体装置101也可以是不设置n型缓冲层3，在图4所示的n型缓冲层3的区域也设置n-型漂移层1。也可以将n型缓冲层3和n-型漂移层1合并称为漂移层。
半导体装置100或半导体装置101在n型缓冲层3的第2主面侧设置有p型集电极层16。即，在n-型漂移层1和第2主面之间设置有p型集电极层16。p型集电极层16构成半导体基板的第2主面。p型集电极层16不仅设置在IGBT区域10，还设置在末端区域30，p型集电极层16中的设置于末端区域30的部分构成p型末端集电极层。另外，p型集电极层16的一部分也可以从IGBT区域10伸出至二极管区域20而设置。
如图4所示，半导体装置100或半导体装置101形成有从半导体基板的第1主面贯穿p型基极层15而达到n-型漂移层1的沟槽。通过在沟槽内隔着栅极沟槽绝缘膜11b设置栅极沟槽电极11a，从而构成有源沟槽栅极11。栅极沟槽电极11a隔着栅极沟槽绝缘膜11b面向n-型漂移层1。另外，通过在沟槽内隔着哑沟槽绝缘膜12b设置哑沟槽电极12a，从而构成哑沟槽栅极12。哑沟槽电极12a隔着哑沟槽绝缘膜12b面向n-型漂移层1。有源沟槽栅极11的栅极沟槽绝缘膜11b与p型基极层15及n+型源极层13接触。如果将栅极驱动电压施加于栅极沟槽电极11a，则在与有源沟槽栅极11的栅极沟槽绝缘膜11b接触的p型基极层15形成沟道。
如图4所示，在有源沟槽栅极11的栅极沟槽电极11a之上设置有层间绝缘膜4。在半导体基板的第1主面的没有设置层间绝缘膜4的区域之上及层间绝缘膜4之上形成有阻挡金属5。阻挡金属5例如可以是包含钛(Ti)的导体，例如可以是氮化钛，可以是使钛和硅(Si)合金化后的TiSi。
如图4所示，阻挡金属5与n+型源极层13、p+型接触层14及哑沟槽电极12a进行欧姆接触，与n+型源极层13、p+型接触层14及哑沟槽电极12a电连接。在阻挡金属5之上设置发射极电极6。发射极电极6例如可以通过铝硅合金(Al-Si类合金)等铝合金形成，也可以是在通过铝合金形成的电极之上通过化学镀或电镀形成了镀膜的由多层金属膜构成的电极。通过化学镀或电镀形成的镀膜例如可以是镍(Ni)镀膜。
在设置于层间绝缘膜4的接触孔19的宽度窄、发射极电极6无法良好地埋入的情况下，也可以将埋入性比发射极电极6良好的钨配置于接触孔19，在钨之上设置发射极电极6。此外，也可以不设置阻挡金属5，在n+型源极层13、p+型接触层14及哑沟槽电极12a之上设置发射极电极6。另外，也可以仅在n+型源极层13等n型的半导体层之上设置阻挡金属5。可以将阻挡金属5和发射极电极6合并称为发射极电极。
在图4中示出在哑沟槽栅极12的哑沟槽电极12a之上没有设置层间绝缘膜4而设置了接触孔19的结构，但也可以在哑沟槽栅极12的哑沟槽电极12a之上形成层间绝缘膜4。当在哑沟槽栅极12的哑沟槽电极12a之上形成了层间绝缘膜4的情况下，在其它剖面将发射极电极6和哑沟槽电极12a电连接即可。
在p型集电极层16的第2主面侧设置集电极(collector)电极(electrode)7。集电极电极7也可以与发射极电极6同样地，由铝合金或由铝合金和镀膜构成。另外，集电极电极7也可以呈与发射极电极6不同的结构。集电极电极7与p型集电极层16欧姆接触，与p型集电极层16电连接。
图5是半导体装置100或半导体装置101的图3中的虚线B-B处的剖视图，是IGBT区域10的剖视图。与图4所示的虚线A-A处的剖视图的不同点在于，在图5的虚线B-B处的剖面中观察不到与有源沟槽栅极11接触、在半导体基板的第1主面侧设置的n+型源极层13。即，如图3所示，n+型源极层13选择性地设置于p型基极层的第1主面侧。此外，这里所说的p型基极层是指将p型基极层15和p+型接触层14合并称呼的p型基极层。
图6是表示实施方式1涉及的半导体装置的二极管区域的结构的局部放大俯视图，示出RC-IGBT即半导体装置的二极管区域的结构。另外，图7及图8是表示实施方式1涉及的半导体装置的二极管区域的结构的剖视图，示出RC-IGBT即半导体装置的二极管区域的结构。图6放大示出图1所示的半导体装置100或半导体装置101的由虚线83包围的区域。图7是图6所示的半导体装置100的虚线C-C处的剖视图。图8是图6所示的半导体装置100的虚线D-D处的剖视图。
二极管沟槽栅极21沿半导体装置100或半导体装置101的第1主面从单元区域即二极管区域20的一端侧向相对的另一端侧延伸。二极管沟槽栅极21在二极管区域20的形成于半导体基板的沟槽内隔着二极管沟槽绝缘膜21b具有二极管沟槽电极21a。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b面向n-型漂移层1。在相邻的2个二极管沟槽栅极21之间设置有p+型接触层24及p型阳极层25。p+型接触层24和p型阳极层25在二极管沟槽栅极21的长度方向上交替地设置。
图7是半导体装置100或半导体装置101的图6中的虚线C-C处的剖视图，是二极管区域20的剖视图。半导体装置100或半导体装置101在二极管区域20处也与IGBT区域10同样地具有由半导体基板构成的n-型漂移层1。二极管区域20的n-型漂移层1和IGBT区域10的n-型漂移层1连续地一体构成，由同一半导体基板构成。在图7中，半导体基板为从p+型接触层24至n+型阴极层26为止的范围。在图7中，将p+型接触层24的纸面上端称为半导体基板的第1主面，将n+型阴极层26的纸面下端称为半导体基板的第2主面。二极管区域20的第1主面和IGBT区域10的第1主面为同一面，二极管区域20的第2主面和IGBT区域10的第2主面为同一面。
如图7所示，在二极管区域20也与IGBT区域10同样地，在n-型漂移层1的第1主面侧设置有n型载流子积蓄层2，在n-型漂移层1的第2主面侧设置有n型缓冲层3。在二极管区域20设置的n型载流子积蓄层2及n型缓冲层3为与在IGBT区域10设置的n型载流子积蓄层2及n型缓冲层3相同的结构。此外，在IGBT区域10及二极管区域20并非必须设置n型载流子积蓄层2，当在IGBT区域10设置n型载流子积蓄层2的情况下，也可以设为在二极管区域20没有设置n型载流子积蓄层2的结构。另外，与IGBT区域10同样地，也可以将n-型漂移层1、n型载流子积蓄层2及n型缓冲层3合并称为漂移层。
在n型载流子积蓄层2的第1主面侧设置有p型阳极层25。p型阳极层25设置于n-型漂移层1和第1主面之间。可以使p型阳极层25的p型杂质的浓度与IGBT区域10的p型基极层15相同，也可以同时形成p型阳极层25和p型基极层15。另外，也可以在朝向第2主面的方向上以相同的深度形成。另外，也可以构成为使p型阳极层25的p型杂质的浓度比IGBT区域10的p型基极层15的p型杂质的浓度低，在二极管动作时使流入至二极管区域20的空穴的量减少。通过使在二极管动作时流入的空穴的量减少，从而能够降低二极管动作时的恢复电流。
在p型阳极层25的第1主面侧设置有p+型接触层24。p+型接触层24的p型杂质的浓度可以设为与IGBT区域10的p+型接触层14的p型杂质相同的浓度，也可以设为不同的浓度。p+型接触层24构成半导体基板的第1主面。此外，p+型接触层24为p型杂质的浓度比p型阳极层25高的区域，在需要区分p+型接触层24和p型阳极层25的情况下可以将它们各自单独地称呼，也可以将p+型接触层24和p型阳极层25合并称为p型阳极层。
在二极管区域20，在n型缓冲层3的第2主面侧设置有n+型阴极层26。n+型阴极层26设置于n-型漂移层1和第2主面之间。如图2所示，n+型阴极层26设置于二极管区域20的一部分或全部。n+型阴极层26构成半导体基板的第2主面。此外，虽然未图示，但也可以进一步选择性地将p型杂质注入至如上所述形成了n+型阴极层26的区域，将形成了n+型阴极层26的区域的一部分作为p型半导体而设置p型阴极层。
如图7所示，在半导体装置100或半导体装置101的二极管区域20，形成有从半导体基板的第1主面贯穿p型阳极层25而达到n-型漂移层1的沟槽。通过在二极管区域20的沟槽内隔着二极管沟槽绝缘膜21b设置二极管沟槽电极21a，从而构成二极管沟槽栅极21。二极管沟槽电极21a隔着二极管沟槽绝缘膜21b面向n-型漂移层1。
如图7所示，在二极管沟槽电极21a及p+型接触层24之上设置有阻挡金属5。阻挡金属5与二极管沟槽电极21a及p+型接触层24进行欧姆接触，与二极管沟槽电极及p+型接触层24电连接。阻挡金属5可以为与IGBT区域10的阻挡金属5相同的结构。在阻挡金属5之上设置发射极电极6。在二极管区域20设置的发射极电极6与在IGBT区域10设置的发射极电极6连续地形成。此外，也可以与IGBT区域10的情况同样地，不设置阻挡金属5，使二极管沟槽电极21a及p+型接触层24与发射极电极6进行欧姆接触。
在图7中示出在二极管沟槽21的二极管沟槽电极21a之上没有设置层间绝缘膜4而是设置了接触孔19的结构，但也可以在二极管沟槽21的二极管沟槽电极21a之上形成层间绝缘膜4。当在二极管沟槽21的二极管沟槽电极21a之上形成了层间绝缘膜4的情况下，在其它剖面将发射极电极6和二极管沟槽电极21a电连接即可。
在n+型阴极层26的第2主面侧设置集电极电极7。与发射极电极6同样地，二极管区域20的集电极电极7与在IGBT区域10设置的集电极电极7连续地形成。集电极电极7与n+型阴极层26进行欧姆接触，与n+型阴极层26电连接。
图8是半导体装置100或半导体装置101的图6中的虚线D-D处的剖视图，是二极管区域20的剖视图。与图7所示的虚线C-C处的剖视图的不同点在于，在p型阳极层25和阻挡金属5之间没有设置p+型接触层24，p型阳极层25构成半导体基板的第1主面。即，图7所示的p+型接触层24选择性地设置于p型阳极层25的第1主面侧。
图9是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的局部放大剖视图，示出RC-IGBT即半导体装置的IGBT区域和二极管区域的边界的结构。图9放大示出图1所示的半导体装置100或半导体装置101的由虚线84包围的区域。如图9所示，IGBT区域10和二极管区域20是相邻地设置的，边界沟槽栅极51设置于IGBT区域10的有源沟槽栅极11和二极管区域20的哑沟槽栅极21之间。
在半导体装置100的由虚线84包围的区域，边界沟槽栅极51在IGBT区域10的有源沟槽栅极11及二极管区域20的哑沟槽栅极21的长度方向即纸面左右方向上延伸，IGBT区域10的有源沟槽栅极11及二极管区域20的哑沟槽栅极21的长度方向为边界沟槽栅极51的长度方向。另一方面，在半导体装置101的由虚线84包围的区域，边界沟槽栅极51在IGBT区域10的有源沟槽栅极11及二极管区域20的哑沟槽栅极21的长度方向即纸面左右方向上延伸，IGBT区域10的有源沟槽栅极11及二极管区域20的哑沟槽栅极21的长度方向为边界沟槽栅极51的长度方向。
边界沟槽栅极51在形成于半导体基板的沟槽内隔着栅极沟槽绝缘膜51b具有边界沟槽栅极电极51a。边界沟槽栅极51的宽度方向的一侧即IGBT区域10侧是n+型源极层13与栅极沟槽绝缘膜51b接触地设置，边界沟槽栅极51的宽度方向的另一侧即二极管区域20侧是p型阳极层25与栅极沟槽绝缘膜51b接触地设置。另外，在边界沟槽栅极51和有源沟槽栅极11之间的IGBT区域10，n+型源极层13是沿边界沟槽栅极51的延伸方向与p+型接触层14交替地设置的。在边界沟槽栅极51和二极管沟槽21之间的二极管区域20，p型阳极层25是沿边界沟槽栅极51的延伸方向与p+型接触层24交替地设置的。
图10是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的剖视图，示出图9中的虚线G-G处的剖视图。边界沟槽栅极51具有边界沟槽栅极电极51a、栅极沟槽绝缘膜51b、底面51c、侧壁51d。边界沟槽栅极51的边界沟槽具有边界沟槽栅极的底面51c和边界沟槽栅极的侧壁51d。边界沟槽栅极的侧壁51d是将底面51c和第1主面连接而形成的。
有源沟槽栅极11的有源沟槽具有有源沟槽栅极的底面11c和有源沟槽栅极的侧壁11d。有源沟槽栅极的侧壁11d是将底面11c和第1主面连接而形成的。哑沟槽栅极21的哑沟槽具有哑沟槽栅极的底面21c和哑沟槽栅极的侧壁21d。哑沟槽栅极的侧壁21d是将底面21c和第1主面连接而形成的。
如图10所示，IGBT区域10和二极管区域20的边界是设置边界沟槽栅极51的位置，该边界沟槽栅极51具有比IGBT区域10侧的有源沟槽栅极的底面11c及二极管区域20侧的哑沟槽栅极的底面21c深的底面51c。另外，在IGBT区域10的第2主面侧设置的p型集电极层16设置为在IGBT区域10和二极管区域20的边界与n+型阴极层26接触。此外，由于p型集电极层16和n+型阴极层26存在制造误差，因此在IGBT区域10和二极管区域20的边界处p型集电极层16的一部分和n+型阴极层26的一部分接触的p型集电极层16和n+型阴极层26只要大于或等于1组即可。
图11是表示实施方式1涉及的半导体装置的IGBT区域和二极管区域的边界的结构的剖视图，示出图9中的虚线H-H处的剖视图。与图10所示的虚线G-G处的剖视图的不同点在于，取代p+型接触层14，在图11的虚线H-H处的剖面中观察不到在半导体基板的第1主面侧设置的n+型源极层13，在p型阳极层25和阻挡金属5之间设置p+型接触层24而构成半导体基板的第1主面。
接下来，对实施方式1涉及的半导体装置的制造方法进行说明。在之后的制造方法的说明中记载的是单元区域的制造方法，省略了以任意构造形成的末端区域30及焊盘区域40等的制造方法。
图12～图17是表示实施方式1涉及的半导体装置的制造方法的图，示出RC-IGBT即半导体装置的制造方法。图12～图15是表示形成半导体装置100或半导体装置101的表面侧的工序的图，图16及图17是表示形成半导体装置100或半导体装置101的背面侧的工序的图。
首先，如图12(a)所示准备构成n-型漂移层1的半导体基板。半导体基板例如可以使用通过FZ(Floating Zone)法制作出的所谓的FZ晶片、通过MCZ(Magnetic appliedCZochralki)法制作出的所谓的MCZ晶片，可以是包含n型杂质的n型晶片。根据所要制作的半导体装置的耐压而对半导体基板所包含的n型杂质的浓度进行适当选择，例如，就耐压为1200V的半导体装置而言，对n型杂质的浓度进行调整，以使得构成半导体基板的n-型漂移层1的电阻率为40～120Ω·cm左右。如图12(a)所示，在准备半导体基板的工序中，半导体基板的整体为n-型漂移层1，但通过从这样的半导体基板的第1主面侧或第2主面侧注入p型或n型杂质离子，之后通过热处理等使其在半导体基板内扩散，从而形成p型或n型的半导体层，对半导体装置100或半导体装置101进行制造。
如图12(a)所示，构成n-型漂移层1的半导体基板具有成为IGBT区域10及二极管区域20的区域。另外，虽然未图示，但在成为IGBT区域10及二极管区域20的区域的周围具有成为末端区域30的区域。下面，主要对半导体装置100或半导体装置101的IGBT区域10及二极管区域20的结构的制造方法进行说明，但可以通过公知的制造方法对半导体装置100或半导体装置101的末端区域30进行制作。例如，当在末端区域30形成具有p型末端阱层的FLR而作为耐压保持构造的情况下，可以在对半导体装置100或半导体装置101的IGBT区域10及二极管区域20进行加工前注入p型杂质离子而形成，也可以在将p型杂质向半导体装置100的IGBT区域10或二极管区域20进行离子注入时同时注入p型杂质离子而形成。
接下来，如图12(b)所示，从半导体基板的第1主面侧注入磷(P)等n型杂质而形成n型载流子积蓄层2。另外，从半导体基板的第1主面侧注入硼(B)等p型杂质而形成p型基极层15及p型阳极层25。n型载流子积蓄层2、p型基极层15及p型阳极层25是通过在将杂质离子向半导体基板内注入后利用热处理使杂质离子扩散而形成的。由于n型杂质及p型杂质是在半导体基板的第1主面之上实施了掩模处理后进行离子注入，因此选择性地形成于半导体基板的第1主面侧。n型载流子积蓄层2、p型基极层15及p型阳极层25形成于IGBT区域10及二极管区域20，在末端区域30与p型末端阱层连接。此外，掩模处理是将抗蚀剂涂敷于半导体基板之上，使用照相制版技术在抗蚀剂的规定的区域形成开口，为了经由开口对半导体基板的规定的区域实施离子注入或实施蚀刻，在半导体基板之上形成掩模的处理。
p型基极层15及p型阳极层25也可以是同时对p型杂质进行离子注入而形成的。在该情况下，p型基极层15和p型阳极层25的深度、p型杂质浓度相同且为相同的结构。通过设为这样的结构，从而能够同时进行离子注入，因此能够使半导体装置的生产率提高。另外，由于p型基极层15与p型阳极层25的深度相同，因此能够缓和电场集中而抑制耐压降低。此外，也可以通过利用掩模处理分别将p型杂质向p型基极层15和p型阳极层25进行离子注入，从而使p型基极层15和p型阳极层25的深度、p型杂质浓度不同。
接下来，如图13(a)所示，通过掩模处理将n型杂质选择性地注入至IGBT区域10的p型基极层15的第1主面侧而形成n+型源极层13。注入的n型杂质例如可以是砷(As)或磷(P)。
接下来，如图13(b)所示，形成从半导体基板的第1主面侧贯穿p型基极层15及p型阳极层25而达到n-型漂移层1的沟槽8。在IGBT区域10，贯穿n+型源极层13的沟槽8的侧壁构成n+型源极层13的一部分。可以通过在半导体基板之上沉积SiO2等氧化膜后，在通过掩模处理在形成沟槽8的部分的氧化膜形成开口，将形成了开口的氧化膜作为掩模而对半导体基板进行蚀刻，从而形成沟槽8。在图13(b)中，形成为沟槽8的间距在IGBT区域10和二极管区域20设相同，但也可以使沟槽8的间距在IGBT区域10和二极管区域20不同。沟槽8的间距的俯视观察时的图案能够根据掩模处理的掩模图案而适当变更。
也可以通过掩模处理使沟槽间距变更为二极管区域20的多个哑沟槽栅极21彼此的间隔比IGBT区域10的多个有源沟槽栅极11彼此的间隔宽的间隔，或使沟槽间距变更为二极管区域20的多个哑沟槽栅极21彼此的间隔比IGBT区域10的多个有源沟槽栅极11彼此的间隔窄的间隔。
如图13(b)所示，位于IGBT区域10和二极管区域20的边界处的沟槽8a能够通过进行2次蚀刻，从而设为底面比IGBT区域10及二极管区域20的沟槽8深的沟槽。沟槽8a是构成边界沟槽栅极51的边界沟槽。此外，也可以通过掩模处理将沟槽8a的宽度扩大，通过1次蚀刻形成深的沟槽。由于沟槽蚀刻时的蚀刻速率根据沟槽的开口宽度而变化，因此通过仅针对想要变深的沟槽使开口宽度向蚀刻速率变快的方向改变，从而能够形成深的沟槽。沟槽宽度的俯视观察时的图案能够根据掩模处理的掩模图案而适当变更。此外，与沟槽宽度同样地，通过将沟槽间距变宽，从而能够不追加工序地在一部分形成深的沟槽。
下面，有时以不区分边界沟槽即沟槽8a和其它沟槽8的方式进行说明，有时在沟槽8的说明中包含沟槽8a。
接下来，如图14(a)所示，在包含氧的环境中对半导体基板进行加热而在沟槽8、8a的内壁及半导体基板的第1主面形成氧化膜9。沟槽8、8a的内壁具有底面和侧壁，例如为边界沟槽即沟槽8a的底面51c和侧壁51d、IGBT侧有源沟槽的底面11c和侧壁11d、二极管侧哑沟槽的底面21c和侧壁21d。在沟槽8、8a的内壁形成的氧化膜9中的在IGBT区域10的沟槽8形成的氧化膜9为有源沟槽栅极11的栅极沟槽绝缘膜11b及哑沟槽栅极12的哑沟槽绝缘膜12b。另外，在二极管区域20的沟槽8形成的氧化膜9为二极管沟槽绝缘膜21b。另外，在边界沟槽即沟槽8a形成的氧化膜9为边界沟槽栅极51的边界沟槽栅极绝缘膜51b。在半导体基板的第1主面形成的氧化膜9在之后的工序中被除去。
接下来，如图14(b)所示，在内壁形成有氧化膜9的沟槽8、8a内，通过CVD(ChemicalVapor Deposition)等沉积掺杂了n型或p型杂质的多晶硅，形成栅极沟槽电极11a、哑沟槽电极12a、二极管沟槽电极21a及边界沟槽栅极电极51a。
接下来，如图15(a)所示，在IGBT区域10的有源沟槽栅极11的栅极沟槽电极11a之上形成了层间绝缘膜4后除去在半导体基板的第1主面形成的氧化膜9。层间绝缘膜4例如可以是SiO2。然后，通过掩模处理在所沉积的层间绝缘膜4形成接触孔。接触孔形成于n+型源极层13之上、p+型接触层14之上、p+型接触层24之上、哑沟槽电极12a之上、二极管沟槽电极21a之上及边界沟槽栅极电极51a之上。
接下来，如图15(b)所示，在半导体基板的第1主面及层间绝缘膜4之上形成阻挡金属5，进一步在阻挡金属5之上形成发射极电极6。阻挡金属5是通过利用PVD(PhysicalVapor Deposition)、CVD对氮化钛进行制膜而形成的。
发射极电极6例如可以通过溅射、蒸镀等PVD使铝硅合金(Al-Si类合金)沉积于阻挡金属5之上而形成。另外，也可以在所形成的铝硅合金之上通过化学镀、电镀进一步形成镍合金(Ni合金)而作为发射极电极6。如果通过镀敷形成发射极电极6，则能够容易地形成厚的金属膜而作为发射极电极6，因此能够使发射极电极6的热容增加而使耐热性提高。此外，当在通过PVD形成了由铝硅合金构成的发射极电极6后，通过镀敷处理进一步形成镍合金的情况下，也可以在进行了半导体基板的第2主面侧的加工后实施用于形成镍合金的镀敷处理。
接下来，如图16(a)所示对半导体基板的第2主面侧进行研磨，将半导体基板薄化为设计好的规定的厚度。研磨后的半导体基板的厚度例如可以为80μm～200μm。
接下来，如图16(b)所示，从半导体基板的第2主面侧注入n型杂质而形成n型缓冲层3。而且，从半导体基板的第2主面侧注入p型杂质而形成p型集电极层16。n型缓冲层3可以形成于IGBT区域10、二极管区域20及末端区域30，也可以仅形成于IGBT区域10或二极管区域20。
n型缓冲层3例如可以通过注入磷(P)离子而形成。另外，可以通过注入质子(H+)而形成。而且，可以通过注入质子和磷这两者而形成。质子能够以比较低的加速能量从半导体基板的第2主面注入至深的位置。另外，通过改变加速能量，从而能够比较容易地对质子的注入深度进行变更。因此，如果在通过质子形成n型缓冲层3时，在变更加速能量的同时进行多次注入，则与通过磷形成相比能够形成在半导体基板的厚度方向上宽度宽的n型缓冲层3。
另外，磷与质子相比，能够将作为n型杂质的激活率设得高，因此通过利用磷形成n型缓冲层3，从而即使是薄化后的半导体基板，也能够更可靠地对耗尽层击穿进行抑制。为了将半导体基板进一步薄化，优选注入质子和磷这两者而形成n型缓冲层3，此时，与磷相比质子从第2主面注入至更深的位置。
p型集电极层16例如可以是注入硼(B)而形成的。p型集电极层16也形成于末端区域30，末端区域30的p型集电极层16成为p型末端集电极层。在从半导体基板的第2主面侧进行了离子注入后，通过将激光照射至第2主面而进行激光退火，从而将注入的硼激活而形成p型集电极层16。此时，从半导体基板的第2主面注入至比较浅的位置的n型缓冲层3所用的磷也同时被激活。另一方面，由于质子在380℃～420℃这样的比较低的退火温度下被激活，因此除了在注入了质子后用于质子的激活的工序之外，需要留心不使半导体基板整体成为比380℃～420℃高的温度。由于激光退火能够仅使半导体基板的第2主面附近成为高温，因此在注入了质子后也能够用于n型杂质、p型杂质的激活。
接下来，如图17(a)所示，在二极管区域20形成n+型阴极层26。n+型阴极层26例如可以通过注入磷(P)而形成。如图17(a)所示，以p型集电极层16和n+型阴极层26的边界位于IGBT区域10和二极管区域20的边界的位置处的方式，从第2主面侧通过掩模处理选择性地注入磷。用于形成n+型阴极层26的n型杂质的注入量也可以比用于形成p型集电极层16的p型杂质的注入量多。在图17(a)中，示出从第2主面起的p型集电极层16和n+型阴极层26的深度相同，但n+型阴极层26的深度也可以大于或等于p型集电极层16的深度。由于形成n+型阴极层26的区域需要将n型杂质注入至已注入了p型杂质的区域而设为n型半导体，因此将在形成n+型阴极层26的整个区域注入的p型杂质的浓度设得比n型杂质的浓度高。
接下来，如图17(b)所示，在半导体基板的第2主面之上形成集电极电极7。集电极电极7是遍及第2主面的IGBT区域10、二极管区域20及末端区域30的整面而形成的。另外，集电极电极7可以遍及半导体基板即n型晶片的第2主面的整面而形成。集电极电极7可以通过溅射、蒸镀等PVD而沉积铝硅合金(Al-Si类合金)、钛(Ti)等来形成，也可以通过使铝硅合金、钛、镍或金等多个金属层叠而形成。而且，也可以在利用PVD形成的金属膜之上通过化学镀、电镀，进一步形成金属膜而设为集电极电极7。
通过以上那样的工序对半导体装置100或半导体装置101进行制作。就半导体装置100或半导体装置101而言，由于在1片n型晶片矩阵状地制作多个半导体装置，因此通过采用激光切割、刀片切割而切分为各个半导体装置100或半导体装置101，从而完成半导体装置100或半导体装置101。
接下来，对实施方式1涉及的半导体装置的动作进行说明。
首先，说明对比例的半导体装置，接下来，对实施方式1涉及的半导体装置进行说明。图18是示意性地表示对比例的半导体装置的二极管动作时的空穴的动作的图。对比例的半导体装置与实施方式1的半导体装置100或半导体装置101的区别点在于，没有设置边界沟槽栅极，该边界沟槽栅极具有比IGBT区域10侧的有源沟槽栅极11的底面和二极管区域20侧的哑沟槽栅极21的底面深的底面。
说明对比例的半导体装置的二极管动作。在二极管动作时，与集电极电极7相比正电压被施加于发射极电极6。通过施加正电压，从而空穴h从阳极层25及基极层15流入至漂移层1，流入的空穴h向阴极层26移动。与IGBT区域10之间的边界附近的二极管区域20除了来自阳极层25的空穴h之外，还从IGBT区域10流入空穴h，由此相比于与IGBT区域10远离的二极管区域20，处于空穴h的密度高的状态。在二极管动作时，在从发射极电极6向集电极电极7的方向上流动续流电流。
说明对比例的半导体装置的恢复动作。图19是示意性地表示对比例的半导体装置的恢复动作时的空穴的动作的图。在恢复动作时，与集电极电极7相比负电压被施加于发射极电极6。在二极管动作时向阴极层26移动的空穴h将移动方向变为朝向阳极层25的方向而移动。在恢复动作时，空穴h经由阳极层25及发射极电极6流出至半导体装置外部。
在二极管动作时与空穴h的密度高的IGBT区域10之间的边界附近的二极管区域20的阳极层25中，相比于与IGBT区域10远离的二极管区域20的阳极层25，通过更多的空穴h。另外，存在于IGBT区域10处的空穴h的一部分经由基极层15及发射极电极6流出至半导体装置外部。在恢复动作时，在从集电极电极7朝向发射极电极6的方向上流动恢复电流。
接下来，使用图20、图21对实施方式1涉及的半导体装置的动作进行说明。图20是示意性地表示实施方式1涉及的半导体装置的空穴流入抑制效果的图，示意性地示出二极管动作时的空穴的动作。图21是示意性地表示实施方式1涉及的半导体装置的空穴流入抑制效果的图，示意性地示出恢复动作时的空穴的动作。
实施方式1涉及的半导体装置对从IGBT区域10流入至二极管区域20的空穴h进行抑制。如图20所示，在二极管动作时空穴h从p型的基极层15流入至二极管区域20的漂移层1。此时，通过在IGBT区域10和二极管区域20的边界设置边界沟槽栅极51，该边界沟槽栅极51具有比IGBT区域10侧的有源沟槽栅极11的底面和二极管区域20侧的哑沟槽栅极21的底面深的底面，从而能够延长从p型的基极层15向二极管区域20的空穴h的移动路径，对空穴h的流入进行抑制。
因此，如图21所示，在恢复动作时，与在IGBT区域10和二极管区域20的边界没有设置边界沟槽栅极51的对比例的半导体装置相比，能够对恢复电流进行抑制而使恢复动作时的破坏耐量提高，其中，该边界沟槽栅极51具有比IGBT区域10侧的有源沟槽栅极11的底面和二极管区域20侧的哑沟槽栅极21的底面深的底面。
就实施方式1涉及的半导体装置而言，边界沟槽栅极的底面51c在比IGBT区域10侧的有源沟槽栅极的底面11c或二极管区域20侧的哑沟槽栅极的底面21c深的位置具有底面。通过设为这样的结构，从而不在IGBT区域10和二极管区域20之间设置无效区域，就能够对从IGBT区域10向二极管区域20的空穴的流入进行抑制，降低二极管的恢复电流。
此外，边界沟槽栅极51的边界沟槽栅极电极51a可以与栅极焊盘41c电连接，也可以与在半导体装置100或半导体装置101的第1主面之上设置的发射极电极电连接。
<实施方式2>
使用图22对实施方式2涉及的半导体装置的结构进行说明。图22是表示实施方式2涉及的半导体装置的剖视图。此外，在实施方式2中，对与在实施方式1中说明过的结构要素相同的结构要素标注相同的标号并省略说明。
如图22所示，边界沟槽栅极的底面51c位于与二极管区域20侧的哑沟槽栅极的底面21c相同的深度，边界沟槽栅极的底面51c和二极管区域20侧的哑沟槽栅极的底面21c比IGBT区域10侧的有源沟槽栅极的底面11c深。通过设为这样的结构，从而能够对二极管区域20侧的哑沟槽栅极的底面21c附近的漂移层处的电场集中进行缓和，对耐压降低进行抑制。
因此，在实施方式2中，边界沟槽栅极的底面51c和二极管侧的哑沟槽栅极的底面21c位于相同的深度，边界沟槽栅极的底面51c和二极管侧的哑沟槽栅极的底面21c比IGBT侧的有源沟槽栅极的底面11c深，由此能够对恢复电流进行抑制而提高恢复动作时的破坏耐量，并且对电界集中进行缓和而对耐压降低进行抑制。
此外，边界沟槽栅极51的沟槽宽度和二极管侧的哑沟槽栅极21的沟槽宽度也可以比IGBT侧的有源沟槽栅极11的沟槽宽度宽。通过设为上述那样的结构，从而不追加工序就能够在一部分形成深的沟槽。
<实施方式3>
使用图23对实施方式3涉及的半导体装置的结构进行说明。图23是表示实施方式3涉及的半导体装置的剖视图。此外，在实施方式3中，对与在实施方式1至实施方式2中说明过的结构要素相同的结构要素标注相同的标号并省略说明。
如图23所示，边界沟槽栅极的底面51c位于与IGBT区域10侧的有源沟槽栅极的底面11c相同的深度，边界沟槽栅极的底面51c和IGBT区域10侧的有源沟槽栅极的底面11c比二极管区域20侧的哑沟槽栅极的底面21c深。通过设为这样的结构，从而能够对IGBT区域10侧的有源沟槽栅极的底面11c附近的漂移层处的电场集中进行缓和，对耐压降低进行抑制。另外，边界沟槽栅极的底面51c和IGBT区域10侧的有源沟槽栅极的底面11c位于相同的深度，由此能够进一步对从p型的基极层15向二极管区域20的空穴h的流入进行抑制，并且在IGBT区域10侧的漂移层1积蓄空穴h，提高IE(Injection Enhancement)效果，降低接通电压。
因此，在实施方式3中，边界沟槽栅极的底面51c和IGBT区域10侧的有源沟槽栅极的底面11c位于相同的深度，边界沟槽栅极的底面51c和IGBT区域10侧的有源沟槽栅极的底面11c比二极管区域20侧的哑沟槽栅极的底面21c深，由此能够对恢复电流进行抑制而提高恢复动作时的破坏耐量，并且对电界集中进行缓和而对耐压降低进行抑制。另外，边界沟槽栅极的底面51c和IGBT区域10侧的有源沟槽栅极的底面11c位于相同的深度，由此能够提高IE(Injection Enhancement)效果，降低接通电压。
此外，边界沟槽栅极51的沟槽宽度和IGBT侧的有源沟槽栅极11的沟槽宽度也可以比二极管侧的哑沟槽栅极21的沟槽宽度宽。通过设为上述那样的结构，从而不追加工序就能够在一部分形成深的沟槽。
<实施方式4>
使用图24对实施方式4涉及的半导体装置的结构进行说明。图24是表示实施方式4涉及的半导体装置的剖视图。此外，在实施方式4中，对与在实施方式1至实施方式3中说明过的结构要素相同的结构要素标注相同的标号并省略说明。
如图24所示，与边界沟槽栅极51最近的IGBT区域10侧的有源沟槽栅极11与边界沟槽栅极51的间隔比与边界沟槽栅极51最近的二极管区域20侧的哑沟槽栅极21与边界沟槽栅极51的间隔窄。这样，通过设为对从IGBT区域10向二极管区域20的空穴的流入进行抑制的边界沟槽栅极51靠近IGBT区域10的结构，从而容易阻碍空穴的行进路线，能够延长空穴在p型基极层15和阴极层26之间通过的路径。
因此，在实施方式4中，通过设置与边界沟槽栅极51最近的IGBT侧的有源沟槽栅极11与边界沟槽栅极51的间隔比与边界沟槽栅极51最近的二极管侧的哑沟槽栅极21与边界沟槽栅极51的间隔窄的结构，从而能够进一步对空穴从IGBT区域10的p型基极层15移动至二极管区域20的阴极层26进行抑制，因此能够对恢复电流进行抑制而使恢复动作时的破坏耐量提高。
<实施方式5>
使用图25对实施方式5涉及的半导体装置的结构进行说明。图25是表示实施方式5涉及的半导体装置的剖视图。此外，在实施方式5中，对与在实施方式1至实施方式4中说明过的结构要素相同的结构要素标注相同的标号并省略说明。
如图25所示，以从第2主面在第1主面方向上将p型集电极层16及n+型阴极层26贯穿的方式设置有背面哑沟槽栅极52。背面哑沟槽栅极52在形成于半导体基板的背面沟槽内隔着背面沟槽绝缘膜52b具有背面沟槽电极52a。背面哑沟槽栅极52在IGBT区域10和二极管区域20的边界处设置于面向p型集电极层16、n+型阴极层26和n-型漂移层1的位置。在与边界沟槽栅极的底面51c相对的位置具有背面沟槽的底面52c，在将底面52c和第2主面连接的位置处具有背面沟槽的侧壁52d。通过设为这样的结构，从而除了对从IGBT区域10向二极管区域20的空穴的流入进行抑制的边界沟槽栅极51之外，通过背面哑沟槽栅极52也能够对空穴的流入进行抑制。
因此，在实施方式5中，除了边界沟槽栅极51之外还设置背面哑沟槽栅极52，从而能够进一步对空穴从IGBT区域10的p型基极层15移动至二极管区域20的阴极层26进行抑制，因此能够对恢复电流进行抑制而使恢复动作时的破坏耐量提高。
对本发明的这些实施方式进行了说明，但这些实施方式仅是作为例子而提出的。在不脱离其要旨的范围内能够进行各种省略、替换、变更。另外，能够将各实施方式组合。
标号的说明
1 n-型漂移层
2 n型载流子积蓄层
3 n型缓冲器层
4 层间绝缘膜
5 阻挡金属
6 发射极电极
7 集电极电极
10 IGBT区域
11 有源沟槽栅极
11a 栅极沟槽电极
11b 栅极沟槽绝缘膜
11c 有源沟槽栅极的底面
11d 有源沟槽栅极的侧壁
12 哑沟槽栅极
12a 哑沟槽电极
12b 哑沟槽绝缘膜
13 n+型源极层
14 p+型接触层
15 p型基极层
16 p型集电极层
19 接触孔
20 二极管区域
21 二极管沟槽栅极
21a 二极管沟槽电极
21b 二极管沟槽绝缘膜
21c 二极管沟槽栅极的底面
21d 二极管沟槽栅极的侧壁
24 p+型接触层
25 p型阳极层
26n+型阴极层
30 末端区域
31 p型末端阱层
51 边界沟槽栅极
51a 边界沟槽栅极电极
51b 边界沟槽栅极绝缘膜
51c 边界沟槽栅极的底面
51d 边界沟槽栅极的侧壁
52 背面哑沟槽栅极
52a 背面哑沟槽栅极电极
52b 背面哑沟槽栅极绝缘膜
52c 背面哑沟槽栅极的底面
52d 背面哑沟槽栅极的侧壁

Claims (12)

1.一种半导体装置，其具有：
半导体基板，其在第1主面和与所述第1主面相对的第2主面之间具有第1导电型的漂移层；以及
IGBT区域及二极管区域，它们彼此相邻地设置于所述半导体基板，
其中，
所述IGBT区域具有：
第2导电型的基极层，其设置于所述半导体基板的所述第1主面侧的表层；
第1导电型的发射极层，其选择性地设置于所述基极层的所述第1主面侧的表层；
有源沟槽栅极，其在沿所述半导体基板的所述第1主面的第1方向上并排地形成多个，在将所述发射极层及所述基极层贯穿的有源沟槽内具有被施加栅极电压的有源沟槽栅极电极，该有源沟槽栅极电极隔着绝缘膜面向所述漂移层而设置；以及
第2导电型的集电极层，其设置于所述半导体基板的所述第2主面侧的表层，
所述二极管区域具有：
第2导电型的阳极层，其设置于所述半导体基板的所述第1主面侧的表层；
第1导电型的阴极层，其设置于所述半导体基板的所述第2主面侧的表层；以及
哑沟槽栅极，其在所述半导体基板的所述第1方向上并排地形成多个，在将所述阳极层贯穿的哑沟槽内具有不被施加栅极电压的哑沟槽栅极电极，该哑沟槽栅极电极隔着绝缘膜面向所述漂移层，
该半导体装置具有：
边界沟槽，其在俯视观察时所述IGBT区域和所述二极管区域相邻的位置处，具有位于比所述有源沟槽或所述哑沟槽深的所述漂移层处的底面，该边界沟槽具有将所述底面和所述第1主面连接且彼此相对的一个侧壁及另一个侧壁；以及
边界沟槽栅极电极，其在所述底面、所述一个侧壁和所述另一个侧壁被边界沟槽绝缘膜覆盖的所述边界沟槽的内部，隔着所述边界沟槽绝缘膜面向所述基极层、所述阳极层及所述漂移层，遍及面向所述漂移层的区域且从所述边界沟槽的所述一个侧壁侧遍及至所述另一个侧壁侧而设置。
2.根据权利要求1所述的半导体装置，其中，
所述集电极层和所述阴极层在与所述底面相对的位置处至少一部分接触。
3.根据权利要求1或2所述的半导体装置，其中，
所述基极层和所述阳极层在从所述第1主面朝向所述第2主面的方向上为相同的深度。
4.根据权利要求1至3中任一项所述的半导体装置，其中，
所述边界沟槽的所述底面比所述有源沟槽的底面深且为与所述哑沟槽的底面相同的深度。
5.根据权利要求1至3中任一项所述的半导体装置，其中，
所述边界沟槽的所述底面比所述哑沟槽的底面深且为与所述有源沟槽的底面相同的深度。
6.根据权利要求1至5中任一项所述的半导体装置，其中，
在从所述第1主面起的深度比所述基极层深的位置具有面向所述基极层的第1导电型的载流子积蓄层。
7.根据权利要求1至6中任一项所述的半导体装置，其中，
所述边界沟槽位于所述哑沟槽和所述有源沟槽之间，所述边界沟槽与所述有源沟槽的间隔比所述边界沟槽与所述哑沟槽的间隔窄。
8.根据权利要求1至7中任一项所述的半导体装置，其中，
所述边界沟槽及所述有源沟槽的沟槽的宽度比所述哑沟槽的沟槽的宽度宽。
9.根据权利要求1至7中任一项所述的半导体装置，其中，
所述边界沟槽及所述哑沟槽的沟槽的宽度比所述有源沟槽的沟槽的宽度宽。
10.根据权利要求1至9中任一项所述的半导体装置，其中，
还具有背面哑沟槽，该背面哑沟槽在与所述边界沟槽的所述底面相对的位置具有背面哑沟槽底面，该背面哑沟槽具有将所述背面哑沟槽底面和所述第2主面连接的背面哑沟槽侧壁，
所述背面哑沟槽面向所述集电极层、所述阴极层、及所述漂移层。
11.根据权利要求1至10中任一项所述的半导体装置，其中，
所述哑沟槽及所述有源沟槽设置有多个，多个所述哑沟槽彼此的间隔比多个所述有源沟槽彼此的间隔宽。
12.根据权利要求1至10中任一项所述的半导体装置，其中，
所述哑沟槽及所述有源沟槽设置有多个，多个所述有源沟槽彼此的间隔比多个所述哑沟槽彼此的间隔宽。
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