JP2021190657A - 半導体装置 - Google Patents

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Abstract

【課題】リカバリー動作時の破壊耐量を向上した半導体装置を提供する。【解決手段】半導体基板に互いに隣接して設けられたＩＧＢＴ領域及びダイオード領域と、を備えた半導体装置であって、平面視でＩＧＢＴ領域とダイオード領域とが隣接する位置で、アクティブトレンチまたはダミートレンチよりも深くドリフト層に位置する底面を有し、底面と第１主面とを接続し互いに対向する一方側壁及び他方側壁とを有する境界トレンチと、境界トレンチ絶縁膜を介してベース層、アノード層、及びドリフト層に面し境界トレンチ絶縁膜で底面と一方側壁と他方側壁とが覆われた境界トレンチの内部で、ドリフト層に面する領域に亘って境界トレンチの一方側壁から他方側壁に亘って設けられた境界トレンチゲート電極と、を備える。【選択図】図１０

Description

本開示は、半導体装置に関する。
近年、省エネルギーの観点から車両分野、産業機械分野または民生用機器分野において、小型のインバータ装置が必要とされている。例えば、特許文献１では、インバータ装置の小型化のために、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とダイオードとを一つの半導体基板に形成した半導体装置が提案されている。
特開２００８−１０３５９０号公報
しかしながら、特許文献１の半導体装置では、ＩＧＢＴ領域からダイオード領域に少数キャリアである正孔が流れ込むことから、個別部品であるＩＧＢＴとダイオードとを並列接続して使用する場合に比べてリカバリー動作時のリカバリー電流が大きくなり、ダイオードの破壊耐量が低下するという問題があった。
本開示は上記した問題点を解決するためになされたものであり、ＩＧＢＴ領域からダイオード領域に正孔が流れ込むことを抑制し、リカバリー動作時の破壊耐量を向上した半導体装置を提供することを目的とするものである。
本開示に係る半導体装置は、第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、半導体基板に互いに隣接して設けられたＩＧＢＴ領域及びダイオード領域と、を備えた半導体装置であって、ＩＧＢＴ領域は、半導体基板の第１主面側の表層に設けられた第２導電型のベース層と、ベース層の第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、半導体基板の第１主面に沿った第１方向に複数並んで形成されエミッタ層及びベース層を貫通したアクティブトレンチ内に、絶縁膜を介してドリフト層に面して設けられたゲート電圧が印加されるアクティブトレンチゲート電極を有するアクティブトレンチゲートと、半導体基板の第２主面側の表層に設けられた第２導電型のコレクタ層と、を有し、ダイオード領域は、半導体基板の第１主面側の表層に設けられた第２導電型のアノード層と、半導体基板の第２主面側の表層に設けられた第１導電型のカソード層と、半導体基板の第１方向に複数並んで形成されアノード層を貫通したダミートレンチ内に、絶縁膜を介してドリフト層に面しゲート電圧が印加されないダミートレンチゲート電極を有するダミートレンチゲートと、を有し、平面視でＩＧＢＴ領域とダイオード領域とが隣接する位置で、アクティブトレンチまたはダミートレンチよりも深くドリフト層に位置する底面を有し、底面と第１主面とを接続し互いに対向する一方側壁及び他方側壁とを有する境界トレンチと、境界トレンチ絶縁膜を介してベース層、アノード層、及びドリフト層に面し境界トレンチ絶縁膜で底面と一方側壁と他方側壁とが覆われた境界トレンチの内部で、ドリフト層に面する領域に亘って境界トレンチの一方側壁から他方側壁に亘って設けられた境界トレンチゲート電極と、を備える。
本開示に係る半導体装置によれば、ＩＧＢＴ領域とＩＧＢＴ領域に隣接するダイオード領域との間に、ＩＧＢＴ領域のトレンチの底面またはダイオード領域のトレンチの底面よりも深い底面を有する境界トレンチを設けることで、ダイオード領域への正孔の流れ込みを抑制してリカバリー動作時の破壊耐量を向上することができる。
実施の形態１に係る半導体装置を示す平面図である。 実施の形態１に係る他の構成の半導体装置を示す平面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面 図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図である。 実施の形態１に係る半導体装置のダイオード領域の構成を示す部分拡大平 面図である。 実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図であ る。 実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図であ る。 実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境界 の構成を示す部分拡大断面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境 界の構成を示す断面図である。 実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域との境 界の構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 実施の形態１に係る半導体装置の製造方法を示す図である。 比較例の半導体装置のダイオード動作時における正孔の動きを模式的に 示す図である。 比較例の半導体装置のリカバリー動作時における正孔の動きを模式的に 示す図である。 実施の形態１に係る半導体装置の正孔流入抑制の効果を模式的に示す図 である。 実施の形態１に係る半導体装置の正孔流入抑制の効果を模式的に示す図 である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る半導体装置を示す断面図である。 実施の形態５に係る半導体装置を示す断面図である。
以下、図面を参照しながら実施の形態について説明する。図面は模式的に示されたものであるため、サイズおよび位置の相互関係は変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられているものであり、実施される際の位置および方向を限定するものではない。
また、以下の説明では、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明する。また、ｎ−は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ−は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置を示す平面図であり、ＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ：逆導通ＩＧＢＴ）である半導体装置を示す。また、図２は、実施の形態１に係る他の構成の半導体装置を示す平面図であり、他の構成のＲＣ−ＩＧＢＴである半導体装置を示す。図１に示す半導体装置１００は、ＩＧＢＴ領域１０とダイオード領域２０とがストライプ状に並んで設けられたものであり、単に「ストライプ型」と呼んでよい。図２に示す半導体装置１０１は、ダイオード領域２０が縦方向と横方向に複数設けられ、ダイオード領域２０の周囲にＩＧＢＴ領域１０が設けられたものであり、単に「アイランド型」と呼んでよい。以下の説明では、ストライプ型で説明しているが、本開示はストライプ型とアイランド型のどちらに適用してもよい。
図１において、半導体装置１００は、１つの半導体装置内にＩＧＢＴ領域１０とダイオード領域２０とを備えている。ＩＧＢＴ領域１０およびダイオード領域２０は、半導体装置１００の一端側から他端側に延伸し、ＩＧＢＴ領域１０およびダイオード領域２０の延伸方向と直交する方向に交互にストライプ状に設けられている。図１では、ＩＧＢＴ領域１０を３個、ダイオード領域を２個で示し、全てのダイオード領域２０がＩＧＢＴ領域１０で挟まれた構成で示しているが、ＩＧＢＴ領域１０とダイオード領域２０の数はこれに限るものでなく、ＩＧＢＴ領域１０の数は３個以上でも３個以下でもよく、ダイオード領域２０の数も２個以上でも２個以下でもよい。また、図１のＩＧＢＴ領域１０とダイオード領域２０の場所を入れ替えた構成であってもよく、全てのＩＧＢＴ領域１０がダイオード領域２０に挟まれた構成であってもよい。また、ＩＧＢＴ領域１０とダイオード領域２０とがそれぞれ１つずつ互いに隣り合って設けられた構成であってもよい。
図１に示すように、紙面下側のＩＧＢＴ領域１０に隣接してパッド領域４０が設けられている。パッド領域４０は半導体装置１００を制御するための制御パッド４１が設けられる領域である。ＩＧＢＴ領域１０およびダイオード領域２０を合わせてセル領域と呼ぶ。セル領域およびパッド領域４０を合わせた領域の周囲には半導体装置１００の耐圧保持のために終端領域３０が設けられている。終端領域３０には、周知の耐圧保持構造を適宜選択して設けることができる。耐圧保持構造は、例えば、半導体装置１００のおもて面側である第１主面側に、ｐ型半導体のｐ型終端ウェル層でセル領域を囲ったＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｍｉｔｉｎｇ Ｒｉｎｇ）や濃度勾配をつけたp型ウェル層でセル領域を囲ったＶＬＤ(Ｖａｒｉａｔｉｏｎ ｏｆ Ｌａｔｅｒａｌ Ｄｏｐｉｎｇ)を設けてもよく、ＦＬＲに用いられるリング状のｐ型終端ウェル層の数やＶＬＤに用いられる濃度分布は、半導体装置１００の耐圧設計によって適宜選択してよい。また、パッド領域４０のほぼ全域に亘ってｐ型終端ウェル層を設けてもよく、パッド領域４０にＩＧＢＴセルやダイオードセルを設けてもよい。
制御パッド４１は、例えば、電流センスパッド４１ａ、ケルビンエミッタパッド４１ｂ、ゲートパッド４１ｃ、温度センスダイオードパッド４１ｄ、４１ｅであってよい。電流センスパッド４１ａは、半導体装置１００のセル領域に流れる電流を検知するための制御パッドで、半導体装置１００のセル領域に電流が流れる際に、セル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部のＩＧＢＴセルまたはダイオードセルに電気的に接続された制御パッドである。
ケルビンエミッタパッド４１ｂおよびゲートパッド４１ｃは、半導体装置１００をオンオフ制御するためのゲート駆動電圧が印加される制御パッドである。ケルビンエミッタパッド４１ｂはＩＧＢＴセルのｐ型ベース層に電気的に接続され、ゲートパッド４１ｃはＩＧＢＴセルのゲートトレンチ電極に電気的に接続される。ケルビンエミッタパッド４１ｂとｐ型ベース層とはｐ＋型コンタクト層を介して電気的に接続されてもよい。温度センスダイオードパッド４１ｄ、４１ｅは、半導体装置１００に設けられた温度センスダイオードのアノードおよびカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置１００の温度を測定する。
図３は、実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す部分拡大平面図であり、ＲＣ−ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す。また、図４および図５は、実施の形態１に係る半導体装置のＩＧＢＴ領域の構成を示す断面図であり、ＲＣ−ＩＧＢＴである半導体装置のＩＧＢＴ領域の構成を示す。図３は、図１に示した半導体装置１００または図２に示した半導体装置１０１における破線８２で囲った領域を拡大して示したものである。図４は、図３に示した半導体装置１００または半導体装置１０１の破線Ａ−Ａにおける断面図であり、図５は、図３に示した半導体装置１００または半導体装置１０１の破線Ｂ−Ｂにおける断面図である。
図３に示すように、ＩＧＢＴ領域１０には、アクティブトレンチゲート１１とダミートレンチゲート１２とがストライプ状に設けられている。半導体装置１００では、アクティブトレンチゲート１１およびダミートレンチゲート１２は、ＩＧＢＴ領域１０の長手方向に延伸しておりＩＧＢＴ領域１０の長手方向がアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向となっている。一方、半導体装置１０１では紙面左右方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよく、紙面上下方向をアクティブトレンチゲート１１およびダミートレンチゲート１２の長手方向としてもよい。
アクティブトレンチゲート１１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａを有する。ダミートレンチゲート１２は、半導体基板に形成されたトレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａを有する。アクティブトレンチゲート１１のゲートトレンチ電極１１ａは、ゲートパッド４１ｃに電気的に接続される。ダミートレンチゲート１２のダミートレンチ電極１２ａは、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続される。すなわち、アクティブトレンチゲート１１はゲート駆動電圧を印加できるが、ダミートレンチゲート１２はゲート駆動電圧を印加できない。
ｎ＋型ソース層１３が、アクティブトレンチゲート１１の幅方向の両側にゲートトレンチ絶縁膜１１ｂに接して設けられる。ｎ＋型ソース層１３は、アクティブトレンチゲート１１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。ｐ＋型コンタクト層１４は、隣り合った２つのダミートレンチゲート１２の間にも設けられる。
図３に示すように半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０では、アクティブトレンチゲート１１が３本並んだ隣に、ダミートレンチゲート１２が３本並び、ダミートレンチゲート１２が３本並んだ隣に、アクティブトレンチゲート１１が３本並んだ構成をしている。ＩＧＢＴ領域１０は、このようにアクティブトレンチゲート１１の組とダミートレンチゲート１２の組とが交互に並んだ構成をしている。図３では、１つのアクティブトレンチゲート１１の組に含まれるアクティブトレンチゲート１１の数を３としたが、１以上であればよい。また、１つのダミートレンチゲート１２の組に含まれるダミートレンチゲート１２の数は１以上であってよく、ダミートレンチゲート１２の数は０であってもよい。すなわち、ＩＧＢＴ領域１０に設けられるトレンチの全てをアクティブトレンチゲート１１としてもよい。
図４は、半導体装置１００または半導体装置１０１の図３における破線Ａ−Ａでの断面図であり、ＩＧＢＴ領域１０の断面図を示す。半導体装置１００または半導体装置１０１は、半導体基板からなるｎ−型ドリフト層１を有している。半導体基板は、図４においては、ｎ＋型ソース層１３およびｐ＋型コンタクト層１４からｐ型コレクタ層１６までの範囲である。図４においてｎ＋型ソース層１３およびｐ＋型コンタクト層１４の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１６の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体装置１００のおもて面側の主面であり、半導体基板の第２主面は、半導体装置１００の裏面側の主面である。半導体装置１００は、セル領域であるＩＧＢＴ領域１０において、第１主面と第１主面に対向する第２主面との間にｎ−型ドリフト層１を有している。
図４に示すように、ＩＧＢＴ領域１０では、ｎ−型ドリフト層１の第１主面側に、ｎ−型ドリフト層１よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層２が設けられている。なお、半導体装置１００または半導体装置１０１は、ｎ型キャリア蓄積層２が設けられずに、図４で示したｎ型キャリア蓄積層２の領域にもｎ−型ドリフト層１が設けられてもよい。ｎ型キャリア蓄積層２を設けることによって、ＩＧＢＴ領域１０に電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層２とｎ−型ドリフト層１とを合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２は、ｎ−型ドリフト層１を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ−型ドリフト層１である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型ベース層１５が設けられている。ｐ型ベース層１５はアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接している。ｐ型ベース層１５の第１主面側には、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接してｎ＋型ソース層１３が設けられ、残りの領域にｐ＋型コンタクト層１４が設けられている。ｎ＋型ソース層１３およびｐ＋型コンタクト層１４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層１４は、ｐ型ベース層１５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層１４とｐ型ベース層１５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層１４とｐ型ベース層１５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体装置１００または半導体装置１０１は、ｎ−型ドリフト層１の第２主面側に、ｎ−型ドリフト層１よりもｎ型不純物の濃度が高いｎ型バッファ層３が設けられている。ｎ型バッファ層３は、半導体装置１００または半導体装置１０１がオフ状態のときにｐ型ベース層１５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層３は、例えば、リン（Ｐ）あるいはプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。なお、半導体装置１００または半導体装置１０１は、ｎ型バッファ層３が設けられずに、図４で示したｎ型バッファ層３の領域にもｎ−型ドリフト層１が設けられてもよい。ｎ型バッファ層３とｎ−型ドリフト層１とを合わせてドリフト層と呼んでもよい。
半導体装置１００または半導体装置１０１は、ｎ型バッファ層３の第２主面側に、ｐ型コレクタ層１６が設けられている。すなわち、ｎ−型ドリフト層１と第２主面との間に、ｐ型コレクタ層１６が設けられている。ｐ型コレクタ層１６は半導体基板の第２主面を構成している。ｐ型コレクタ層１６は、ＩＧＢＴ領域１０だけでなく、終端領域３０にも設けられており、ｐ型コレクタ層１６のうち終端領域３０に設けられた部分はｐ型終端コレクタ層を構成している。また、ｐ型コレクタ層１６は、ＩＧＢＴ領域１０からダイオード領域２０に一部がはみ出して設けられてもよい。
図４に示すように、半導体装置１００または半導体装置１０１は、半導体基板の第１主面からｐ型ベース層１５を貫通し、ｎ−型ドリフト層１に達するトレンチが形成されている。トレンチ内にゲートトレンチ絶縁膜１１ｂを介してゲートトレンチ電極１１ａが設けられることでアクティブトレンチゲート１１が構成されている。ゲートトレンチ電極１１ａは、ゲートトレンチ絶縁膜１１ｂを介してｎ−型ドリフト層１に面している。また、トレンチ内にダミートレンチ絶縁膜１２ｂを介してダミートレンチ電極１２ａが設けられることでダミートレンチゲート１２が構成されている。ダミートレンチ電極１２ａは、ダミートレンチ絶縁膜１２ｂを介してｎ−型ドリフト層１に面している。アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂは、ｐ型ベース層１５およびｎ＋型ソース層１３に接している。ゲートトレンチ電極１１ａにゲート駆動電圧が印加されると、アクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂに接するｐ型ベース層１５にチャネルが形成される。
図４に示すように、アクティブトレンチゲート１１のゲートトレンチ電極１１ａの上には層間絶縁膜４が設けられている。半導体基板の第１主面の層間絶縁膜４が設けられていない領域の上、および層間絶縁膜４の上にはバリアメタル５が形成されている。バリアメタル５は、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。
図４に示すように、バリアメタル５は、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａにオーミック接触し、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａと電気的に接続されている。バリアメタル５の上には、エミッタ電極６が設けられる。エミッタ電極６は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成してもよく、アルミ合金で形成した電極上に、無電解めっき、あるいは電解めっきでめっき膜を形成した複数層の金属膜からなる電極であってもよい。無電解めっき、あるいは電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。
層間絶縁膜４に設けられたコンタクトホール１９の幅が狭く、エミッタ電極６では良好な埋め込みが得られない場合には、エミッタ電極６よりも埋込性が良好なタングステンをコンタクトホール１９に配置して、タングステンの上にエミッタ電極６を設けてもよい。なお、バリアメタル５を設けずに、ｎ＋型ソース層１３、ｐ＋型コンタクト層１４およびダミートレンチ電極１２ａの上にエミッタ電極６を設けてもよい。また、ｎ＋型ソース層１３などのｎ型の半導体層の上のみにバリアメタル５を設けてもよい。バリアメタル５とエミッタ電極６とを合わせてエミッタ電極と呼んでよい。
図４では、ダミートレンチゲート１２のダミートレンチ電極１２ａの上には層間絶縁膜４が設けらずにコンタクトホール１９を設けた構成を示したが、層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成しても良い。層間絶縁膜４をダミートレンチゲート１２のダミートレンチ電極１２ａの上に形成した場合には、別の断面においてエミッタ電極６とダミートレンチ電極１２ａとを電気的に接続すれば良い。
ｐ型コレクタ層１６の第２主面側には、コレクタ電極７が設けられる。コレクタ電極７は、エミッタ電極６と同様、アルミ合金あるいはアルミ合金とめっき膜とで構成されていてもよい。また、コレクタ電極７はエミッタ電極６と異なる構成であってもよい。コレクタ電極７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
図５は、半導体装置１００または半導体装置１０１の図３における破線Ｂ−Ｂでの断面図であり、ＩＧＢＴ領域１０の断面図である。図４に示した破線Ａ−Ａでの断面図とは、アクティブトレンチゲート１１に接して、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が、図５の破線Ｂ−Ｂでの断面には見られない点が異なる。つまり、図３に示したように、ｎ＋型ソース層１３は、ｐ型ベース層の第１主面側に選択的に設けられている。なお、ここで言うｐ型ベース層とは、ｐ型ベース層１５とｐ＋型コンタクト層１４とを合わせて呼ぶｐ型ベース層のことである。
図６は、実施の形態１に係る半導体装置のダイオード領域の構成を示す部分拡大平面図であり、ＲＣ−ＩＧＢＴである半導体装置のダイオード領域の構成を示す。また、図７および図8は、実施の形態１に係る半導体装置のダイオード領域の構成を示す断面図であり、ＲＣ−ＩＧＢＴである半導体装置のダイオード領域の構成を示す。図６は、図１に示した半導体装置１００または半導体装置１０１における破線８３で囲った領域を拡大して示したものである。図７は、図６に示した半導体装置１００の破線Ｃ−Ｃにおける断面図である。図８は、図６に示した半導体装置１００の破線Ｄ−Ｄにおける断面図である。
ダイオードトレンチゲート２１は、半導体装置１００または半導体装置１０１の第１主面に沿ってセル領域であるダイオード領域２０の一端側から対向する他端側に向かって延伸している。ダイオードトレンチゲート２１は、ダイオード領域２０の半導体基板に形成されたトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａを有する。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ−型ドリフト層１に面している。隣接する２つのダイオードトレンチゲート２１の間には、ｐ＋型コンタクト層２４およびｐ型アノード層２５が設けられている。ｐ＋型コンタクト層２４とｐ型アノード層２５とはダイオードトレンチゲート２１の長手方向に交互に設けられている。
図７は、半導体装置１００または半導体装置１０１の図６における破線Ｃ−Ｃでの断面図であり、ダイオード領域２０の断面図である。半導体装置１００または半導体装置１０１は、ダイオード領域２０においてもＩＧＢＴ領域１０と同じく半導体基板からなるｎ−型ドリフト層１を有している。ダイオード領域２０のｎ−型ドリフト層１とＩＧＢＴ領域１０のｎ−型ドリフト層１とは連続して一体的に構成されたものであり、同一の半導体基板によって構成されている。図７において半導体基板は、ｐ＋型コンタクト層２４からｎ＋型カソード層２６までの範囲である。図７においてｐ＋型コンタクト層２４の紙面上端を半導体基板の第１主面、ｎ＋型カソード層２６の紙面下端を半導体基板の第２主面と呼ぶ。ダイオード領域２０の第１主面とＩＧＢＴ領域１０の第１主面とは同一面であり、ダイオード領域２０の第２主面とＩＧＢＴ領域１０の第２主面とは同一面である。
図７に示すように、ダイオード領域２０においてもＩＧＢＴ領域１０と同様に、ｎ−型ドリフト層１の第１主面側にｎ型キャリア蓄積層２が設けられ、ｎ−型ドリフト層１の第２主面側にｎ型バッファ層３が設けられている。ダイオード領域２０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３は、ＩＧＢＴ領域１０に設けられるｎ型キャリア蓄積層２およびｎ型バッファ層３と同一の構成である。なお、ＩＧＢＴ領域１０およびダイオード領域２０にｎ型キャリア蓄積層２は必ずしも設ける必要はなく、ＩＧＢＴ領域１０にｎ型キャリア蓄積層２を設ける場合であっても、ダイオード領域２０にはｎ型キャリア蓄積層２を設けない構成としてもよい。また、ＩＧＢＴ領域１０と同じく、ｎ−型ドリフト層１、ｎ型キャリア蓄積層２およびｎ型バッファ層３を合わせてドリフト層と呼んでもよい。
ｎ型キャリア蓄積層２の第１主面側には、ｐ型アノード層２５が設けられている。ｐ型アノード層２５は、ｎ−型ドリフト層１と第１主面との間に設けられている。ｐ型アノード層２５はＩＧＢＴ領域１０のｐ型ベース層１５とｐ型不純物の濃度を同じ濃度にしてよく、ｐ型アノード層２５とｐ型ベース層１５とを同時に形成してもよい。また、第2主面に向かう方向において同じ深さで形成してもよい。また、ｐ型アノード層２５のｐ型不純物の濃度を、ＩＧＢＴ領域１０のｐ型ベース層１５のｐ型不純物の濃度よりも低くして、ダイオード動作時にダイオード領域２０に流入する正孔の量を減少させるように構成してもよい。ダイオード動作時に流入する正孔の量を減少させることでダイオード動作時のリカバリー電流を低減することができる。
ｐ型アノード層２５の第１主面側には、ｐ＋型コンタクト層２４が設けられている。ｐ＋型コンタクト層２４のｐ型不純物の濃度は、ＩＧＢＴ領域１０のｐ＋型コンタクト層１４のｐ型不純物と同じ濃度としてよく、異なる濃度としてもよい。ｐ＋型コンタクト層２４は半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層２４は、ｐ型アノード層２５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層２４とｐ型アノード層２５とを区別する必要がある場合にはそれぞれを個別に呼称してよく、ｐ＋型コンタクト層２４とｐ型アノード層２５とを合わせてｐ型アノード層と呼んでもよい。
ダイオード領域２０には、ｎ型バッファ層３の第２主面側に、ｎ＋型カソード層２６が設けられている。ｎ＋型カソード層２６は、ｎ−型ドリフト層１と第２主面との間に設けられている。図２で示したように、ｎ＋型カソード層２６は、ダイオード領域２０の一部または全部に設けられる。ｎ＋型カソード層２６は半導体基板の第２主面を構成している。なお、図示していないが、上述のようにｎ＋型カソード層２６を形成した領域に、さらにｐ型不純物を選択的に注入して、ｎ＋型カソード層２６を形成した領域の一部をｐ型半導体としてｐ型カソード層を設けてもよい。
図７に示すように、半導体装置１００または半導体装置１０１のダイオード領域２０には、半導体基板の第１主面からｐ型アノード層２５を貫通し、ｎ−型ドリフト層１に達するトレンチが形成されている。ダイオード領域２０のトレンチ内にダイオードトレンチ絶縁膜２１ｂを介してダイオードトレンチ電極２１ａが設けられることでダイオードトレンチゲート２１が構成されている。ダイオードトレンチ電極２１ａはダイオードトレンチ絶縁膜２１ｂを介してｎ−型ドリフト層１に面している。
図７に示すように、ダイオードトレンチ電極２１ａ、およびｐ＋型コンタクト層２４の上にはバリアメタル５が設けられている。バリアメタル５は、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とオーミック接触し、ダイオードトレンチ電極およびｐ＋型コンタクト層２４に電気的に接続されている。バリアメタル５は、ＩＧＢＴ領域１０のバリアメタル５と同一の構成であってよい。バリアメタル５の上には、エミッタ電極６が設けられる。ダイオード領域２０に設けられるエミッタ電極６は、ＩＧＢＴ領域１０に設けられたエミッタ電極６と連続して形成されている。なお、ＩＧＢＴ領域１０の場合と同様に、バリアメタル５を設けずに、ダイオードトレンチ電極２１ａおよびｐ＋型コンタクト層２４とエミッタ電極６とをオーミック接触させてもよい。
図７では、ダイオードトレンチ２１のダイオードトレンチ電極２１ａの上には層間絶縁膜４が設けらずにコンタクトホール１９が設けられた構成を示したが、層間絶縁膜４をダイオードトレンチ２１のダイオードトレンチ電極２１ａの上に形成しても良い。層間絶縁膜４をダイオードトレンチ２１のダイオードトレンチ電極２１ａの上に形成した場合には、別の断面においてエミッタ電極６とダイオードトレンチ電極２１ａとを電気的に接続すれば良い。
ｎ＋型カソード層２６の第２主面側には、コレクタ電極７が設けられる。エミッタ電極６と同様、ダイオード領域２０のコレクタ電極７は、ＩＧＢＴ領域１０に設けられたコレクタ電極７と連続して形成されている。コレクタ電極７は、ｎ＋型カソード層２６にオーミック接触し、ｎ＋型カソード層２６に電気的に接続されている。
図８は、半導体装置１００または半導体装置１０１の図６における破線Ｄ−Ｄでの断面図であり、ダイオード領域２０の断面図である。図７に示した破線Ｃ−Ｃでの断面図とは、ｐ型アノード層２５とバリアメタル５との間に、ｐ＋型コンタクト層２４が設けられておらず、ｐ型アノード層２５が半導体基板の第１主面を構成している点が異なる。つまり、図７で示したｐ＋型コンタクト層２４は、ｐ型アノード層２５の第１主面側に選択的に設けられている。
図９は、実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す部分拡大断面図であり、ＲＣ−ＩＧＢＴである半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す。図９は、図１に示した半導体装置１００または半導体装置１０１における破線８４で囲った領域を拡大して示したものである。図９に示すように、ＩＧＢＴ領域１０とダイオード領域２０とが隣接して設けられており、境界トレンチゲート５１がＩＧＢＴ領域１０のアクティブトレンチゲート１１とダイオード領域２０のダミートレンチゲート２１との間に設けられている。
半導体装置１００の破線８４で囲った領域では、境界トレンチゲート５１はＩＧＢＴ領域１０のアクティブトレンチゲート１１およびダイオード領域２０のダミートレンチゲート２１の長手方向である紙面左右方向に延伸しており、ＩＧＢＴ領域１０のアクティブトレンチゲート１１およびダイオード領域２０のダミートレンチゲート２１の長手方向が境界トレンチゲート５１の長手方向となる。一方、半導体装置１０１の破線８４で囲った領域では、境界トレンチゲート５１はＩＧＢＴ領域１０のアクティブトレンチゲート１１およびダイオード領域２０のダミートレンチゲート２１の長手方向である紙面左右方向に延伸しており、ＩＧＢＴ領域１０のアクティブトレンチゲート１１およびダイオード領域２０のダミートレンチゲート２１の長手方向が境界トレンチゲート５１の長手方向となる。
境界トレンチゲート５１は、半導体基板に形成されたトレンチ内にゲートトレンチ絶縁膜５１ｂを介してゲートトレンチ電極５１ａを有する。境界トレンチゲート５１の幅方向の一方側、すなわちＩＧＢＴ領域１０側は、ｎ＋型ソース層１３がゲートトレンチ絶縁膜５１ｂに接して設けられ、境界トレンチゲート５１の幅方向の他方側、すなわちダイオード領域２０側は、ｐ型アノード層２４がゲートトレンチ絶縁膜５１ｂに接して設けられる。また、境界トレンチゲート５１とアクティブトレンチゲート１１との間におけるＩＧＢＴ領域１０においてｎ＋型ソース層１３は、境界トレンチゲート５１の延伸方向に沿って、ｐ＋型コンタクト層１４と交互に設けられる。境界トレンチゲート５１とダイオードトレンチ２１との間におけるダイオード領域２０においてＰ型アノード層２４は、境界トレンチゲート５１の延伸方向に沿って、ｐ＋型コンタクト層２５と交互に設けられる。
図１０は、実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図であり、図９における破線Ｇ−Ｇでの断面図を示す。境界トレンチゲート５１は、境界トレンチ電極５１a、ゲートトレンチ絶縁膜５１ｂ、底面５１ｃ、側壁５１ｄを有している。境界トレンチゲート５１の境界トレンチは、境界トレンチゲートの底面５１ｃと境界トレンチゲートの側壁５１ｄとを有している。境界トレンチゲートの側壁５１ｄは、底面５１ｃと第１主面とを接続して形成されている。
アクティブトレンチゲート１１のアクティブトレンチは、アクティブトレンチゲートの底面１１ｃとアクティブトレンチゲートの側壁１１ｄとを有している。アクティブトレンチゲートの側壁１１ｄは、底面１１ｃと第１主面とを接続して形成されている。ダミートレンチゲート２１のダミートレンチは、ダミートレンチゲートの底面２１ｃとダミートレンチゲートの側壁２１ｄとを有している。ダミートレンチゲートの側壁２１ｄは、底面２１ｃと第１主面とを接続して形成されている。
図１０に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界は、ＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃおよびダイオード領域２０側のダミートレンチゲートの底面２１ｃよりも深い底面５１ｃを有する境界トレンチゲート５１が設けられる位置である。また、ＩＧＢＴ領域１０の第２主面側に設けられたｐ型コレクタ層１６は、ＩＧＢＴ領域１０とダイオード領域２０との境界で、ｎ＋型カソード層２６と接して設けられている。なお、ｐ型コレクタ層１６とｎ＋型カソード層２６とは製造誤差があるため、ＩＧＢＴ領域１０とダイオード領域２０との境界でｐ型コレクタ層１６の一部とｎ＋型カソード層２６の一部とが接しているｐ型コレクタ層１６とｎ＋型カソード層２６とが１組以上あればよい。
図１１は、実施の形態１に係る半導体装置のＩＧＢＴ領域とダイオード領域の境界の構成を示す断面図であり、図９における破線Ｈ−Ｈでの断面図を示す。図１０に示した破線Ｇ−Ｇでの断面図との相違点は、半導体基板の第１主面側に設けられるｎ＋型ソース層１３が図１１の破線Ｈ−Ｈでの断面には見られずｐ＋型コンタクト層１４に代わっている点と、ｐ型アノード層２５とバリアメタル５との間にｐ＋型コンタクト層２４が設けられて半導体基板の第１主面を構成している点が異なる。
次に、実施の形態１に係る半導体装置の製造方法について説明する。以降の製造方法の説明においてはセル領域の製造方法を記載しており、任意な構造にて形成される終端領域３０およびパッド領域４０などの製造方法は省略している。
図１２〜図１７は、実施の形態１に係る半導体装置の製造方法を示す図であり、ＲＣ−ＩＧＢＴである半導体装置の製造方法を示す。図１２〜図１５は半導体装置１００または半導体装置１０１のおもて面側を形成する工程を示す図であり、図１６および図１７は、半導体装置１００または半導体装置１０１の裏面側を形成する工程を示す図である。
まず、図１２（ａ）に示すようにｎ−型ドリフト層１を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハやＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ ＣＺｏｃｈｒａｌｋｉ）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Vの半導体装置では、半導体基板を構成するｎ−型ドリフト層１の比抵抗が４０〜１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。図１２（ａ）に示すように、半導体基板を準備する工程では、半導体基板の全体がｎ−型ドリフト層１となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体装置１００または半導体装置１０１は製造される。
図１２（ａ）に示すように、ｎ−型ドリフト層１を構成する半導体基板は、ＩＧＢＴ領域１０およびダイオード領域２０になる領域を備えている。また、図示しないがＩＧＢＴ領域１０およびダイオード領域２０になる領域の周囲には終端領域３０となる領域を備えている。以下では、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０の構成の製造方法について主として説明するが、半導体装置１００または半導体装置１０１の終端領域３０については周知の製造方法により作製してよい。例えば、終端領域３０に耐圧保持構造としてｐ型終端ウェル層を有するＦＬＲを形成する場合、半導体装置１００または半導体装置１０１のＩＧＢＴ領域１０およびダイオード領域２０を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体装置１００のＩＧＢＴ領域１０あるいはダイオード領域２０にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、図１２（ｂ）に示すように、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層２を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層１５およびｐ型アノード層２５を形成する。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層２、ｐ型ベース層１５およびｐ型アノード層２５は、ＩＧＢＴ領域１０およびダイオード領域２０に形成され、終端領域３０でｐ型終端ウェル層に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
ｐ型ベース層１５およびｐ型アノード層２５は、同時にｐ型不純物をイオン注入して形成してもよい。この場合、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度は同じとなり同一の構成となる。このような構成とすることで同時にイオン注入ができるため、半導体装置の生産性を向上させることができる。また、ｐ型ベース層１５とｐ型アノード層２５の深さが同じであるため、電界集中を緩和して耐圧低下を抑制することができる。なお、マスク処理によりｐ型ベース層１５とｐ型アノード層２５とに別々にｐ型不純物をイオン注入することで、ｐ型ベース層１５とｐ型アノード層２５の深さやｐ型不純物濃度を異ならせてもよい。
次に、図１３（ａ）に示すように、マスク処理によりＩＧＢＴ領域１０のｐ型ベース層１５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層１３を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。
次に、図１３（ｂ）に示すように、半導体基板の第１主面側からｐ型ベース層１５およびｐ型アノード層２５を貫通し、ｎ−型ドリフト層１に達するトレンチ８を形成する。ＩＧＢＴ領域１０において、ｎ＋型ソース層１３を貫通するトレンチ８は、側壁がｎ＋型ソース層１３の一部を構成する。トレンチ８は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ８を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成してよい。図１３（ｂ）では，ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを同じにして形成しているが、ＩＧＢＴ領域１０とダイオード領域２０とでトレンチ８のピッチを異ならせてもよい。トレンチ８のピッチの平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。
マスク処理によってダイオード領域２０の複数のダミートレンチゲート２１の互いの間隔が、ＩＧＢＴ領域１０の複数のアクティブトレンチゲート１１の互いの間隔よりも広い間隔にトレンチピッチを変更したり、ＩＧＢＴ領域１０の複数のアクティブトレンチゲート１１の互いの間隔より、ダイオード領域２０の複数のダミートレンチゲート２１の互いの間隔が広い間隔にトレンチピッチを変更してもよい。
図１３（ｂ）に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界に位置するトレンチ８ａは、2回エッチングすることで、ＩＧＢＴ領域１０およびダイオード領域２０のトレンチ８よりも底面が深いトレンチとすることができる。トレンチ８ａは境界トレンチゲート５１を構成する境界トレンチである。なお、マスク処理によってトレンチ８ａの幅を広くして、１回のエッチングで深いトレンチを形成してもよい。トレンチエッチング時のエッチングレートはトレンチの開口幅によって変わるため、深くしたいトレンチのみ開口幅をエッチングレートが速くなる方向へ変えることによって、深いトレンチを形成できる。トレンチ幅の平面視におけるパターンは、マスク処理のマスクパターンにより適宜変更することができる。なお、トレンチ幅と同様にトレンチピッチを広げることで、工程を追加することなく一部に深いトレンチを形成することもできる。
以下では、境界トレンチであるトレンチ８ａと他のトレンチ８とを区別せずに説明する場合があり、トレンチ８の説明にはトレンチ８ａを含む場合がある。
次に、図１４（ａ）に示すように、酸素を含む雰囲気中で半導体基板を加熱してトレンチ８、８ａの内壁および半導体基板の第１主面に酸化膜９を形成する。トレンチ８、８ａの内壁は、底面と側壁を有しており、例えば、境界トレンチであるトレンチ８ａの底面５１ｃと側壁５１ｄ、ＩＧＢＴ側アクティブトレンチの底面１１ｃと側壁１１ｄ、ダイオード側ダミートレンチの底面２１ｃと側壁２１ｄである。トレンチ８、８ａの内壁に形成された酸化膜９のうち、ＩＧＢＴ領域１０のトレンチ８に形成された酸化膜９がアクティブトレンチゲート１１のゲートトレンチ絶縁膜１１ｂおよびダミートレンチゲート１２のダミートレンチ絶縁膜１２ｂである。また、ダイオード領域２０のトレンチ８に形成された酸化膜９がダイオードトレンチ絶縁膜２１ｂである。また、境界トレンチであるトレンチ８ａに形成された酸化膜９が境界トレンチゲート５１の境界トレンチゲート絶縁膜５１ｂである。半導体基板の第１主面に形成された酸化膜９は後の工程で除去される。
次に、図１４（ｂ）に示すように、内壁に酸化膜９を形成したトレンチ８、８ａ内に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させて、ゲートトレンチ電極１１ａ、ダミートレンチ電極１２ａ、ダイオードトレンチ電極２１ａおよび境界トレンチゲート電極５１aを形成する。
次に、図１５（ａ）に示すように、ＩＧＢＴ領域１０のアクティブトレンチゲート１１のゲートトレンチ電極１１ａ上に層間絶縁膜４を形成した後に半導体基板の第１主面に形成された酸化膜９を除去する。層間絶縁膜４は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜４にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層１３上、ｐ＋型コンタクト層１４上、ｐ＋型コンタクト層２４上、ダミートレンチ電極１２ａ上、ダイオードトレンチ電極２１ａ上および境界トレンチゲート電極５１a上に形成される。
次に、図１５（ｂ）に示すように、半導体基板の第１主面および層間絶縁膜４上にバリアメタル５を形成し、さらにバリアメタル５の上にエミッタ電極６を形成する。バリアメタル５は、窒化チタンをＰＶＤ（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＣＶＤによって製膜することで形成される。
エミッタ電極６は、例えば、スパッタリングや蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ−Ｓｉ系合金）をバリアメタル５の上に堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっきや電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極６としてもよい。エミッタ電極６をめっきで形成すると、エミッタ電極６として厚い金属膜を容易に形成することができるので、エミッタ電極６の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極６を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、図１６（ａ）に示すように半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ〜２００μｍであってよい。
次に、図１６（ｂ）に示すように、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層３を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１６を形成する。ｎ型バッファ層３はＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０に形成してよく、ＩＧＢＴ領域１０またはダイオード領域２０のみに形成してもよい。
ｎ型バッファ層３は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層３をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層３を形成することができる。
また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層３を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層３を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１６は、例えば、ボロン（Ｂ）を注入して形成してよい。ｐ型コレクタ層１６は、終端領域３０にも形成され、終端領域３０のｐ型コレクタ層１６がｐ型終端コレクタ層となる。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１６が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層３のためのリンも同時に活性化される。一方、プロトンは３８０℃〜４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃〜４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物やｐ型不純物の活性化に用いることができる。
次に、図１７（ａ）に示すように、ダイオード領域２０にｎ＋型カソード層２６を形成する。ｎ＋型カソード層２６は、例えば、リン（Ｐ）を注入して形成してよい。図１７（ａ）に示すように、ＩＧＢＴ領域１０とダイオード領域２０との境界の位置に、ｐ型コレクタ層１６とｎ＋型カソード層２６との境界が位置するように、リンが第２主面側からマスク処理により選択的に注入される。ｎ＋型カソード層２６を形成するためのｎ型不純物の注入量は、ｐ型コレクタ層１６を形成するためのｐ型不純物の注入量より多くてもよい。図１７（ａ）では、第２主面からのｐ型コレクタ層１６とｎ＋型カソード層２６の深さを同じに示しているが、ｎ＋型カソード層２６の深さはｐ型コレクタ層１６の深さ以上でもよい。ｎ＋型カソード層２６が形成される領域は、ｐ型不純物が注入された領域にｎ型不純物を注入してｎ型半導体にする必要があるので、ｎ＋型カソード層２６が形成される領域の全てで注入されたｐ型不純物の濃度をｎ型不純物の濃度より高くする。
次に、図１７（ｂ）に示すように、半導体基板の第２主面上にコレクタ電極７を形成する。コレクタ電極７は、第２主面のＩＧＢＴ領域１０、ダイオード領域２０および終端領域３０の全面に亘って形成される。また、コレクタ電極７は、半導体基板であるｎ型ウエハの第２主面の全面に亘って形成してよい。コレクタ電極７は、スパッタリングや蒸着などのＰＶＤによって、アルミシリコン合金（Ａｉ−Ｓｉ系合金）やチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケルあるいは金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっきや電解めっきで、さらに金属膜を形成してコレクタ電極７としてもよい。
以上のような工程により半導体装置１００または半導体装置１０１は作製される。半導体装置１００または半導体装置１０１は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシングやブレードダイシングにより個々の半導体装置１００または半導体装置１０１に切り分けることで半導体装置１００または半導体装置１０１は完成する。
次に、実施の形態１に係る半導体装置の動作について説明する。
まず、比較例の半導体装置について説明し、次に実施の形態１に係る半導体装置について説明する。図１８は比較例の半導体装置のダイオード動作時における正孔の動きを模式的に示す図である。比較例の半導体装置では、ＩＧＢＴ領域１０側のアクティブトレンチゲート１１の底面とダイオード領域２０側のダミートレンチゲート２１の底面よりも深い底面を有する境界トレンチゲートが設けられていない点で実施の形態１の半導体装置１００または半導体装置１０１と相違する。
比較例の半導体装置のダイオード動作について説明する。ダイオード動作時には、エミッタ電極６にはコレクタ電極７と比較して正の電圧が印加される。正の電圧が印加されることでアノード層２５およびベース層１５からドリフト層１に正孔ｈが流入し、流入した正孔ｈはカソード層２６に向かって移動する。ＩＧＢＴ領域１０との境界付近のダイオード領域２０は、アノード層２５からの正孔ｈに加えて、ＩＧＢＴ領域１０からも正孔ｈが流入することにより、ＩＧＢＴ領域１０から離れたダイオード領域２０と比較して正孔ｈの密度が高い状態である。ダイオード動作時には、エミッタ電極６からコレクタ電極７に向かう方向に環流電流が流れる。
比較例の半導体装置のリカバリー動作について説明する。図１９は比較例の半導体装置のリカバリー動作時における正孔の動きを模式的に示す図である。リカバリー動作時には、エミッタ電極６にはコレクタ電極７と比較して負の電圧が印加される。ダイオード動作時にカソード層２６に向かい移動していた正孔ｈは、アノード層２５に向かう方向に移動方向を変えて移動する。リカバリー動作時には、正孔ｈはアノード層２５およびエミッタ電極６を介して半導体装置外部に流出する。
ダイオード動作時に正孔ｈの密度が高いＩＧＢＴ領域１０との境界付近のダイオード領域２０のアノード層２５には、ＩＧＢＴ領域１０と離れたダイオード領域２０のアノード層２５と比較してより多くの正孔ｈが通過する。また、ＩＧＢＴ領域１０に存在する正孔ｈの一部は、ベース層１５およびエミッタ電極６を介して半導体装置外部に流出する。リカバリー動作時には、コレクタ電極７からエミッタ電極６に向かう方向にリカバリー電流が流れる。
次に、実施の形態１に係る半導体装置の動作について、図２０、図２１を用いて説明する。図２０は実施の形態１に係る半導体装置の正孔流入抑制の効果を模式的に示す図であり、ダイオード動作時の正孔の動きを模式的に示す。図２１は実施の形態１に係る半導体装置の正孔流入抑制の効果を模式的に示す図であり、リカバリー動作時の正孔の動きを模式的に示す。
実施の形態１に係る半導体装置は、ＩＧＢＴ領域１０からダイオード領域２０に流入する正孔ｈを抑制する。図２０に示すように、ダイオード動作時にはｐ型のベース層１５からダイオード領域２０のドリフト層１に正孔ｈが流入する。このとき、ＩＧＢＴ領域１０側のアクティブトレンチゲート１１の底面とダイオード領域２０側のダミートレンチゲート２１の底面よりも深い底面を有する境界トレンチゲート５１をＩＧＢＴ領域１０とダイオード領域２０との境界に設けることで、ｐ型のベース層１５からダイオード領域２０への正孔ｈの移動経路が長くなり、正孔ｈの流入を抑制することができる。
したがって、図２１に示すようにリカバリー動作時には、ＩＧＢＴ領域１０側のアクティブトレンチゲート１１の底面とダイオード領域２０側のダミートレンチゲート２１の底面よりも深い底面を有する境界トレンチゲート５１をＩＧＢＴ領域１０とダイオード領域２０との境界に設けない比較例の半導体装置と比較して、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上させることが可能である。
実施の形態１に係る半導体装置においては、境界トレンチゲートの底面５１ｃは、ＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃ又はダイオード領域２０側のダミートレンチゲートの底面２１ｃよりも深い位置に底面を有している。このような構成にすることで、ＩＧＢＴ領域１０とダイオード領域２０の間に無効領域を設けることなく、ＩＧＢＴ領域１０からダイオード領域２０への正孔の流入を抑制し、ダイオードのリカバリー電流を低減することができる。
なお、境界トレンチゲート５１のゲートトレンチ電極５１ａは、ゲートパッド４１ｃに電気的に接続されてもよく、半導体装置１００または半導体装置１０１の第１主面上に設けられるエミッタ電極に電気的に接続されてもよい。
＜実施の形態２＞
図２２を用いて実施の形態２に係る半導体装置の構成を説明する。図２２は実施の形態２に係る半導体装置を示す断面図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２２に示すように、境界トレンチゲートの底面５１ｃはダイオード領域２０側のダミートレンチゲートの底面２１ｃとが同じ深さに位置しており、境界トレンチゲートの底面５１ｃとダイオード領域２０側のダミートレンチゲートの底面２１ｃとがＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃよりも深い。このような構成にすることで、ダイオード領域２０側のダミートレンチゲートの底面２１ｃ近傍のドリフト層での電界集中を緩和し、耐圧低下を抑制することができる。
したがって、実施の形態２においては、境界トレンチゲートの底面５１ｃとダイオード側のダミートレンチゲートの底面２１ｃとが同じ深さに位置して、境界トレンチゲートの底面５１ｃとダイオード側のダミートレンチゲートの底面２１ｃとがＩＧＢＴ側のアクティブトレンチゲートの底面１１ｃよりも深いことで、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上しつつ、電解集中を緩和して耐圧低下を抑制することができる。
なお、境界トレンチゲート５１のトレンチ幅とダイオード側のダミートレンチゲート２１のトレンチ幅とが、ＩＧＢＴ側のアクティブトレンチゲート１１のトレンチ幅より広くてもよい。上述のような構成にすることで、工程を追加することなく一部に深いトレンチを形成できる。
＜実施の形態３＞
図２３を用いて実施の形態３に係る半導体装置の構成を説明する。図２３は実施の形態３に係る半導体装置を示す断面図である。なお、実施の形態３において、実施の形態１から実施の形態２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２３に示すように、境界トレンチゲートの底面５１ｃはＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃと同じ深さに位置しており、境界トレンチゲートの底面５１ｃとＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃとがダイオード領域２０側のダミートレンチゲートの底面２１ｃよりも深い。このような構成にすることで、ＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃ近傍のドリフト層での電界集中を緩和し、耐圧低下を抑制することができる。また、境界トレンチゲートの底面５１ｃとＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃとが同じ深さに位置することで、ｐ型のベース層１５からダイオード領域２０への正孔ｈの流入をより抑制しつつ、ＩＧＢＴ領域１０側のドリフト層１に正孔ｈが蓄積して、IＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果が高められ、オン電圧が低減できる。
したがって、実施の形態３においては、境界トレンチゲートの底面５１ｃとＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃとが同じ深さに位置して、境界トレンチゲートの底面５１ｃとＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃとがダイオード領域２０側のダミートレンチゲートの底面２１ｃよりも深いことで、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上しつつ、電解集中を緩和して耐圧低下を抑制することができる。また、境界トレンチゲートの底面５１ｃとＩＧＢＴ領域１０側のアクティブトレンチゲートの底面１１ｃとが同じ深さに位置することで、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果が高められ、オン電圧が低減できる。
なお、境界トレンチゲート５１のトレンチ幅とＩＧＢＴ側のアクティブトレンチゲート１１のトレンチ幅とが、ダイオード側のダミートレンチゲート２１のトレンチ幅より広くてもよい。上述のような構成にすることで、工程を追加することなく一部に深いトレンチを形成できる。
＜実施の形態４＞
図２４を用いて実施の形態４に係る半導体装置の構成を説明する。図２４は実施の形態４に係る半導体装置を示す断面図である。なお、実施の形態４において、実施の形態１から実施の形態３で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２４に示すように、境界トレンチゲート５１に一番近いＩＧＢＴ領域１０側のアクティブトレンチゲート１１と境界トレンチゲート５１との間隔が、境界トレンチゲート５１に一番近いダイオード領域２０側のダミートレンチゲート２１と境界トレンチゲート５１との間隔よりも狭い。このように、ＩＧＢＴ領域１０からダイオード領域２０への正孔の流入を抑制する境界トレンチゲート５１がＩＧＢＴ領域１０に近い構成にすることで、正孔の進路が阻害されやすくなり、ｐ型ベース層１５とカソード層２６との間で正孔が通る経路を長くすることができる。
したがって、実施の形態４においては、境界トレンチゲート５１に一番近いＩＧＢＴ側のアクティブトレンチゲート１１と境界トレンチゲート５１との間隔が、境界トレンチゲート５１に一番近いダイオード側のダミートレンチゲート２１と境界トレンチゲート５１との間隔よりも狭い構成を設けることで、ＩＧＢＴ領域１０のｐ型ベース層１５からダイオード領域２０のカソード層２６に正孔が移動するのをより抑制することができるため、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上させることが可能である。
＜実施の形態５＞
図２５を用いて実施の形態５に係る半導体装置の構成を説明する。図２５は実施の形態５に係る半導体装置を示す断面図である。なお、実施の形態５において、実施の形態１から実施の形態４で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図２５に示すように、第２主面から第１主面方向にｐ型コレクタ層１６およびｎ＋型カソード層２６を貫通して裏面ダミートレンチゲート５２が設けられている。裏面ダミートレンチゲート５２は、半導体基板に形成された裏面トレンチ内に裏面トレンチ絶縁膜５２ｂを介して裏面トレンチ電極５２ａを有する。裏面ダミートレンチゲート５２は、ＩＧＢＴ領域１０とダイオード領域２０との境界でｐ型コレクタ層１６とｎ＋型カソード層２６とｎ−型ドリフト層１と面する位置に設けられている。境界トレンチゲートの底面５１ｃに対向する位置に裏面トレンチの底面５２ｃを有し、底面５２ｃと第２主面とを接続する位置に裏面トレンチの側壁５２ｄを備えている。このような構成にすることで、ＩＧＢＴ領域１０からダイオード領域２０への正孔の流入を抑制する境界トレンチゲート５１に加えて、裏面ダミートレンチゲート５２によっても正孔の流入を抑制することができる。
したがって、実施の形態５においては、境界トレンチゲート５１に加えて裏面ダミートレンチゲート５２を設けることで、ＩＧＢＴ領域１０のｐ型ベース層１５からダイオード領域２０のカソード層２６に正孔が移動するのをより抑制することができるため、リカバリー電流を抑制してリカバリー動作時の破壊耐量を向上させることが可能である。
本開示のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものである。その要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。また各実施の形態は組み合わせることが可能である。
１ ｎ−型ドリフト層
２ ｎ型キャリア蓄積層
３ ｎ型バッファ層
４ 層間絶縁膜
５ バリアメタル
６ エミッタ電極
７ コレクタ電極
１０ ＩＧＢＴ領域
１１ アクティブトレンチゲート
１１ａ ゲートトレンチ電極
１１ｂ ゲートトレンチ絶縁膜
１１ｃ アクティブトレンチゲートの底面
１１ｄ アクティブトレンチゲートの側壁
１２ ダミートレンチゲート
１２ａ ダミートレンチ電極
１２ｂ ダミートレンチ絶縁膜
１３ ｎ＋型ソース層
１４ ｐ＋型コンタクト層
１５ ｐ型ベース層
１６ ｐ型コレクタ層
１９ コンタクトホール
２０ ダイオード領域
２１ ダイオードトレンチゲート
２１ａ ダイオードトレンチ電極
２１ｂ ダイオードトレンチ絶縁膜
２１ｃ ダイオードトレンチゲートの底面
２１ｄ ダイオードトレンチゲートの側壁
２４ ｐ＋型コンタクト層
２５ ｐ型アノード層
２６ ｎ＋型カソード層
３０ 終端領域
３１ ｐ型終端ウェル層
５１ 境界トレンチゲート
５１a 境界トレンチゲート電極
５１ｂ 境界トレンチゲート絶縁膜
５１ｃ 境界トレンチゲートの底面
５１ｄ 境界トレンチゲートの側壁
５２ 裏面ダミートレンチゲート
５２a 裏面ダミートレンチゲート電極
５２ｂ 裏面ダミートレンチゲート絶縁膜
５２ｃ 裏面ダミートレンチゲートの底面
５２ｄ 裏面ダミートレンチゲートの側壁

Claims (12)

  1. 第１主面と前記第１主面に対向する第２主面との間に第１導電型のドリフト層を有する半導体基板と、
    前記半導体基板に互いに隣接して設けられたＩＧＢＴ領域及びダイオード領域と、を備えた半導体装置であって、
    前記ＩＧＢＴ領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側の表層に選択的に設けられた第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面に沿った第１方向に複数並んで形成され前記エミッタ層及び前記ベース層を貫通したアクティブトレンチ内に、絶縁膜を介して前記ドリフト層に面して設けられゲート電圧が印加されるアクティブトレンチゲート電極を有するアクティブトレンチゲートと、
    前記半導体基板の前記第２主面側の表層に設けられた第２導電型のコレクタ層と、を有し、
    前記ダイオード領域は、
    前記半導体基板の前記第１主面側の表層に設けられた第２導電型のアノード層と、
    前記半導体基板の前記第２主面側の表層に設けられた第１導電型のカソード層と、
    前記半導体基板の前記第１方向に複数並んで形成され前記アノード層を貫通したダミートレンチ内に、絶縁膜を介して前記ドリフト層に面しゲート電圧が印加されないダミートレンチゲート電極を有するダミートレンチゲートと、を有し、
    平面視で前記ＩＧＢＴ領域と前記ダイオード領域とが隣接する位置で、前記アクティブトレンチまたは前記ダミートレンチよりも深く前記ドリフト層に位置する底面を有し、前記底面と前記第１主面とを接続し互いに対向する一方側壁及び他方側壁とを有する境界トレンチと、
    境界トレンチ絶縁膜で前記底面と前記一方側壁と前記他方側壁とが覆われた前記境界トレンチの内部で、前記境界トレンチ絶縁膜を介して前記ベース層、前記アノード層、及び前記ドリフト層に面し、前記ドリフト層に面する領域に亘って前記境界トレンチの前記一方側壁側から前記他方側壁側に亘って設けられた境界トレンチゲート電極と、
    を備えた半導体装置。
  2. 前記コレクタ層と前記カソード層とは、前記底面に対向する位置で少なくとも一部が接している請求項１に記載の半導体装置。
  3. 前記ベース層と前記アノード層とは、前記第１主面から前記第２主面に向かう方向で同じ深さである請求項１または２に記載の半導体装置。
  4. 前記境界トレンチの前記底面は、前記アクティブトレンチの底面よりも深く、前記ダミートレンチの底面と同じ深さである請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記境界トレンチの前記底面は、前記ダミートレンチの底面よりも深く、前記アクティブトレンチの底面と同じ深さである請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記第１主面からの深さが前記ベース層より深い位置に前記ベース層に面する第１導電型のキャリア蓄積層を有する請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記境界トレンチは前記ダミートレンチと前記アクティブトレンチとの間に位置し、前記境界トレンチと前記アクティブトレンチとの間隔が、前記境界トレンチと前記ダミートレンチとの間隔より狭い請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記境界トレンチ及び前記アクティブトレンチのトレンチの幅が、前記ダミートレンチのトレンチの幅より広い請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記境界トレンチ及び前記第ダミートレンチのトレンチの幅が、前記アクティブトレンチのトレンチの幅より広い請求項１から７のいずれか１項に記載の半導体装置。
  10. 前記境界トレンチの前記底面に対向する位置に裏面ダミートレンチ底面を有し、前記裏面ダミートレンチ底面と前記第２主面とを接続した裏面ダミートレンチ側壁を有する裏面ダミートレンチをさらに備え、
    前記裏面ダミートレンチは、前記コレクタ層、前記カソード層、及び前記ドリフト層に面する請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記ダミートレンチ及び前記アクティブトレンチが複数設けられており、複数の前記ダミートレンチの互いの間隔が、複数の前記アクティブトレンチの互いの間隔よりも広い請求項１から１０のいずれか1項に記載の半導体装置。
  12. 前記ダミートレンチ及び前記アクティブトレンチが複数設けられており、複数の前記アクティブトレンチの互いの間隔が、複数の前記ダミートレンチの互いの間隔よりも広い請求項１から１０のいずれか1項に記載の半導体装置。
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