JP2020043237A - 半導体装置 - Google Patents

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Abstract

【課題】耐圧を向上できる半導体装置を提供する。【解決手段】ＩＧＢＴ用第１トレンチ１３ａのうちの最もＦＷＤ用トレンチ１３ｂ側に位置するトレンチ１３３ａの中心と、ＦＷＤ用第１トレンチ１３ｂのうちの最もＩＧＢＴ用トレンチ側１３ａに位置するトレンチ１３３ｂの中心との間の距離を分離セルピッチＷ１とする。ＩＧＢＴ用第１トレンチ同士１３１ａの中心間の最小距離をＩＧＢＴ用第１トレンチピッチＤ１ａ、隣合うＩＧＢＴ用第２トレンチ１３２ｂ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチＤ２ａ、隣合うＦＷＤ用第１トレンチ１３１ｂ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチＤ１ｂ、隣合うＦＷＤ用第２トレンチ１３２ｂ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチＤ２ｂとする。そして、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くなるようにする。【選択図】図２

Description

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。
従来より、インバータ等に使用されるスイッチング素子として、例えば、ＩＧＢＴ素子を有するＩＧＢＴ領域と、ＦＷＤ素子を有するＦＷＤ領域とが共通の半導体基板に形成された半導体装置が提案されている（例えば、特許文献１参照）。
具体的には、この半導体装置では、Ｎ−型のドリフト層を構成する半導体基板の表層部にベース層が形成され、ベース層を貫通するように複数のトレンチが形成されている。そして、各トレンチには、ゲート絶縁膜およびゲート電極が順に形成されている。これにより、トレンチゲート構造が構成されている。また、ベース層の表層部には、トレンチに接するようにＮ＋型のエミッタ領域が形成されている。半導体基板の裏面側には、Ｐ＋型のコレクタ層およびＮ＋型のカソード層が形成されている。
そして、半導体基板の表面側となる一面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。半導体基板の裏面側となる他面側には、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。
このような半導体装置では、半導体基板の裏面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされる。なお、ＦＷＤ領域では、上記構成とされていることにより、Ｎ型のカソード層およびドリフト層と、Ｐ型のベース層とによってＰＮ接合を有するＦＷＤ素子が構成される。
また、上記半導体装置では、ＩＧＢＴ領域に形成されるトレンチは、一方向に延設された第１トレンチと、隣合う第１トレンチを繋ぐように一方向と交差する方向に延設された第２トレンチとが連通されて格子状とされている。
このような半導体装置では、トレンチが格子状とされているため、例えば、トレンチがストライプ状とされている場合と比較して、等電位線がトレンチを避けるように形成されることで等電位線が半導体基板の一面側に入り込み難くなる。このため、ＩＧＢＴ領域では、電界集中が発生し難くなり、耐圧の向上を図ることができる。
特開２０１６−８２０９７号公報
ところで、上記のような半導体装置では、さらにＦＷＤ領域での耐圧を向上させることも望まれている。このため、ＦＷＤ領域においても、トレンチを格子状とすることが考えられる。しかしながら、ＦＷＤ領域のトレンチを格子状としてＩＧＢＴ領域のトレンチとＦＷＤ領域のトレンチとを繋いでしまうと、ＩＧＢＴ領域に配置されたゲート電極とＦＷＤ領域に配置されたゲート電極とが電気的に接続されてしまう。この場合、ＦＷＤ領域に配置されたゲート電極がＩＧＢＴ領域に配置されたゲート電極と同電位となるため、ＦＷＤ素子の特性が変動してしまう可能性がある。
したがって、ＦＷＤ領域での耐圧を向上させつつ、ＦＷＤ素子の特性が変動することを抑制するためには、例えば、ＦＷＤ領域のトレンチを格子状としつつ、ＦＷＤ領域のトレンチをＩＧＢＴ領域のトレンチと連通させないようにすることが考えられる。しかしながら、この構成では、各領域に形成された格子状トレンチの間の領域では、トレンチ密度が低くなる可能性があり、当該領域の耐圧が低くなる可能性がある。
本発明は上記点に鑑み、耐圧を向上できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１、３、４、６、１０では、ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、第１導電型のドリフト層（１１）と、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、ベース層の表層部であって、ＩＧＢＴ領域に形成されたトレンチと接するように形成された第１導電型のエミッタ領域（１９）と、ドリフト層を挟んでベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、ドリフト層を挟んでベース層と反対側に形成されると共にコレクタ層と隣接する第１導電型のカソード層（１７）と、ベース層およびエミッタ領域と電気的に接続される第１電極（２２）と、コレクタ層およびカソード層と電気的に接続される第２電極（１８）と、を備えている。コレクタ層上の領域がＩＧＢＴ領域とされ、カソード層上の領域がＦＷＤ領域とされており、トレンチは、ＩＧＢＴ領域に形成されるゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、ＦＷＤ領域に形成され、第１ゲート電極とは別に制御されるゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、ＩＧＢＴ用トレンチは、半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、半導体基板の面方向における第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、ＦＷＤ用トレンチは、第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされている。
そして、請求項１では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に分離セル領域における第２方向の距離を分離セルピッチ（Ｗ１）とし、隣合うＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合うＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合うＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合うＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とすると、分離セルピッチは、ＩＧＢＴ用第１トレンチピッチ、ＩＧＢＴ用第２トレンチピッチ、ＦＷＤ用第１トレンチピッチ、ＦＷＤ用第２トレンチピッチよりも狭くされている。
これによれば、分離セル領域では、分離セルピッチが各トレンチピッチ以上とされている場合と比較して、トレンチ密度を高くできる。このため、分離セル領域においても等電位線がベース層側に入り込み難くなり、分離セル領域でも電界集中が発生することを抑制できる。したがって、分離セル領域における耐圧を高くできるため、半導体装置の耐圧を高くできる。
請求項３では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に分離セル領域における第２方向の距離を分離セルピッチ（Ｗ１）とし、分離セル領域には、第１方向に沿って延設された１つのダミートレンチ（２３）が形成され、ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、隣合うＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合うＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合うＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合うＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、ダミートレンチの中心と、当該ダミートレンチと隣合うＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、ダミートレンチの中心と、当該ダミートレンチと隣合うＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とすると、分離セルピッチは、ＩＧＢＴ用第１トレンチピッチ、ＩＧＢＴ用第２トレンチピッチ、ＦＷＤ用第１トレンチピッチ、ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、分離用第１トレンチおよび分離用第２トレンチピッチは、ＩＧＢＴ用第１トレンチピッチ、ＩＧＢＴ用第２トレンチピッチ、ＦＷＤ用第１トレンチピッチ、ＦＷＤ用第２トレンチピッチよりも狭くされている。
また、請求項４では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に分離セル領域における第２方向の距離を分離セルピッチ（Ｗ１）とし、分離セル領域には、第１方向に沿って延設された複数のダミートレンチ（２３）が形成され、ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、隣合うＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合うＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合うＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合うＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、ダミートレンチの中心と、当該ダミートレンチと隣合うＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、ダミートレンチの中心と、当該ダミートレンチと隣合うＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とし、隣合うダミートレンチ同士の中心間の最大距離を分離用第３トレンチピッチ（Ｌ３）とすると、分離セルピッチは、ＩＧＢＴ用第１トレンチピッチ、ＩＧＢＴ用第２トレンチピッチ、ＦＷＤ用第１トレンチピッチ、ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、分離用第１トレンチピッチ、分離用第２トレンチピッチおよび分離用第３トレンチピッチは、ＩＧＢＴ用第１トレンチピッチ、ＩＧＢＴ用第２トレンチピッチ、ＦＷＤ用第１トレンチピッチ、ＦＷＤ用第２トレンチピッチよりも狭くされている。
これら請求項３および４によれば、各分離用ピッチが各トレンチピッチよりも狭くされる。このため、分離セル領域では、分離セルピッチが各トレンチピッチ以上とされていても、トレンチ密度を高くできる。このため、分離セル領域においても等電位線がベース層側に入り込み難くなり、分離セル領域でも電界集中が発生することを抑制できる。したがって、分離セル領域における耐圧を高くできるため、半導体装置の耐圧を高くできる。
請求項６では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とし、ＩＧＢＴ領域のうちの分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、ＦＷＤ領域のうちの分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、分離セル領域のベース層は、ＩＧＢＴセル領域およびＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされている。
これによれば、分離セル領域では、ＩＧＢＴセル領域およびＦＷＤセル領域よりも、ベース層とドリフト層との間の空乏層がコレクタ層およびカソード層側に延びた状態となる。したがって、分離セル領域では、等電位線がベース層側に入り込み難くなり、分離セル領域で電界集中が発生することを抑制できる。したがって、分離セル領域における耐圧を高くできるため、半導体装置の耐圧を高くできる。
請求項１０では、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると、分離セル領域には、ＩＧＢＴ用第１トレンチのうちの最もＦＷＤ用トレンチ側に位置するトレンチと、ＦＷＤ用第１トレンチのうちの最もＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、連通トレンチには、第１ゲート電極と第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている。
これによれば、分離セル領域では、連通トレンチが形成されていることによってトレンチ密度を高くできる。このため、分離セル領域においても等電位線がベース層側に入り込み難くなり、分離セル領域で電界集中が発生することを抑制できる。したがって、分離セル領域における耐圧を高くできるため、半導体装置の耐圧を高くできる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の平面図である。 第２実施形態における半導体装置の断面図である。 図３に示す半導体装置の平面図である。 第２実施形態の変形例における半導体装置の平面図である。 第２実施形態の変形例における半導体装置の平面図である。 第３実施形態における半導体装置の平面図である。 第４実施形態における半導体装置の断面図である。 第５実施形態における半導体装置の平面図である。 第６実施形態における半導体装置の断面図である。 第６実施形態における半導体装置の平面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。
図１に示されるように、半導体装置は、ＩＧＢＴ素子を有するＩＧＢＴ領域１と、ＦＷＤ素子を有するＦＷＤ領域２とが共通の半導体基板１０に形成されている。つまり、本実施形態の半導体装置は、ＲＣ（Reverse Conductingの略）−ＩＧＢＴとされている。
具体的には、半導体装置は、Ｎ−型のドリフト層１１を構成する半導体基板１０を有している。なお、本実施形態では、半導体基板１０は、シリコン基板で構成される。そして、ドリフト層１１上には、Ｐ型のベース層１２が形成されている。なお、ドリフト層１１上とは、言い換えると半導体基板１０の一面１０ａ側のことである。
半導体基板１０には、ベース層１２を貫通してドリフト層１１に達するようにトレンチ１３ａ、１３ｂが形成されている。そして、各トレンチ１３ａ、１３ｂは、各トレンチ１３ａ、１３ｂの壁面を覆うように形成されたゲート絶縁膜１４と、このゲート絶縁膜１４の上に形成されたポリシリコン等により構成される第１、第２ゲート電極１５ａ、１５ｂとにより埋め込まれている。これにより、トレンチゲート構造が構成されている。
また、ドリフト層１１を挟んでベース層１２と反対側には、Ｐ＋型のコレクタ層１６およびＮ＋型のカソード層１７が形成されている。そして、本実施形態では、ＩＧＢＴ領域１とＦＷＤ領域２とは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層１６であるか、カソード層１７であるかによって区画されている。すなわち、本実施形態では、コレクタ層１６上の部分がＩＧＢＴ領域１とされ、カソード層１７上の部分がＦＷＤ領域２とされている。
コレクタ層１６およびカソード層１７を挟んでドリフト層１１と反対側（すなわち、半導体基板１０の他面１０ｂ）には、コレクタ層１６およびカソード層１７と電気的に接続される下部電極１８が形成されている。つまり、ＩＧＢＴ領域１においてはコレクタ電極として機能し、ＦＷＤ領域２においてはカソード電極として機能する下部電極１８が形成されている。本実施形態では、下部電極１８が第２電極に相当している。
ここで、本実施形態におけるトレンチ１３ａ、１３ｂの形状（すなわち、トレンチゲート構造の形状）について、図１および図２を参照しつつ説明する。なお、以下では、半導体基板１０の面方向における一方向をＸ軸方向とし、半導体基板１０の面方向における一方向であって、Ｘ軸方向と直交する方向をＹ軸方向とし、Ｘ軸方向およびＹ軸方向と直交する方向をＺ軸方向とする。図１中では、紙面左右方向がＸ軸方向となり、紙面垂直方向がＹ軸方向となり、紙面上下方向がＺ軸方向となる。図２中では、紙面左右方向がＸ軸方向となり、紙面上下方向がＹ軸方向となり、紙面垂直方向がＺ軸方向となる。本実施形態では、Ｙ軸方向が第１方向に相当し、Ｘ軸方向が第２方向に相当している。また、後述する各図においても、適宜Ｘ軸方向、Ｙ軸方向、Ｚ軸方向を示している。そして、図２は、後述する層間絶縁膜２１および上部電極２２を省略して示し、断面図ではないが、理解をし易くするために第１、第２ゲート電極１５ａ、１５ｂにハッチングを施してある。また、後述する図２に対応する各図においても、層間絶縁膜２１および上部電極２２を省略し、第１、第２ゲート電極１５ａ、１５ｂにハッチングを施してある。
半導体基板１０には、ＩＧＢＴ領域１にＩＧＢＴ用トレンチ１３ａが形成され、ＦＷＤ領域２にＦＷＤ用トレンチ１３ｂが形成されており、各トレンチ１３ａ、１３ｂはＺ軸方向を深さ方向として掘り下げられている。
ＩＧＢＴ用トレンチ１３ａは、Ｙ軸方向に沿って延設されたＩＧＢＴ用第１トレンチ１３１ａと、Ｘ軸方向に沿って延設されたＩＧＢＴ用第２トレンチ１３２ａとが連通されることで構成され、格子状とされている。なお、本実施形態では、ＩＧＢＴ用第１トレンチ１３１ａは、Ｘ軸方向に沿って３本以上の複数本形成されており、隣合うＩＧＢＴ用第１トレンチ１３１ａ同士の間隔が等しくされている。また、ＩＧＢＴ用第２トレンチ１３２ａは、Ｙ軸方向に沿って３本以上の複数本形成されており、隣合うＩＧＢＴ用第２トレンチ１３２ａ同士の間隔が等しくされている。
ＦＷＤ用トレンチ１３ｂは、Ｙ軸方向に沿って延設されたＦＷＤ用第１トレンチ１３１ｂと、Ｘ軸方向に沿って延設されたＦＷＤ用第２トレンチ１３２ｂとが連通されることで構成され、格子状とされている。
なお、本実施形態では、ＦＷＤ用第１トレンチ１３１ｂは、Ｘ軸方向に沿って３本以上の複数本形成されている。そして、隣合うＦＷＤ用第１トレンチ１３１ｂ同士の間隔は、互いに等しくされていると共に、隣合うＩＧＢＴ用第１トレンチ１３１ａ同士の間隔とも等しくされている。また、ＦＷＤ用第２トレンチ１３２ｂは、Ｙ軸方向に沿って３本以上の複数本形成されている。そして、隣合うＦＷＤ用第２トレンチ１３２ｂ同士の間隔は、互いに等しくされていると共に、隣合うＩＧＢＴ用第２トレンチ１３２ａ同士の間隔とも等しくされている。
また、本実施形態では、１つのＩＧＢＴ用第１トレンチ１３１ａに対して反対側に突出する２つのＩＧＢＴ用第２トレンチ１３２ａは、Ｙ軸方向に沿ってずれて配置されている。つまり、１つのＩＧＢＴ用第１トレンチ１３１ａに対して反対側に突出する２つのＩＧＢＴ用第２トレンチ１３２ａは、非対称とされている。同様に、１つのＦＷＤ用第１トレンチ１３１ｂに対して反対側に突出する２つのＦＷＤ用第２トレンチ１３２ｂは、Ｙ軸方向に沿ってずれて配置されている。つまり、１つのＦＷＤ用第１トレンチ１３１ｂに対して反対側に突出する２つのＦＷＤ用第２トレンチ１３２ｂは、非対称とされている。
本実施形態では、このようにＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂが形成されている。そして、ＩＧＢＴ用トレンチ１３ａとＦＷＤ用トレンチ１３ｂとの間には、Ｘ軸方向に沿って延びるトレンチが形成されていない。つまり、本実施形態では、ＩＧＢＴ用トレンチ１３ａとＦＷＤ用トレンチ１３ｂとは、連通されておらず、分離された状態となっている。このため、ＩＧＢＴ用トレンチ１３ａに埋め込まれた第１ゲート電極１５ａと、ＦＷＤ用トレンチ１３ｂに埋め込まれた第２ゲート電極１５ｂとは、分離された状態となっており、電気的に絶縁された状態となっている。
そして、ＩＧＢＴ用トレンチ１３ａに埋め込まれた第１ゲート電極１５ａは、図示しないゲート配線を介して所定のゲート電圧が印加されるゲート駆動回路と接続される。一方、ＦＷＤ用トレンチ１３ｂに埋め込まれた第２ゲート電極１５ｂは、例えば、後述する上部電極２２と接続されて上部電極２２の電位に維持される。
なお、ＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂについて、より詳しくは、第１ゲート電極１５ａが配置されたトレンチをＩＧＢＴ用トレンチ１３ａとし、第２ゲート電極１５ｂが配置されたトレンチをＦＷＤ用トレンチ１３ｂとする。すなわち、本実施形態では、図１に示されるように、コレクタ層１６とカソード層１７との境界上にもトレンチが形成されているが、このトレンチには図２に示されるように第２ゲート電極１５ｂが配置されている。このため、このトレンチは、ＦＷＤ用トレンチ１３ｂとなる。
以下では、ＩＧＢＴ用トレンチ１３ａのうちの最もＦＷＤ用トレンチ１３ｂ側のものをＩＧＢＴ用端部トレンチ１３３ａともいう。また、ＦＷＤ用トレンチ１３ｂのうちの最もＩＧＢＴ用トレンチ１３ａ側のものをＦＷＤ用端部トレンチ１３３ｂともいう。なお、本実施形態では、ＦＷＤ用端部トレンチ１３３ｂは、Ｘ軸方向における中心がコレクタ層１６とカソード層１７との境界と略一致するように構成されている。
また、以下では、ＩＧＢＴ用端部トレンチ１３３ａの中心とＦＷＤ用端部トレンチ１３３ｂの中心との間の領域を分離セル領域３ａともいう。また、ＩＧＢＴ領域１のうちの分離セル領域３と異なる領域をＩＧＢＴセル領域１ａともいい、ＦＷＤ領域２のうちの分離セル領域３と異なる領域をＦＷＤセル領域２ａともいう。
なお、ＩＧＢＴ用端部トレンチ１３３ａの中心とは、ＩＧＢＴ用端部トレンチ１３３ａにおけるＸ軸方向の中心であり、ＦＷＤ用端部トレンチ１３３ｂの中心とは、ＦＷＤ用端部トレンチ１３３ｂにおけるＸ軸方向の中心のことである。そして、本実施形態では、ＦＷＤ用端部トレンチ１３３ｂの中心がコレクタ層１６とカソード層１７との境界と略一致するように構成されている。このため、ＩＧＢＴ領域１に分離セル領域３ａが含まれることになり、ＦＷＤ領域２は全てＦＷＤセル領域１ｂとなる。
また、ＩＧＢＴ用端部トレンチ１３３ａの中心とＦＷＤ用端部トレンチ１３３ｂの中心との間の距離を分離セルピッチＷ１とする。つまり、分離セル領域３ａにおけるＸ軸方向に沿った距離を分離セルピッチＷ１とする。
また、Ｘ軸方向に沿って隣合うＩＧＢＴ用第１トレンチ１３１ａ同士の中心間の距離をＩＧＢＴ用第１トレンチピッチＤ１ａとする。また、Ｙ軸方向に沿って隣合うＩＧＢＴ用第２トレンチ１３２ａ同士の中心間の距離をＩＧＢＴ用第２トレンチピッチＤ２ａとする。なお、ＩＧＢＴ用第１トレンチ１３１ａの中心とは、ＩＧＢＴ用第１トレンチ１３１ａにおけるＸ軸方向の中心のことであり、ＩＧＢＴ用第２トレンチ１３２ａの中心とは、ＩＧＢＴ用第２トレンチ１３２ａにおけるＹ軸方向の中心のことである。
同様に、Ｘ軸方向に沿って隣合うＦＷＤ用第１トレンチ１３１ｂ同士の中心間の距離をＦＷＤ用第１トレンチピッチＤ１ｂとする。また、Ｙ軸方向に沿って隣合うＦＷＤ用第２トレンチ１３２ｂの中心間の距離をＦＷＤ用第２トレンチピッチＤ２ｂとする。なお、ＦＷＤ用第１トレンチ１３１ｂの中心とは、ＦＷＤ用第１トレンチ１３１ｂにおけるＸ軸方向の中心のことであり、ＦＷＤ用第２トレンチ１３２ｂの中心とは、ＦＷＤ用第２トレンチ１３２ｂにおけるＹ軸方向の中心のことである。
また、本実施形態では、上記のように、隣合うＩＧＢＴ用第１トレンチ１３１ａ同士の間隔と、隣合うＦＷＤ用第１トレンチ１３１ｂ同士の間隔とが等しくされている。このため、ＩＧＢＴ用第１トレンチピッチＤ１ａとＦＷＤ用第１トレンチピッチＤ１ｂとは等しくなっている。また、隣合うＩＧＢＴ用第２トレンチ１３２ａ同士の間隔と、隣合うＦＷＤ用第２トレンチ１３２ｂ同士の間隔とが等しくされている。このため、ＩＧＢＴ用第２トレンチピッチＤ２ａとＦＷＤ用第２トレンチピッチＤ２ｂとは等しくなっている。
そして、本実施形態では、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くされている。このため、本実施形態の分離セル領域３ａは、例えば、分離セルピッチＷ１がＩＧＢＴ用第１トレンチピッチＤ１ａおよびＦＷＤ用第１トレンチピッチＤ１ｂ以上とされている場合と比較して、トレンチ密度が高くなっている。
以上が本実施形態におけるトレンチ１３ａ、１３ｂの構成である。
そして、各ＩＧＢＴセル領域１ａにおいては、ベース層１２の表層部に、ドリフト層１１よりも高不純物濃度とされたＮ＋型のエミッタ領域１９、およびベース層１２よりも高不純物濃度とされたＰ＋型のコンタクト領域２０がそれぞれ形成されている。具体的には、本実施形態では、エミッタ領域１９は、ＩＧＢＴ用トレンチ１３ａに沿って形成されている。つまり、エミッタ領域１９は、半導体基板１０の面方向に対する法線方向から視たとき、枠状に形成されている。そして、コンタクト領域２０は、エミッタ領域１９と隣接しつつエミッタ領域１９で囲まれるように形成され、ＩＧＢＴ用トレンチ１３ａと離れた位置に形成されている。なお、ベース層１２の表層部とは、言い換えると、半導体基板１０の一面１０ａ側のことである。
また、ＦＷＤセル領域２ａおよび分離セル領域３ａでは、ベース層１２の表層部に、ＩＧＢＴセル領域１ａに形成されるコンタクト領域２０と同様のコンタクト領域２０が形成されている。なお、本実施形態では、分離セル領域３ａにはエミッタ領域１９は形成されていない。つまり、ＩＧＢＴ用端部トレンチ１３３ａの分離セル領域３側には、エミッタ領域１９が形成されていない。すなわち、本実施形態では、分離セル領域３ａをＩＧＢＴ素子として動作しなくなるようにしている。これにより、ＩＧＢＴ動作時にＦＷＤ用端部トレンチ１３３ｂに配置された第２ゲート電極１５ｂがゲート干渉し、ＦＷＤ素子の特性が変動することを抑制できる。
半導体基板１０の一面１０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜２１が形成されている。そして、層間絶縁膜２１上には、層間絶縁膜２１に形成されたコンタクトホール２１ａを通じてエミッタ領域１９およびコンタクト領域２０（すなわち、ベース層１２）と電気的に接続される第１電極としての上部電極２２が形成されている。つまり、層間絶縁膜２１上には、ＩＧＢＴ領域１においてエミッタ電極として機能し、ＦＷＤ領域２においてアノード電極として機能する上部電極２２が形成されている。
なお、分離セル領域３ａでは、図１とは別断面において、層間絶縁膜２１にコンタクト領域２０を露出させるコンタクトホール２１ａが形成されている。より詳しくは、本実施形態の半導体装置は、特に図示しないが、上記ＩＧＢＴ領域１およびＦＷＤ領域２を囲むように外周領域が配置されている。そして、分離セル領域３ａでは、外周領域の近傍で層間絶縁膜２１にコンタクトホールが形成され、当該コンタクトホール２１ａを通じてコンタクト領域２０が上部電極２２と電気的に接続されている。
このため、後述するようにダイオード動作をする際、分離セル領域３ａのコンタクトホール２１ａが外周領域の近傍に形成されているため、分離セル領域３ａを介して上部電極２２にキャリアが流れ難くなり、分離セル領域３ａがダイオード動作し難くなる。これにより、ダイオード動作時にＩＧＢＴ用端部トレンチ１３３ａに配置された第１ゲート電極１５ａがゲート干渉し、ＩＧＢＴ素子の特性が変動することを抑制できる。
そして、上記のように構成されていることにより、ＦＷＤセル領域２ａにおいては、ベース層１２およびコンタクト領域２０をアノードとし、ドリフト層１１、カソード層１７をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。
以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ＋型、Ｎ−型が第１導電型に相当しており、Ｐ型、Ｐ＋型が第２導電型に相当している。また、本実施形態では、上記のように、半導体基板１０は、コレクタ層１６、カソード層１７、ドリフト層１１、ベース層１２、エミッタ領域１９、コンタクト領域２０を有する構成とされている。
次に、上記半導体装置の作動について、簡単に説明する。
まず、半導体装置は、下部電極１８に上部電極２２より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、第１ゲート電極１５ａに、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極２２と下部電極１８との間に電流は流れない。
そして、ＩＧＢＴ素子をオン状態にするには、下部電極１８に上部電極２２より高い電圧が印加された状態で、第１ゲート電極１５ａに、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、ベース層１２のうちの第１ゲート電極１５ａが配置されるＩＧＢＴ用トレンチ１３ａと接している部分には、反転層が形成される。そして、エミッタ領域１９から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層１６から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。
また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極２２と下部電極１８に印加する電圧をスイッチングし、上部電極２２に下部電極１８より高い電圧を印加する。そして、第１ゲート電極１５ａに絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧を印加する。これにより、ベース層１２のうちのＩＧＢＴ用第１トレンチ１３１ａと接する部分に反転層が形成されなくなり、ベース層１２から正孔が供給されると共にカソード層１７から電子が供給されることでＦＷＤ素子がダイオード動作をする。
その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極１８に上部電極２２より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極１８に上部電極２２より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となった後にオフ状態となる。
この際、半導体装置では、等電位線が各トレンチ１３ａ、１３ｂを避けるように湾曲して形成される。そして、本実施形態では、分離セルピッチＷ１を各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くしている。このため、分離セルピッチＷ１が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂ以上とされている場合と比較して、分離セル領域３ａのトレンチ密度が高くなる。したがって、分離セル領域３ａにおいても等電位線がベース層１２側に入り込み難くなり、分離セル領域３ａでも電界集中が発生することを抑制できる。したがって、分離セル領域３ａにおける耐圧を高くできるため、半導体装置の耐圧を高くできる。
以上説明したように、本実施形態では、分離セルピッチＷ１が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くされている。このため、分離セル領域３ａでは、分離セルピッチＷ１が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂ以上とされている場合と比較して、トレンチ密度が高くなる。これにより、分離セル領域３ａにおいても等電位線がベース層１２側に入り込み難くなり、分離セル領域３ａでも電界集中が発生することを抑制できる。したがって、分離セル領域３ａにおける耐圧を高くできるため、半導体装置の耐圧を高くできる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、分離セル領域３ａにダミートレンチを形成したものである。その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図３および図４に示されるように、分離セル領域３ａには、Ｙ軸方向に沿って延び、ＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂとは分離された１つのダミートレンチ２３が形成されている。本実施形態では、このダミートレンチ２３は、ＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂよりも深く形成されている。
そして、ダミートレンチ２３は、ダミートレンチ２３の壁面を覆うように形成されたダミー絶縁膜２４と、このダミー絶縁膜２４の上に形成されたポリシリコン等により構成されるダミー電極２５とにより埋め込まれている。なお、本実施形態のダミー電極２５は、図１とは別断面において、上部電極２２と電気的に接続されている。
ここで、本実施形態では、ダミートレンチ２３の中心と、ＩＧＢＴ用端部トレンチ１３３ａの中心との間の距離を分離用第１トレンチピッチＬ１とする。また、ダミートレンチ２３の中心と、ＦＷＤ用端部トレンチ１３３ｂの中心との間の距離を分離用第２トレンチピッチＬ２とする。なお、ダミートレンチ２３の中心とは、ダミートレンチ２３におけるＸ軸方向の中心のことである。また、分離セルピッチＷ１は、分離用第１トレンチピッチＬ１と分離用第２トレンチピッチＬ２との和となる。
そして、本実施形態では、分離用第１トレンチピッチＬ１および分離用第２トレンチピッチＬ２が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くされ、かつ分離セルピッチＷ１が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くされている。なお、本実施形態では、分離用第１トレンチピッチＬ１と分離用第２トレンチピッチＬ２とは等しくされている。
以上説明したように、本実施形態では、分離セル領域３ａにダミートレンチ２３が形成されている。このため、分離セル領域３ａでは、さらにトレンチ密度を高くでき、さらに耐圧の向上を図ることができる。
また、ダミートレンチ２３は、ＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂよりも深くまで形成されている。このため、ダミートレンチ２３がＩＧＢＴ用トレンチ１３ａおよびＦＷＤ用トレンチ１３ｂと同じ深さとされている場合と比較して、分離セル領域３ａでは、さらに等電位線がベース層１２側に入り込み難くなる。したがって、さらに分離セル領域３ａの耐圧を向上できる。
（第２実施形態の変形例）
上記第２実施形態の変形例について説明する。上記第２実施形態において、図５に示されるように、分離セル領域３ａには、複数のダミートレンチ２３がＸ軸方向に沿って配列されるように形成されていてもよい。この場合、ＩＧＢＴ用端部トレンチ１３３ａの中心と、ＩＧＢＴ用端部トレンチ１３３ａと隣合うダミートレンチ２３の中心との間の距離を分離用第１トレンチピッチＬ１とする。また、ＦＷＤ用端部トレンチ１３３ｂの中心と、ＦＷＤ用端部トレンチ１３３ｂと隣合うダミートレンチ２３の中心との間の距離を分離用第２トレンチピッチＬ２とする。そして、隣合うダミートレンチ２３同士の中心間の距離を分離用第３トレンチピッチＬ３とする。この場合、分離用第１〜第３トレンチピッチＬ１〜Ｌ３は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くなる。
また、このような変形例において、さらに複数のダミートレンチ２３を形成するようにしてもよい。この場合は、隣合うダミートレンチ２３同士の中心間の最大距離を分離用第３トレンチピッチＬ３とすればよい。
さらに、上記第２実施形態において、図６に示されるように、ダミートレンチ２３は、Ｙ軸方向に沿って複数に分離されていてもよい。なお、このような構成とする場合には、Ｙ軸方向に沿って隣合うダミートレンチ２３の間隔を分離用第４トレンチピッチＬ４とすると、ダミートレンチ２３は、分離用第４トレンチピッチＬ４も各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くなるように構成される。これにより、分離セル領域３ａのトレンチ密度の向上を図ることができ、上記第２実施形態と同様の効果を得ることができる。
（第３実施形態）
第３実施形態について説明する。第３実施形態は、第２実施形態に対し、分離セルピッチＷ１と、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂとの関係を変更したものである。その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図７に示されるように、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂよりも広くされている。しかしながら、分離用第１トレンチピッチＬ１および分離用第２トレンチピッチＬ２は、それぞれ各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂよりも狭くされている。
以上説明したように、分離セルピッチＷ１は、分離用第１、第２トレンチピッチＬ１、Ｌ２が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くなるのであれば、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより広くされていてもよい。このような半導体装置としても、分離セル領域３ａのトレンチ密度が向上するため、上記第２実施形態と同様の効果を得ることができる。
なお、特に図示しないが、本実施形態は、上記第２実施形態の変形例を適宜組み合わせることも可能である。この場合、例えば、図５の構成を採用する場合には、分離用第１〜第３トレンチピッチＬ１〜Ｌ３が各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂより狭くなるようにすればよい。
（第４実施形態）
第４実施形態について説明する。第４実施形態は、第１実施形態に対し、分離セル領域３ａのベース層１２の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図８に示されるように、分離セル領域３ａでは、ベース層１２の深さがＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａよりも深く形成されている。つまり、分離セル領域３ａは、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域１ｂよりもベース層１２における単位体積当たりの不純物量が高くなるように構成されている。
なお、このような半導体装置におけるベース層１２は、例えば、次のように製造される。すなわち、ベース層１２は、半導体基板１０にＰ型の不純物をイオン注入して熱処理することで形成される。この場合、分離セル領域３ａを構成する部分では、イオン注入時の加速電圧を大きくする、または複数回に渡ってイオン注入を行うことにより、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａよりもベース層１２が深くなるように形成される。
以上説明したように、本実施形態では、分離セル領域３ａでは、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａよりもベース層１２が深くまで形成されている。このため、分離セル領域３ａでは、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａよりも、ベース層１２とドリフト層１１との間の空乏層が半導体基板１０の他面１０ｂ側に延びた状態となる。したがって、分離セル領域３ａでは、さらに等電位線がベース層１２側に入り込み難くなり、分離セル領域３ａで電界集中が発生することを抑制できる。
（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。上記第４実施形態において、分離セル領域３ａにおけるベース層１２は、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａにおけるベース層１２よりも高不純物濃度とされていてもよい。これによれば、さらに等電位線がベース層１２側に入り込み難くなり、分離セル領域３で電界集中が発生することを抑制できる。なお、このような構成では、分離セル領域３ａにおけるベース層１２は、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域１ｂにおけるベース層１２と同じ深さとされていてもよい。
また、上記第４実施形態では、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂ以上とされていてもよい。このような半導体装置としても、分離セル領域３ａのベース層１２を変更することによって電界集中が発生することを抑制できるため、耐圧の向上を図ることができる。
（第５実施形態）
第５実施形態について説明する。第５実施形態は、第１実施形態に対し、分離セル領域３ａに連通トレンチを形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図９に示されるように、分離セル領域３ａには、ＩＧＢＴ用端部トレンチ１３３ａとＦＷＤ用端部トレンチ１３３ｂとを繋ぐ連通トレンチ１３４が形成されている。具体的には、連通トレンチ１３４は、Ｘ軸方向に沿って延びるように形成されていると共に、複数形成されている。そして、ＩＧＢＴ用端部トレンチ１３３ａとＦＷＤ用端部トレンチ１３３ｂとは、各連通トレンチ１３４を介して連通されている。つまり、本実施形態では、ＩＧＢＴ用トレンチ１３ａとＦＷＤ用トレンチ１３ｂとが一体的に形成されている。
そして、連通トレンチ１３４には、第１ゲート電極１５ａと第２ゲート電極１５ｂとを絶縁する絶縁膜１３５が配置されている。
以上説明したように、本実施形態では、分離セル領域３ａに連通トレンチ１３４が形成されている。このため、分離セル領域３ａのトレンチ密度をさらに高くできる。したがって、さらに分離セル領域３ａでの電界集中が発生することを抑制できる。
（第５実施形態の変形例）
上記第５実施形態の変形例について説明する。上記第５実施形態において、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂ以上とされていてもよい。このような半導体装置としても、分離セル領域３ａに連通トレンチ１３４を形成することにより、連通トレンチ１３４が形成されていない場合と比較して電界集中が発生することを抑制できるため、耐圧の向上を図ることができる。
また、上記第５実施形態において、連通トレンチ１３４は１つのみ形成されていてもよい。このような半導体装置としても、連通トレンチ１３４が形成されていない場合と比較すれば、トレンチ密度を高くできる。
さらに、上記第５実施形態において、第１ゲート電極１５ａと第２ゲート電極１５ｂとが絶縁されるのであれば、第１ゲート電極１５ａおよび第２ゲート電極１５ｂは、一部が連通トレンチ１３４内まで延設されていてもよい。
（第６実施形態）
第６実施形態について説明する。第６実施形態は、第１実施形態に対し、ピラー領域、バリア領域、電界緩和領域を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態では、図１０および図１１に示されるように、ＩＧＢＴセル領域１ａ、分離セル領域３ａ、ＦＷＤセル領域２ｂにおいて、ドリフト層１１とベース層１２との間に、ベース層１２よりも低不純物濃度とされたＰ−−型の電界緩和領域２６が形成されている。そして、ＩＧＢＴセル領域１ａ、ＦＷＤセル領域２ａ、分離セル領域３ａにおいて、電界緩和領域２６とベース層１２との間には、ドリフト層１１より高不純物濃度とされたＮ型のバリア領域２７が形成されている。なお、各トレンチ１３ａ、１３ｂは、ベース層１２、バリア領域２７、電界緩和領域２６を貫通してドリフト層１１に達するように形成されている。
また、本実施形態では、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａにおいて、エミッタ領域１９が形成されている。具体的には、ＩＧＢＴセル領域１ａでは、エミッタ領域１９は、当該ＩＧＢＴセル領域１ａの１セルを形造る一対のＩＧＢＴ用第１トレンチ１３１ａに対し、それぞれ略中央部に位置する部分に沿って形成されている。同様に、ＦＷＤセル領域２ａでは、エミッタ領域１９は、当該ＦＷＤセル領域２ａの１セルを形造る一対のＦＷＤ用第１トレンチ１３１ｂに対し、それぞれ略中央部に位置する部分に沿って形成されている。
また、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａには、ベース層１２の表層部に、コンタクト領域２０に囲まれるように、Ｎ型のピラー領域２８が形成されている。ピラー領域２８は、バリア領域２７に達し、バリア領域２７と接続されるように形成されている。ピラー領域２８は、上部電極２２に対してショットキー接続されている。
そして、本実施形態では、ＩＧＢＴセル領域１ａおよびＦＷＤセル領域２ａでは上記のようにエミッタ領域１９、コンタクト領域２０、ピラー領域２８が形成されているため、半導体基板１０の一面１０ａには、ベース層１２も露出した状態となっている。
また、ドリフト層１１のうちのベース層１２側と反対側（すなわち、半導体基板１０の他面１０ｂ側）には、ドリフト層１１よりも高不純物濃度とされたＮ型のフィールドストップ層（以下では、ＦＳ層という）２９が形成されている。このＦＳ層２９は、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するためのものである。
さらに、本実施形態では、カソード層１７には、部分的にｐ＋型の注入領域３０が形成された状態となっている。本実施形態では、注入領域３０は、複数形成されて格子状に形成されているが、１つのみとされていてもよいし、Ｙ軸方向に沿って延びるストライプ状とされていてもよいし、不規則に形成されていてもよい。なお、この注入領域３０は、コンタクト領域２０と同じ不純物濃度とされている。
以上説明した本実施形態では、バリア領域２７がピラー領域２８を介して上部電極２２の電位に維持される。このため、この半導体装置では、ＦＷＤ素子をオンさせる際には、ベース層１２とバリア領域２７との間のｐｎ接合によって構成されるダイオードがオンし難くなり、上部電極２２の電位を上昇させることでオンする。したがって、ダイオード動作を安定させることができる。
また、本実施形態の半導体装置では、バリア領域２７とドリフト層１１との間には、Ｐ型の電界緩和領域２６が形成されている。このため、電界緩和領域２６が形成されていない場合と比較して、電界緩和領域２６とドリフト層１１との間に構成されるｐｎ接合により、等電位線が各トレンチ１３の間に入り込み難くなり、さらに耐圧の向上を図ることができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした例について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。
また、上記各実施形態において、分離セル領域３ａでは、ＩＧＢＴ用トレンチ１３ａと接するようにエミッタ領域１９が形成され、当該エミッタ領域１９も上部電極２２と接続されるようにしてもよい。
さらに、上記各実施形態において、分離セル領域３ａでは、外周領域から離れた位置にコンタクトホール２１ａが形成されていてもよい。例えば、上記第１実施形態では、図１において、分離セル領域３ａのコンタクト領域２０を露出させるコンタクトホール２１ａが形成されていてもよい。
また、上記各実施形態において、コレクタ層１６とカソード層１７との境界は、他の位置に形成されていてもよい。例えば、コレクタ層１６とカソード層１７との境界は、ＩＧＢＴ用端部トレンチ１３３ａの直下に形成されるようにしてもよいし、ＩＧＢＴ用端部トレンチ１３３ａとＦＷＤ用端部トレンチ１３３ｂとの間の中央部に形成されるようにしてもよい。つまり、分離セル領域３ａは、ＦＷＤ領域２内にのみ含まれるようにしてもよいし、ＩＧＢＴ領域１およびＦＷＤ領域２に含まれるようにしてもよい。
さらに、上記第１、第２、第４〜第６実施形態において、例えば、隣合うＩＧＢＴ用第１トレンチ１３１ａ同士の間隔が異なっており、ＩＧＢＴ用第１トレンチピッチＤ１ａが部分毎に異なっていてもよい。同様に、隣合うＩＧＢＴ用第２トレンチ１３２ａ同士の間隔、隣合うＦＷＤ用第１トレンチ１３１ｂ同士の間隔、隣合うＦＷＤ用第２トレンチ１３２ｂ同士の間隔も異なっていてもよい。これらのような構成とする場合には、分離セルピッチＷ１は、各トレンチピッチＤ１ａ、Ｄ２ａ、Ｄ１ｂ、Ｄ２ｂの最小距離より狭くされていればよい。
また、上記第１〜第５実施形態において、ＦＷＤ領域２にもエミッタ領域１９が形成されていてもよい。そして、上記第６実施形態において、ＦＷＤ領域２にエミッタ領域１９が形成されていなくてもよい。
さらに、上記第２実施形態において、ダミー電極２５は、上部電極２２等と接続されておらず、浮遊状態とされていてもよい。
また、上記各実施形態を適宜組み合わせてもよい。例えば、上記第４実施形態は、上記第２、第３実施形態にも適宜組み合わせ可能である。また、上記第５実施形態は、上記第２〜第４実施形態にも適宜組み合わせ可能である。さらに、上記第６実施形態は、上記第２〜第５実施形態にも適宜組み合わせ可能である。そして、各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。
１ ＩＧＢＴ領域
２ ＦＷＤ領域
３ａ 分離セル領域
１０ 半導体基板
１１ ドリフト層
１２ ベース層
１３ａ ＩＧＢＴ用トレンチ
１３ｂ ＦＷＤ用トレンチ
１４ ゲート絶縁膜
１５ａ 第１ゲート電極
１５ｂ 第２ゲート電極
１６ コレクタ層
１７ カソード層
１８ 下部電極（第２電極）
２２ 上部電極（第１電極）
１３１ａ ＩＧＢＴ用第１トレンチ
１３１ｂ ＦＷＤ用第１トレンチ
１３２ａ ＩＧＢＴ用第２トレンチ
１３２ｂ ＦＷＤ用第２トレンチ

Claims (11)

  1. ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
    前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
    前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
    前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
    前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
    前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
    前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
    前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
    前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とすると、
    前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
  2. 前記分離セル領域には、前記第１方向に沿って延設されたダミートレンチ（２３）が形成され、
    前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されている請求項１に記載の半導体装置。
  3. ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
    前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
    前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
    前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
    前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
    前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
    前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
    前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
    前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、
    前記分離セル領域には、前記第１方向に沿って延設された１つのダミートレンチ（２３）が形成され、
    前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、
    隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とすると、
    前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、
    前記分離用第１トレンチピッチおよび前記分離用第２トレンチピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
  4. ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
    前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
    前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
    前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
    前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
    前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
    前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
    前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
    前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると共に前記分離セル領域における前記第２方向の距離を分離セルピッチ（Ｗ１）とし、
    前記分離セル領域には、前記第１方向に沿って延設された複数のダミートレンチ（２３）が形成され、
    前記ダミートレンチ（２３）には、ダミー絶縁膜（２４）とダミー電極（２５）とが配置されており、
    隣合う前記ＩＧＢＴ用第１トレンチ同士の中心間の最小距離をＩＧＢＴ用第１トレンチピッチ（Ｄ１ａ）とし、隣合う前記ＩＧＢＴ用第２トレンチ同士の中心間の最小距離をＩＧＢＴ用第２トレンチピッチ（Ｄ２ａ）とし、隣合う前記ＦＷＤ用第１トレンチ同士の中心間の最小距離をＦＷＤ用第１トレンチピッチ（Ｄ１ｂ）とし、隣合う前記ＦＷＤ用第２トレンチ同士の中心間の最小距離をＦＷＤ用第２トレンチピッチ（Ｄ２ｂ）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＩＧＢＴ用第１トレンチの中心との間の距離を分離用第１トレンチピッチ（Ｌ１）とし、前記ダミートレンチの中心と、当該ダミートレンチと隣合う前記ＦＷＤ用第１トレンチの中心との間の距離を分離用第２トレンチピッチ（Ｌ２）とし、隣合う前記ダミートレンチ同士の中心間の最大距離を分離用第３トレンチピッチ（Ｌ３）とすると、
    前記分離セルピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチの少なくとも１つより大きくされ、
    前記分離用第１トレンチピッチ、前記分離用第２トレンチピッチおよび前記分離用第３トレンチピッチは、前記ＩＧＢＴ用第１トレンチピッチ、前記ＩＧＢＴ用第２トレンチピッチ、前記ＦＷＤ用第１トレンチピッチ、前記ＦＷＤ用第２トレンチピッチよりも狭くされている半導体装置。
  5. 前記ＩＧＢＴ領域のうちの前記分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、前記ＦＷＤ領域のうちの前記分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、
    前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされている請求項１ないし４のいずれか１つに記載の半導体装置。
  6. ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
    前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
    前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
    前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
    前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
    前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
    前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
    前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
    前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とし、前記ＩＧＢＴ領域のうちの前記分離セル領域と異なる領域をＩＧＢＴセル領域（１ａ）とし、前記ＦＷＤ領域のうちの前記分離セル領域と異なる領域をＦＷＤセル領域（２ａ）とすると、
    前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも単位体積当たりの不純物量が高くされている半導体装置。
  7. 前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも深くまで形成されている請求項５または６に記載の半導体装置。
  8. 前記分離セル領域のベース層は、前記ＩＧＢＴセル領域および前記ＦＷＤセル領域のベース層よりも不純物濃度が高くされている請求項５ないし７のいずれか１つに記載の半導体装置。
  9. 前記分離セル領域には、前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチと、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、
    前記連通トレンチには、前記第１ゲート電極と前記第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている請求項１ないし８のいずれか１つに記載の半導体装置。
  10. ＩＧＢＴ領域（１）とＦＷＤ領域（２）とが共通の半導体基板（１０）に形成されている半導体装置であって、
    第１導電型のドリフト層（１１）と、
    前記ドリフト層上に形成された第２導電型のベース層（１２）と、
    前記ベース層を貫通するトレンチ（１３ａ、１３ｂ）の壁面に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極（１５ａ、１５ｂ）と、を有する複数のトレンチゲート構造と、
    前記ベース層の表層部であって、前記ＩＧＢＴ領域に形成された前記トレンチと接するように形成された第１導電型のエミッタ領域（１９）と、
    前記ドリフト層を挟んで前記ベース層側と反対側に形成された第２導電型のコレクタ層（１６）と、
    前記ドリフト層を挟んで前記ベース層と反対側に形成されると共に前記コレクタ層と隣接する第１導電型のカソード層（１７）と、
    前記ベース層および前記エミッタ領域と電気的に接続される第１電極（２２）と、
    前記コレクタ層および前記カソード層と電気的に接続される第２電極（１８）と、を備え、
    前記コレクタ層上の領域が前記ＩＧＢＴ領域とされ、前記カソード層上の領域が前記ＦＷＤ領域とされており、
    前記トレンチは、前記ＩＧＢＴ領域に形成される前記ゲート電極としての第１ゲート電極（１４ａ）が配置されるＩＧＢＴ用トレンチ（１３ａ）と、前記ＦＷＤ領域に形成され、前記第１ゲート電極とは別に制御される前記ゲート電極としての第２ゲート電極（１４ｂ）が配置されるＦＷＤ用トレンチ（１３ｂ）であり、
    前記ＩＧＢＴ用トレンチは、前記半導体基板の面方向における一方向に沿った第１方向に延設されたＩＧＢＴ用第１トレンチ（１３１ａ）と、前記半導体基板の面方向における前記第１方向と交差する第２方向に延設されたＩＧＢＴ用第２トレンチ（１３２ａ）とが連通された格子状とされており、
    前記ＦＷＤ用トレンチは、前記第１方向に延設されたＦＷＤ用第１トレンチ（１３１ｂ）と、前記第２方向に延設されたＦＷＤ用第２トレンチ（１３２ｂ）とが連通された格子状とされ、
    前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチ（１３３ａ）の中心と、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチ（１３３ｂ）の中心との間を分離セル領域（３ａ）とすると、
    前記分離セル領域には、前記ＩＧＢＴ用第１トレンチのうちの最も前記ＦＷＤ用トレンチ側に位置するトレンチと、前記ＦＷＤ用第１トレンチのうちの最も前記ＩＧＢＴ用トレンチ側に位置するトレンチとを連通させる連通トレンチ（１３４）が形成されており、
    前記連通トレンチには、前記第１ゲート電極と前記第２ゲート電極とを絶縁する絶縁膜（１３５）が配置されている半導体装置。
  11. 前記ドリフト層と前記ベース層との間には、第２導電型の電界緩和領域（２６）が形成され、
    前記電界緩和領域と前記ベース層との間には、第１導電型のバリア領域（２７）が形成され、
    前記ベース層の表層部には、前記第１電極と接続されると共に前記バリア領域と接続される第１導電型のピラー領域（２８）が形成されている請求項１ないし１０のいずれか１つに記載の半導体装置。
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