CN115360098A - 一种沟槽型mosfet的制造方法 - Google Patents

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Abstract

本申请公开了一种沟槽型MOSFET的制造方法，包括：形成从第一掺杂类型的外延层的上表面延伸至其内部的沟槽；形成位于沟槽内的栅介质层以及栅极导体；形成位于所述外延层内的第二掺杂类型的体区，所述体区与所述沟槽相邻；形成位于所述体区内的第一掺杂类型的源区；在所述源区上方以及所述栅介质层上方形成第一介质层；形成贯穿第一介质层和源区，延伸至体区内部的接触孔；在所述接触孔的侧壁形成侧墙；经由所述接触孔形成第二掺杂类型的体接触区；形成填充于接触孔内的导电通道。本申请在形成体接触区之前形成接触孔，并且在接触孔中形成侧墙，接触孔侧壁的侧墙能够防止体接触区横向侵入至沟道区，保证器件的性能的可靠性。

Description

一种沟槽型MOSFET的制造方法
技术领域
本申请涉及半导体技术领域，特别涉及一种沟槽型MOSFET的制造方法。
背景技术
沟槽MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）器件具有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。
一般的沟槽型MOSFET器件中，通过不断减小器件的尺寸来降低器件的导通电阻，器件尺寸的减小会导致体区的尺寸相应的减小，从而导致形成于体区中的接触区横向侵入至与沟槽邻接的沟道区，影响器件的性能。
发明内容
鉴于上述问题，本申请的目的在于提供一种沟槽型MOSFET的制造方法，在形成接触区之前形成接触孔，并且在接触孔中形成侧墙，接触孔侧壁的侧墙能够防止接触区横向侵入至沟道区，保证器件的性能的可靠性。
本申请提供一种沟槽型MOSFET的制造方法，包括：
形成从第一掺杂类型的外延层的上表面延伸至其内部的沟槽；
形成位于所述沟槽内的栅介质层以及栅极导体，其中，所述栅介质层覆盖所述沟槽的内表面，将所述栅极导体与所述外延层隔离；
形成位于所述外延层内的第二掺杂类型的体区，所述体区与所述沟槽相邻；
形成位于所述体区内的第一掺杂类型的源区；
在所述源区上方以及所述栅介质层上方形成第一介质层；
形成贯穿第一介质层和源区，延伸至体区内部的接触孔；
在所述接触孔的侧壁形成侧墙；
经由所述接触孔形成第二掺杂类型的体接触区；
形成填充于接触孔内的导电通道。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
图1示出了沟槽型MOSFET的截面图；
图2a至图2k示出了本申请第一实施例的沟槽型MOSFET器件的制造方法的各阶段截面图，其中：
图2a示出了本申请第一实施例形成沟槽之后的截面图；
图2b示出了本申请第一实施例形成多晶硅层之后的截面图；
图2c示出了本申请第一实施例形成栅极导体之后的截面图；
图2d示出了本申请第一实施例形成源区之后的截面图；
图2e示出了本申请第一实施例形成第一介质层之后的截面图；
图2f示出了本申请第一实施例形成接触孔之后的截面图；
图2g示出了本申请第一实施例形成第二介质层之后的截面图；
图2h示出了本申请第一实施例形成侧墙之后的截面图；
图2i-1示出了本申请第一实施例经过一次离子注入形成接触区之后的截面图；
图2i-2示出了本申请第一实施例经过多次离子注入形成接触区之后的截面图；
图2j示出了本申请第一实施例去除侧墙之后的截面图；
图2k示出了本申请第一实施例形成导电通道之后的截面图；
图3a至图3o示出了本申请第二实施例的沟槽型MOSFET器件的制造方法的各阶段截面图，其中：
图3a示出了本申请第二实施例形成沟槽之后的截面图；
图3b示出了本申请第二实施例形成多晶硅层之后的截面图；
图3c示出了本申请第二实施例形成栅极导体之后的截面图；
图3d示出了本申请第二实施例形成源区之后的截面图；
图3e示出了本申请第二实施例形成第一介质层之后的截面图；
图3f示出了本申请第二实施例形成接触孔之后的截面图；
图3g示出了本申请第二实施例形成第二介质层之后的截面图；
图3h示出了本申请第二实施例形成第一侧墙之后的截面图；
图3i示出了本申请第二实施例形成第一接触区之后的截面图；
图3j示出了本申请第二实施例形成第一侧墙之后的截面图；
图3k示出了本申请第二实施例形成第二接触区之后的截面图；
图3l示出了本申请第二实施例形成第三侧墙之后的截面图；
图3m示出了本申请第二实施例形成接触区之后的截面图；
图3n示出了本申请第二实施例去除第三侧墙之后的截面图；
图3o示出了本申请第二实施例形成导电通道之后的截面图。
具体实施方式
以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓（GaAs）、氮化镓（GaN）等，IV-IV族半导体，如碳化硅（SiC）等，II-VI族化合物半导体，如硫化镉（CdS）、碲化镉（CdTe）等，以及IV族半导体，如硅（Si）、锗（Ge）等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
图1示为本申请实施例的沟槽型MOSFET的截面图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。
沟槽型MOSFET 100包括衬底101和位于其上的外延层111，衬底101作为沟槽型MOSFET 100的漏区，为第一掺杂类型，于一实施例中为N型重掺杂。外延层111位于衬底101的第一表面上，外延层111相对于衬底101是轻掺杂。
沟槽型MOSFET 100包括位于外延层111中的沟槽112；位于沟槽112内部的栅介质层113和栅极导体115；位于外延层111并与沟槽112相邻的体区116，其中体区116为第二掺杂类型。沟槽112从外延层111的上表面延伸至其内部，终止于外延层111中。栅介质层113覆盖沟槽112的底部和侧壁，栅极导体115位于栅介质层113围绕沟槽112形成的空腔内，且经由栅介质层113与外延层111隔离。
沟槽型MOSFET 100还包括在体区116中形成的第一掺杂类型的源区119；在体区116中形成的第二掺杂类型的接触区118；在源区119和栅极导体115上方形成的介质层117；在紧邻源区119处形成的穿透介质层117以及源区119到达接触区118的导电通道120。其中，介质层117可以是具有一定厚度的氧化物层，例如，氧化硅。
沟槽型MOSFET 100还包括漏极电极121以及源极电极122，漏极电极121位于衬底101的第二表面，并且与衬底101电连接，源极电极122位于介质层117上方，并且经由导电通道120连接至接触区118。其中，衬底101的第二表面与衬底101的第一表面相对。
图2a至图2k示出了本申请一实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。以下将结合图2a至图2g对本申请实施例提供的沟槽型MOSFET器件的制备方法进行说明。
图2a示出了本申请第一实施例形成沟槽之后的截面图；如图2a所示，在衬底101上形成外延层111，并且在外延层111中形成沟槽112。
该步骤中，在半导体衬底101的第一表面形成外延层111，衬底101作为器件的漏区，具有第一掺杂类型。在一实施例中，衬底101的材料可以为N型的单晶硅衬底。
在外延层111的上表面形成图案化的第一掩膜PR1，并经由第一掩膜PR1在外延层111中形成沟槽112。
该步骤中，例如采用沉积工艺形成第一掩膜PR1，采用光刻形成图案化的第一掩膜PR1，然后经由图案化的第一掩膜PR1对外延层111进行刻蚀，以在外延层111中形成沟槽112。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者使用湿法刻蚀。在一实施例中，第一掩膜PR1可以为光致抗蚀剂掩膜，在形成沟槽112后，去除第一掩膜PR1。
图2b示出了本申请第一实施例形成多晶硅层之后的截面图；如图2b所示，在沟槽112中依次形成栅介质层113和多晶硅层1151。
于一实施例中，通过热氧化或化学气相沉积的方式，在沟槽112的内部以及外延层111的上表面形成栅介质层113，即栅介质层113覆盖沟槽112的底部，侧壁，以及外延层111的上表面。于一实施例中，栅介质层113可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。热氧化包括水热氧化HTO或选择性反应氧化SRO（Selective Reactive Oxidation），化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。
通过低压化学气相沉积的方式，在沟槽112的内部以及外延层111上方的栅介质层113的表面形成多晶硅层1151。栅介质层113将多晶硅层1151与外延层111隔离。
图2c示出了本申请第一实施例形成栅极导体之后的截面图；如图2c所示，对多晶硅层1151进行回蚀刻，形成栅极导体115。
该步骤中，采用回刻蚀，去除多晶硅层1151位于外延层111上方的部分，使得多晶硅层1151的上端终止于沟槽112的开口处，并且多晶硅层1151的上表面与外延层111的上表面齐平，形成栅极导体115。
在其他实施例中，还可以采用化学机械平面化工艺去除多晶硅层1151位于外延层111上方的部分，使得多晶硅层1151的上端终止于沟槽112的开口处，并且多晶硅层1151的上表面与外延层111的上表面齐平，形成栅极导体115。此时，位于外延层111上方的栅极介质层113被同时去除，在形成栅极导体115之后还包括在外延层的表面生长氧化层，作为后续形成体区116以及源区119过程中的阻挡层。
图2d示出了本申请第一实施例形成源区之后的截面图；如图2d所示，在外延层111邻近沟槽112的区域中形成体区116以及源区119。
体区116为第二掺杂类型，其中第二掺杂类型与第一掺杂类型相反。采用光致抗蚀剂掩膜定义体区116的区域，并且在光致抗蚀剂掩膜定义的区域内进行第一次离子注入，形成在外延层111邻近沟槽112中的体区116，形成体区116之后去除光致抗蚀剂掩膜。采用光致抗蚀剂掩膜定义源区119的区域，并且在光致抗蚀剂掩膜定义的区域内进行第二次离子注入，在体区116中形成第一掺杂类型的源区119。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，体区116的深度不超过栅极导体115在沟槽112中的延伸深度。体区116和源区119分别与沟槽112相邻接，由栅介质层113与栅极导体115之间隔离。
图2e示出了本申请第一实施例形成第一介质层之后的截面图；如图2e所示，在源区119上方以及栅介质层113的上方形成第一介质层1171。
该步骤中，通过沉积工艺，形成位于源区119上方的第一介质层1171，进一步进行化学机械平面化，以获得平整的表面。第一介质层1171覆盖源区119和栅极导体115的顶部表面。
栅极介质层113位于外延层111的上表面的部分可以在形成源区119后以刻蚀的方式去除，也可以不去除，与第一介质层1171共形，位于源区119 的上方。第一介质层1171例如为氧化层。
图2f示出了本申请第一实施例形成接触孔之后的截面图；如图2f所示，形成贯穿第一介质层1171和源区119，延伸至体区116内部的接触孔123。
该步骤中，例如采用沉积工艺在第一介质层1171上形成第二掩膜PR2，采用光刻形成图案化的第二掩膜PR2，然后经由图案化的第二掩膜PR2对源区119以及体区116进行刻蚀，以形成接触孔123，接触孔123从第一介质层1171的上表面向着衬底101的方向延伸，贯穿第一介质层1171以及源区119，停止于体区116的内部。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者使用湿法刻蚀。在一实施例中，第二掩膜PR2可以为光致抗蚀剂掩膜，在形成接触孔123后，去除第二掩膜PR2。
图2g示出了本申请第一实施例形成第二介质层之后的截面图；如图2g所示，形成第二介质层1172。
该步骤中，通过沉积工艺，形成第二介质层1172。第二介质层1172覆盖第一介质层1171的表面以及接触孔123的底部以及侧壁。于一实施例中，第二介质层1172例如采用与第一介质层1171相同的氧化层。
图2h示出了本申请第一实施例形成侧墙之后的截面图；如图2h所示，对第二介质层1172进行刻蚀，以在接触孔123内形成侧墙1231。
该步骤中，通过刻蚀工艺对第二介质层1172进行刻蚀，通过控制刻蚀的参数，例如刻蚀能量、刻蚀角度以及刻蚀时间等，使得对第二介质层1172进行刻蚀的过程中，覆盖接触孔123底部的第二介质层1172刻蚀完成时，覆盖接触孔123侧壁的第二介质层1172的至少一部分得以保留，形成侧墙1231，且侧墙1231具有倾斜的侧壁。在靠近接触孔123底部一端的侧墙1231相较于靠近接触孔123的开口一端的侧墙1231具有较厚的厚度， 并且在由底部朝向接触孔123的开口的方向，侧壁厚度渐缩而呈现倾斜的侧壁。
当覆盖接触孔123底部的第二介质层1172刻蚀完成时，接触孔123外第一介质层1171表面的第二介质层1172以及部分的第一介质层1171被去除，剩余的第一介质层1171作为介质层117；或者接触孔123外第一介质层1171表面的第二介质层1172被部分保留，与第一介质层1171共同作为介质层117。
图2i-1示出了本申请第一实施例经过一次离子注入形成接触区之后的截面图；图2i-2示出了本申请第一实施例经过多次离子注入形成接触区之后的截面图；如图2i-1和图2i-2所示，在体区116中形成第二掺杂类型的接触区118。
该步骤中，经由接触孔123对体区116进行单次离子注入，在体区116中形成第二掺杂类型的接触区118，如图2i-1所示。其中，在进行离子注入的过程中，位于接触孔123侧壁的侧墙1231对离子的横向注入进行阻挡，使得注入的离子主要在垂直于接触孔的深度方向延伸，以防止形成的接触区118横向侵入与沟槽112邻接的沟道区S。
本实施例中，通过先开设接触孔123，并且在接触孔123的侧壁形成侧墙1231，以阻挡注入的离子的横向延伸，防止形成的接触区118横向侵入与沟槽112邻接的沟道区S，保证器件的性能的可靠性。同时，接触区118的横向侵入得以控制，能够使得体区116的尺寸进一步缩小，进一步减小整个器件的尺寸，或者提高单位面积内器件的密度。
进一步地，本实施例中，由于接触孔123延伸至体区116内部，在经由接触孔123进行离子注入形成接触区118的过程中，能够直接将离子注入至体区116，相较于从源区119上表面进行离子注入，本实施例缩短了离子注入的时间。
如图2i-2所示，在一实施例中，还可以经由接触孔123对体区116进行多次离子注入，在体区116中形成第二掺杂类型的接触区118。经由接触孔123对体区116进行多次离子注入时，通过控制每次离子注入的参数，例如注入能量和剂量，可以达到每次离子注入所需要的深度和获得所需的掺杂浓度。于一实施例中，可以对每次离子注入的注入能量依次递减，例如，经由接触孔123对体区116进行三次离子注入，其中，第一次离子注入的注入能量最高，第二次离子注入的注入能量次之，第三次离子注入的能量最低。
N型的衬底101、P型的体区116以及N型的源区119所构成的寄生电阻会限制着器件的UIS性能。一般通常会采用加深接触孔123以及导电通道120的深度，来降低在P型体区116以及N型源区119之间的寄生电阻，但是深孔刻蚀的加工难度较大，且在深孔内沉积金属形成导电通道120的过程中，容易在导电通道120形成孔洞等，对器件的导电性以及可靠性造成影响。本实施例可以进行多次离子注入，在保证沟道S不被接触区118侵入的同时，进一步加深接触区118纵向的深度，减小N型的衬底101、P型的体区116以及N型的源区119的寄生电阻，改善器件的UIS能力。相较于通过加深接触孔123的深度来减小N型的衬底101、P型的体区116以及N型的源区119的寄生电阻，本实施例可以简化的器件的制造工艺流程，且形成的器件的可靠性较高。
图2j示出了本申请第一实施例去除侧墙之后的截面图；如图2j所示，去除侧墙1231。
该步骤中，例如采用湿法刻蚀去除侧墙1231。
图2k示出了本申请第一实施例形成导电通道之后的截面图；如图2k所示，形成导电通道120。
该步骤中，通过淀积工艺形成金属层，金属层覆盖介质层，并且填充接触孔123，与接触区118接触。接着采用回刻蚀或化学机械平面化，去除介质层117上方的金属层，使得金属层只填充于接触孔123内，形成导电通道120。导电通道120延伸至接触区118。
通过淀积、光刻以及刻蚀工艺在介质层117上方形成源极电极122，源极电极122经由导电通道120连接至接触区118以及通过沉积工艺在衬底101的第二表面上形成漏极电极121，如图1所示。
本申请中，源极电极122、栅极导体115以及漏极电极121可以分别由导电材料形成，于一实施例中，可以是铝合金或铜之类的金属材料。
图3a至图3o示出了本申请一实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。以下将结合图2a至图2g对本申请实施例提供的沟槽型MOSFET器件的制备方法进行说明。
图3a至图3g所示的步骤与第一实施例中图2a至图2g所示的步骤相同，本实施例在此不再赘述。
图3h示出了本申请第二实施例形成第一侧墙之后的截面图；如图3h所示，去除位于接触孔123底部的第二介质层1172，形成第一侧墙1231。
该步骤中，通过干法刻蚀工艺对第二介质层1172进行刻蚀，通过控制刻蚀的参数，例如刻蚀能量、刻蚀角度以及刻蚀时间等，使得对第二介质层1172进行刻蚀的过程中，覆盖接触孔123底部的第二介质层1172刻蚀完成时，覆盖接触孔123侧壁的第二介质层1172得以保留，形成第一侧墙1231。
图3i示出了本申请第二实施例形成第一接触区之后的截面图；如图3i所示，对体区116进行第一次离子注入。
该步骤中，经由具有第一侧墙1231的接触孔123，以第一注入能量进行第一次离子注入，在体区116中形成第二掺杂类型的第一接触区118a。在进行第一次离子注入的过程中，位于接触孔123侧壁的第一侧墙1231对离子的横向注入进行阻挡，使得注入的离子主要在垂直于接触孔的深度方向延伸。
图3j示出了本申请第二实施例形成第一侧墙之后的截面图；如图3j所示，对第一侧墙1231进行减薄，形成第二侧墙1232。
该步骤中，例如采用湿法刻蚀去除第一侧墙1231的一部分，对第一侧墙1231进行减薄，剩余的部分第一侧墙1231形成第二侧墙1232，即第二侧墙1232的厚度小于第一侧墙1231的厚度，以形成较大的离子注入窗口。
图3k示出了本申请第二实施例形成第二接触区之后的截面图；如图3k所示，对体区116进行第二次离子注入。
经由具有第二侧墙1232的接触孔123，以第二注入能量进行第二次离子注入，在体区116中形成第二掺杂类型的第二接触区118b。在进行第二次离子注入的过程中，位于接触孔123侧壁的第二侧墙1232对离子的横向注入进行阻挡。由于第二侧墙1232的厚度小于第一侧墙1231的厚度，形成的第二接触区118b的横向尺寸大于第一接触区118a的横向尺寸。
图3l示出了本申请第二实施例形成第三侧墙之后的截面图；如图3l所示，对第二侧墙1232进行减薄，形成第三侧墙1233。
该步骤中，例如采用湿法刻蚀去除第二侧墙1232的一部分，对第二侧墙1232进行减薄，剩余的部分第二侧墙1232形成第三侧墙1233，即第三侧墙1233的厚度小于第二侧墙1232的厚度，以形成更大的离子注入窗口。第三侧墙1233具有倾斜的侧壁。在靠近接触孔123底部一端的第三侧墙1233较于靠近接触孔123的开口一端的第三侧墙1233具有较厚的厚度，亦即，在由接触孔123底部朝向接触孔123的开口的方向，侧壁厚度渐缩而呈现倾斜的侧壁。
图3m示出了本申请第二实施例形成接触区之后的截面图；如图3m所示，对体区116进行第三次离子注入。
经由具有第三侧墙1233的接触孔123，以第三注入能量进行第三次离子注入，在体区116中形成接触区118。在进行第三次离子注入的过程中，位于接触孔123侧壁的第三侧墙1233对离子的横向注入进行阻挡。
以第一注入能量注入的掺杂剂、以第二注入能量注入的掺杂剂以及以第三注入能量注入的掺杂剂的横向扩散会随着相较于底面的距离差异而不同。于一实施例中，注入的掺杂剂与底面的距离分别是第一注入大于第二次注入，第二次注入大于第三次注入。第一次离子注入能量大于第二次离子注入能量，第二次离子注入能量大于第三次离子注入能量。由于不同深度的横向扩散不同，通过形成不同尺寸的侧墙以及离子注入窗口，以及经由不同尺寸的离子注入窗口进行多次离子注入使接触区具有较均匀的横向尺寸。
图3n示出了本申请第二实施例去除第三侧墙之后的截面图；如图3n所示，去除第三侧墙1233。
该步骤中，例如采用湿法刻蚀去除第三侧墙1233。
图3o示出了本申请第二实施例形成导电通道之后的截面图；如图3o所示，形成导电通道120。
该步骤中，通过淀积工艺形成金属层，金属层覆盖介质层，并且填充接触孔123，与接触区118接触。接着采用回刻蚀或化学机械平面化，去除介质层117上方的金属层，使得金属层只填充于接触孔123内，形成导电通道120。导电通道120延伸至接触区118。
通过淀积、光刻以及刻蚀工艺在介质层117上方形成源极电极122，源极电极122经由导电通道120连接至接触区118以及通过沉积工艺在衬底101的第二表面上形成漏极电极121，如图1所示。
本申请中，源极电极122、栅极导体115以及漏极电极121可以分别由导电材料形成，于一实施例中，可以是铝合金或铜之类的金属材料。
依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。

Claims (10)

1.一种沟槽型MOSFET的制造方法，包括：
形成从第一掺杂类型的外延层的上表面延伸至其内部的沟槽；
形成位于所述沟槽内的栅介质层以及栅极导体，其中，所述栅介质层覆盖所述沟槽的内表面，将所述栅极导体与所述外延层隔离；
形成位于所述外延层内的第二掺杂类型的体区，所述体区与所述沟槽相邻；
形成位于所述体区内的第一掺杂类型的源区；
在所述源区上方以及所述栅介质层上方形成第一介质层；
形成贯穿第一介质层和源区，延伸至体区内部的接触孔；
在所述接触孔的侧壁形成侧墙；
经由所述接触孔形成第二掺杂类型的体接触区；
形成填充于接触孔内的导电通道。
2.根据权利要求1所述的方法，其中，形成具有侧墙的接触孔的方法包括：
形成所述接触孔，所述接触孔延伸至所述体区内部；
形成第二介质层，所述第二介质层覆盖所述接触孔的底部以及侧壁；
去除所述接触孔底部的第二介质层，保留接触孔侧壁至少一部分的第二介质层，形成所述侧墙。
3.根据权利要求2所述的方法，其中，所述侧墙在靠近所述接触孔的底部一端相较于靠近所述接触孔的开口一端具有较厚的厚度。
4.根据权利要求1所述的方法，其中，经由所述接触孔对所述体区进行单次离子注入，在所述体区中形成所述接触区。
5.根据权利要求1所述的方法，其中，经由所述接触孔对所述体区进行多次离子注入，在所述体区中形成所述接触区。
6.根据权利要求5所述的方法，其中，经由所述接触孔对所述体区进行多次离子注入时，每次离子注入的注入能量递减。
7.根据权利要求1所述的方法，其中，形成具有侧墙的接触孔，并且经由具有侧墙的所述接触孔形成接触区的方法包括：
形成所述接触孔，所述接触孔延伸至所述体区内部；
形成第二介质层，所述第二介质层覆盖所述接触孔的底部以及侧壁；
去除所述接触孔底部的所述第二介质层，在所述接触孔的侧壁形成第一侧墙；
经由具有所述第一侧墙的接触孔对体区以第一离子注入能量进行第一次离子注入；
对所述第一侧墙进行减薄，在所述接触孔的侧壁形成第二侧墙；
经由具有所述第二侧墙的接触孔对体区以第二离子注入能量进行第二次离子注入，形成所述接触区，
其中，所述第一次离子注入能量不同于所述第二次离子注入能量。
8.根据权利要求7所述的方法，其中，所述第一侧墙厚度大于所述第二侧墙厚度，所述第一离子注入能量大于所述第二离子注入能量。
9.根据权利要求7所述的方法，其中，更包含，对所述第二侧墙进行减薄，在所述接触孔的侧壁形成第三侧墙，所述第三侧墙在靠近所述接触孔的底部一端相较于靠近所述接触孔的开口一端具有较厚的厚度。
10.根据权利要求9所述的方法，其中，注入的掺杂剂的位置与所述接触孔底面的距离分别是所述第一注入大于所述第二次注入，所述第二次注入大于所述第三次注入，所述第一次离子注入能量大于所述第二次离子注入能量，所述第二次离子注入能量大于所述第三次离子注入能量。
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