CN114678276A - 分离栅mosfet及其制造方法 - Google Patents

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Abstract

本申请公开了一种分离栅MOSFET及其制造方法。该制造方法包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；去除位于腔体侧壁的部分半导体层，以形成第一槽；形成与第一槽连通的第二槽，第一槽和第二槽的延伸方向一致；形成覆盖第二槽内表面的第一介质层，覆盖第一槽内表面第二介质层；形成位于第二槽的第一导体，第一介质层将第一导体与半导体层隔离；形成覆盖在第一导体表面的第三介质层；形成位于第一槽的第二导体，第二介质层将第二导体与半导体层隔离，第三介质层将第一导体与第二导体隔离；形成位于半导体层邻近第一槽，并与第一槽相邻的第二掺杂类型的体区，第一槽的内径大于第二槽的内径。该制造方法扩展了工艺窗口。

Description

分离栅MOSFET及其制造方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种分离栅MOSFET 及其制造方法。
背景技术
沟槽功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。
为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅MOSFET应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。
然而，现有的分离栅MOSFET中，由于沟槽的关键尺寸(CD)较小，位于沟槽内的第一导体与第二导体之间的介质层在淀积之后容易产生空隙，从而可能影响器件的机械强度和电学性能，并存在漏电的风险。
因此，期望提供一种改进的分离栅MOSFET的制造方法，以避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。
发明内容
鉴于上述问题，本发明的目的在于提供一种分离栅MOSFET及其制造方法，从而避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。
根据本发明的一方面，提供一种分离栅MOSFET的制造方法，包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；去除位于所述腔体侧壁的部分所述半导体层，以形成第一槽；形成与所述第一槽连通的第二槽，所述第一槽和所述第二槽的延伸方向一致；形成覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层；形成位于所述第二槽的第一导体，所述第一介质层将所述第一导体与所述半导体层隔离；形成覆盖在所述第一导体表面的第三介质层；形成位于所述第一槽的第二导体，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及形成位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽的内径大于所述第二槽的内径。
可选的，采样氧化工艺将位于所述腔体的侧壁的所述半导体层转换为氧化层，并去除所述氧化层，以形成所述第一槽，其中，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
可选的，所述氧化层的内径由下至上逐渐变大，从而所述第一槽的内径由下至上逐渐变大。
可选的，通过调节所述氧化工艺中的氧化剂的浓度，控制去除所述腔体的侧壁的厚度。
可选的，所述第一介质层的厚度大于所述第二介质层的厚度。
可选的，还包括：形成位于所述体区中的源区，所述源区为所述第一掺杂类型；形成位于所述源区上方的层间介质层；以及形成位于所述层间介质层上方的源极电极。
可选的，还包括：形成位于所述体区中的第二掺杂类型的体接触区；以及形成穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
可选的，所述半导体层形成于半导体衬底之上，所述半导体衬底位于所述半导体层的下表面，所述半导体层的上表面与所述下表面相对，所述制造方法还包括：形成位于所述半导体衬底的下表面的漏极电极。
根据本发明的第二方面，提供一种分离栅MOSFET，包括：第一掺杂类型的半导体层；从所述半导体层的上表面延伸至其内部的第一槽、与所述第一槽的底部连通的第二槽，所述第一槽和所述第二槽延伸方向一致；覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层，以及位于所述第一介质层与第二介质层之间的第三介质层；位于所述第二槽的第一导体和位于所述第一槽的第二导体，其中，所述第一介质层将所述第一导体与所述半导体层隔离，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽是通过去除位于腔体侧壁的部分所述半导体层形成的，所述第一槽的内径大于所述第二槽的内径。
可选的，所述第一槽的内径由下至上逐渐变大。
可选的，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
可选的，所述第一介质层的厚度大于所述第二介质层的厚度。
可选的，还包括：位于所述体区中的源区，所述源区为所述第一掺杂类型；位于所述源区上方的层间介质层；以及位于所述层间介质层上方的源极电极。
可选的，还包括：位于所述体区中的第二掺杂类型的体接触区；以及穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
可选的，还包括：位于所述半导体层的下表面的半导体衬底，所述半导体层的上表面与所述下表面相对；以及位于所述半导体衬底的下表面的漏极电极。
本发明提供的分离栅MOSFET及其制造方法，利用蚀刻腔体形成了具有大孔径的第一槽，从而第一槽的内径大于第二槽的内径，从而有利于扩大工艺窗口，避免在第三介质层中形成空隙，同时不会影响器件尺寸。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了传统的分离栅MOSFET的截面图；
图2示出了根据本发明实施例的分离栅MOSFET的截面图；
图3a-3i示出了根据本发明实施例的分离栅MOSFET的制造方法在各个阶段的流程图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、 InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、 Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出了传统的分离栅MOSFET的截面图。
如图1所示，该分离栅MOSFET 10包括：第一导电类型半导体衬底11，第一导电类型半导体衬底11上表面有第一导电类型外延层12，第一导电类型外延层12内有沟槽(trench)，沟槽的侧壁覆盖有第一介质层13和第二介质层14，沟槽的芯部是第一导体15和第二导体16，其中，第一导体15位于沟槽的下半部分，第二导体16位于沟槽的上半部分，第一导体15和第二导体16之间具有第三介质层17，第一导体15与第一导电类型外延层12由第一介质层13隔离。外延层12的上方为第二导电类型的体区18，第二导电类型的体区18内部上方为第二导电类型的重掺杂区19，第二导体16与第二导电类型的体区18由第二介质层14隔离。第二导电类型的体区18上方为第一导电类型的重掺杂源区20，在第一导电类型的重掺杂源区20与第二导电类型的重掺杂区19内打孔引出金属21，金属21与第二导体15和第一导电类型的重掺杂源区20 之间由第四介质层22隔离，在半导体衬底11的背面还形成有金属23。
在图1所示的分离栅MOSFET 10中，由于沟槽的关键尺寸较小，因此在形成位于第一导体15和第二导体16之间的第三介质层17时，极易在第三介质层17内产生空隙，从而可能影响器件的机械强度和电学性能。
本申请的发明人注意到上述影响器件良率的问题，对传统的分离栅 MOSFET进行了改进，从而避免了在第一导体与第二导体之间的介质层中产生空隙。
图2示出了根据本发明实施例的分离栅MOSFET的截面图。
在本申请中，半导体层为第一掺杂类型，第一掺杂类型是N型和P 型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型外延半导体层或区域，可以在外延半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，半导体层是N型掺杂。
具体的，分离栅MOSFET 100包括半导体衬底101和位于其上的半导体层111，在本实施例中，半导体层111为外延半导体层，半导体衬底为第一掺杂类型，例如为N型掺杂。外延半导体层111位于半导体衬底101与漏极电极124相对的表面上(即，半导体衬底101的第一表面上)。外延半导体层111例如由硅组成。外延半导体层111相对于半导体衬底101是轻掺杂层。通过减薄技术减薄半导体衬底的第二表面，并在第二表面上形成漏极电极124。在一些实施例中，在半导体衬底101和外延半导体层111之间还设置有缓冲层，缓冲层的掺杂类型与半导体衬底相同，为了减小因为半导体衬底的缺陷导致半导体衬底与外延半导体层界面不稳定。
分离栅MOSFET还包括从外延半导体层111的上表面延伸进入其内部的沟槽112；位于沟槽内部的介质层和电极导体；位于半导体层邻近第一槽1121，并与沟槽相邻的第二掺杂类型的体区119，其中，沟槽终止于外延半导体层111中。
具体地，沟槽112包括从半导体层111的上表面延伸至其内部的第一槽1121、与第一槽1121的底部连通的第二槽1122，第一槽1121和第二槽1122延伸方向一致，第一槽1121是通过去除位于腔体侧壁的部分半导体层111形成的，因此具有较大的工艺窗口，有利于在沟槽内进行材料填充。第一槽1121底部的内径小于第一槽1121顶部的内径，第二槽1122的内径与第一槽1121底部的内径大致相同，因此第一槽1121的内径大于第二槽1122的内径。可选的，第一槽1121的内径由下至上逐渐变大。
沟槽内的介质层包括覆盖第二槽1122内表面的第一介质层113，覆盖第一槽1121内表面第二介质层117，以及位于第一介质层113与第二介质层117之间的第三介质层115，可选的，第一介质层113的厚度大于第二介质层117的厚度。沟槽内的电极导体包括位于第二槽1122的第一导体114和位于第一槽1121的第二导体118，其中，第一介质层113 将第一导体114与外延半导体层111隔离，第二介质层117将第二导体 118与外延半导体层111隔离。在本实施例中，第一导体为屏蔽导体，第二导体为栅极导体，第二介质层为栅介质层，第三介质层115将屏蔽导体114和栅极导体118隔离。其中，体区119的结深深度不超过栅极导体118在沟槽中延伸的深度。
分离栅MOSFET还包括在体区119中形成第一掺杂类型的源区121；在体区119中形成第二掺杂类型的体接触区120；在源区121和栅极导体118上方形成的层间介质层122；在紧邻源区121处形成穿透层间介质层122以及源区121到达体接触区120的导电通道；在层间介质层122 上方形成的源极电极123，源极电极经由导电通道连接至体接触区120。其中，层间介质层122可以是具有一定厚度的氧化物层，例如，氧化硅。
图3a-3i示出了根据本发明实施例的分离栅MOSFET的制造方法在各个阶段的流程图。
步骤S1：形成从第一掺杂类型的半导体层111的上表面延伸至其内部的第一槽1121，如图3a-3b所示。
在步骤S1中，在本申请中，分离栅MOSFET包括半导体衬底101 和位于半导体衬底101上的半导体层111，半导体层为外延半导体层；在外延半导体层111上形成氧化物层。然后，在氧化物层上形成光致抗蚀剂层，然后进行刻蚀。该刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过使用刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案化成第一硬掩膜125。由于刻蚀的选择，该刻蚀可以停止在外延半导体层111的表面。在形成第一硬掩膜125之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。
采用第一硬掩膜125，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层111，进一步形成从第一掺杂类型的半导体层111的上表面延伸至其内部的腔体1124。该腔体1124从外延半导体层111的上表面延伸进入外延半导体层111中。例如控制刻蚀的时间，可以控制腔体1124 的深度。腔体1124终止于外延半导体层111中。
进一步地，如图3b所示，去除位于腔体1124侧壁的部分半导体层 111，以形成第一槽1121。例如采用氧化工艺，氧化位于腔体1124侧壁的半导体层111以形成氧化层1123，并去除氧化层1123。通过调节氧化剂和/或蚀刻剂的浓度来控制蚀刻侧壁的厚度，使得第一槽1121底部的内径小于第一槽1121顶部的内径。例如，控制氧化剂的浓度从上至下逐渐变小，则氧化层1123的内径由下至上逐渐变大，从而第一槽1121的内径由下至上逐渐变大。
步骤S2：利用第一槽1121形成与第一槽1121连通的第二槽1122，第一槽1121和第二槽1122的延伸方向一致，如图3c所示。在步骤S2 中，第二槽1122的内径与第一槽1121底部的内径大致相同。第一槽1121 与第二槽1122连通，在后面的工艺中可以将第一槽1121与第二槽1122 作为一个整体，并称之为沟槽112。
在一些实施例中，可以交换图3b和图3c所示的步骤，即先形成腔体1124和第二槽1122，再蚀刻腔体1124的部分侧壁以形成第一槽1121。
步骤S3：在沟槽112内的形成介质层和电极导体，如图3d-3h所示。
在步骤S3中，形成了覆盖第二槽1122内表面的第一介质层113、覆盖第一槽1121内表面第二介质层117、位于第二槽1122的第一导体 114、、覆盖在第一导体114表面的第三介质层115、位于第一槽1121的第二导体118。
具体的，在第二槽1122内形成第一介质层113和第一导体114，第一介质层113位于第二槽1122侧壁和底部，且将第一导体114与半导体层111隔离；在第一导体114的顶部形成第三介质层115；在第一槽1121 形成第二介质层117和第二导体118，第二介质层117位于第一槽1121 侧壁，且将第二导体118与半导体层111隔离；其中，介质层包括第一介质层113，第二介质层117，以及第三介质层115；电极导体包括第一导体114和第二导体118。在本实施例中，第一导体114为屏蔽导体，第二导体118为栅极导体，第二介质层117为栅介质层。
作为一个示例，通过热氧化或化学气相沉积的方式，在沟槽的内部以及外延半导体层111的上表面形成第一介质层113，即第一介质层113 覆盖沟槽的底部，侧壁，以及外延半导体层111的上表面；第一介质层113可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
随后，通过低压化学气相沉积的方式，在沟槽的内部以及外延半导体层111的上表面形成屏蔽导体。第一介质层113将屏蔽导体与外延半导体层111隔离。
首先对屏蔽导体进行化学机械研磨，然后采用相对于第一介质层 113选择性的回刻蚀屏蔽导体，使得外延半导体层111上表面以及第一槽1121的屏蔽导体去除，剩余的屏蔽导体部分为图1中的屏蔽导体114。该回刻蚀可采用干法刻蚀，屏蔽导体114可以由多晶硅组成。
随后，采用上述已知的刻蚀工艺，相对于外延半导体层111选择性的刻蚀第一介质层113，去除位于外延半导体层111上表面以及第一槽 1121的第一介质层113，使得第一介质层113位于沟槽侧壁与屏蔽导体 104之间，并且第一介质层113未覆盖屏蔽导体104顶部，例如，第一介质层113的表面低于屏蔽导体114的表面。该刻蚀工艺可以是湿法刻蚀，主要在较为平整的膜面上刻出绒面，从而增加光程，减少光的反射，湿法刻蚀可用稀释的HF或BOE(Buffered-Oxide-Etch，缓冲氧化物刻蚀液)等。在其他实施例中，这一步的刻蚀工艺也可以省略，使得第一介质层113与后续形成的第三介质层115形成共形，然后再一起被刻蚀。具体这一步的刻蚀工艺是否省略，本领域的技术人员可根据实际工艺要求决定。
随后，通过等离子体增强化学气相沉积方法，在屏蔽导体114和第一介质层113的顶部形成共形的第三介质层115。第三介质层115覆盖屏蔽导体和第一介质层113的顶部，并且位于第一槽1121侧壁以及外延半导体层111的上表面。第三介质层115可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
在该示例中，由于之前已经设置第一槽1121的内径大于第二槽1122 的内径，从而有利于扩大工艺窗口，因此在形成第三介质层115的过程中，可以避免在第三介质层115中形成空隙，同时不会影响器件尺寸。
随后，采用CMP(化学机械研磨)工艺去除外延层上表面的第三介质层115，然后采用BOE(Buffered-Oxide-Etch，缓冲氧化物刻蚀液)溶液回刻蚀沟槽内的第三介质层115，使得在屏蔽导体114的顶部保留一定厚度的第三介质层115。在本申请中，对第三介质层115的形成方法不作限定，本领域的技术人员可根据实际情况选择合适的方法形成第三介质层115。
随后，采用热氧化技术，形成位于第一槽1121的侧壁的氧化层，为栅极介质层117，使得沟槽侧壁被所形成的栅极介质层117覆盖。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(SiO2)薄膜，是硅平面技术中一项重要的工艺。
进一步地，采用低压化学气相沉积的方式，在覆盖有栅极介质层117 的沟槽中填充多晶硅，形成栅极导体118，栅极导体118包括位于沟槽的第一部分和位于上表面上的第二部分。然后采用回刻蚀或化学机械平面化，去除栅极导体位于外延半导体层111上表面的第一部分，使得栅极导体118的上端终止于沟槽的开口处。可选择地，采用相对于外延半导体层111选择性去除形成栅极导体118的导体层，回刻蚀该导体层，使得在沟槽中的栅极导体118位于外延半导体层111上表面处。第三介质层115使得屏蔽导体114以及栅极导体118彼此绝缘，并且第三介质层115具有一定的质量和厚度支持可能存在于屏蔽导体114以及栅极导体118之间的电势差。
在形成位于沟槽112内的介质层和电极导体之后，可以通过选择性的刻蚀剂，相对于外延半导体层111去除第一硬掩膜125。
步骤S4：在半导体层111邻近第一槽1121中形成体区，体区为第二掺杂类型，其中第二掺杂类型与第一掺杂类型相反。
在步骤S4中，采用常规的体注入和驱入技术，进行第一次离子注入，形成在外延半导体层111邻近第一槽1121中的第二掺杂类型的体区 119，如图3h-3i所示。
进一步地，进行第二次离子注入，在体区1119中形成第一掺杂类型的源区121。第二类掺杂类型的体区119与第一类掺杂类型的外延半导体层111类型相反。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，体区119的深度不超过栅极导体118在沟槽中的延伸深度。采用附加的光致抗蚀剂掩模，可以控制体区111和源区113的横向延伸区域。优选地，体区119和源区121 分别与沟槽相邻接，由栅极介质117与栅极导体118之间隔离。
随后，通过上述已知的沉积工艺，形成位于源区121上方的层间介质层122，并且如果需要，进一步进行化学机械平面化，以获得平整的表面。层间介质层122覆盖源区121和栅极导体118的顶部表面，栅氧化层位于外延半导体层111上表面的部分可以选择在形成源区后以刻蚀的方式去除，也可以选择不去除，与层间介质层122共形，位于源区121 的上方。通过上述已知的刻蚀工艺及离子注入工艺，在体区119中形成第二掺杂类型的体接触区120，通过上述已知的刻蚀工艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通道，以及在层间介质层114上方形成源极电极123，源极电极123经由导电通道连接至体接触区120。
随后，通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬底101的第二表面上形成漏极电极124。
上述实施例中，源极电极123、栅极导体118、屏蔽导体114、以及漏极电极124可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (15)

1.一种分离栅MOSFET的制造方法，其特征在于，包括：
形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；
去除位于所述腔体侧壁的部分所述半导体层，以形成第一槽；
形成与所述第一槽连通的第二槽，所述第一槽和所述第二槽的延伸方向一致；
形成覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层；
形成位于所述第二槽的第一导体，所述第一介质层将所述第一导体与所述半导体层隔离；
形成覆盖在所述第一导体表面的第三介质层；
形成位于所述第一槽的第二导体，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及
形成位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，
其中，所述第一槽的内径大于所述第二槽的内径。
2.根据权利要求1所述的制造方法，其特征在于，采样氧化工艺将位于所述腔体的侧壁的所述半导体层转换为氧化层，并去除所述氧化层，以形成所述第一槽，
其中，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
3.根据权利要求2所述的制造方法，其特征在于，所述氧化层的内径由下至上逐渐变大，从而所述第一槽的内径由下至上逐渐变大。
4.根据权利要求2或3所述的制造方法，其特征在于，通过调节所述氧化工艺中的氧化剂的浓度，控制去除所述腔体的侧壁的厚度。
5.根据权利要求1所述的制造方法，其特征在于，所述第一介质层的厚度大于所述第二介质层的厚度。
6.根据权利要求1所述的制造方法，其特征在于，还包括：
形成位于所述体区中的源区，所述源区为所述第一掺杂类型；
形成位于所述源区上方的层间介质层；以及
形成位于所述层间介质层上方的源极电极。
7.根据权利要求1所述的制造方法，其特征在于，还包括：
形成位于所述体区中的第二掺杂类型的体接触区；以及
形成穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
8.根据权利要求1所述的制造方法，其特征在于，所述半导体层形成于半导体衬底之上，所述半导体衬底位于所述半导体层的下表面，所述半导体层的上表面与所述下表面相对，所述制造方法还包括：
形成位于所述半导体衬底的下表面的漏极电极。
9.一种分离栅MOSFET，其特征在于，包括：
第一掺杂类型的半导体层；
从所述半导体层的上表面延伸至其内部的第一槽、与所述第一槽的底部连通的第二槽，所述第一槽和所述第二槽延伸方向一致；
覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层，以及位于所述第一介质层与第二介质层之间的第三介质层；
位于所述第二槽的第一导体和位于所述第一槽的第二导体，其中，所述第一介质层将所述第一导体与所述半导体层隔离，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及
位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，
其中，所述第一槽是通过去除位于腔体侧壁的部分所述半导体层形成的，所述第一槽的内径大于所述第二槽的内径。
10.根据权利要求9所述的分离栅MOSFET，其特征在于，所述第一槽的内径由下至上逐渐变大。
11.根据权利要求9所述的分离栅MOSFET，其特征在于，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。
12.根据权利要求9所述的分离栅MOSFET，其特征在于，所述第一介质层的厚度大于所述第二介质层的厚度。
13.根据权利要求9所述的分离栅MOSFET，其特征在于，还包括：
位于所述体区中的源区，所述源区为所述第一掺杂类型；
位于所述源区上方的层间介质层；以及
位于所述层间介质层上方的源极电极。
14.根据权利要求9所述的分离栅MOSFET，其特征在于，还包括：
位于所述体区中的第二掺杂类型的体接触区；以及
穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
15.根据权利要求9所述的分离栅MOSFET，其特征在于，还包括：
位于所述半导体层的下表面的半导体衬底，所述半导体层的上表面与所述下表面相对；以及
位于所述半导体衬底的下表面的漏极电极。
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