CN111312824A - 沟槽型功率半导体器件及其制备方法 - Google Patents
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Abstract
沟槽型功率半导体器件及其制备方法，本发明涉及一种功率半导体器件的结构以及其制造方法，在本发明的屏蔽栅沟槽型场效应管结构中，包含一系列相互平行的沟槽。沟槽中包含栅电极和屏蔽栅电极，两者之间相互隔离，根据栅电极和屏蔽栅电极在沟槽内的结构，可以把沟槽分成三类：用于在栅极正偏时形成导通区域的第一类沟槽、用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽。本发明的有益效果在于提供的屏蔽栅沟槽型场效应管结构，利用优化的工艺步骤和特殊的版图设计，解决屏蔽栅电极侧壁拐角处氧化层的厚度问题，防止器件的栅极‑源极漏电，提升器件的性能和良率，确保器件的可靠性。
Description
技术领域
本发明涉及一种功率半导体器件的结构以及其制造方法，特别是涉及一种屏蔽栅沟槽型场效应管器件以及其制造方法。
背景技术
屏蔽栅沟槽型场效应管是一种新型功率器件，比起传统的沟槽型场效应管，具有导通电阻低和开关速度快的特点，屏蔽栅沟槽型场效应管的结构特点是在沟槽内有相互隔离的栅电极和屏蔽栅电极，其中，屏蔽栅电极位于栅电极下方，并且需要连接到上表面的源极金属上。
一种连接结构CN101908562B，需要把栅电极和屏蔽栅电极分别从沟槽内延伸到半导体上表面，并在半导体上表面连接到金属。该方法需要额外的掩模并进行额外的光刻工序，因此成本较高。同时，该方法会在半导体上表面形成高低不同的结构，使晶圆表面不平整，增加工艺难度。此外，在半导体表面形成的栅电极和屏蔽栅电极的交叠会为器件带来额外的栅极-源极电容，从而降低器件的开关速度，增加器件开关时的能量损耗。
另一种结构CN101740612B，比起CN101908562B的结构，这种结构不需要额外的掩模，也避免了晶圆表面的不平整，同时避免了在半导体表面形成栅电极和屏蔽栅电极的交叠。但上述结构还存在一个问题。在上述器件结构中，极间隔离氧化层是通过对屏蔽栅电极(通常为多晶硅)的热氧化形成的。屏蔽栅电极从沟槽的下部延伸到沟槽的上部的地方会形成一个侧壁拐角。该结构通常由干法刻蚀多晶硅刻蚀形成，侧壁较为陡峭，而且拐角处接近90度。因此在实际制造工艺中，在侧壁拐角处，热氧化所形成的极间隔离氧化层会比其它位置的极间隔离氧化层薄。在该处形成的极间隔离氧化层的厚度，如果不足以有效地隔绝栅电极和屏蔽栅电极，则会产生漏电流。因此，该结构可能为器件带来栅极-源极漏电的风险，从而影响器件的性能和生产良率，以及器件的可靠性。
发明内容
针对上文中所提到的问题，需要提供一种不过分提高工艺复杂度的屏蔽栅沟槽型场效应管器件结构及其制造方法，确保器件的性能和可靠性。
本发明的第一个目的是提供一种沟槽型功率半导体器件，所述的器件包括有：
位于器件底部的漏极金属层；
位于漏极金属层上的第一导电类型的外延层；
位于第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区，所述的第一导电类型的掺杂源区上方设有氧化物介质层，所述的氧化物介质层上方设有源极金属，所述的掺杂体区和源极金属相连；
其特征在于，
在所述的外延层内设有一个以上的系列沟槽，所述的系列沟槽内设有屏蔽栅电极；
每个所述的系列沟槽包括有一个以上的用于形成导通区域的第一类沟槽、一个以上的用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽；所述的第一类沟槽内设有栅电极，所述的栅电极和屏蔽栅电极相互隔离；
系列沟槽的外围还设有第四外围沟槽，所述的第四外围沟槽为第三类沟槽。
进一步的，所述的屏蔽栅电极和与对应的沟槽侧壁之间通过沟槽氧化层隔离。
进一步的，所述的第一类沟槽中，屏蔽栅电极位于第一类沟槽的下部，所述的屏蔽栅电极上方设有极间隔离层，所述的极间隔离层上方设有栅电极，所述的栅电极与对应的沟槽侧壁之间通过栅氧化层隔离；
和/或，
所述的第二类沟槽中，屏蔽栅电极位于沟槽的下部，所述的屏蔽栅电极上方填充有绝缘层；
和/或，
所述的第三类沟槽中，屏蔽栅电极的上表面延伸到沟槽的上部；
且，
在一个系列沟槽内最少有一个位于第一类沟槽内的屏蔽栅电极，和至少有一个位于第二类沟槽内的屏蔽栅电极以及至少一个位于第三类沟槽内的屏蔽栅电极相连。
进一步的，所述的极间隔离层在贴近沟槽侧壁的位置处的上表面高度高于位于沟槽中央处的上表面高度。
进一步的，位于第二类沟槽中的屏蔽栅电极的上表面高度和位于第一类沟槽中屏蔽栅电极的上表面高度相同。
进一步的，第三类沟槽的屏蔽栅电极上表面比第一类沟槽中栅电极的上表面高0-0.2μm。
进一步的，在第一类沟槽和第二类沟槽的交界处，栅电极的侧壁至少包含一段弧线，该段弧线和第一类沟槽内极间隔离层的上表面水平线形成弧形拐角。
进一步的，所述的掺杂体区通过设于氧化物介质层内的通孔和源极金属相连。栅电极和位于沟槽上部位置的屏蔽栅电极通过氧化物介质层上的通孔分别连接到上表面的栅极金属和源极金属。
进一步的，所述的系列沟槽和系列沟槽之间相互平行。
进一步的，所述的第四外围沟槽包括有竖向段沟槽和横向段沟槽，所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度。
进一步的，所述的第四外围沟槽还包括有拐角处沟槽，所述的拐角处沟槽两端分别与竖向段沟槽和横向段沟槽相连，所述的拐角处沟槽由一个以上的直线沟槽组成。
进一步的，所述的竖向段沟槽和与之邻近的系列沟槽的水平方向的第一间隔距离等于器件内相邻的系列沟槽水平方向的第二间隔距离。
进一步的，所述的第四外围沟槽的深度比位于器件内的系列沟槽深。
进一步的，至少有一对相邻的系列沟槽中的至少一段第二类沟槽的长度相同且位置相同。
进一步的，系列沟槽在竖直方向和所述的横向段沟槽设有第三间隔距离。
进一步的，所述的第三间隔距离为相邻的系列沟槽水平方向的第二间隔距离的20-85％或75-150％。
进一步的，所述的器件内部还设有至少一个水平系列沟槽，所述的系列沟槽通过水平沟槽连接。
进一步的，所述的水平系列沟槽包括有至少一个第五沟槽和/或至少一个第六沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽将器件内的每一个系列沟槽中的至少一个第一类沟槽连起来；所述的第六沟槽为第三类沟槽，且所述的第六沟槽将器件内的每一个系列沟槽中的至少一个第三类沟槽连起来。
进一步的，第三类沟槽的宽度和深度大于或等于第一类沟槽，第二类沟槽的宽度和深度大于或等于第一类沟槽。
进一步的，在第四外围沟槽的外围还设有至少一个第七外围沟槽，所述的第七外围沟槽为第三类沟槽。
进一步的，所述的第七外围沟槽和第四外围沟槽的宽度和深度相同。
一种沟槽型功率半导体器件的制备方法，所述的制备方法包括如下的步骤：
第一步，在第一导电类型衬底上形成第一导电类型外延层；
第二步，在第一导电类型外延层上形成第一类沟槽、第二类沟槽和第三类沟槽；
第三步，在第一类沟槽、第二类沟槽和第三类沟槽的沟槽壁形成沟槽氧化层；
第四步，淀积屏蔽栅电极材料并回刻到沟槽上部，在三类沟槽中形成屏蔽栅电极；
第五步，在第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层进行回刻；分别形成位于第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层；
在回刻屏蔽栅电极的步骤中，可能包含干法刻蚀或者湿法刻蚀，也可能包含一步各向同性的刻蚀工艺；
第六步，去除光刻胶，并在第一类沟槽和第二类沟槽上方形成填满沟槽的绝缘层，回刻使绝缘层的上表面高度与半导体外延层上表面高度相等或相距小于0.5μm；
第七步，在第二类沟槽和第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一类沟槽中的绝缘层进行回刻，形成极间隔离层；
第八步，去除光刻胶，并在第一类沟槽中先后形成栅氧化层和栅电极，接着通过离子注入分别形成第二导电类型的掺杂体区和第一导电类型掺杂源区；
在靠近沟槽处，第二导电类型的掺杂体区和半导体外延层的交界线的高度高于栅电极的下表面高度，并且在靠近沟槽处，第一导电类型掺杂源区和第二导电类型的掺杂体区的交界线低于栅电极的上表面高度；
第九步，在半导体上表面形成化氧化物介质层，然后在氧化物介质层上刻蚀出通孔；
第十步，在半导体上表面形成栅极金属和源极金属，在半导体衬底下方形成漏极金属。
本发明的有益效果在于提供的屏蔽栅沟槽型场效应管结构，利用优化的工艺步骤和特殊的版图设计，有效解决屏蔽栅电极侧壁拐角处氧化层的厚度问题，防止器件的栅极-源极漏电，提升器件的性能和良率，确保器件的可靠性。
附图说明
图1为本发明的屏蔽栅沟槽型场效应管的一个实施例的垂直沟槽方向的剖面示意图；
图2为本发明的屏蔽栅沟槽型场效应管的一个实施例的沿沟槽方向的剖面示意图；
图3为本发明的屏蔽栅沟槽型场效应管的一个实施例中的沟槽结构的部分顶示图。其中切线A-A’和切线B-B’分别对应图1和图2结构；
图4-10为本发明屏蔽栅沟槽型场效应管的另外的部分实施例中的沟槽结构的部分顶示图；
图11-19为本发明的屏蔽栅沟槽型场效应管的一个实施例的一种可能的各步工艺示意图。
具体实施方式
以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(GaN)，碳化硅(SiC)等。在以下说明中，半导体区的导电类型被分为P型(第二导电型)与N型(第一导电型),一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H+)等。在以下说明中，重度掺杂的p型导电的半导体区被标记为P+区，重度掺杂的N型导电的半导体区被标记为N+区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×1019cm-3至1×1021cm-3之间。本技术领域人员应该知道，本发明所述的P型(第二导电型)与N型(第一导电型)可以互换。另外需指出，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“垂直”、“水平”是对应于参考图示的相对位置。具体实施中并不限制固定方向。
图1-3详细描述了本发明屏蔽栅沟槽型场效应管的一个实施例。其中，图1的横切面结构对应图3沟槽结构顶示图中垂直沟槽方向的切线A-A’，图2的横切面结构对应图3沟槽结构顶示图中沿沟槽方向的切线B-B’，以下对图1-3进行详细说明：
本发明屏蔽栅沟槽型场效应管的一个实施例的剖面如图1所示，该屏蔽栅沟槽型场效应管器件，包括：
位于漏极金属层(220)之上的N+型衬底层(200)；位于N+型衬底层(200)之上的N型外延层(201)；位于外延层(201)上表面的P型掺杂体区(216)和N+型掺杂源区(215)，P型掺杂体区(216)和N+型掺杂源区(215)通过氧化物介质层(206)上的通孔(207)与位于器件上表面的源极金属(209)相连。
在N型外延层(201)中，有多段沟槽(250，251，252，452)。沟槽的深度为1-6.5μm，具体深度和器件的击穿电压有关，如在一个击穿电压约为35V的器件实施例中，沟槽的深度约为1-2.8μm。
沟槽内包含有相互隔离的栅电极(205)和/或屏蔽栅电极(203)。其中，栅电极(205)和屏蔽栅电极(203)通常由多晶硅构成，也可能由金属、金属-半导体化合物(例如Al,Ti,W等)，或者它们的组合构成。
屏蔽栅电极(203)和与对应的沟槽侧壁之间通过沟槽氧化层(202)隔离。在具体应用中，沟槽氧化层(202)的厚度和器件的击穿电压有关，比如在一个击穿电压约为65V的器件实施例中，沟槽氧化层(202)厚度为2000-4000A。
沟槽分为第一类沟槽(250)，第二类沟槽(251)，第三类沟槽(252，452)，三类沟槽分别有如下特征：
第一类沟槽(250)中，屏蔽栅电极(203)位于栅电极(205)的下方，相互之间由极间隔离层(204)分隔。其中，极间隔离层(204)可由半导体氧化物，半导体氮化物，或者其他绝缘介质材料构成，也可以由上述材料的组合层构成。在一个具体实施例中，极间隔离层(204)的上表面平整且与器件上表面平行；在另一个具体实施例中，极间隔离层(204)在贴近沟槽侧壁的位置处的高度和位于沟槽中央处的高度不同，具体来说就是贴近沟槽侧壁的位置处的上表面高度高于位于沟槽中央处的上表面高度；在实际应用中，极间隔离层(204)上表面有可能是左右两端翘起，中间低的弧形形状，下表面则不限定；在一个具体实施例中，极间隔离层(204)由氧化物组成，其厚度最薄处为0.05-0.4μm。
在第一类沟槽(250)中，栅电极(205)与对应的沟槽侧壁之间通过栅氧化层(210)隔离。在一个具体实施例中，该栅氧化层(210)厚度为150-1000A。在一个具体实施例中，栅电极的高度为0.4-1.1μm。在一个具体实施例中，栅电极的上表面到半导体上表面的距离为0-0.4μm。
第二类沟槽(251)中，屏蔽栅电极(203)位于沟槽下部，对应的沟槽上部没有栅电极。在该屏蔽栅电极(203)的上方，有一层填满沟槽的绝缘层(214)，绝缘层(214)可由半导体氧化物，半导体氮化物，或者其他绝缘介质材料构成，也可以由上述材料的组合层构成。在一个具体实施例中，绝缘层(214)由氧化物组成。在一个具体实施例中，绝缘层(214)的组成材料成分和第一类沟槽(250)内的极间隔离层(204)一样。在一个具体实施例中，第二类沟槽(251)中的屏蔽栅电极(203)的上表面高度和第一类沟槽(250)中屏蔽栅电极(203)的上表面高度相同。
第三类沟槽(252，452)中，沟槽内只有屏蔽栅电极(203)而没有栅电极，而且屏蔽栅电极(203)的上表面位于沟槽上部。在一个具体实施例中，第三类沟槽(252，452)中的屏蔽栅电极(203)的上表面高度和第一类沟槽(250)中栅电极(205)的上表面高度相同。在一个具体实施例中，第三类沟槽中的屏蔽栅电极(203)的上表面高度和第一类沟槽中栅电极(205)的上表面高度相差小于0.2μm。在一个具体实施例中，第三类沟槽(252，452)中的屏蔽栅电极(203)的上表面高度到半导体的上表面(即氧化物介质层(206)的下表面)距离为0-0.4μm。
第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252，452)的宽度和深度可能相同，也可能有所不同。上述结构中，最少有一段第一类沟槽(250)内的屏蔽栅电极(203)和某一段第二类沟槽(252)内的屏蔽栅电极(203)以及某一段第三类沟槽(251)内的屏蔽栅电极(203)相互连接在一起。
上述屏蔽栅沟槽型场效应管的一个实施例中的沿沟槽方向剖面图如图2所示。
其中，第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252/452)相互连接，并且第一类沟槽(250)和第三类沟槽(252/452)之间有第二类沟槽(251)分隔。
在同一个系列沟槽(440)中，第一、第二、第三类沟槽相互连接的结构中，栅电极(205)截止在第一类沟槽(250)与第二类沟槽(251)的交界处。
第一类沟槽(250)，第二类沟槽(251)，第三类沟槽(252/452)内的屏蔽栅电极(203)相互连接。在第二类沟槽(251)和第三类沟槽(252/452)中的交界处，屏蔽栅电极(203)从沟槽的下部延伸到沟槽的上部。
在沟槽上部，屏蔽栅电极(203)和栅电极(205)之间在水平方向上有绝缘层(214)分隔，其厚度约为第一类沟槽(250)和第三类沟槽(252/452)之间的第二类沟槽(251)的长度，该厚度比第一类沟槽(250)内的极间隔离层(204)在竖直方向上的厚度更厚。在一个具体实施例中，该厚度为0.3-2μm。在另一个具体实施例中，该厚度为2-5μm。在第一类沟槽(250)和第二类沟槽(251)的交界处，栅电极(205)的侧壁下部最少包含一段弧线，该段弧线和第一类沟槽(250)内的栅电极的下表面水平线形成一个弧形拐角。在一个具体实施例中，该弧形拐角的半径为0.2-1μm。
第一类沟槽(250)中的栅电极(205)，通过氧化物介质层(206)上的通孔(207)，连接到上表面的栅极金属(208)。第三类沟槽(252)中的屏蔽栅电极(203)，通过氧化物介质层(206)上的通孔(207)，连接到上表面的源极金属(209)。栅极金属和源极金属一般由Al或Al化合物构成，例如，Al/Cu,Al/Si/Cu。在一个具体实施例中，栅极金属和源极金属的组成材料为98％的Al和2％的Cu。此外，在通孔(207)中，可能填充有Ti，W等金属，或其金属化合物，例如TiSi,TiN等。
上述屏蔽栅沟槽型场效应管器件中，第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)的连接方法可以有多种变化和组合形式，下面给出各种实施例予以说明。
图3中所示为上述屏蔽栅沟槽型场效应管器件的一个实施例的沟槽结构的部分顶示图。其中，在半导体平面上，有多段相互平行的系列沟槽(440)沿着竖直方向排列，每一个系列沟槽(440)由竖直方向上相互连接的第一类沟槽(250)，第二类沟槽(251)，第三类沟槽(252)组成。其中，第一类沟槽(250)和第三类沟槽(252)之间有第二类沟槽(251)分隔。分隔第一类沟槽(250)和第三类沟槽(252)的第二类沟槽(251)，其长度不少于0.2μm。在一个实施例中，该长度为2-5μm。另一个实施例中，该长度为0.4-2μm。
系列沟槽(440)在竖直方向的尽头通常为第三类沟槽(252)，也可能是第一或者第二类沟槽，图3中显示的是第三类沟槽(252)。在一个实施例中，系列沟槽(440)在竖直方向的尽头为第三类沟槽(252)，并且该段第三类沟槽的长度为1-4μm。
另外，位于系列沟槽(440)的最外围，有一段第三类沟槽构成的第四外围沟槽(452)，其包围内部的系列沟槽(440)。所述的第四外围沟槽(452)包括有竖向段沟槽和横向段沟槽，竖向段沟槽与系列沟槽(440)相互平行，横向段沟槽垂直于系列沟槽(440)，所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度，如图3所示；也有可能是两者还通过一个拐角处沟槽相连，拐角处沟槽由一个以上的直线沟槽相互连接组成，即拐角处也可能是多截直线沟槽组成的，且各段相接的直线之间呈大于90度的钝角，当直线的数量无限多时，拐角处沟槽就是一段弧形沟槽。
系列沟槽(440)在竖直方向的尽头可能与第四外围沟槽(452)的横向段沟槽相连。
在一个实施例中，该外围的第四外围沟槽(452)和与之邻近的系列沟槽(440)的水平方向的距离，等于系列沟槽(440)中某两段相邻的沟槽的水平方向的距离。
在一个实施例中，位于系列沟槽(440)的最外围的第四外围沟槽(452)的深度比系列沟槽(440)更深。在一个实施例中，位于系列沟槽(440)的最外围的第四外围沟槽(452)的宽度和深度分别比内部的系列沟槽更宽和更深。在一个具体的实施例中，位于系列沟槽(440)的最外围的第四外围沟槽(452)的深度为2.4μm，其内部的系列沟槽(440)的深度为2μm。
本发明阐述的第一类沟槽(250)，第二类沟槽(251)，第三类沟槽(252)在屏蔽栅沟槽型场效应管沟槽版图上的结构，并不限于图3中沟槽结构。以下在配合更多实施例和相应变化进行说明：
图4中所示，为图3屏蔽栅沟槽型场效应管结构的基础上的一个变化的实施例。其中，一个系列沟槽(440)内最少有一段第二类沟槽(251)的长度与和它平行的另一个系列沟槽(440)中的另一段第二类沟槽一样。并且，系列沟槽(440)内最少有一段第二类沟槽(251)，其与第一、第三类沟槽的竖直方向交界处，与和它平行的另一个系列沟槽(440)中的另一段第二类沟槽一样。
图5显示的是另一个变化的实施例。其中，系列沟槽(440)于竖直方向的尽头，和包围该系列沟槽的第四外围沟槽(452)不连接在一起，系列沟槽(440)的尽头在竖直方向上和外围第三类沟槽(452)的横向段沟槽设有第三间隔距离(601)，和系列沟槽(440)中相邻的第一类沟槽(250)之间的相邻第二间隔距离(602)有关。在一个具体的实施例中，第三间隔距离(601)为第二间隔距离(602)的20-85％。在另一个具体的实施例中，第三间隔距离(601)为第二间隔距离(602)的75-150％。
图6中所示，为上述结构另一个变化的实施例。在某一个系列沟槽(440)竖直方向的连续沟槽中，包含：一段或以上的第一类沟槽(250)；一段或以上的第二类沟槽(251)；一段或以上的第三类沟槽(252)。其中，第一类沟槽(250)和第三类沟槽(252)之间有第二类沟槽(251)分隔。也就是说一个系列沟槽(440)可以由多个第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)连接而成并且每类沟槽的位置和长度一致。
如图7中所示，为另一个变化的实施例。系列沟槽(440)中包含最少两段相互平行的沟槽，分别由多段第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)在竖直方向上连接构成，并且各自的第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)的长度和截止处不完全相同。
图8中所示，为上述结构的另一个变化的实施例。一系列沟槽(440)在竖直方向相互平行，并有多于一条与之垂直的的水平方向的水平沟槽(901，902)把系列沟槽(440)连接起来。水平沟槽可能为第一类沟槽(250)、第二类沟槽(251)和第三类沟槽(252)的任一种，也可能是三种沟槽的组合。在图8中，所述的水平系列沟槽(901,902)为第五沟槽(901)和第六沟槽(902)，所述的第五沟槽(901)为第一类沟槽(250)，且所述的第五沟槽(901)将器件内的多个系列沟槽(440)中的至少一个第一类沟槽(250)连起来；所述的第六沟槽(902)为第三类沟槽(252)，且所述的第六沟槽(902)将器件内的多个系列沟槽(440)中的至少一个第三类沟槽(252)连起来。在该沟槽连接方式下，相应的系列沟槽(440)中的栅电极(205)和屏蔽栅电极(203)利用水平沟槽相互连接在一起。在一个实施例中，水平沟槽(901，902)的宽度以及深度，和竖直的系列沟槽(440)一样。
图9中所示，为上述结构的另一个变化的实施例。其中，系列沟槽(440)中，第一类沟槽(250)、第二类沟槽(251)、第三类沟槽(252)的宽度和深度相互之间有所不同，一般第三类沟槽(252)的宽度和深度大于或等于第一类沟槽(250)，第二类沟槽(251)的宽度和深度大于或等于第一类沟槽(250)。通常地，沟槽的宽度越宽，则深度越深。在一个具体的实施例中，系列沟槽(440)中第一类沟槽(250)宽度为0.5μm，深度为2μm；第二类沟槽(251)宽度为0.5-0.8μm，深度为2-3μm；第三类沟槽(252)宽度为0.5-0.7μm，深度为2-2.8μm。
图10中所示，为上述结构的另一个变化的实施例。一系列沟槽(440)在竖直方向上相互平行，并被一段第四外围沟槽(452)包围其中。在该第四外围沟槽(452)的外围，再有最少一段的第七外围沟槽(1152)包围着该第四外围沟槽(452)。在一个实施例中，第七外围沟槽(1152)和该第四外围沟槽(452)的宽度和深度一样。
上述图3-10中的沟槽结构实施例的变化概念，可以相互之间组合，进而实现更多本发明的实施例的变化。
本发明的屏蔽栅沟槽型场效应管器件，在一段连续沟槽的内部，由额外的第二类沟槽分隔开了第一类沟槽和第三类沟槽。第二类沟槽中较厚的绝缘层(214)能够阻隔第一类沟槽中栅电极(205)到第三类沟槽中的屏蔽栅电极(203)之间的漏电，因此有效地防止了器件的栅极-源极漏电，提升了器件的性能和良率，确保了器件的可靠性。
图11-19所示为实现上述的屏蔽栅沟槽型场效应管器件的一种可能的工艺步骤：
第一步，提供N+型衬底(200)，并在其上形成N型外延层(201)。
其中，N+衬底可能为磷或者砷掺杂，N型外延层可能为磷掺杂，其厚度在0.5-15μm之间。N型外延层的掺杂浓度可能固定不变，也可能随着深度的不同有不同的掺杂浓度。在一个具体的实施例中，N+衬底为磷掺杂，掺杂浓度为1e20到1e18之间；N型外延层为磷掺杂，掺杂浓度为5e17到5e16之间，厚度在1-5μm之间。
第二步，在N型外延层(201)上形成一系列沟槽(250，251，252)，如图11所示。
沟槽的形成可以通过干法刻蚀形成。在一个实施例中，沟槽可能由热离子刻蚀形成。
在沟槽的刻蚀之前，可能需要预先在外延层的上表面通过光刻，预先形成硬掩模，该硬掩模可以是半导体氧化物或者氮化物，或者其组合。在一个实施例中，该硬掩模为绝缘物组合，由下到上分别是：氧化硅(100-500A)，氮化硅(1000-3000A),氧化硅(2000-3000A)。在一个实施例中，该硬掩模为氧化硅(1500-4000A)，该硬掩模可能在沟槽刻蚀后被去除，也可能在沟槽刻蚀后仍然保留在外延层的上表面。
在刻蚀沟槽后，第一介质层形成前，有可能先用热氧化的方式在沟槽内形成较薄的氧化物牺牲层，然后对氧化物牺牲层进行湿法刻蚀，以改善刻蚀后的沟槽表面。在一个具体实施例中，该氧化物牺牲层厚度为100-500A。
第三步，在沟槽内形成沟槽氧化层(202)，如图12所示。
沟槽氧化层(202)为氧化物，形成方法可能是热氧化或者淀积，又或者是两者的结合。在一个具体的实施例中，沟槽氧化层(202)的形成方法为：先通过热氧化形成200-2500A氧化物，再通过化学气相淀积，在热氧化形成的氧化物之上形成200-4000A氧化物。
第四步，淀积屏蔽栅电极材料并回刻到沟槽上部，形成屏蔽栅电极(203)。如图13所示。屏蔽栅电极材料通常为多晶硅构成，也可能由金属、金属-半导体化合物(例如Al,Ti,W等)，以及它们的组合构成。其中，回刻后的屏蔽栅电极(203)的上表面高度到半导体外延层(201)的上表面的距离为0-0.5μm。
在一个具体的实施例中，屏蔽栅电极材料为多晶硅，采用湿法或者干法刻蚀进行回刻，回刻后的屏蔽栅电极(203)的上表面高度到半导体外延层(201)的上表面距离为0.1μm。
第五步，在第三类沟槽(252)的上表面形成光刻胶(1501)，并在光刻胶(1501)的保护下，对另外沟槽中的屏蔽栅电极(203)和沟槽氧化层(202)进行回刻，如图14A所示。此时沿沟槽方向的沟槽内结构如图14B所示。
回刻屏蔽栅电极(203)和沟槽氧化层(202)的先后顺序，可能是：首先回刻屏蔽栅电极(203)，再回刻沟槽氧化层(202)。也可能包含多次交替的回刻步骤，例如：首先回刻屏蔽栅电极(203)到一深度，再回刻沟槽氧化层(202)到另一深度，接着再回刻屏蔽栅电极(203)到此外另一深度。
回刻后的最终的屏蔽栅电极(203)的上表面到半导外延层(201)的上表面的距离为0.4-2.0μm，回刻后的最终的沟槽氧化层(202)的上表面高度，可能高于或者低于屏蔽栅电极(203)的上表面高度，两者之间的距离为±0.5μm。
回刻屏蔽栅电极(203)的过程中，位于第二类沟槽(251)和第三类沟槽(252)交接位置处，由于光刻胶(1501)的保护，沟槽中的屏蔽栅电极(203)会形成一个侧壁(1502)，如图14B所示。
在回刻屏蔽栅电极(203)的步骤中，可能包含干法刻蚀或者湿法刻蚀，也可能包含一步各向同性的刻蚀工艺。
第六步，去除光刻胶(1501)，并在沟槽中形成填满沟槽的绝缘层(214)，如图15A所示。此时沿沟槽方向的沟槽内结构如图15B所示。
绝缘层(214)可能由氧化物组成。绝缘层(214)的形成方法可能包含一步化学气相淀积(CVD)，该化学气相淀积(CVD)的方法可能是离子体化学气相淀积(HDP CVD)。
在去除光刻胶(1501)之后，进行化学气相淀积之前，可能先进行一步热氧化，在沟槽侧壁暴露的半导体表面预先形成热氧化层，该热氧化层的厚度为10-1000A。
在进行化学气相淀积(CVD)后，最少包含一个回刻步骤，使绝缘层(214)的上表面高度与半导体外延层(201)上表面高度相等或相距小于0.5μm。在一个具体的实施例中，回刻后最终形成的绝缘层(214)的上表面高度比半导体外延层(201)上表面低0.01-0.2μm。在另一个具体的实施例中，回刻后最终形成的绝缘层(214)的上表面高度比半导体外延层(201)上表面高0.1-0.4μm。
该回刻步骤最少包含一步化学机械平坦化(CMP)工艺。
在进行化学机械平坦化前，可能需要预先在半导体上表面形成研磨停止层，该预先形成的研磨停止层可能是氮化物或氧化物。在一个具体的实施例中，进行化学机械平坦化的研磨停止层为氮化物，同时，该氮化物为上述第二步沟槽刻蚀的硬掩模的组成部分之一。在进行化学机械平坦化工艺后，该研磨停止层可能被去除或者继续留在半导体上表面。
上述回刻步骤也可能包含最少一步的湿法或者干法刻蚀，该湿法或者干法刻蚀可能在化学机械平坦化工艺之后。在一个具体的实施例中，首先进行化学机械平坦化工艺，使绝缘层(214)的上表面高度比半导体外延层(201)上表面高度高0.1-0.4μm；接着进行一步湿法刻蚀，使绝缘层(214)的上表面高度比半导体外延层(201)上表面高度低0.01-0.2μm。
第七步，在第二类沟槽(251)和第三类沟槽(252)的上表面形成光刻胶(1601)，并在光刻胶(1601)的保护下，对第一类沟槽(250)中的绝缘层(214)进行回刻，形成极间隔离层(204)，如图16A所示，此时沿沟槽方向的沟槽内结构如图16B所示。
回刻后的最终形成的极间隔离层(204)，厚度为0.1-0.5μm，其上表面到半导外延层(201)的上表面的距离为0.3-1.8μm。回刻绝缘层(214)的方法可能是湿法或者干法刻蚀。该回刻方法可能包括各向同性刻蚀，使回刻后最终的栅电极侧壁(1602)呈较大弧度，并与第一类沟槽(250)内的极间隔离层(204)的上表面水平线形成一个弧形拐角。在一个具体实施例中，该弧形拐角的半径为0.2-1μm。
第八步，去除光刻胶(1601)，并在第一类沟槽(250)中先后形成栅氧化层(210)和栅电极(205)。接着，通过离子注入分别形成P型掺杂体区(216)和N+型掺杂源区(215)，如图17A所示。此时沿沟槽方向的沟槽内结构如图17B所示。
在一个实施例中，栅氧化层厚度为200-1000A。形成栅氧化层(210)的方法可能是热氧化或者是淀积，又或者是两者的组合。在一个具体的实施例中，形成栅氧化层的方法为湿热氧化，温度为900-1300度。
在形成栅氧化层之前，有可能先进行一步额外的热氧化，在沟槽内形成0.001-0.1μm的牺牲氧化层，然后用各向同性刻蚀把牺牲氧化层去除。
栅电极(205)通常为多晶硅，其形成方法可能包含一步淀积多晶硅和一步多晶硅回刻。在一个具体实施例中，栅电极的高度为0.4-1.1μm。在一个具体实施例中，栅电极的上表面距离半导体上表面的高度为0-0.4μm。
在栅电极(205)形成后，进行离子注入前，可能先进行一个光刻步骤，在半导体表面形成图形化的光刻胶，限定离子注入的区域，因此，通过离子注入分别而形成的P型掺杂体区(216)和N+型掺杂源区(215)具有相应的形状。
形成P型掺杂体区(216)的离子注入能量为20keV-300keV,离子注入的掺杂物质可能为硼。在P型掺杂体区(216)的离子注入后，可能再进行一步热扩散工艺。在一个实施例中，该热扩散温度为1000-1150C，时间为10-180分钟。形成N型掺杂源区(215)的离子注入能量为10keV-150keV,离子注入的掺杂物质可能为磷或者砷。最终形成的P型掺杂体区(216)深度为0.2-1.5μm。并且，在靠近沟槽处，P型掺杂体区(216)和半导体外延层(201)的交界线的高度，高于栅电极(205)的下表面高度。最终形成的N型掺杂源区(215)深度为0.05-1.0μm。并且，在靠近沟槽处，N型掺杂源区(215)和P型掺杂体区(216)的交界线，低于栅电极(205)的上表面高度。
第九步，在半导体上表面形成氧化物介质层(206)，然后再利用光刻，在氧化物介质层上刻蚀出通孔(207)，如图18A所示，此时沿沟槽方向的沟槽内结构如图18B所示。
氧化物介质层(206)通常由氧化物组成，厚度为0.3-1.5μm。在一个实施例中，氧化物介质层(206)包含一层位于下方的厚度为0.05-1.0μm的非掺杂氧化硅，以及一层位于上方的厚度为0.1-1.5μm的硼磷硅玻璃。
在氧化物介质层(206)上刻蚀的通孔(207)，有可能呈宽度上大下小的形状。在半导体表面处通孔的宽度为0.1-1μm。
如图18A，一部分通孔(207)位于沟槽与沟槽之间的位置处，深入到半导体中，并且与P型掺杂体区(216)和N型掺杂源区(215)接触。该区域上通孔(207)的深度深于N型掺杂源区(215)，且浅于P型掺杂体区(216)。如图18B，一部分的通孔(207)位于第一类沟槽(250)和第三类沟槽(252)的正上方，并分别接触栅电极(205)和屏蔽栅电极(203)。该通孔也可能深入到栅电极(205)和屏蔽栅电极(203)中。
在刻蚀通孔后，有可能进行一步或多步P+型离子注入。也可能在P+型离子注入后进行一步快速退火。
第十步，在半导体上表面形成栅极金属(208)和源极金属(209)，在半导体衬底(200)下方形成漏极金属(220)，如图19A所示。此时沿沟槽方向的沟槽内结构如图19B所示。
半导体上表面的栅极金属(208)和源极金属(209)通常由淀积和光刻形成。其组成材料通常为Al或Al化合物，厚度为3-5μm。例如，Al/Cu,Al/Si/Cu。在一个具体实施例中，栅极金属和源极金属的组成为98％的Al和2％的Cu。
形成栅极金属(208)和源极金属(209)后，此时，栅电极(205)通过通孔(207)与栅极金属(208)相连；屏蔽栅电极(203)通过通孔(207)与源极金属(209)相连；P型掺杂体区(216)通过通孔(207)与源极金属(209)相连。
另外，在形成栅极金属(208)和源极金属(209)前，可能预先在通孔(207)内形成扩散阻隔金属层。其中，扩散阻隔金属层的组成材料可能是Ti，W等金属，或者其金属化合物例如TiSi,TiN等。
此外，在形成栅极金属(208)和源极金属(209)后，有可能在金属之上形成一层钝化层。该钝化层可能是氧化物、氮化物、聚酰亚胺等，也可能由上述材料的组合层构成。
此外，在半导体衬底(200)下方形成漏极金属(220)前，可能先对半导体衬底(200)进行减薄，使半导体衬底(200)的厚度减薄至30-200μm。
上述的工艺步骤，为实现本发明的屏蔽栅沟槽型场效应管器件的其中一种方法。
相关技术领域人员应该认识到，上述所描述的本发明的实施例非限定性而是实例性的，本发明可以实现在比上述实施例更宽的范围内。
Claims (22)
1.一种沟槽型功率半导体器件，所述的器件包括有
位于器件底部的漏极金属层；
位于漏极金属层上的第一导电类型的衬底层，位于衬底层上的第一导电类型的外延层；
位于第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区，所述的第一导电类型的掺杂源区上方设有氧化物介质层，所述的氧化物介质层上方设有源极金属，所述的掺杂体区和源极金属相连；
其特征在于，
在所述的外延层内设有一个以上的系列沟槽，所述的系列沟槽内设有屏蔽栅电极；
每个所述的系列沟槽包括有一个以上的用于在栅极正偏时形成导通区域的第一类沟槽、一个以上的用于连接屏蔽栅电极和源极金属层的第三类沟槽以及位于所述的第一类沟槽和第三类沟槽之间的第二类沟槽；所述的第一类沟槽内设有栅电极，所述的栅电极和屏蔽栅电极相互隔离；
系列沟槽的外围还设有第四外围沟槽，所述的第四外围沟槽为第三类沟槽。
2.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的屏蔽栅电极和与对应的沟槽侧壁之间通过沟槽氧化层隔离。
3.如权利要求1所述的沟槽型功率半导体器件，其特征在于：
所述的第一类沟槽中，屏蔽栅电极位于第一类沟槽的下部，所述的屏蔽栅电极上方设有极间隔离层，所述的极间隔离层上方设有栅电极，所述的栅电极与对应的沟槽侧壁之间通过栅氧化层隔离；
和/或，
所述的第二类沟槽中，屏蔽栅电极位于沟槽的下部，所述的屏蔽栅电极上方填充有绝缘层；
和/或，
所述的第三类沟槽中，屏蔽栅电极的上表面延伸到沟槽的上部；
且，
在一个系列沟槽内最少有一个位于第一类沟槽内的屏蔽栅电极，和至少有一个位于第二类沟槽内的屏蔽栅电极以及至少一个位于第三类沟槽内的屏蔽栅电极相连。
4.如权利要求3所述的沟槽型功率半导体器件，其特征在于，所述的极间隔离层在贴近沟槽侧壁的位置处的上表面高度高于位于沟槽中央处的上表面高度。
5.如权利要求3所述的沟槽型功率半导体器件，其特征在于，位于第二类沟槽中的屏蔽栅电极的上表面高度和位于第一类沟槽中屏蔽栅电极的上表面高度相同。
6.如权利要求3所述的沟槽型功率半导体器件，其特征在于，第三类沟槽的屏蔽栅电极上表面比第一类沟槽中栅电极的上表面高0-0.2μm。
7.如权利要求3所述的沟槽型功率半导体器件，其特征在于，在第二类沟槽和第三类沟槽的交界处，栅电极的侧壁至少包含一段弧线，该段弧线和第一类沟槽内极间隔离层的上表面水平线形成弧形拐角。
8.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的掺杂体区通过设于氧化物介质层内的通孔和源极金属相连。
9.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的系列沟槽和系列沟槽之间相互平行。
10.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的第四外围沟槽包括有竖向段沟槽和横向段沟槽，所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度。
11.如权利要求10所述的沟槽型功率半导体器件，其特征在于，所述的第四外围沟槽还包括有拐角处沟槽，所述的拐角处沟槽两端分别与竖向段沟槽和横向段沟槽相连，所述的拐角处沟槽由一个以上的直线沟槽组成。
12.如权利要求10所述的沟槽型功率半导体器件，其特征在于，所述的竖向段沟槽和与之邻近的系列沟槽的水平方向的第一间隔距离等于器件内相邻的系列沟槽水平方向的第二间隔距离。
13.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的第四外围沟槽的深度比位于器件内的系列沟槽深。
14.如权利要求1所述的沟槽型功率半导体器件，其特征在于，至少有一对相邻的系列沟槽中的至少一段第二类沟槽的长度相同且位置相同。
15.如权利要求1所述的沟槽型功率半导体器件，其特征在于，系列沟槽在竖直方向和所述的横向段沟槽设有第三间隔距离。
16.如权利要求15所述的沟槽型功率半导体器件，其特征在于，所述的第三间隔距离为相邻的系列沟槽水平方向的第二间隔距离的20-85％或75-150％。
17.如权利要求1所述的沟槽型功率半导体器件，其特征在于，所述的器件内部还设有至少一个水平系列沟槽，所述的系列沟槽通过水平沟槽连接。
18.如权利要求17所述的沟槽型功率半导体器件，其特征在于，所述的水平系列沟槽包括有至少一个第五沟槽和/或至少一个第六沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽将器件内的每一个系列沟槽中的至少一个第一类沟槽连起来；所述的第六沟槽为第三类沟槽，且所述的第六沟槽将器件内的每一个系列沟槽中的至少一个第三类沟槽连起来。
19.如权利要求1所述的沟槽型功率半导体器件，其特征在于，第三类沟槽的宽度和深度大于或等于第一类沟槽，第二类沟槽的宽度和深度大于或等于第一类沟槽。
20.如权利要求1所述的沟槽型功率半导体器件，其特征在于，在第四外围沟槽的外围还设有至少一个第七外围沟槽，所述的第七外围沟槽为第三类沟槽。
21.如权利要求20所述的沟槽型功率半导体器件，其特征在于，所述的第七外围沟槽和第四外围沟槽的宽度和深度相同。
22.一种沟槽型功率半导体器件的制备方法，其特征在于，所述的制备方法包括如下的步骤：
第一步，在第一导电类型衬底上形成第一导电类型外延层；
第二步，在第一导电类型外延层上形成第一类沟槽、第二类沟槽和第三类沟槽；
第三步，在第一类沟槽、第二类沟槽和第三类沟槽的沟槽壁形成沟槽氧化层；
第四步，淀积屏蔽栅电极材料并回刻到沟槽上部，在三类沟槽中形成屏蔽栅电极；
第五步，在第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层进行回刻；分别形成位于第一类沟槽和第二类沟槽的屏蔽栅电极和沟槽氧化层；
第六步，去除光刻胶，并在第一类沟槽和第二类沟槽上方形成填满沟槽的绝缘层，回刻使绝缘层的上表面高度与半导体外延层上表面高度相等或相距小于0.5μm；
第七步，在第二类沟槽和第三类沟槽的上表面形成光刻胶，并在光刻胶的保护下，对第一类沟槽中的绝缘层进行回刻，形成极间隔离层；
第八步，去除光刻胶，并在第一类沟槽中先后形成栅氧化层和栅电极，接着通过离子注入分别形成第二导电类型的掺杂体区和第一导电类型掺杂源区；
在靠近沟槽处，第二导电类型的掺杂体区和半导体外延层的交界线的高度高于栅电极的下表面高度，并且在靠近沟槽处，第一导电类型掺杂源区和第二导电类型的掺杂体区的交界线低于栅电极的上表面高度；
第九步，在半导体上表面形成化氧化物介质层，然后在氧化物介质层上刻蚀出通孔；
第十步，在半导体上表面形成栅极金属和源极金属，在半导体衬底下方形成漏极金属。
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