CN110534574A - 沟槽式金属氧化物半导体场效应管 - Google Patents

沟槽式金属氧化物半导体场效应管 Download PDF

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Abstract

本发明公开了一种半导体器件的版图结构，包括多个芯片结构，其中，每个芯片包括一个沟槽式金属氧化物半导体场效应管，包括位于有源区的屏蔽沟槽栅，位于终端区的多个悬浮的沟槽栅和至少一个沟道阻止沟槽栅。其中，所述屏蔽沟槽栅具有双电极结构，包括位于沟槽下方的屏蔽电极和位于沟槽上方的栅电极，其中所述栅电极和所述屏蔽电极之间由一层极间绝缘层绝缘。

Description

沟槽式金属氧化物半导体场效应管
技术领域
本发明主要涉及功率半导体器件的单元结构和版图结构。更具体地，本发明涉及在终端区具有悬浮沟槽栅和沟道阻止沟槽栅的沟槽式金属氧化物半导体场效应管(MOSFET)的新型改良的单元结构和版图结构。
背景技术
近年，有源区具有屏蔽栅结构的沟槽式金属氧化物半导体场效应管(MOSFET，下同)越来越受欢迎，原因在于其具有较低的栅漏电容(Cgd)以及相应较低的栅漏电荷(Qgd)和特征导通电阻(Rsp)。然而，在现有技术的沟槽式MOSFET中，如果对围绕有源区的终端区设计不当却容易导致该沟槽式MOSFET的击穿电压性能下降。例如，在美国专利号为8,643,092的专利中，公开了一种N型沟槽式MOSFET，其有源区包括屏蔽栅结构，其终端区包括多个悬浮沟槽栅(具有悬浮的电压)。图1B公开了图1A中沿A-B-C-D-E-F-G的剖面结构，可以看出，在栅极接触区(E-F)和切割道之间，其终端区仅包括了多个悬浮沟槽栅(FTG1，FTG2和FTG3，如图1B所示)。在这种情况下，当栅极氧化层(GOX，如图1B所示)中聚集了足够多的负电荷时，在悬浮沟槽栅和N型外延层(N EPI,如图1B所示)之间的界面处，就会感应出足够多的正电荷，从而在这些悬浮沟槽栅下方形成多个P型沟道区(Pi，如图1B所示)，这会导致在芯片切割后，在切割道的导电路径上形成漏极和源极之间的一条泄漏通道。因此，当这种情况发生时，电流会从终端区的边缘直接流向位于有源区的n+源极，而不会被位于终端区的多个悬浮沟槽栅所阻止。
因此，在半导体功率器件领域中，特别是对于具有屏蔽栅结构的沟槽式MOSFET的设计和制造，仍需要提供一种新型的单元结构和器件构造，可以解决上述现有技术中具有严重泄漏电流的困难和设计限制。特别地，需要能在沟槽式MOSFET的终端区维持高击穿电压。
发明内容
本发明提供了一种具有屏蔽栅结构的沟槽式MOSFET，其包括位于有源区的屏蔽栅结构和位于终端区的悬浮沟槽栅结构，特别地，本发明在终端区引入了沟道阻止栅结构(channel stop gates)，用以阻止电流以防在漏极和源极之间形成泄漏通道，以维持终端区的高击穿电压。与此同时，由于在芯片制造过程中，芯片的主体设计和切割道的设计往往是由不同方完成的，因此仅包括单个芯片的版图结构会导致一项发明的性能不能稳定实现，为了解决这个问题，本发明提供了一种至少包括两个芯片的多芯片版图结构。
根据本发明的实施例，提供了一种半导体功率器件的版图结构，由多芯片结构组成，每个芯片结构包括一个沟槽式金属氧化物半导体场效应管，其包括：
(a)多个屏蔽沟槽栅，位于有源区，每个所述屏蔽沟槽栅具有双电极结构，其包括位于沟槽上部分的栅电极和位于沟槽下部分的屏蔽电极，其中所述栅电极和所述屏蔽电极之间由一层极间绝缘层绝缘，且每两个相邻的的所述栅电极之间延伸有第一体区和源区；
(b)多个悬浮沟槽栅，具有悬浮的电压，平行地形成于位于有源区外围的终端区，每两个相邻的所述悬浮沟槽栅之间延伸有第二体区，其中所述悬浮沟槽栅的沟槽深度大于或等于所述第二体区的结深；
(c)至少一个沟道阻止沟槽栅，位于终端区且围绕所述多个悬浮沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，其中每个所述的切割沟槽栅都延伸穿过一条切割道。
在一些优选的实施例中，经过芯片切割之后，所述的沟道阻止沟槽栅和所述的切割沟槽栅都短接至所述的沟槽式金属氧化物半导体场效应管的漏区。
在一些优选的实施例中，所述版图结构包括双芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。在另一些优选的实施例中，所述版图结构包括三芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。在另一些优选的实施例中，所述版图结构包括四芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。
根据本发明的另一个方面，构成本发明的半导体功率器件的版图结构的所述沟槽式氧化物半导体场效应管，进一步包括第一导电类型的衬底；第一导电类型的外延层，位于所述衬底的上表面，其中所述外延层的多数载流子浓度低于所述衬底；第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述有源区的多数载流子浓度高于所述外延层；第二导电类型的第一体区，位于有源区，且位于所述源区的下方；多个屏蔽沟槽栅，位于有源区，且每个屏蔽沟槽栅具有双电极结构，其包括位于沟槽上部分的栅电极和位于沟槽下部分的屏蔽电极，其中所述屏蔽电极的底部和侧壁包围有第一栅极氧化层，所述栅电极的侧壁包围有第二栅极氧化层，所述屏蔽电极和所述栅电极之间由一层极间绝缘层绝缘；所述第一体区通过一个沟槽式源体接触区内的金属插塞连接至源极金属，且该金属插塞只位于每两个相邻的屏蔽沟槽栅之间；至少一个第一沟槽栅，靠近有源区，每个第一沟槽栅具有单电极结构，其包括一个单电极和包围该单电极底部和侧壁的第一栅极氧化层，其中所述单电极用于连接所述屏蔽电极至源极金属；至少一个具有所述双电极结构的第二沟槽栅，其包括的栅电极用于连接所述屏蔽沟槽栅内的栅电极至栅极金属；第二导电类型的第二体区，位于包括终端区在内的有源区的外围，并靠近所述外延层的上表面，所述第二体区的上表面处不包括所述源区且所述第二体区具有悬浮的电压；多个悬浮沟槽栅，具有悬浮的电压，平行地形成于位于有源区外围的终端区，每两个相邻的所述悬浮沟槽栅之间延伸有第二体区，其中所述悬浮沟槽栅的沟槽深度大于或等于所述第二体区的结深；位于每两个相邻的悬浮沟槽栅之间的第二体区具有悬浮的电压；至少一个沟道阻止沟槽栅，位于终端区且围绕所述多个悬浮沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，其中每个所述的切割沟槽栅都延伸穿过一条切割道；和漏极金属层，位于所述衬底的下表面。
在一些优选的实施例中，每个所述的悬浮沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。在另一些优选的实施例中，每个所述的悬浮沟槽栅内包括所述双电极结构。在另一些优选的实施例中，一部分所述的悬浮沟槽栅内包括所述双电极结构，另一部分所述的悬浮沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。
在一些优选的实施例中，所述沟道阻止沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。在另一些优选的实施例中，所述沟道阻止沟槽栅内包括所述双电极结构。
在一些优选的实施例中，所述切割沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。在另一些优选的实施例中，所述切割沟槽栅内包括所述双电极结构。
在一些优选的实施例中，所述多个悬浮沟槽栅与所述屏蔽沟槽栅具有相同的沟槽宽度和沟槽深度。在另一些优选的实施例中，所述多个悬浮沟槽栅比所述屏蔽沟槽栅具有更大的沟槽宽度和沟槽深度。
在一些优选的实施例中，所述第一栅极氧化层的厚度大于所述第二栅极氧化层的厚度。
在一些优选的实施例中，所述第一导电类型为N型，所述第二导电类型为P型。在另一些优选的实施例中，所述第一导电类型为P型，所述第二导电类型为N型。
在一些优选的实施例中，所述源区沿所述外延层上表面方向上具有相同的掺杂浓度和结深。在另一些优选的实施例中，所述源区的掺杂浓度从沟槽式源体接触区到相邻的沟道区之间的同一深度处呈现高斯分布，且所述源区靠近所述沟槽式源体接触区的结深大于靠近相邻的沟道区的结深，其中所述沟槽式源体接触区填充以金属插塞，穿过所述源区并延伸入所述第一体区，用以将所述源区和所述第一体区连接至所述源极金属层。
本发明的一个优点是，沟道阻止沟槽栅使得本发明相比于现有技术可以显著降低源漏之间的泄漏电流。
本发明的另一个优点是，包含屏蔽电极的双电极结构在终端区的使用使得本发明的一些优选的实施例具有更小的Qgd和Rsp。
附图说明
图1A示出了现有技术所揭示的一种沟槽式金属氧化物半导体场效应管的俯视图。
图1B示出了图1A沿A-B-C-D-E-F-G方向的剖面图。
图2A示出了根据本发明的一个优选实施例的俯视图。
图2B示出了根据本发明的一个优选实施例的剖面图，也是图2A沿A-B-C方向的剖面结构。
图2C示出了根据本发明的另一个优选实施例的俯视图。
图3A-图3D示出了根据本发明的另一些优选实施例的剖面图。
图4A-图4D示出了根据本发明的另一些优选实施例的剖面图。
图5A-图5B示出了根据本发明的另一些优选实施例的剖面图。
图6A-图6C示出了根据本发明的实施例的版图结构。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图2A所示的是本发明的一个优选实施例的俯视图，其中，在由源极金属、栅极金属焊盘、和栅极金属浇道所覆盖区域的外围，由终端区所围绕，其包括多个悬浮沟槽栅和至少一个沟道阻止沟槽栅，例如在图2A中，包括两个悬浮沟槽栅(FTG1和FTG2)和一个沟道阻止沟槽栅(CSTG1)。同时，沟道阻止沟槽栅(CSTG1)通过Y方向的切割道进一步连接至两个切割沟槽栅(SWTG1和SWTG2)。经过芯片切割之后，两个切割沟槽栅和阻止沟槽栅都将通过切割道短接至体区和漏区以防止源漏之间泄漏通道的产生。
图2B所示的是图2A沿A-B-C的剖面图，其中N沟道沟槽式MOSFET 200’形成于一个N外延层202中。该N外延层位于一个N+衬底200之上，其中该N+衬底200的底部覆盖有金属层作为漏极金属层。在N外延层202中，形成有源区和终端区，其中有源区包括多个屏蔽沟槽栅210终端区包括两个具有悬浮电压的悬浮沟槽栅212和一个沟道阻止沟槽栅213。该沟道阻止沟槽栅213通过Y切割道连接至一个切割沟槽栅215。此外，在有源区和终端区之间，包括至少一个用于连接屏蔽电极的第一沟槽栅211和至少一个用于连接栅极的第二沟槽栅214。在这个实施例的所有沟槽栅中，屏蔽沟槽栅210和第二沟槽栅214内由双电极结构实现，其包括位于沟槽下部分的屏蔽电极216和位于沟槽上部分的栅电极218，其中所述屏蔽电极216与沟槽侧壁之间包括第一栅极氧化层217，所述栅电极218与沟槽侧壁之间包括第二栅极氧化层219，所述屏蔽电极216和所述栅电极218之间由一层极间绝缘层220绝缘。与此同时，其他的所有沟槽栅内由单电极结构实现，其包括一个单电极221以及该单电极与沟槽侧壁之间的第一栅极氧化层217，其中，所述单电极221与所述屏蔽电极216在制程中同时形成。在N外延层202的上部分，包括：第一P型体区222，延伸于有源区中每两个相邻的屏蔽沟槽栅210之间，其中所述第一P型体区222上方形成有n+源区223；多个具有悬浮电压的第二P型体区224，围绕所述有源区的外围包括终端区，其中所述第二P型体区224上方不存在所述源区。值得注意的是，所述悬浮沟槽栅212的沟槽深度大于或者等于所述第二P型体区224的结深，以在终端区维持高的击穿电压同时阻止大的泄漏电流。该N沟道沟槽式MOSFET 200’还包括：多个沟槽式源体接触区，每个填充以一个金属插塞225，穿过一层接触绝缘层226、n+源区223并延伸入第一P型体区222，其中，所述金属插塞225的底部被一个p+体接触区227围绕，以减少该金属插塞225和第一P型体区222之间的接触电阻；至少一个沟槽式屏蔽电极接触区，填充以金属插塞228，其穿过所述接触绝缘层226并延伸入位于所述第一沟槽栅211内的单电极221；至少一个沟槽式栅接触区，填充以金属插塞229，穿过所述接触绝缘层226并延伸入位于所述第二沟槽栅214内的栅电极216。该N沟道沟槽式MOSFET 200’还包括源极金属230和栅极金属231(包括栅极金属焊盘和/或连接至栅极金属焊盘的栅极金属浇道)，其中所述栅极金属231通过所述金属插塞229连接至栅电极218，所述源极金属230通过所述金属插塞228连接至所述屏蔽电极216，同时通过所述金属插塞225连接至所述源区223和所述第一P型体区222。根据本发明，使得所述第一P型体区222电连接至所述源极金属230的金属插塞只存在于所述有源区内。所述金属插塞225、228和229可以通过一个覆盖Ti/TiN或Co/TiN或Ta/TiN势垒层的钨插塞来实现。由于在每两个相邻的悬浮沟槽栅212之间不存在n+源区，即使在悬浮沟槽栅212被打开的时候，在源漏之间也不会产生任何电流。与此同时，沟道阻止沟槽栅213连接至切割沟槽栅215，其中所述切割沟槽栅215沿Y切割道被切割，这就保证了所述切割沟槽栅215和所述沟道阻止沟槽栅213同时短接至外延层202和第二P型体区224(如图2B中黑色点线所示)。正由于沟道阻止沟槽栅213短接至N外延层202，在其底部周围就不会形成Pi沟道区，因此，沟道阻止沟槽栅213就可以阻止漏源之间泄漏通道的形成。
图2C所示的是根据本发明的另一个优选实施例的俯视图，其与图2A具有相似的结构，除了在图2C中，终端区包括两个悬浮沟槽栅(FTG1和FTG2)和两个沟道阻止沟槽栅(CSTG1和CSTG2)。
图3A所示的是根据本发明的另一个优选的实施例，其中N沟道沟槽式MOSFET 300’与图2B具有相似的结构，除了在图3A中，终端区包括四个悬浮沟槽栅(FTG1，FTG2，FTG3和FTG4)和一个沟道阻止沟槽栅(CSTG1),同时，终端区内的所有沟槽栅，还包括切割沟槽栅(SWTG1)都具有单电极结构。
图3B所示的是根据本发明的另一个优选的实施例，其中N沟道沟槽式MOSFET 310’与图3A具有相似的结构，除了在图3B中，终端区包括四个悬浮沟槽栅(FTG1，FTG2，FTG3和FTG4)和一个沟道阻止沟槽栅(CSTG1),同时，终端区内的所有沟槽栅，还包括切割沟槽栅(SWTG1)都具有双电极结构。
图3C所示的是根据本发明的另一个优选的实施例，其中N沟道沟槽式MOSFET 320’与图3B具有相似的结构，除了在图3C中，终端区包括四个悬浮沟槽栅(FTG1，FTG2，FTG3和FTG4)和一个沟道阻止沟槽栅(CSTG1),同时，除了靠近有源区的两个悬浮沟槽栅(FTG1和FTG2)具有单电极结构，终端区内的其他所有沟槽栅，还包括切割沟槽栅(SWTG1)都具有双电极结构。
图3D所示的是根据本发明的另一个优选的实施例，其中N沟道沟槽式MOSFET 330’与图3B具有相似的结构，除了在图3D中，终端区包括四个悬浮沟槽栅(FTG1，FTG2，FTG3和FTG4)和一个沟道阻止沟槽栅(CSTG1),同时，除了靠近有源区的两个悬浮沟槽栅(FTG1和FTG2)具有双电极结构，终端区内的其他所有沟槽栅，还包括切割沟槽栅(SWTG1)都具有单电极结构。
图4A所示的是根据本发明的另一个优选的实施例，其中沟槽式MOSFET 400’与图3A具有相似的结构，除了该沟槽式MOSFET 400’为形成于P型外延层中的P沟道沟槽式MOSFET。
图4B所示的是根据本发明的另一个优选的实施例，其中沟槽式MOSFET 410’与图3B具有相似的结构，除了该沟槽式MOSFET 410’为形成于P型外延层中的P沟道沟槽式MOSFET。
图4C所示的是根据本发明的另一个优选的实施例，其中沟槽式MOSFET 420’与图3C具有相似的结构，除了该沟槽式MOSFET 420’为形成于P型外延层中的P沟道沟槽式MOSFET。
图4D所示的是根据本发明的另一个优选的实施例，其中沟槽式MOSFET 430’与图3D具有相似的结构，除了该沟槽式MOSFET 430’为形成于P型外延层中的P沟道沟槽式MOSFET。
图5A所示的是根据本发明的另一个优选的实施例，其中N沟道沟槽式MOSFET 500’与图3D有相似的结构，除了在图5A中，从沟槽式源体接触区504到一个相邻的靠近栅电极505的沟道区之间，n+源区503的掺杂浓度在同一深度处呈现高斯分布。同时，在靠近所述沟槽式源体接触区504处，所述n+源区503的结深大于靠近所述相邻的沟道区的结深。
图5B所示的是根据本发明的另一个优选的实施例，其中P沟道沟槽式MOSFET 510’与图4D有相似的结构，除了在图5B中，从沟槽式源体接触区514到一个相邻的靠近栅电极515的沟道区之间，p+源区513的掺杂浓度在同一深度处呈现高斯分布。同时，在靠近所述沟槽式源体接触区514处，所述p+源区513的结深大于靠近所述相邻的沟道区的结深。
图6A所示的是根据本发明的包括双芯片结构的版图结构。其中，芯片之间通过切割沟槽栅(SWTGs)连接在一起，需要注意的是，芯片之间的距离(Sdd，如图6C所示)等于切割道的宽度(WSL，如图6C所示)，这种结构使得根据本发明的实施例可以切实实现。
图6B所示的是根据本发明的包括三芯片结构的版图结构。其中，相邻芯片之间通过切割沟槽栅(SWTGs)连接在一起，需要注意的是，芯片之间的距离(Sdd，如图6C所示)等于切割道的宽度(WSL，如图6C所示)，这种结构使得根据本发明的实施例可以切实实现。
图6C所示的是根据本发明的包括四芯片结构的版图结构。其中，相邻芯片之间通过切割沟槽栅(SWTGs)连接在一起，需要注意的是，芯片之间的距离(Sdd)等于切割道的宽度(WSL)，这种结构使得根据本发明的实施例可以切实实现。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过所述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (21)

1.一种半导体功率器件的版图结构，包括多个芯片结构，每个芯片结构包括一个沟槽式金属氧化物半导体场效应管，其包括：
多个屏蔽沟槽栅，位于有源区，每个所述屏蔽沟槽栅具有双电极结构，其包括位于沟槽上部分的栅电极和位于沟槽下部分的屏蔽电极，其中所述栅电极和所述屏蔽电极之间由一层极间绝缘层绝缘，且每两个相邻的的所述栅电极之间延伸有第一体区和源区；
多个悬浮沟槽栅，具有悬浮的电压，平行地形成于位于有源区外围的终端区，每两个相邻的所述悬浮沟槽栅之间延伸有第二体区，其中所述悬浮沟槽栅的沟槽深度大于或等于所述第二体区的结深；
至少一个沟道阻止沟槽栅，位于终端区且围绕所述多个悬浮沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，其中每个所述的切割沟槽栅都延伸穿过一条切割道；且所述第二体区具有悬浮的电压。
2.根据权利要求1所述的半导体功率器件的版图结构，其中经过芯片切割之后，所述的沟道阻止沟槽栅和所述的切割沟槽栅都短接至所述的沟槽式金属氧化物半导体场效应管的漏区。
3.根据权利要求1所述的半导体功率器件的版图结构，包括双芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。
4.根据权利要求1所述的半导体功率器件的版图结构，包括三芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。
5.根据权利要求1所述的半导体功率器件的版图结构，包括四芯片结构，其中每个芯片包括一个所述沟槽式金属氧化物半导体场效应管。
6.构成权利要求1所述的半导体功率器件的版图结构的所述沟槽式氧化物半导体场效应管，进一步包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述衬底的上表面，其中所述外延层的多数载流子浓度低于所述衬底；
第一导电类型的源区，位于有源区，且靠近所述外延层的上表面，所述有源区的多数载流子浓度高于所述外延层；
第二导电类型的第一体区，位于有源区，且位于所述源区的下方；
第二导电类型的第二体区，位于包括终端区在内的有源区的外围，且靠近所述外延层的上表面，且所述第二体区的上表面处不包括所述源区；
多个屏蔽沟槽栅，位于有源区，且每个屏蔽沟槽栅具有双电极结构，其包括位于沟槽上部分的栅电极和位于沟槽下部分的屏蔽电极，其中所述屏蔽电极的底部和侧壁包围有第一栅极氧化层，所述栅电极的侧壁包围有第二栅极氧化层，所述栅电极和所述屏蔽电极之间由一层极间绝缘层绝缘；
所述栅电极连接至栅极金属，所述屏蔽电极连接至源极金属；
多个悬浮沟槽栅，具有悬浮的电压，平行地形成于位于有源区外围的终端区，每两个相邻的所述悬浮沟槽栅之间延伸有第二体区，其中所述悬浮沟槽栅的沟槽深度大于或等于所述第二体区的结深；
位于每两个相邻的悬浮沟槽栅之间的第二体区具有悬浮的电压；
至少一个沟道阻止沟槽栅，位于终端区且围绕所述多个悬浮沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，其中每个所述的切割沟槽栅都延伸穿过一条切割道；和漏极金属，位于所述衬底的下表面。
7.权利要求6所述的沟槽式金属氧化物半导体场效应管，其中每个所述的悬浮沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。
8.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中每个所述的悬浮沟槽栅内包括所述双电极结构。
9.根据权力要求6所述的沟槽式金属氧化物半导体场效应管，其中一部分所述的悬浮沟槽栅内包括所述双电极结构，另一部分所述的悬浮沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。
10.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述沟道阻止沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。
11.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述沟道阻止沟槽栅内包括所述双电极结构。
12.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述切割沟槽栅内包括单电极结构，进一步包括第一栅极氧化层和一个位于整个悬浮沟槽栅内的电极结构。
13.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述切割沟槽栅内包括所述双电极结构。
14.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述多个悬浮沟槽栅与所述屏蔽沟槽栅具有相同的沟槽宽度和沟槽深度。
15.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述多个悬浮沟槽栅比所述屏蔽沟槽栅具有更大的沟槽宽度和沟槽深度。
16.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述第一栅极氧化层的厚度大于所述第二栅极氧化层的厚度。
17.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述第一导电类型为N型，所述第二导电类型为P型。
18.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述第一导电类型为P型，所述第二导电类型为N型。
19.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，其中所述源区沿所述外延层上表面方向上具有相同的掺杂浓度和结深。
20.根据权利要求6所述的沟槽式金属氧化物半导体场效应管，还包括一个沟槽式源体接触区，其填充以金属插塞，穿过所述源区并延伸入所述第一体区，用以将第一体区和源区连接至所述源极金属，其中该金属插塞只存在与每两个相邻的屏蔽沟槽栅之间。
21.根据权利要求20所述的沟槽式金属氧化物半导体场效应管，其中所述源区的掺杂浓度从所述沟槽式源体接触区到相邻的沟道区之间的同一深度处呈现高斯分布，且所述源区靠近所述沟槽式源体接触区的结深大于靠近相邻的沟道区的结深。
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