CN103730499A - 沟槽式金属氧化物半导体场效应管 - Google Patents

沟槽式金属氧化物半导体场效应管 Download PDF

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Abstract

本发明公开了一种沟槽式金属氧化物半导体场效应管，包括位于终端区的多个悬浮的沟槽栅，其沟槽深度大于或者等于位于有源区的体区的结深。该沟槽式金属氧化物半导体场效应管还包括至少一个沟道阻止沟槽栅，其围绕在所述的悬浮的沟槽栅的外围并连接到至少一个延伸入切割道的切割沟槽栅，以防止在漏区和源区间形成漏电通道。

Description

沟槽式金属氧化物半导体场效应管
相关申请的交叉引用
本申请案要求对于2012年10月12日提交的美国专利申请第13/650,346号的优先权，该专利申请披露的内容通过全文引用而结合与本文中。
技术领域
本发明主要涉及功率半导体器件的单元结构、版图和制造过程。更具体地，本发明涉及在终端区具有悬浮的沟槽栅的沟槽式金属氧化物半导体场效应管(MOSFET)的新型改良的单元结构、版图及其改良的制造过程。
背景技术
现有技术中在终端区具有悬浮的沟槽栅(具有悬浮的电压)的典型沟槽式金属氧化物半导体场效应管(MOSFET，下同)结构中存在一些技术问题。例如，在美国专利号为6,462,376的专利中，如图1A所示，公开了一种沟槽MOSFET，其在终端区包括多个悬浮的沟槽栅111和n+源区120。在终端区，该n+源区120位于两个相邻的悬浮的沟槽栅111之间。这种结构会导致在漏区和源区之间产生严重的漏电流，因为P型体区108具有悬浮的电压而悬浮的沟槽栅111没有与n+源区120短接，使得当漏-源之间反向偏置时，位于终端区的沟道很容易被开启。电流会从漏区流经终端区中两个相邻的悬浮的沟槽栅111之间的沟道区最后到达位于有源区中的n+源区120。
如图1B所示，另一现有技术美国专利号为7,511,339的专利公开了另一种沟槽MOSFET结构，其终端区不包括源区，但其悬浮的沟槽栅110的深度(TFd)小于悬浮的深P体区130的深度(Pd)。然而，从图2中击穿电压(BV)和TFd与Pd差值的关系的实验结果来看，可以看出，随着TFd＜Pd时随着差值(TFd-Pd)逐渐变小，击穿电压明显下降，这是由于悬浮的沟槽栅110在终端区具有较浅的结深，致使漏区和源区之间绝缘特性变差，从而导致终端区具有较低的击穿电压。当漏源之间反向偏置时，因为悬浮的沟槽栅110浅于悬浮的深P体区130，因此悬浮的深P体区130与其电荷耗尽层之间形成电气接触。因此，电流会直接从终端区的边缘流向有源区中的n+源区131而不被终端区中的悬浮的沟槽栅110阻挡。
因此，在半导体功率器件领域中，特别是对于沟槽式MOSFET的设计和制造，仍需要提供一种新型的器件结构和制造方法可以解决上述现有技术具有严重漏电流的困难和设计限制。特别地，需要能在沟槽式MOSFET的终端区维持高击穿电压。
发明内容
本发明提供了一种沟槽式MOSFET，其包括位于有源区的多个晶体管单元和位于终端区的多个悬浮的沟槽栅，该多个悬浮的沟槽栅的沟槽深度等于或大于围绕该悬浮的沟槽栅的体区的结深，而且终端区中不包括源区，以维持终端区的高击穿电压。为了解决现有技术具有严重漏电流的问题，根据本发明的沟槽式MOSFET的终端区还包括至少一个沟道阻止沟槽栅(trenched channel stop gate)，其位于所述的终端区并围绕在所述多个悬浮的沟槽栅的外围，其中每个所述的沟道阻止沟槽栅连接到至少一个切割沟槽栅(sawing trenched gate)，其中每个所述的切割沟槽栅延伸过切割道(scribe line)。同时，根据一些优选的实施例中的沟槽式MOSFET具有较低的栅漏电荷Qgd。
根据本发明的实施例，提供了一种半导体功率器件的版图结构，由双芯片结构组成，每个双芯片结构包括一个沟槽式金属氧化物半导体场效应管，进一步包括：
(a)有源区；
(b)多个悬浮的沟槽栅，平行地形成于终端区，且围绕有源区的外围；
(c)至少一个沟道阻止沟槽栅，位于所述终端区且围绕所述多个悬浮的沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，每个所述的切割沟槽栅都延伸穿过所述双芯片之间的空间并连接至所述的沟道阻止沟槽栅。
在一些优选的实施例中，所述的半导体功率器件的版图结构，其中所述的双芯片之间的空间等于切割道的宽度。
在一些优选的实施例中，经过芯片切割之后，所述的沟道阻止沟槽栅和所述的切割沟槽栅都短接至所述的沟槽式金属氧化物半导体场效应管的漏区。
在一些优选的实施例中，每个所述的沟槽式金属氧化物半导体场效应管中只包括一个所述的沟道阻止沟槽栅，其连接至至少一个切割沟槽栅。
在一些优选的实施例中，所述有源区包括多个第一沟槽栅，位于第一导电类型的外延层中，由第二导电类型的第一体区围绕，其中第一体区上方形成有第一导电类型的源区，且所述的源区和所述的第一体区短接至一个源极金属。此外，所述的悬浮的沟槽栅具有悬浮的电压且由第二导电类型的第二体区包围，其中所述第二体区上方不存在第一导电类型的源区，所述的悬浮的沟槽栅的沟槽深度等于或大于所述第二体区的结深。更优选的，每个所述的沟槽式金属氧化物半导体场效应管进一步包括至少一个第二沟槽栅，其靠近所述的有源区，用于将所述第一沟槽栅连接至一个栅极金属。在一些优选的实施例中，靠近所述有源区的第二体区也短接至所述的源极金属。在另一些优选的实施例中，靠近所述有源区的第二体区具有悬浮的电压。
本发明的一个优点是，相比于现有技术可以显著降低源漏之间的泄漏电流。
本发明的另一个优点是，可以实现在终端区维持高的击穿电压。
本发明的另一个优点是，一些优选地实施例表现出具有较低的栅漏电荷(Qgd)的性能。
附图说明
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了，其中：
图1A示出了现有技术所揭示的一种沟槽式金属氧化物半导体场效应管的剖面图。
图1B示出了现有技术所揭示的另一种沟槽式金属氧化物半导体场效应晶体管的剖面图。
图2示出了击穿电压(BV)与悬浮的沟槽栅的沟槽深度和体区的结深的差值(TFd-Pd)的关系的实验曲线。
图3示出了根据本发明的另一个优选实施例的剖面图。
图4示出了根据本发明的一些在终端区具有封闭的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。
图5示出了根据本发明的一些在终端区具有带状的单元结构的多个悬浮的沟槽栅的优选实施例的俯视图。
图6示出了根据本发明的另一个优选实施例的剖面图。
图7示出了有源区中击穿电压(BV)和第一沟槽栅的沟槽深度与有源区中第一体区的结深差值(Td-Pd)关系的实验曲线。
图8示出了沟槽临界尺寸(CD，Critical Dimension)和沟槽深度关系的实验曲线。
图9示出了根据本发明的另一个优选实施例的剖面图。
图10示出了根据本发明的另一个优选实施例的剖面图。
图11示出了根据本发明的另一个优选实施例的剖面图。
图12示出了根据本发明的另一个优选实施例的剖面图。
图13示出了根据本发明的一些具有封闭的单元结构不具有沟槽式体接触区的优选实施例的俯视图。
图14示出了根据本发明的一些具有带状的单元结构不具有沟槽式体接触区的优选实施例的俯视图。
图15示出了根据本发明的具有栅极金属浇道的沟槽式金属氧化物半导体场效应管的俯视图。
图16示出了根据本发明的不包括栅极金属浇道的沟槽式金属氧化物半导体场效应晶体管的俯视图。
图17A示出了根据本发明的另一个优选的实施例的俯视图。
图17B示出了图17A中一个优选的A-B-C剖面的剖面图。
图18A示出了根据本发明的另一个优选的实施例的俯视图。
图18B示出了图18A中一个优选的A-B-C剖面的剖面图。
图18C示出了图18A中另一个优选的A-B-C剖面的剖面图。
图19示出了根据本发明的另一个优选的实施例的俯视图。
图20示出了根据本发明的另一个优选的实施例的俯视图。
图21A示出了根据本发明的另一个优选的实施例的剖面图。
图21B示出了根据本发明的另一个优选的实施例的剖面图。
图22-图24示出了根据本发明的实施例的版图结构。
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的半导体集成电路，但是很明显其他器件也是可能的。下文是通过参考各个附图来对实践本发明的优选实施例进行详细描述。一些方向术语，例如“顶部”、“底部”、“前”、“后”、“上方”、“下方”等，是参考各个附图的方向进行描述的。由于实施例中的元件可以被放置在许多不同的方向，因此，本发明中的方向术语只是用于描述而不能被视为对本发明的限制。应该理解的是，实施例中各种结构或者逻辑上的替代和修改都应该被涵盖在本发明的真正精神和范围内。因此，以下的详细描述不能被视为对本发明的限制，本发明的涵盖范围由附后的权利要求界定。应该理解的是，本发明中所描述的各个优选实施例的发明特征可以相互结合，有特别说明的除外。
图3所示的是本发明的一个优选的实施例，其中N沟道沟槽式MOSFET200’形成于一个N外延层202中(本发明中的导电类型并不用于限制作用，也可以是P沟道沟槽式MOSFET形成在位于P+衬底之上的P外延层中)，该N外延层位于一个N+衬底200之上，其中该N+衬底200的底部覆盖有金属层作为漏极金属层290。在N外延层202中，包括多个位于有源区的第一沟槽栅210，至少一个位于栅接触区的第二沟槽栅212，其宽度大于所述的第一沟槽栅210，多个(至少三个)位于终端区的悬浮的第三沟槽栅211。在N外延层202的上部分，多个第一P型体区204延伸于有源区中每两个相邻的第一沟槽栅210之间，多个第二P型体区205围绕在有源区的外围，其中所述的第一P型体区204上方形成有n+源区206。所有的沟槽栅都由衬有一层栅氧化层208的掺杂的多晶硅层构成。此外，所述的多个悬浮的第三沟槽栅211与位于有源区中的所述的第一沟槽栅210具有相同的沟槽宽度和相同的沟槽深度(TFd1＝TFd2＝TFd3…，TFw1＝TFw2＝TFw3…)，同时，每两个悬浮的第三沟槽栅211之间的沟槽间隔是相等的(TFs1＝TFs2＝TFs3…)，更优选地，也可以沿向终端区边缘的方向逐渐增加(TFs1＜TFs2＜TFs3…)。值得说明的是，所述的多个悬浮的第三沟槽栅211的沟槽深度都相等或者大于所述的第二P型体区205(Pd)的结深，这样可以维持高击穿电压同时阻止大泄露电流，同时所述的第一沟槽栅210的沟槽深度(Td)大于第一P体区204(Pd)的结深，其中所述的第一P型体区204和所述的第二P型体区205同时形成因而具有相同的结深。该N沟道沟槽式金属氧化物半导体场效应管200’还包括：多个沟槽式源体接触区213其每个填充以接触金属插塞223，穿过接触绝缘层216，n+源区206并延伸入第一P型体区204；一个沟槽式体接触区214，其填充以接触金属插塞223，穿过接触具有层216并延伸入邻近有源区的第二P型体区205；和至少一个沟槽式栅接触区215，其填充以接触金属插塞223，穿过接触绝缘层216并延伸入所述的第二沟槽栅212。一个p+体接触区217，其至少包围每个所述的沟槽式源体接触区213和沟槽式体接触区214的底部，以减少其所在的P型体区和所述接触金属插塞223之间的接触电阻。该N沟道沟槽式MOSFET还包括一个源极金属220和一个栅极金属222，其中所述的源极金属220分别通过填充在沟槽式源体接触区213和沟槽式体接触区214中的接触金属插塞223连接至n+源区206，第一P型体区204和邻近有源区的第二P型体区205，栅极金属222通过填充在沟槽式栅接触区215中的接触金属插塞213连接所述的第二沟槽栅212，从而连接至所述的第一沟槽栅210，其中接触金属插塞213为钨金属层，其衬有一层势垒金属层Ti/TiN或Co/TiN或Ta/TiN。因为结构中每两个相邻的第三沟槽栅211之间没有n+源区，所以即使所述的第三沟槽栅211被开启也没有电流从漏区流经沟道区到达有源区中的n+源区206。该N沟道沟槽式MOSFET200’还包括多个封闭的晶体管单元结构，如图4所示或多个带状的晶体管单元，如图5所示。
图6所示的是根据本发明的另一优选的实施例，其也为图4中沿Y1-Y2方向的一个优选的剖面图，其中N沟道沟槽式MOSFET 300’与图3具有相似的结构，除了在图6中，终端区中多个悬浮的第三沟槽栅311具有相同的沟槽宽度和相同的沟槽深度，并且都大于有源区中第一沟槽栅310的沟槽宽度和沟槽深度。同时，第一沟槽栅310的沟槽深度(Td，如图6所示)小于第一P型体区304和第二型P体区305的体区结深，以保持在有源区具有足够的击穿电压和较低的栅漏电荷Qgd。因为，如图7所示，当Td越大，有源区中的击穿电压越低而Qgd越高。如图8所示为一个栅沟槽的沟槽深度与沟槽宽度(临界尺寸)之间的关系，该结构可以通过单沟槽刻蚀实现因为多个悬浮的第三沟槽栅311具有比第一沟槽栅310更大的沟槽宽度，从而多个悬浮的第三沟槽栅311的沟槽深度大于第一沟槽栅310。此外，由于该优选的实施例具有浅沟槽结构，且不需要额外的沟槽刻蚀步骤，因此，该优选的实施例还具有较低的栅电荷并且终端区的击穿电压可以得到维持。
图9所示的是根据本发明的另一个优选实施例，其中N沟道沟槽式MOSFET 400’与图6具有相似的结构，除了在图9中的N沟道沟槽式MOSFET400’还包括一个n*掺杂区418。其包围每个第一沟槽栅410、第二沟槽栅412和悬浮的第三沟槽栅411的底部，以进一步减小漏源电阻Rds。
图10所示的是本发明的另一个优选实施例，其中N沟道沟槽式MOSFET500’与图6具有相似似的结构，除了在图10中，位于有源区中的第一沟槽栅510的沟槽深度(Td，如图10所示)大于第一P型体区504和第二P型体区505的体区结深。
图11所示的是根据本发明的另一个优选实施例，其中N沟道沟槽式MOSFET 600’与图10具有相似的结构，除了在图11中的终端区，多个悬浮的第三沟槽栅611具有不同的沟槽深度和沟槽宽度，且都分别大于位于有源区中的第一沟槽栅610的沟槽深度和沟槽宽度。更优选的，多个悬浮的第三沟槽栅611的沟槽宽度沿向着终端区边缘的方向增加(TFw1＜TFw2＜TFw3…)，意味着，该多个悬浮的第三沟槽栅的沟槽深度611也沿向着终端区边缘的方向增加(TFd1＜TFd2＜TFd3…)。或者，在另一些优选的实施例中，该多个悬浮的第三沟槽栅611的沟槽深度也可以沿向着终端区器件边缘的方向逐渐减小(TFw1＞TFw2＞TFw3…)。
图12是根据本发明的另一个优选的实施例，同时也是图13沿X1-X2方向的剖面图，其中N沟道沟槽式MOSFET 700’具有与图11相似的结构，除了在图12中，不存在沟槽式体接触区，这意味着位于有源区和相邻的第二沟槽栅712之间的第二P型体区705没有连接至n+源区706而是具有悬浮的电压。该N沟道沟槽式MOSFET 700’可以包括如图13所示的多个封闭的晶体管单元结构，或者包括如图14所示的多个带状的晶体管单元结构。
图15示出了用于栅极连接的第二沟槽栅不仅位于一个栅极金属焊盘(gate metal pad)下方，同时位于一个栅极金属浇道(gate metal runner)下方，并且该栅极金属浇道围绕所述的源极金属的外围并延伸至所述的栅极金属焊盘，其中所述栅极金属浇道还围绕位于终端区的多个悬浮的第三沟槽栅的外围。
图16示出了用于栅极连接的第二沟槽栅仅位于一个栅极金属焊盘下面。并且所述的栅极金属焊盘外围不存在栅极金属浇道。
图17A所示为另一优选实施例的俯视图，图中用于栅极连接的第二沟槽栅不仅位于一个栅极金属焊盘下方，同时位于一个栅极金属浇道下方，其中所述的栅极金属浇道围绕在所述的源极金属的外围并延伸至所述的栅极金属焊盘，同时所述的栅极金属浇道在终端区也被悬浮的沟槽栅围绕，其中所述的终端区进一步被切割道(X切割道和Y切割道)围绕，其中所述的切割道在组装前将被沿切割线切割开。
图17B所示为图17A中沿A-B-C方向的一个优选的剖面图，其包括多个悬浮的第三沟槽栅751(TFG1，TFG2和TFG3，如图17B所示)的终端区被切割道围绕(S.L.，如图17B所示)。以N沟道沟槽式金属氧化物半导体场效应管为例，如果在栅氧化层750中没有足够的负电荷，多个悬浮的第三沟槽栅751可能会引起正电荷沿着悬浮的第三沟槽栅751和N外延层752的界面形成多个P型沟道区(Pi，如图17B所示)，造成在芯片切割时，形成位于切割道中的一个导电通道，从而进一步形成N漏区和n+源区之间的漏电通道(如图17B所示)。因此，需要一个沟道阻止结构来防止在漏区和源区之间形成漏电通道。
图18A所示为另一优选的实施例的俯视图，图中一个沟道阻止沟槽栅(TCSG1)作为上述的沟道阻止结构形成在终端区中悬浮的第三沟槽栅(TFG1和TFG2，在其他优选的实施例中还可以包括两个以上的悬浮的第三沟槽栅作为替代)的外围，并进一步被X切割道(在X方向)和Y切割道(在Y方向)围绕。所述的沟道阻止沟槽栅TCSG1进一步连接到一个切割沟槽栅(SWTG1)，该切割沟槽栅与Y切割道交叉并在芯片切割时被其切割。
图18B所示为根据本发明的另一个优选的实施例，也是图18A中沿A1-B1-C1方向的一个优选的剖面图，其中N沟道沟槽式金属氧化物半导体场效应晶体管800’形成在N外延层801中。在终端区，沟道阻止沟槽栅802(TCSG1)围绕在多个悬浮的沟槽栅803的外围(TFG1和TFG2)并横过Y切割道连接至切割沟槽栅804(SWTG1)，其中切割沟槽栅804被Y切割道切割以保证切割沟槽栅804和沟道阻止沟槽栅802都电连接到N外延层801、终端区中的N型漏区和围绕切割沟槽栅804的第二P型体区805(如图18B中通过线连接的黑点所示)。因为沟道阻止沟槽栅802电气连接到N型漏区，因此第二P型体区805下面，没有形成围绕该沟道阻止沟槽栅802的沟道区Pi，因此，沟道阻止沟槽栅802可以用于阻止沟道区以防止在漏区和源区间形成如图17B所示的漏电通道。此外，靠近有源区的第二P型体区805通过沟槽式体接触区807连接到源极金属806，其它位于TFG1和TCSG1之间的第二P型体区805都具有悬浮的电压。
图18C所示为根据本发明的另一个优选的实施例，也是图18A中沿A1-B1-C1方向的另一个优选的剖面图，其中N沟道沟槽式金属氧化物半导体场效应管810’与图18B中的结构相似，除了靠近有源区的第二P型体区811没有通过沟槽式体接触区连接到源极金属，而是具有悬浮的电压。
图19所示为根据本发明的另一个优选的实施例的俯视图，其结构与图18A中的结构相似，除了在图19中有两个切割沟槽栅(SWTG1和SWTG2)围绕终端区，其中SWTG1横过Y切割道而SWTG2横过X切割道。
图20所示为根据本发明的另一个优选的实施例的俯视图，其结构与图18A中的结构相似，除了图20中位于终端区的悬浮的第三沟槽栅(TFG1和TFG2，也可以有两个以上的悬浮的沟槽栅作为替代)被两个沟道阻止沟槽栅(TCSG1和TCSG2)围绕，该两个沟道阻止沟槽栅(TCSG1和TCSG2)进一步被两个横过Y切割道的切割沟槽栅(SWTG1和SWTG2)围绕。
图21A所示为根据本发明的另一个优选的实施例，其结构与图18B中结构相似，除了位于图21A中的沟槽式金属氧化物半导体场效应管900’是P沟道沟槽式金属氧化物半导体场效应管，形成在位于P+衬底902上的P型外延层901中。
图21B所示为根据本发明的另一个优选的实施例，其结构与图18C中结构相似，除了位于图21B中的沟槽式金属氧化物半导体场效应管910’是P沟道沟槽式金属氧化物半导体场效应管，形成在位于P+衬底913上的P型外延层912中。
图22-24所示为根据本发明的一个实施例的沟槽式MOSFET的版图结构。因为有时主要的芯片区域和切割道(scribe line)是由不同的人设计的，例如主要的芯片区域是由独立的第三方设计(design house)和切割道是由晶圆代工厂设计的，因此会由于一些机密的保守问题，使得如图19和图20所示的结构不能切实实现。据此，本发明进一步揭示了一种版图结构，使得如图19和图20所示的结构可以只经由独立的第三方设计来实现。图22所示为由两个包括沟槽式MOSFET的芯片构成的双芯片(dual dies)结构，根据本发明，所述的沟槽式MOSFET进一步包括多个悬浮的悬浮的沟槽栅(TFGs)和至少一个沟道阻止沟槽栅(TCSG)。其中所述的两个芯片经由多个切割沟槽栅(SWTGs)相连接，并且该两个芯片之间的距离(Sdd，如图23所示)等于切割道的宽度(WSL，如图23所示)。
图24所示为根据本发明的多个双芯片结构的版图结构，其中沿着虚线所示的切割道切割多个切割沟槽栅，所述的双芯片结构即会被分开。
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过所述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。

Claims (9)

1.一种半导体功率器件的版图结构，由双芯片结构组成，每个双芯片结构包括一个沟槽式金属氧化物半导体场效应管，进一步包括：
有源区；
多个悬浮的沟槽栅，平行地形成于终端区，且围绕有源区的外围；
至少一个沟道阻止沟槽栅，位于所述终端区且围绕所述多个悬浮的沟槽栅的外围，每个所述的沟道阻止沟槽栅都连接至至少一个切割沟槽栅，每个所述的切割沟槽栅都延伸穿过所述双芯片之间的空间并连接至所述的沟道阻止沟槽栅。
2.根据权利要求1所述的半导体功率器件的版图结构，其中所述的双芯片之间的空间等于切割道的宽度。
3.根据权利要求1所述的半导体功率器件的版图结构，其中经过芯片切割之后，所述的沟道阻止沟槽栅和所述的切割沟槽栅都短接至所述的沟槽式金属氧化物半导体场效应管的漏区。
4.根据权利要求1所述的半导体功率器件的版图结构，其中每个所述的沟槽式金属氧化物半导体场效应管中只包括一个所述的沟道阻止沟槽栅，其连接至至少一个切割沟槽栅。
5.根据权利要求1所述的半导体功率器件的版图结构，其中所述有源区包括多个第一沟槽栅，位于第一导电类型的外延层中，由第二导电类型的第一体区围绕，其中第一体区上方形成有第一导电类型的源区，且所述的源区和所述的第一体区短接至一个源极金属。
6.根据权利要求5所述的半导体功率器件的版图结构，其中所述的悬浮的沟槽栅具有悬浮的电压且由第二导电类型的第二体区包围，其中所述第二体区上方不存在第一导电类型的源区，所述的悬浮的沟槽栅的沟槽深度等于或大于所述第二体区的结深。
7.根据权利要求6所述的半导体功率器件的版图结构，其中每个所述的沟槽式金属氧化物半导体场效应管进一步包括至少一个第二沟槽栅，其靠近所述的有源区，用于将所述第一沟槽栅连接至一个栅极金属。
8.根据权利要求7所述的半导体功率器件的版图结构，其中靠近所述有源区的第二体区也短接至所述的源极金属。
9.根据权利要求7所述的半导体功率器件的版图结构，其中靠近所述有源区的第二体区具有悬浮的电压。
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