CN116845098A - 一种自对准微沟槽结构及其制备方法 - Google Patents

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Abstract

本发明涉及一种自对准微沟槽结构及其制备方法，微沟槽结构包括：具有相对的第一表面和第二表面的衬底，布置于衬底的第一表面的第一半导体；若干开设于第一半导体和衬底的栅极沟槽；覆盖栅极沟槽内表面的第一绝缘介质层以及布置在栅极沟槽内的第一导电层，与第一导电层绝缘隔离的第二导电层，其中，布置在若干栅极沟槽内的第一导电层以并行方式排列布置，第二导电层和第一半导体通过设置在栅极沟槽之间并与第一半导体对齐布置的金属电极接触孔来实现连接。本申请的微沟槽结构及其制备方法用于解决微沟槽结构的自对准及对准调整问题，适用于微沟槽栅IGBT，可通过自对准工艺和硬质掩膜工艺来制备自对准的微沟槽结构并提升器件的可制造性。

Description

一种自对准微沟槽结构及其制备方法
技术领域
本发明涉及功率半导体技术领域，尤其涉及微沟槽栅IGBT技术领域，具体为一种自对准微沟槽结构及其制备方法。
背景技术
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor, IGBT）是一种典型的功率器件，是由双极型三极管（Bipolar Junction Transistor, BJT）和绝缘栅型场效应管（Metal Oxide Semiconductor, MOS）组成的复合全控型电压驱动式功率半导体器件，兼有金属-氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）的高输入阻抗和电力晶体管（Giant Transistor, GTR）的低导通压降两方面的优点。
IGBT具有耐压高、导通压降低、易驱动、开关速度快等优点，在新能源发电、新能源汽车、输变电、轨道交通、工业控制等领域有着重要应用。在保持高IGBT工作电压、简单的门极驱动及短路保护措施、良好的开关可控性和安全工作区等方面优点的基础上，进一步提高IGBT的电流密度，增强IGBT电导调制效应以及实现更优的折中关系成为目前亟待解决的技术问题。
在现有技术中，例如，公告号为CN216389378U的专利公开有一种沟槽型功率器件。该方案针对的技术问题为：微沟槽栅IGBT的沟槽形状及沟槽深度会影响栅绝缘层在沟槽内的布置质量，尤其是侧壁与底部连接的过渡区以及弯折区，使得上述栅绝缘层的不均匀位置容易被击穿。该方案采用不易扩散的重离子作为掺杂离子，其能够提供浓度均匀且基本平坦的体区，使得体区可用于形成沟槽侧壁和底壁以降低栅绝缘层被击穿的风险。但该方案仅针对微沟槽的体区的掺杂特性进行改进而不涉及微沟槽结构的改进以及其制备方法的优化。再比如，公开号为CN102270660A的专利公开有一种位于基板上的沟槽型金属氧化物半导体场效应晶体管结构及其形成方法。其采用自对准接触物，可降低沟槽型金属氧化物半导体场效应晶体管的间距尺寸。该方案中的自对准接触物凭借刻蚀露出的硅表面区域来形成而无需使用光刻掩膜对准，但上述方案中的对于自对准接触物的调控灵活度不够，即无法实现对自对准接触物的布置位置以及尺寸的调控以适应更高集成度的微沟槽栅IGBT。
尤其是第七代微沟槽栅IGBT技术可基于高度集成的深沟槽以及更小的沟槽间距来降低芯片面积，并由此来提高IGBT的电流密度及功率密度。器件导通时，大量的少数载流子可存储在器件的漂移区中，可显著增强IGBT的电荷存储效应。另外，第七代微沟槽栅IGBT技术还能够有效地调节出最合适的电容比率，从而降低导通压降并极大地降低器件的通态损耗，进一步将导通压降和开关损耗的折中关系向原点推进以增强IGBT电导调制效应。
基于上述问题，现有技术在制备微沟槽栅IGBT的过程中，考虑结构设置或工艺改进以提升微沟槽结构的均匀性和一致性，或是通过制备方法步骤的改进来优化工艺流程。但上述方案的微沟槽结构以及制备方法改进较少涉及电极接触孔的对准布置，尤其是针对集成度更高的微沟槽栅IGBT，现有技术方案的结构设置以及工艺流程难以实现金属电极接触孔的精细对准并对自对准微沟槽结构的布置位置以及尺寸进行灵活调控。因此，本申请旨在提供一种自对准微沟槽结构，用于实现适用于微沟槽栅IGBT的自对准结构以及自对准结构的精细调控，从而降低微沟槽栅IGBT的制备偏差以提升器件的一致性和均匀性。
此外，一方面由于对本领域技术人员的理解存在差异；另一方面由于发明人做出本发明时研究了大量文献和专利，但篇幅所限并未详细罗列所有的细节与内容，然而这绝非本发明不具备这些现有技术的特征，相反本发明已经具备现有技术的所有特征，而且申请人保留在背景技术中增加相关现有技术之权利。
发明内容
针对现有技术的至少一部分不足之处，本申请提出了一种自对准微沟槽结构，适用于微沟槽栅IGBT，微沟槽结构包括：
具有相对的第一表面和第二表面且被配置为第一导电类型的衬底；
布置于衬底的第一表面且被配置为第二导电类型的第一半导体；
开设于衬底和第一半导体内并以并行方式排列布置的若干栅极沟槽；
至少覆盖栅极沟槽的内表面的第一绝缘介质层；
布置于栅极沟槽内并被第一绝缘介质层包围的第一导电层；
与第一导电层绝缘隔离的第二导电层；
其中，第二导电层、第一半导体和第二半导体通过设置在栅极沟槽之间并与第一半导体对齐布置的金属电极接触孔来实现连接。
具体地，栅极沟槽按照从第一半导体远离衬底的一侧表面延伸至衬底内部的方式开设而成。第一绝缘介质层覆盖栅极沟槽的底面及侧面以及第一半导体远离衬底的一侧表面，使得布置于栅极沟槽内并被第一绝缘介质层包围。第二导电层布置于第一半导体远离衬底一侧，使得第二导电层至少通过第一绝缘介质层与第一导电层绝缘隔离。微沟槽结构在衬底和第一导电层内开设有若干间隔布置的栅极沟槽，使得布置于若干栅极沟槽内的第一导电层以并行方式排列。
本申请中，微沟槽结构通过以布置在栅极沟槽的第一导电层为栅极，以第二导电层为发射极并以衬底远离第二导电层的一侧为集电极的方式构成微沟槽栅IGBT的元胞。微沟槽栅IGBT技术的更新发展要求器件具有更高的集成度，集成度上升导致微沟槽栅IGBT的微沟槽单位的元胞尺寸减小，但其金属电极接触孔和栅极沟槽的距离十分接近，导致微沟槽间距进一步缩小，这对微沟槽结构的对准程度提出更高的要求。若金属电极接触孔的光刻对准过程出现偏差，会导致栅极和金属电极短路、阈值偏大等一系列问题；再叠加光刻工艺的对准漂移以及刻蚀工艺的负载效应，会进一步影响器件的一致性和均匀性，这对器件的可制造性提出挑战。
因此，为解决现有技术中难以实现金属电极接触孔的精细对准并对自对准微沟槽结构的布置位置以及尺寸进行灵活调控以适用于集成度更高的微沟槽栅IGBT的问题。
本申请的自对准微沟槽结构在工艺上可以与传统沟槽栅极结构制作方法兼容，尤其在微沟槽结构向着更窄、更小间距方向发展的情况下，自对准微沟槽结构制备工艺能精细控制金属电极接触孔的刻蚀位置，避免由于金属电极接触孔的制造偏差而导致的可靠性问题。另外，该自对准微沟槽结构还能实现更小的元胞尺寸，更窄的空穴电流路径，提高电子注入效率，更好协调导通压降和开关损耗的折中关系，可通过减小微沟槽栅IGBT的元胞尺寸的方式降低对工艺平台的光刻精度要求。
具体地，本申请通过自对准工艺和硬质掩膜工艺来制备栅极沟槽以及位于栅极沟槽之间的金属电极接触孔。自对准工艺由栅极沟槽及第一绝缘介质层的制备过程以及金属电极接触孔的制备过程来实现。例如，根据栅极沟槽的间距以及第一绝缘介质层的厚度来对金属电极接触孔的布置位置以及宽度进行调控。硬质掩膜工艺则根据第一绝缘介质层和第二绝缘介质层相对第一导电层的布置来实现金属电极接触孔的刻蚀。可根据栅极沟槽以及第一绝缘介质层的制备参数调整准确地反映与金属电极接触孔的布置位置及宽度，从而基于自对准工艺和硬质掩膜工艺实现金属电极接触孔的精细对准以及金属电极接触孔布置位置及宽度的灵活调整，可保证设计自由度。自对准微沟槽结构能够精细控制金属电极接触孔以及其周围结构，从而降低金属电极接触孔周边的绝缘层以及过渡区出现不均匀区的概率以提升器件的一致性和均匀性，也可避免因光刻工艺的套刻偏差引起的金属电极接触孔偏移而导致阈值漂移、GE短接等问题。
优选地，金属电极接触孔与布置在栅极沟槽之间的第一半导体对齐布置，使得金属电极接触孔相对第一半导体的对齐位置以及金属电极接触孔的宽度是根据栅极沟槽的间距、宽度以及第一绝缘介质层的厚度来设置的。
为保证微沟槽结构的均匀性和一致性，金属电极接触孔的中心轴线与第一半导体的中心轴线对齐布置，使得金属电极接触孔与第一半导体的对齐位置被准确地设置在相邻两个栅极沟槽之间的中间位置，上述由自对准工艺和硬质掩膜工艺实现的对齐设置可保证金属电极接触孔、其周围绝缘层及过渡区的均匀性，避免出现局部薄弱位置以降低出现电极短路，绝缘击穿以及阈值增大等问题的概率。
优选地，金属电极接触孔按照被第二半导体包围并被第三半导体填充至少局部区域的方式进行设置，其中，第二半导体被设置为相比于衬底掺杂浓度更高的第一导电类型，第三半导体被设置为与第一半导体相同的第二导电类型。进一步地，第二导电层在栅极沟槽之间具有朝向金属电极接触孔延伸的凸出部，其中，凸出部被第二半导体包围并通过填充在金属电极接触孔靠近第一半导体位置的第三半导体与第一半导体连接。上述结构可针对金属电极接触孔进行优化设置，在保证金属电极接触孔精细对准的情况下，可通过第一半导体至第三半导体的导电类型组合以及结构设置来促进微沟槽结构在发射极位置的性能提升。
优选地，覆盖第一导电层上端面的第一绝缘介质层和第二导电层之间设置有第二绝缘介质层，其中，第二绝缘介质层与第一绝缘介质层构成第二半导体的掩膜层。为降低第一导电层以及第二导电层出现绝缘击穿的风险，针对第一导电层与第二导电层相对距离最小的局部位置，本申请同时设置有第一绝缘介质层和第二绝缘介质层，从而有效提升第一导电层和第二导电层之间的绝缘隔离保护等级。
优选地，栅极沟槽的间距、宽度以及第一绝缘介质层的厚度按照可调整的方式进行设置，其中，栅极沟槽以掩膜刻蚀的方式制成，第一绝缘介质层被设置为热生长氧化层。栅极沟槽的间距、宽度可通过控制掩膜刻蚀工艺参数的方式来实施调整，第一绝缘介质层的厚度可通过控制热生长氧化工艺参数的方式来实施调整。
本申请还提供一种自对准微沟槽结构的制备方法，方法包括以下步骤：
在具有相对表面且被配置为第一导电类型的衬底的一侧表面设置被配置为第二导电类型的第一半导体；
在第一半导体远离衬底的一侧表面开设若干间隔排列布置并延伸至衬底内部的栅极沟槽；
在栅极沟槽内布置被第一绝缘介质层包围的第一导电层；
在栅极沟槽外远离衬底一侧布置与第一导电层绝缘隔离的第二导电层；
在栅极沟槽之间且靠近第一半导体的位置开设用于连接第二半导体和第一半导体的金属电极接触孔；
根据栅极沟槽的间距、宽度以及第一绝缘介质层的厚度来控制金属电极接触孔相对第一半导体的对齐位置以及金属电极接触孔的宽度。
具体地，第一导电层布置在栅极沟槽内并被第一绝缘介质层包围，使得第一导电层通过第一绝缘介质层与开设栅极沟槽的衬底及第一半导体绝缘隔离。第二导电层布置在栅极沟槽外远离衬底一侧，使得第二导电层至少通过第一绝缘介质层与第一导电层绝缘隔离。金属电极接触孔开设于栅极沟槽之间且位于第一半导体和第二半导体连接的位置。根据栅极沟槽的间距、宽度以及第一绝缘介质层的厚度控制金属电极接触孔相对第一半导体的对齐位置以及金属电极接触孔的宽度可控制金属电极接触孔与布置在栅极沟槽之间的第一半导体自对准并实现微沟槽结构的精细调整。
上述制备方法可用于制造前述自对准微沟槽结构，可通过自对准工艺以及硬质掩膜工艺来实施金属电极接触孔相对第一半导体布置位置以金属电极接触孔宽度的精细控制及调整，具体地，自对准工艺包括：调整掩膜刻蚀的工艺参数以控制栅极沟槽的间距及宽度；调整热氧化生长的工艺参数以控制第一绝缘介质层的厚度。硬质掩膜工艺包括：用于刻蚀栅极沟槽的第一硬质掩膜层，用于刻蚀金属电极接触孔的第二硬质掩膜层，其中，第二硬质掩膜层包括包围第一导电层的第一绝缘介质层以及覆盖第一绝缘介质层的第二绝缘介质层，使得本申请的制备方法能够通过结构设置以及工艺参数的调整实现微沟槽结构的自对准特性。该自对准特性源于结构的均匀特性以及工艺流程中的物理化学反应控制，从而本申请的制备方法能够有效克服现有技术无法对自对准结构进行精细调控的缺陷，使得应用本申请制备方法而制造的自对准微沟槽结构能够适用于高度集成的微沟槽栅IGBT并保证器件的均匀性和一致性。
优选地，在栅极沟槽之间且靠近第一半导体的位置开设金属电极接触孔，包括：在第一半导体和第二导电层之间设置具有第一导电类型的第二半导体，在第二半导体内开设金属电极接触孔并使用具有第二导电类型的第三半导体填充金属电极接触孔的至少局部区域。进一步地，在栅极沟槽之间且靠近第一半导体的位置开设金属电极接触孔，还包括：以刻蚀的方式在第二半导体内开设金属电极接触孔，在金属电极接触孔靠近第一半导体的位置填充第三半导体并在金属电极接触孔远离第一半导体的位置填充第一导电层。
优选地，方法还包括：以掩膜刻蚀的方式开设若干并行布置的栅极沟槽并通过调整掩膜刻蚀工艺参数的方式控制栅极沟槽的间距及宽度。另外，方法还包括：以至少实施两次热氧化生长的方式生成用于包围第一导电层的第一绝缘介质层，并通过调整热氧化生长参数的方式控制第一绝缘介质层的厚度。
附图说明
图1是本发明实施例的微沟槽结构整体示意图；
图2是本发明实施例的微沟槽结构制备过程示意图一；
图3是本发明实施例的微沟槽结构制备过程示意图二；
图4是本发明实施例的微沟槽结构制备过程示意图三；
图5是本发明实施例的微沟槽结构制备过程示意图四；
图6是本发明实施例的微沟槽结构制备过程示意图五；
图7是本发明实施例的微沟槽结构制备过程示意图六；
图8是本发明实施例的微沟槽结构制备过程示意图七；
图9是本发明实施例的微沟槽结构制备过程示意图八；
图10是本发明实施例的微沟槽结构制备过程示意图九；
图11是本发明实施例的微沟槽结构制备过程示意图十；
图12是本发明实施例的微沟槽结构制备过程示意图十一；
图13是本发明实施例的微沟槽结构制备过程示意图十二；
图14是本发明实施例的微沟槽结构制备过程示意图十三。
附图标记列表
100：衬底；101：第一半导体；102：第二半导体；103：第三半导体；104：栅极沟槽；201：第一硬质掩膜层；301：第一绝缘介质层；302：第二绝缘介质层；401：第一导电层；501：金属电极接触孔；601：第二导电层；701：第一缓冲层；801：第二缓冲层。
具体实施方式
本申请中规定的任何方向仅为读者阅读方便而设置，并不对本申请做出相应的限制。在本发明的描述中，需要理解的是，术语“中心”“纵向”“横向”“上”“下”“左”“右”“竖直”“水平”“内”“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对发明的限制。
下面结合附图对本发明进行详细说明。
本申请提供有一种微沟槽结构及其制备方法，尤其涉及一种自对准微沟槽结构及其制备方法，尤其涉及一种用于微沟槽栅IGBT的自对准微沟槽结构及其制备方法，以下简称为微沟槽结构及其制备方法，属于功率半导体技术领域。
本申请的微沟槽结构及其制备方法适用于微沟槽栅IGBT，用于克服现有技术的自对准工艺难以实现微沟槽结构中金属电极接触孔501的精细对准以及金属电极接触孔501参数的灵活调整，尤其是针对高度集成化的微沟槽栅IGBT，其高度集成要求更小的元胞尺寸，使得对于栅极沟槽104以及布置在栅极沟槽104之间的金属电极接触孔501制备精度要求更高，尤其是要提升其对齐精度以保证器件结构的均匀性和一致性，从而获得更优的性能表现。
具体地，本申请的如图1所示的自对准微沟槽结构的制备方法包括以下步骤：
S1：如图2所示，衬底100具有相对的第一表面和第二表面，第一表面作为靠近发射极的正面而第二表面作为靠近集电极的背面，在衬底100上的第一表面上通过离子注入和扩散工艺覆盖第一半导体101。
衬底100设置为第一导电类型的材料，包括但不限于硅、碳化硅、氮化镓、砷化镓、金刚石等，导电类型为P型或者N型，称为第一导电类型。
第一半导体101设置为第二导电类型的材料，例如，N型或者P型半导体，称为第二导电类型，掺杂杂质包括硼、铝、镓等。
因此，第一导电类型和第二导电类型区别设置，例如第一导电类型为P型而第二导电类型为N型，或者第一导电类型为N型而第二导电类型为P型，使得第一导电类型的衬底100以及第二导电类型的第一半导体101用于组成IGBT的部分结构。
S2：如图3所示，为在第一半导体101和衬底100上开设若干栅极沟槽104，通过光刻图形掩膜，刻蚀第一硬质掩膜层201，第一硬质掩膜层201材料包括但不限于氧化硅、氮化硅等。将第一硬质掩膜层201布置在第一半导体101上的沉积工艺为CVD（化学气相沉积），沉积厚度1000-10000μm。
第一硬质掩膜层201的参数设置用于确定栅极沟槽104的布置参数，即第一硬质掩膜层201的宽度及间距可对应地确定栅极沟槽104的间距及宽度。
针对第一硬质掩膜层201的刻蚀工艺为干法刻蚀或者湿法刻蚀，干法刻蚀中，将硅片表面暴露在空气中产生的等离子体环境，等离子体通过光刻胶开出的窗口与硅片发生物理化学反应，从而去掉硅片表面暴露的材料。湿法刻蚀是使用液体化学试剂以化学反应方式去除硅片表面的材料。
具体地，干法刻蚀是用等离子体进行薄膜刻蚀的技术。当气体以等离子体形式存在时，它具备两个特点：一方面等离子体中的这些气体化学活性比常态下要强很多，根据被刻蚀材料的不同，选择合适的气体，就可以更快地与材料进行反应，实现刻蚀去除的目的；另一方面，还可以利用电场对等离子体进行引导和加速，使其具备一定能量，当其轰击被刻蚀物的表面时，会被刻蚀物材料的原子击出，从而达到利用物理上的能量转移来实现刻蚀的目的。因此，干法刻蚀是晶圆片表面物理和化学两种过程平衡的结果。湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术，它是一种纯化学刻蚀，具有优良的选择性，在针对目标薄膜的刻蚀完成时就会停止，而不会损坏下面一层其他材料的薄膜。
S3：如图4所示，刻蚀第一半导体101以及衬底100，形成栅极沟槽104。控制刻蚀参数即可控制栅极沟槽104的深度，使得根据第一硬质掩膜层201而实施的掩膜刻蚀过程能够确定栅极沟槽104的布置参数，包括栅极沟槽104的间距、宽度及深度。
在第一半导体101以及衬底100上形成栅极沟槽104的刻蚀方法为干法刻蚀或者湿法刻蚀，栅极沟槽104刻蚀深度为2~6μm，栅极沟槽104宽度为100nm~1.5μm，栅极沟槽104的间距为100nm~2μm。
S4：如图5所示，进行热氧化生长以生成氧化硅，使栅极沟槽104的表面、第一半导体101顶部及侧壁被氧化生长成氧化硅，形成第一绝缘介质层301，第一绝缘介质层301的材料包括但不限于氧化硅、氮化硅。
在氧化剂以及逐步升温的条件下，在硅的表面上生产高纯度的二氧化硅，这个工艺可称之为热氧化。热氧化产生的二氧化硅可用于：表面钝化，通过形成高密度的二氧化硅来保护器件的表面及内部；掺杂阻挡，二氧化硅能够形成阻挡保护层，防止掺杂物入侵硅面；表面绝缘体，二氧化硅可作为金属层之间的绝缘层，二氧化硅氧化层中不能存在孔或孔洞，足够厚的二氧化硅可用来防止金属层产生的感应。
根据实际的生产需求，在合理的时间下形成高质量的氧化层需要通过高温来加快实验进程，通过环境中的气体控制和升温速度控制来保证氧化层的热生长质量及厚度。硅的热氧化生长过程分为两个阶段，包括线性增长阶段和抛物线增长阶段。线性增长阶段，氧和硅的表面直接接触，线性增长厚度值可为0.01μm；当二氧化硅附着在硅的表面后，剩下部分的热氧化生长就需要通过扩散作用来保证硅的表面和氧的接触来形成二氧化硅，此时就进入抛物线增长阶段，抛物线增长会降低氧化层的生产速率。
S5：如图6所示，在第一绝缘介质层301上沉积覆盖第一导电层401。第一绝缘介质层301覆盖栅极沟槽104的内表面以及第一半导体101上表面，则沉积于第一绝缘介质层301的第一导电层401填充满栅极沟槽104的剩余空间并覆盖第一绝缘介质层301上部。
第一导电层401的厚度为1000A-10000A（100nm-1μm），可采用CVD（化学气相沉积）制备，刻蚀工艺为干法刻蚀或者湿法刻蚀。其中，A为单位埃，1A为十分之一纳米（nm）。第一导电层401的材料包括但不限于多晶硅、掺杂多晶硅、金属铝、铜、钛、钨、以及其叠层或者合金，以及上述金属与硅的合金等。
S6：如图7所示，刻蚀第一导电层401，使得第一导电层401的全部位于栅极沟槽104内，且第一导电层401的上端高度低于第一半导体101的上缘高度，其中刻蚀过程会除去位于栅极沟槽104之间的第一半导体101上部的第一绝缘介质层301，并露出第一半导体101的上缘。
S7：如图8所示，在第一半导体101上缘通过离子注入和扩散工艺覆盖第二半导体102，其中，第二半导体102覆盖位于栅极沟槽104之间的第一半导体101上缘表面。第二半导体102设置为第一导电类型的材料，属于掺杂浓度相较衬底100更高的第一导电类型，掺杂杂质包括磷、砷、硒、硫等。
S8：如图9所示，再次进行热氧化生长氧化硅，使得栅极沟槽104上部以及第二半导体102上部覆盖生成的氧化硅以扩张第一绝缘介质层301，使得第一绝缘介质层301包围第一导电层401和第二半导体102。第一绝缘介质层301再次进行热氧化生长以形成二氧化硅，由于第二半导体102和第一导电层401的材料的不同，且第一导电层401的上端高度低于第一半导体101的上缘高度，再次进行热氧化生长后的第一绝缘介质层301会在第一导电层401对应的上部位置出现凹槽。
S9：如图10所示，在第一绝缘介质层301上部沉积覆盖第二绝缘介质层302。针对第二绝缘介质层302的沉积工艺为CVD（化学气相沉积），厚度为1000A-10000A，针对第二绝缘介质层302的刻蚀工艺为干法刻蚀或者湿法刻蚀。第二绝缘介质层302的材料包括但不限于氧化硅、氮化硅等。
由于第一绝缘介质层301在第一导电层401对应的上部位置存在凹槽，则覆盖于第一绝缘介质层301的第二绝缘介质层302会形成与凹槽相对应的凸出。
S10：如图11所示，刻蚀第二绝缘介质层302直至栅极沟槽104之间的第二半导体102裸露。刻蚀过程中，由于第一绝缘介质层301的凹槽高度低于第二半导体102的上端面，在第二半导体102露出时，仍存在部分第二绝缘介质层302存留于第一绝缘介质层301的凹槽位置，使得由第一绝缘介质层301和第二绝缘介质层302形成的结构可作为第二半导体102的硬质掩膜。
S11：如图12所示，刻蚀位于栅极沟槽104之间的第二半导体102，形成金属电极接触孔501；使得金属电极接触孔501连通第一半导体101和第二半导体102。金属电极接触孔501的宽度为100nm~2μm，深度为1000A-10000A，刻蚀工艺为干法刻蚀或者湿法刻蚀。
在第一绝缘介质层301和第二绝缘介质层302形成的结构可作为第二半导体102的硬质掩膜的情况下，刻蚀第二半导体102以形成金属电极接触孔501，金属电极接触孔501靠近第一半导体101，且其周围被第一半导体101和第二半导体102包围，使得第二半导体102配合第一绝缘介质层301隔离金属电极接触孔501与第一导电层401介质层。
S12：如图13所示，在金属电极接触孔501通过离子注入和扩散工艺形成第三半导体103，使得第三半导体103填充金属电极接触孔501并与第一半导体101和第二半导体102接触；第三半导体103设置为第二导电类型的材料，掺杂N型或者P型半导体，称为第二导电类型，掺杂杂质包括硼、铝、镓。
在第三半导体103上部以及第一绝缘介质层301和第二绝缘介质层302上方沉积第二导电层601，第二导电层601通过刻蚀形成电极图形。第二导电层601厚度为1μm-5μm，沉积工艺为蒸发或者溅射。
金属电极接触孔501内靠近第一半导体101的部分通过离子注入和扩散工艺形成第三半导体103，使得第三半导体103接触第一半导体101并被第二半导体102包围。在金属电极接触孔501的剩余空间以及第一绝缘介质层301和第二绝缘介质层302的上部沉积第二导电层601，使得第二导电层601通过第三半导体103与第一半导体101、第二半导体102连接。
另外，第二导电层601通过第一绝缘介质层301、第二绝缘介质层302以及第一半导体101形成与第一导电层401隔离的绝缘层或过渡层。在第一导电层401和第二导电层601相对距离最小的位置，同时存在第一绝缘介质层301和第二绝缘介质层302以实现良好的绝缘保护；在第一导电层401和第二导电层601的折角区，第一绝缘介质层301和第二绝缘介质层302厚度更大，且第一绝缘介质层301和第二绝缘介质层302成型均匀一致，可实现良好的绝缘保护，可防止出现局部薄弱区域。
S13：如图14所示，在第二导电层601上沉积第一缓冲层701和第二缓冲层801。第一缓冲层701的厚度为1000A-20000A，采用CVD制备，刻蚀工艺为干法刻蚀或者湿法刻蚀；第二缓冲层801的厚度为50000A-150000A，采用光刻工艺制备。第一缓冲层701的材料包括但不限于氧化硅、氮化硅，第二缓冲层801的材料包括但不限于聚酰亚胺。设置有第一缓冲层701和第二缓冲层801以密封并保护芯片不受机械划伤或外界污染，也能够起到绝缘隔离的作用，使得漏电减小。
由上述制备方法制造的自对准微沟槽结构可通过自对准工艺以及硬质掩膜工艺来实现自对准结构的精细调控，尤其是金属电极接触孔501在栅极沟槽104之间的布置参数，如金属电极接触孔501相对第一半导体101的布置位置以及金属电极的宽度，使得自对准微沟槽结构能够适用于高度集成的微沟槽栅IGBT并保证器件的均匀性和一致性。
另外，自对准工艺以及硬质掩膜工艺可省去金属接触孔刻蚀的光刻工序，也可避免因光刻工艺的套刻偏差引起的金属电极接触孔501偏移而导致阈值漂移、GE短接等问题，从而实现高精度金属电极接触孔501的制备。
如图1所示，基于上述制备方法制成的自对准微沟槽结构中，根据自对准工艺以及硬质掩膜工艺制造的自对准微沟槽结构可通过金属电极接触孔501的精细对准以及第一导电层401和第二导电层601之间的均匀过渡区和绝缘层来实现满足更高集成度的微沟槽栅IGBT的制造需求。
微沟槽结构通过以布置在栅极沟槽104的第一导电层401为栅极，以第二导电层601为发射极并以衬底100远离第二导电层601的一侧为集电极的方式构成微沟槽栅IGBT。例如，衬底100被设置为P型半导体，则第一半导体101为N型半导体，第二半导体102为相比衬底100掺杂度更高的P型半导体，第三半导体103为与第一半导体101相同的N型半导体，使得本申请的自对准微沟槽结构可被设置为P-N-P-N构造的微沟槽栅IGBT。在IGBT使用过程中，可以通过控制其集电极-射电极电压UCE和栅极-射电极电压UGE的大小，从而实现对IGBT导通/关断/阻断状态的控制。
具体地，（1）当IGBT栅极-射电极加上零电压或负电压时，MOSFET内沟道消失，IGBT呈关断状态。（2）当集电极-射电极电压UCE＜0时，J3的PN结处于反偏，IGBT呈反向阻断状态。（3）当集电极-射电极电压UCE＞0时，分两种情况，其一，若栅极-射电极电压UGE＜Uth，沟道不能形成，IGBT呈正向阻断状态；其二，若栅极-射电极电压UGE＞Uth，栅极沟道形成，IGBT呈导通状态，即正常工作状态，此时，空穴从P+区注入到N基区进行电导调制，减少N基区电阻RN的值，使IGBT通态压降降低。
需要注意的是，上述具体实施例是示例性的，本领域技术人员可以在本发明公开内容的启发下想出各种解决方案，而这些解决方案也都属于本发明的公开范围并落入本发明的保护范围之内。本领域技术人员应该明白，本发明说明书及其附图均为说明性而并非构成对权利要求的限制。本发明的保护范围由权利要求及其等同物限定。

Claims (10)

1.一种自对准微沟槽结构，适用于微沟槽栅IGBT，其特征在于，
所述自对准微沟槽结构包括：
具有相对的第一表面和第二表面且被配置为第一导电类型的衬底（100）；
布置于所述衬底（100）的所述第一表面且被配置为第二导电类型的第一半导体（101）；
开设于所述衬底（100）和所述第一半导体（101）内并以并行方式排列布置的若干栅极沟槽（104）；
至少覆盖所述栅极沟槽（104）的内表面的第一绝缘介质层（301）；
布置于所述栅极沟槽（104）内并被所述第一绝缘介质层（301）包围的第一导电层（401）；
与所述第一导电层（401）绝缘隔离的第二导电层（601）；
其中，
所述第二导电层（601）、所述第一半导体（101）和第二半导体（102）通过设置在所述栅极沟槽（104）之间并与所述第一半导体（101）对齐布置的金属电极接触孔（501）来实现连接。
2.根据权利要求1所述的自对准微沟槽结构，其特征在于，所述金属电极接触孔（501）与布置在所述栅极沟槽（104）之间的所述第一半导体（101）对齐布置，使得所述金属电极接触孔（501）相对所述第一半导体（101）的对齐位置以及所述金属电极接触孔（501）的宽度是根据所述栅极沟槽（104）的间距、宽度以及所述第一绝缘介质层（301）的厚度来设置的。
3.根据权利要求1或2所述的自对准微沟槽结构，其特征在于，所述金属电极接触孔（501）按照被所述第二半导体（102）包围并被第三半导体（103）填充至少局部区域的方式进行设置，
其中，所述第二半导体（102）被设置为相比于衬底（100）掺杂浓度更高的第一导电类型，所述第三半导体（103）被设置为与所述第一半导体（101）相同的第二导电类型。
4.根据权利要求3所述的自对准微沟槽结构，其特征在于，所述第二导电层（601）在所述栅极沟槽（104）之间具有朝向所述金属电极接触孔（501）延伸的凸出部，
其中，所述凸出部被所述第二半导体（102）包围并通过填充在所述金属电极接触孔（501）靠近所述第一半导体（101）位置的所述第三半导体（103）与所述第一半导体（101）连接。
5.根据权利要求1或2所述的自对准微沟槽结构，其特征在于，覆盖所述第一导电层（401）上端面的所述第一绝缘介质层（301）和所述第二导电层（601）之间设置有第二绝缘介质层（302），
其中，所述第二绝缘介质层（302）与所述第一绝缘介质层（301）构成所述第二半导体（102）的掩膜层。
6.根据权利要求1或2所述的自对准微沟槽结构，其特征在于，所述栅极沟槽（104）的间距、宽度以及所述第一绝缘介质层（301）的厚度按照可调整的方式进行设置，
其中，所述栅极沟槽（104）以掩膜刻蚀的方式制成，所述第一绝缘介质层（301）被设置为热生长氧化层。
7.一种自对准微沟槽结构的制备方法，其特征在于，所述制备方法包括以下步骤：
在具有相对表面且被配置为第一导电类型的衬底（100）的一侧表面设置被配置为第二导电类型的第一半导体（101）；
在所述第一半导体（101）远离所述衬底（100）的一侧表面开设若干间隔排列布置并延伸至所述衬底（100）内部的栅极沟槽（104）；
在所述栅极沟槽（104）内布置被第一绝缘介质层（301）包围的第一导电层（401）；
在所述栅极沟槽（104）外远离所述衬底（100）一侧布置与所述第一导电层（401）绝缘隔离的第二导电层（601）；
在所述栅极沟槽（104）之间且靠近所述第一半导体（101）的位置开设用于连接第二半导体（102）和所述第一半导体（101）的金属电极接触孔（501）；
根据所述栅极沟槽（104）的间距、宽度以及所述第一绝缘介质层（301）的厚度来控制所述金属电极接触孔（501）相对所述第一半导体（101）的对齐位置以及所述金属电极接触孔（501）的宽度。
8.根据权利要求7所述的自对准微沟槽结构的制备方法，其特征在于，在所述栅极沟槽（104）之间且靠近所述第一半导体（101）的位置开设所述金属电极接触孔（501），包括：
在所述第一半导体（101）和所述第二导电层（601）之间设置具有第一导电类型的所述第二半导体（102），在所述第二半导体（102）内开设所述金属电极接触孔（501）并使用具有第二导电类型的第三半导体（103）填充所述金属电极接触孔（501）的至少局部区域。
9.根据权利要求7或8所述的自对准微沟槽结构的制备方法，其特征在于，所述制备方法还包括：
以掩膜刻蚀的方式开设若干并行布置的所述栅极沟槽（104）并通过调整掩膜刻蚀工艺参数的方式控制所述栅极沟槽（104）的间距及宽度。
10.根据权利要求7或8所述的自对准微沟槽结构的制备方法，其特征在于，所述制备方法还包括：
以至少实施两次热氧化生长的方式生成用于包围所述第一导电层（401）的所述第一绝缘介质层（301），并通过调整热氧化生长参数的方式控制所述第一绝缘介质层（301）的厚度。
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