CN113594257A - 一种分离栅vdmos器件及制造方法 - Google Patents
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Abstract
本发明提供一种分离栅VDMOS器件及其制造方法，具有沟槽介质层、3‑D设计的P+区和倒U型控制栅，包括：第一导电类型半导体衬底、第一导电类型半导体外延层、第二导电类型阱区、第二导电类型重掺杂区、第一导电类型重掺杂区、第一分离栅槽、4个氧化层、SiN层、栅电极、分离栅电极、源极金属电极。本发明具有3‑D设计的P+区和倒U型控制栅，P+区域采用3‑D设计，不需要在两沟槽之间刻蚀源极接触孔，有利于减小器件元胞尺寸，在相同器件面积内增大沟道面积，提高电流能力，优化优值；沟槽侧壁为引入SiN的复合介质层；采用倒U型控制栅，可减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
Description
技术领域
本申请属于功率半导体领域，涉及一种分离栅VDMOS器件结构及其制造方法，该结构具有SiN层的沟槽介质层、3-D设计的P+区和倒U型控制栅。
背景技术
自分离栅器件结构提出至今，沟槽型分离栅(Shield Gate Trench，SGT)晶体管因为其低比导通电阻和低栅漏耦合电容，得到了广泛的应用。器件的导通电阻主要由漂移区电阻和沟道电阻构成，提高漂移区的掺杂浓度和减小沟道长度是最常见的优化方法，诸如表面电场降低(RESURF)理论、超结(Super Junction)理论等，以及器件的小型化发展。SGT晶体管的分离栅既可以作为体内场板对漂移区进行辅助耗尽，优化器件电场分布，提高掺杂浓度，实现击穿电压和比导通电阻的优化，又可以起屏蔽作用减小栅电极和漏电极的交叠面积，降低栅电容和栅电荷。SGT晶体管开关速度快，关键参数Cgd(栅极与漏极间电容)，Cgs(栅极与源极间电容)，Cds(漏极与源极间电容)，直接关系到器件的动态损耗。同时，伴随着现代制造技术的发展，功率半导体器件设计要求不断提高，器件设计朝着小型化、高能量密度发展。沟槽MOS器件在小型化过程中，面临器件的导通电阻、各项电容参数的优化，屏蔽栅结构是改善技术之一。
如图1所示，为传统的分离栅VDMOS器件结构剖面图，器件包括：第一导电类型半导体衬底10、第一导电类型半导体漂移区11、第一导电类型半导体重掺杂区32、第二导电类型半导体阱区31、第二导电类型半导体重掺杂区33、多晶硅栅极22、多晶硅分离栅电极21、金属源电极41、第一氧化层介质12、第二氧化层介质13、第三氧化层介质14、第四氧化层介质15。其中，第一导电类型半导体衬底10、第一导电类型半导体重掺杂区32、第二导电类型半导体重掺杂区33采用重掺杂，通过刻蚀源极接触孔引入金属源电极41，多晶硅分离栅电极21通过其他位置引出和源电极短接，第三氧化层介质14和第四氧化层介质15将多晶硅栅极22包围住。
发明内容
鉴于以上所述现有技术，本发明的目的在于提供一种具有小尺寸、低导通电阻、低电容的沟槽分离栅VDMOS器件结构。
本发明的另一目的在于提供一种分离栅VDMOS器件结构的制造方法。
为实现上述发明目的，本发明技术方案如下：
一种分离栅VDMOS器件，具有沟槽介质层、3-D设计的第二导电类型重掺杂区142和倒U型控制栅131，包括：
第一导电类型半导体衬底100，位于第一导电类型半导体衬底100上的第一导电类型半导体外延层110，从第一导电类型半导体外延层110上表面向下开设有沟槽120，沟槽120内设有多重沟槽介质层，包括第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123，第一沟槽介质层121分布在整个沟槽内壁，第二沟槽介质层122和第三沟槽介质层123分布在沟槽120下半部分侧壁，在多重沟槽介质层内设有分离栅124，隔离介质层125位于分离栅124上方，倒U型栅131位于隔离介质层125上方，其左、右侧与第一沟槽介质层121相接；第四沟槽介质层126位于倒U型控制栅极131上方，其上表面低于沟槽120上表面；
在第一导电类型半导体外延层110中设有第二导电类型阱区140、第一导电类型重掺杂区141、第二导电类型重掺杂区142，第一导电类型重掺杂区141位于第二导电类型阱区140上方，第二导电类型重掺杂区142位于第一导电类型重掺杂区141内，第二导电类型重掺杂区142的上表面与第一导电类型半导体外延层110齐平，第二导电类型重掺杂区142的下表面与第二导电类型阱区140相接，第二导电类型重掺杂区142的左右两侧均与沟槽120相接，源极金属分别与第一导电类型重掺杂区141、第二导电类型重掺杂区142、第四沟槽介质层126直接相接。
第二导电类型重掺杂区142采用3-D设计，是指在三维结构中的第二导电类型重掺杂区并不全部相连在一起，而是间隔一定距离出现，普通结构中第二导电类型重掺杂区则是在三维方向上相连，是二维剖面图的简单重复，同时，采用这样的三维设计，不需要在两沟槽之间刻蚀源极接触孔，有利于减小器件元胞尺寸，在相同器件面积内增大沟道面积，提高电流能力。
作为优选方式，第一沟槽介质层121和第三沟槽介质层123的材料为氧化硅，第二沟槽介质层122的材料为氮化硅。氮化硅层的存在有利于保持沟槽形貌，减小后续工艺对沟槽的影响，氮化硅层可助于形成倒U型控制栅。
作为优选方式，倒U型控制栅131的形成步骤包括：在形成隔离介质层125后，采用湿法刻蚀第二沟槽介质层122至沟槽120内部预定高度，向沟槽120内沉积多晶硅，进行回刻或研磨，在沟槽120内部形成倒U型控制栅131。所述分离栅器件采用倒U型控制栅，可减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
作为优选方式，第一导电类型为N型，第二导电类型为P型。
作为优选方式，元胞尺寸为0.5～0.8μm，沟槽120宽度为0.2～0.4μm，深度为0.8-1.5μm，第二导电类型重掺杂区142垂直纸面方向宽度为0.8～1.2μm。
作为优选方式，倒U型控制栅131替换为非倒U型控制栅。
作为优选方式，第二沟槽介质层122为厚度为
的氮化硅层。
作为优选方式，重掺杂为杂质浓度量级大于1×1018cm-3的掺杂浓度。
本发明还提供一种分离栅VDMOS器件的制造方法，包括如下步骤：
步骤(1)提供衬底及外延层，刻蚀半导体外延层形成沟槽120；
步骤(2)于所述沟槽内形成沟槽介质层；沟槽介质层由三层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅124；
步骤(4)在所述分离栅124上形成隔离介质层125，隔离介质层处于分离栅和控制栅之间；
步骤(5)在所述隔离介质层上形成倒U型控制栅131；
步骤(6)在所述倒U型控制栅131上形成第四沟槽介质层126。
作为优选方式，在步骤(3)后，采用热氧化工艺氧化分离栅多晶硅，然后在湿法刻蚀第三沟槽介质层123。
作为优选方式，在步骤(5)形成倒U型控制栅131中，保留整个沟槽侧壁的第一沟槽介质层121，其上半部分作为栅氧层使用；或将第一沟槽介质层121上半侧边刻蚀后，重新形成新的栅氧化层，新的栅氧化层与原先第一沟槽介质层121的下半沟槽侧壁部分连接在一起。
本发明的有益效果为：本发明所提供的沟槽分离栅VDMOS器件及其制作方法，采用含有沟槽内介质层、具有3-D设计的P+区和倒U型控制栅，(1)P+区域采用3-D设计，不需要在两沟槽之间刻蚀源极接触孔，有利于减小器件元胞尺寸，在相同器件面积内增大沟道面积，提高电流能力，优化优值；(2)沟槽侧壁为引入SiN的复合介质层，SiN层的存在有利于保持沟槽形貌，减小后续工艺对沟槽的影响，SiN层可助于形成倒U型控制栅，(3)采用倒U型控制栅，可减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
附图说明
图1为传统的沟槽型分离栅器件结构示意图；
图2A为本申请的实施例1提供的沟槽分离栅器件结构示意图，图2B～图2I为该实施例的相应制造方法步骤的元胞剖面示意图；
图3A为本申请的实施例2提供的沟槽分离栅器件结构示意图，图3B～图3I为该实施例的相应制造方法步骤的元胞剖面示意图；
附图标记说明：100-第一导电类型半导体衬底；110-第一导电类型半导体外延层；120-沟槽；121-第一沟槽介质层；122-第二沟槽介质层；123-第三沟槽介质层；124-分离栅；125-隔离介质层；126-第四沟槽介质层；130-控制栅；131-倒U型控制栅；140-第二导电类型阱区；141-第一导电类型重掺杂区；142-第二导电类型重掺杂区。10为第一导电类型半导体衬底，11位第一导电类型半导体漂移区，12为第一氧化层介质，13为第二氧化层介质，14为第三氧化层介质，15为第四氧化层介质，21为多晶硅分离栅电极，22为多晶硅栅极，31为第二导电类型半导体阱区，32为第一导电类型半导体重掺杂区，33为第二导电类型半导体重掺杂区，41为金属源电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种分离栅VDMOS器件，具有沟槽介质层、3-D设计的第二导电类型重掺杂区142和倒U型控制栅131，包括：
第一导电类型半导体衬底100，位于第一导电类型半导体衬底100上的第一导电类型半导体外延层110，从第一导电类型半导体外延层110上表面向下开设有沟槽120，沟槽120内设有多重沟槽介质层，包括第一沟槽介质层121、第二沟槽介质层122、第三沟槽介质层123，第一沟槽介质层121分布在整个沟槽内壁，第二沟槽介质层122和第三沟槽介质层123分布在沟槽120下半部分侧壁，在多重沟槽介质层内设有分离栅124，隔离介质层125位于分离栅124上方，倒U型栅131位于隔离介质层125上方，其左、右侧与第一沟槽介质层121相接；第四沟槽介质层126位于倒U型控制栅极131上方，其上表面低于沟槽120上表面；
在第一导电类型半导体外延层110中设有第二导电类型阱区140、第一导电类型重掺杂区141、第二导电类型重掺杂区142，第一导电类型重掺杂区141位于第二导电类型阱区140上方，第二导电类型重掺杂区142位于第一导电类型重掺杂区141内，第二导电类型重掺杂区142的上表面与第一导电类型半导体外延层110齐平，第二导电类型重掺杂区142的下表面与第二导电类型阱区140相接，第二导电类型重掺杂区142的左右两侧均与沟槽120相接，源极金属分别与第一导电类型重掺杂区141、第二导电类型重掺杂区142、第四沟槽介质层126直接相接。
第二导电类型重掺杂区142采用3-D设计，是指在三维结构中的第二导电类型重掺杂区并不全部相连在一起，而是间隔一定距离出现，普通结构中第二导电类型重掺杂区则是在三维方向上相连，是二维剖面图的简单重复，同时，采用这样的三维设计，不需要在两沟槽之间刻蚀源极接触孔，有利于减小器件元胞尺寸，在相同器件面积内增大沟道面积，提高电流能力。
第一沟槽介质层121和第三沟槽介质层123的材料为氧化硅，第二沟槽介质层122的材料为氮化硅。氮化硅层的存在有利于保持沟槽形貌，减小后续工艺对沟槽的影响，氮化硅层可助于形成倒U型控制栅。
倒U型控制栅131的形成步骤包括：在形成隔离介质层125后，采用湿法刻蚀第二沟槽介质层122至沟槽120内部预定高度，向沟槽120内沉积多晶硅，进行回刻或研磨，在沟槽120内部形成倒U型控制栅131。所述分离栅器件采用倒U型控制栅，可减小控制栅与分离栅的交叠，进一步减小器件的寄生栅源电容。
第一导电类型为N型，第二导电类型为P型。
元胞尺寸为0.5～0.8μm，沟槽120宽度为0.2～0.4μm，深度为0.8-1.5μm，第二导电类型重掺杂区142垂直纸面方向宽度为0.8～1.2μm。
第二沟槽介质层122为厚度为
的氮化硅层。
重掺杂为杂质浓度量级大于1×1018cm-3的掺杂浓度。
如图2B～图2I所示，为实施例1的一种沟槽分离栅VDMOS器件的相应制造方法的元胞剖面示意图，具体包括以下步骤：
步骤一：提供半导体衬底及外延层，刻蚀半导体外延层形成沟槽120。
如图2B所示，半导体衬底包括高掺杂的第一导电类型半导体衬底100和低掺杂的第一导电类型半导体外延层110。第一导电类型半导体衬底100和第一导电类型半导体外延层110的掺杂类型相同，可以是N型杂质。本申请中采用干法刻蚀工艺，在第一导电类型半导体外延层110上从上至下垂直刻蚀，以使刻蚀形成的沟槽120侧壁上下竖直。
优选的，所述衬底为硅衬底，在所述衬底表面形成有硅外延层，所述沟槽120形成于所述硅外延层中。
步骤二：于所述沟槽内形成沟槽介质层；沟槽介质层由三层介质层121、122、123构成。
如图2C所示，在本实施例中，沟槽介质层采用三层的ONO结构，第一沟槽介质层121和第三沟槽介质层123的材料均为氧化硅；第二沟槽介质层122的材料为氮化硅。
第一沟槽介质层121的形成可采用热氧化工艺，通过炉管氧化法在沟槽内表面形成第一沟槽介质层，位于沟槽120各处的第一沟槽介质层121厚度均相同。
具体的，制备时可将半导体衬底放置在一定气体氛围和一定温度氛围中，使半导体衬底与氧气或水蒸气反应生成二氧化硅。其中，所述气体氛围是指氮气和/或氧气和/或氢气，温度范围为从700度左右升温至1100度左右再降回700度左右。
第二沟槽介质层122和第三沟槽介质层123的形成均可采用化学气相淀积工艺，在第一沟槽介质层121上淀积氮化硅形成第二沟槽介质层122，在第二沟槽介质层122上淀积氧化硅形成第三沟槽介质层123。位于第一沟槽介质层121上各处的第二沟槽介质层122厚度均相同，位于第二沟槽介质层122上各处的第三沟槽介质层123厚度均相同。
步骤三：于所述沟槽内淀积多晶硅形成分离栅124。
如图2D所示，可采用低压化学气相淀积的方法在沟槽内淀积多晶硅形成分离栅124。在沟槽120内填充多晶硅后，可对多晶硅进行回刻或研磨，使得分离栅124的上表面低于后续工艺中形成的P型阱区的下表面。
步骤四：在所述分离栅上形成隔离介质层125，隔离介质层处于分离栅和控制栅之间。
如图2E所示，采用热氧化工艺氧化分离栅124，在分离栅上表面形成具有一定厚度的氧化层，所述一定厚度比第三沟槽介质层123厚，然后刻蚀第三沟槽介质层123。具体的，可采用先干法后湿法的刻蚀技术，先将氧化硅刻蚀至与衬底上表面齐平，再将氧化硅刻蚀至沟槽内部。
向沟槽120内淀积绝缘介质，对绝缘介质进行回刻或研磨，在沟槽内形成隔离介质层125。绝缘介质可以是氧化硅或氮化硅或其他低K介质，在本实施例中，选择工程作业中常用的氧化硅作为绝缘介质，利用化学气相淀积法在分离栅124上表面生长二氧化硅以形成隔离介质层125。隔离介质层125用于隔离分离栅124和后续工艺中形成的控制栅130。
步骤五：在所述隔离介质层上形成倒U型控制栅131。
如图2F所示，采用湿法刻蚀工艺刻蚀第二沟槽介质层122，本实施例中第二沟槽介质层122材料为氮化硅，将其刻蚀至沟槽120内部预定高度。所述预定高度位置低于隔离介质层125上表面、高于分离栅124上表面。具体的，湿法刻蚀所用的溶剂为磷酸溶剂。
如图2G所示，在沟槽内形成倒U形多晶硅控制栅131具体包括：向沟槽120内沉积多晶硅，多晶硅层延伸至沟槽外部的衬底上方；对多晶硅进行回刻或研磨，在沟槽120内部以形成倒U形控制栅131。具体的，可采用低压化学气相淀积的方法在沟槽120内淀积多晶硅，同时对多晶硅进行掺杂；可采用湿法刻蚀工艺对多晶硅进行刻蚀形成倒U形控制栅131。
步骤六：在所述控制栅131上形成第四沟槽介质层126。
如图2H所示，第四沟槽介质层126位于倒U型控制栅131上表面，在沟槽内沉积氧化硅至上表面高于半导体外延层110上表面，回刻氧化硅至沟槽内部形成第四沟槽介质层126。通常，第四沟槽介质层126采用与第一沟槽介质层121相同的材料，在本实施例中，所述材料为氧化硅。
如图2I所示，形成倒U型控制栅131和第四沟槽介质层126的步骤之后还包括：所述P型杂质注入推结于沟槽120两侧形成第二导电类型阱区140。通过注入高掺杂N型杂质在所述沟槽120两侧的第二导电类型阱区140内形成第一导电类型重掺杂区141，上表面不再有第一沟槽介质层121覆盖。利用自对准技术，在所述第一导电类型重掺杂区141内注入P型杂质，形成第二导电类型重掺杂区142，上表面与第一导电类型半导体外延层110齐平，下表面与第二导电类型阱区140相接，左右两侧均与沟槽120相接。形成源极金属层，源极金属层与第一导电类型重掺杂区141、第二导电类型重掺杂区142、第四沟槽介质层126直接相接，形成沟槽分离栅器件的基本结构。
实施例2
如图3A所示，该实施例与实施例1的区别主要在于：控制栅130为传统的栅电极，并非倒U型栅电极。
该实施例同样具有SiN层的沟槽介质层、3-D设计的P+区。
具体的，请参见图3B、图3C、图3D，本实施例的制造方法的步骤一、步骤二、步骤三、步骤六和实施例1完全相同。
请参见图3E，步骤四中在所述分离栅上形成隔离介质层125时，向沟槽120内淀积绝缘介质，对绝缘介质进行回刻至预定高度，所述预定高度与实施例1中所述高度不同。
请参见图3F，步骤五中采用湿法刻蚀工艺刻蚀第二沟槽介质层122，刻蚀至沟槽120内部预定高度，所述预定高度与实施例1中所述高度不同，本实施例中所述高度与隔离介质层125上表面齐平。
Claims (11)
1.一种分离栅VDMOS器件，具有沟槽介质层、3-D设计的第二导电类型重掺杂区(142)和倒U型控制栅(131)，其特征在于包括：
第一导电类型半导体衬底(100)，位于第一导电类型半导体衬底(100)上的第一导电类型半导体外延层(110)，从第一导电类型半导体外延层(110)上表面向下开设有沟槽(120)，沟槽(120)内设有多重沟槽介质层，包括第一沟槽介质层(121)、第二沟槽介质层(122)、第三沟槽介质层(123)，第一沟槽介质层(121)分布在整个沟槽内壁，第二沟槽介质层(122)和第三沟槽介质层(123)分布在沟槽(120)下半部分侧壁，在多重沟槽介质层内设有分离栅(124)，隔离介质层(125)位于分离栅(124)上方，倒U型栅(131)位于隔离介质层(125)上方，其左、右侧与第一沟槽介质层(121)相接；第四沟槽介质层(126)位于倒U型控制栅极(131)上方，其上表面低于沟槽(120)上表面；
在第一导电类型半导体外延层(110)中设有第二导电类型阱区(140)、第一导电类型重掺杂区(141)、第二导电类型重掺杂区(142)，第一导电类型重掺杂区(141)位于第二导电类型阱区(140)上方，第二导电类型重掺杂区(142)位于第一导电类型重掺杂区(141)内，第二导电类型重掺杂区(142)的上表面与第一导电类型半导体外延层(110)齐平，第二导电类型重掺杂区(142)的下表面与第二导电类型阱区(140)相接，第二导电类型重掺杂区(142)的左右两侧均与沟槽(120)相接，源极金属分别与第一导电类型重掺杂区(141)、第二导电类型重掺杂区(142)、第四沟槽介质层(126)直接相接。
2.根据权利要求1所述的分离栅VDMOS器件，其特征在于：第一沟槽介质层(121)和第三沟槽介质层(123)的材料为氧化硅，第二沟槽介质层(122)的材料为氮化硅。
3.根据权利要求1所述的分离栅VDMOS器件，其特征在于：倒U型控制栅(131)的形成步骤包括：在形成隔离介质层(125)后，采用湿法刻蚀第二沟槽介质层(122)至沟槽(120)内部预定高度，向沟槽(120)内沉积多晶硅，进行回刻或研磨，在沟槽(120)内部形成倒U型控制栅(131)。
4.根据权利要求1所述的分离栅VDMOS器件，其特征在于：第一导电类型为N型，第二导电类型为P型。
5.根据权利要求1所述的分离栅VDMOS器件，其特征在于：元胞尺寸为0.5～0.8μm，沟槽(120)宽度为0.2～0.4μm，深度为0.8-1.5μm，第二导电类型重掺杂区(142)垂直纸面方向宽度为0.8～1.2μm。
6.根据权利要求1所述的分离栅VDMOS器件，其特征在于：倒U型控制栅(131)替换为非倒U型控制栅。
7.根据权利要求1所述的分离栅VDMOS器件，其特征在于：第二沟槽介质层(122)为厚度为
的氮化硅层。
8.根据权利要求1所述的分离栅VDMOS器件，其特征在于：重掺杂为杂质浓度量级大于1×1018cm-3的掺杂浓度。
9.一种分离栅VDMOS器件的制造方法，其特征在于包括如下步骤：
步骤(1)提供衬底及外延层，刻蚀半导体外延层形成沟槽(120)；
步骤(2)于所述沟槽内形成沟槽介质层；沟槽介质层由三层介质层构成；
步骤(3)于所述沟槽内淀积多晶硅形成分离栅(124)；
步骤(4)在所述分离栅(124)上形成隔离介质层(125)，隔离介质层处于分离栅和控制栅之间；
步骤(5)在所述隔离介质层上形成倒U型控制栅(131)；
步骤(6)在所述倒U型控制栅(131)上形成第四沟槽介质层(126)。
10.根据权利要求9所述的分离栅VDMOS器件的制造方法，其特征在于：在步骤(3)后，采用热氧化工艺氧化分离栅多晶硅，然后在湿法刻蚀第三沟槽介质层(123)。
11.根据权利要求9所述的分离栅VDMOS器件的制造方法，其特征在于：在步骤(5)形成倒U型控制栅(131)中，保留整个沟槽侧壁的第一沟槽介质层(121)，其上半部分作为栅氧层使用；或将第一沟槽介质层(121)上半侧边刻蚀后，重新形成新的栅氧化层，新的栅氧化层与原先第一沟槽介质层(121)的下半沟槽侧壁部分连接在一起。
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