KR20090031194A - 반도체 장치 - Google Patents

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KR20090031194A
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히데노리 후지이
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미쓰비시덴키 가부시키가이샤
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Abstract

PIN 다이오드(2)는 애노드 전극(6), P층(3), I층(4), N층(5) 및 캐소드 전극(7)으로 구성된다. 순 바이어스 상태에서 주입된 캐리어의 농도가 비교적 높은 pn접합 부근의 영역 또는 n+n접합 부근 영역에 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 폴리실리콘 막이 형성되어 있다. 이로써 라이프 타임의 제어를 정밀하게 행할 수 있다.
PIN다이오드, 캐리어의 농도, 폴리실리콘 막, 라이프 타임

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관하며, 특히 PIN다이오드를 구비한 반도체 장치에 관한 것이다.
최근 산업용 전력 장치 등의 분야에서 인버터 장치가 사용되고 있다. 인버터 장치에는, 통상, 상용 전원(교류 전원)이 사용된다. 그 때문에 인버터 장치는, 교류 전원을 우선 직류로 변환(순 변환)하는 컨버터 부분과, 평활회로 부분과, 직류전압을 교류로 변환(역변환)하는 인버터 부분으로 구성된다. 인버터 부분에 있어서의 메인 파워 소자로서는, 비교적 고속으로 스위칭 동작이 가능한 게이트 절연형 트랜지스터(Insulated Gate Bipolar Transistor, 이하 「IGBT」라고 적는다.)가 주로 적용되고 있다.
인버터 장치의 부하는 전동 유도기(유도성 부하의 모터)인 경우가 많다. 그 유도성 부하는 상부 암 소자와 하부 암 소자의 중간 전위점에 접속되고, 유도성 부하에 흐르는 전류의 방향은 양과 음의 양방향이 된다. 그 때문에 유도성 부하에 흐르는 전류를 부하 접속단으로부터 고전위의 전원측으로 되돌리거나, 부하 접속단으 로부터 접지측으로 흐르기 때문에, 그 전류를 유도성 부하와 암 소자의 폐회로 사이로 환류시키기 위한 프리 휠 다이오드가 필요하다. 그와 같은 프리 휠 다이오드의 하나로서, PIN다이오드가 있다.
인버터 장치에서는, 통상, IGBT가 스위치로서 동작하여, 오프 상태와 온 상태를 반복하는 것으로 전력 에너지가 제어된다. 유도성 부하에 의한 인버터 회로의 스위칭에서는, 턴온 과정을 거쳐 온 상태가 되며, 한편, 턴오프 과정을 거쳐 오프 상태가 된다. 턴온 과정이라 함은 IGBT가 오프 상태로부터 온 상태로 천이하는 것을 말하고, 턴오프 과정이라 함은 IGBT가 온 상태로부터 오프 상태로 천이하는 것을 말한다.
IGBT가 온 상태에서는 PIN다이오드에는 전류는 흐르지 않고, PIN다이오드는 오프 상태에 있다. 한편, IGBT가 오프 상태에서는 PIN다이오드에 전류가 흘러, PIN다이오드는 온 상태에 있다. 인버터 장치의 스위칭 특성을 높이기 위해서는, PIN다이오드를 온 상태에서 오프 상태로 가능하면 빠르게 전환할 필요가 있다. 그 때문에 PIN다이오드는 라이프 타임을 짧게 할 필요가 있다. 한편, 라이프 타임을 짧게 하면, 온 상태에서의 저항(온 저항)이 높아진다는 문제가 있다. 따라서, PIN다이오드의 스위칭 특성을 확보하면서 온 저항을 낮추기 위해서는, PIN다이오드의 라이프 타임을 정밀하게 제어하는 것이 필요하다. 또한, PIN다이오드를 개시한 문헌으로서, 예를 들면, 일본국 공개특허공보 특개평 11-026779호, 일본국 공개특허공보 특개 2000-323724호가 있다.
그러나, 전술한 반도체장치에서는, 다음과 같은 문제점이 있었다. 종래, PIN다이오드에서는, 전자선 조사나 백금 확산에 의해, 결정 결함이나 불순물 트랩을 형성함으로써 라이프 타임이 제어되고 있었다. 이런 종류의 방법에서는, 기판 전체의 라이프 타임을 바꿀 수 있게 된다. 즉, PIN다이오드의 종래의 라이프 타임의 제어는, 기판 전체의 라이프 타임을 바꿈으로써, 결과적으로 PIN다이오드의 라이프 타임을 제어하고 있었다. 그 때문에 적용되는 장치의 특성에 대응한 PIN다이오드의 라이프 타임의 최적화가 곤란하다는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 그 목적은 라이프 타임의 제어를 정밀하게 행할 수 있는 반도체장치를 제공하는 것이다.
본 발명에 따른 반도체장치는, 애노드부와 캐소드부와 중간부와 결정 결함을 가지는 소정의 막을 구비하고 있다. 애노드부는, 제1도전형의 제1영역을 포함하고 있다. 캐소드부는, 제2도전형의 제2영역을 포함하고 있다. 중간부는 애노드부와 캐소드부 사이에 위치하여, 애노드부와 캐소드부에 각각 접합되고 있다. 결정 결함을 가지는 소정의 막은, 순 바이어스 상태에 있어서, 중간부의 두께 방향 중앙부근에 존재하는 캐리어의 농도보다도 높은 농도의 캐리어가 존재하는 애노드부 측의 부분 및 캐소드부 측의 부분 중, 적어도 한쪽 부분에 형성되어 있다.
본 발명에 따른 반도체장치에 의하면, 순 바이어스 상태에 있어서, 보다 농도가 높은 캐리어가 존재하는 부분에 재결합 중심이 되는 결정 결함을 가지는 소정의 막이 형성된다. 그 소정의 막을 형성할 때, 막 두께를 바꾸거나, 형성하는 영역 등을 선택함으로써, 역바이어스 상태에 있어서, 주입된 캐리어의 전체에 대한 캐리어의 재결합에 의한 소멸의 비율을 바꿀 수 있다. 그 결과, 적용되는 장치의 특성에 따라, 반도체장치의 라이프 타임을 용이하게 제어할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
처음에, 각 실시예에 따른 반도체장치의 특징에 대하여 설명한다. 우선, 유도성 부하를 제어하는 인버터 장치의 인버터 회로를 도 1에 나타낸다. 도 1에 나타내는 바와 같이, 인버터 장치에는, 유도성 부하(51)로의 전력의 공급을 제어하는 IGBT(50)와, 유도성 부하(51)로부터의 환류 전류의 통로로서 PIN다이오드(2)가 설치된다. PIN다이오드(2)는 IGBT(50)와 병렬로 접속되어 있다. 도 2에 나타내는 바와 같이, PIN다이오드(2)는, 애노드 전극(6) 및 P층(3)(애노드부)과, I층(4)(중간부)과, N층(5) 및 캐소드 전극(7)(캐소드부)으로 구성된다.
IGBT(50)가 온하여 유도성 부하(51)에 전류가 흐른 후에 IGBT(50)가 오프하면, 유도성 부하(51)에 축적된 에너지에 의해 PIN다이오드(2)를 통해 환류 전류가 흐르고, PIN다이오드(2)는 순 바이어스 상태(온 상태)가 된다. 이 순 바이어스 상태에서는, PIN다이오드(2)의 I층(4)에 캐리어가 주입되어 포화 상태가 된다. 도 3 에, 순 바이어스 상태의 PIN다이오드(2)안에 있어서의 캐리어의 농도분포의 그래프를 나타낸다.
도 3에 나타내는 바와 같이, 순 바이어스 상태에 있어서의 캐리어 농도의 그래프(분포)는, P층의 단부와 N층의 단부를 잇는 대략 쌍곡선 함수의 곡선이 된다. P층의 단부에서는, 캐리어 농도는 P층의 불순물 농도와 같은 농도가 되고, N층의 단부에서는, 캐리어 농도는 I층의 불순물 농도와 같은 농도가 된다.
다음에 IGBT(50)가 오프에서 온으로 바뀌면, PIN다이오드(2)는, 순 바이어스 상태로부터 역바이어스 전압이 인가된 상태가 된다. PIN다이오드(2)에 역바이어스 전압이 인가되면, I층에 주입된 캐리어는 최종적으로 소멸한다.
이 PIN다이오드(2)에서는, I층(4)의 두께 방향(PN방향)의 중앙부근에 존재하는 캐리어의 농도보다도 높은 농도의 캐리어가 존재하는 P층(3)측의 부분 및 N층(5)측의 부분의 적어도 한쪽 부분에, 캐리어의 재결합 중심이 되는 결정 결함을 가지는 막이 형성되어 있다. 보다 구체적으로는, 순 바이어스 상태로 주입된 캐리어의 농도가 비교적 높은 pn접합 부근의 영역 A 또는 n+n접합 부근의 영역 B에, 결정 결함을 가지는 폴리실리콘 막이나 아모퍼스 실리콘 막이 형성되어 있다. 이에 따라 비교적 캐리어 농도가 높은 영역에 존재하는 캐리어(전자와 홀)가 결정 결함에 있어서 재결합하여 단시간에 소멸한다. 그리고, 남은 캐리어 중, 전자가 N층(5)측으로부터 배출되고, 홀이 P층(3)측으로부터 배출되어, 최종적으로 주입된 캐리어가 소멸하게 된다.
즉, 이 PIN다이오드에서는, 캐리어의 재결합 중심이 되는 소정의 막을 형성 하는 영역(막 두께, 면적 등)이나 그레인 사이즈 등을 바꿈으로써, 주입된 캐리어의 전체에 대한, 비교적 캐리어 농도가 높은 영역 A 및 영역 B에 존재하는 캐리어의 재결합에 의한 소멸의 비율을 바꿀 수 있어, PIN다이오드(2)로서의 라이프 타임이 제어되게 된다. 이하, 재결합 중심이 되는 결정 결함을 가지는 소정의 막이 형성된 PIN다이오드에 대해, 구체적으로 설명한다.
실시예 1
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제1의 예에 대하여 설명한다.
도 4에 나타내는 바와 같이, n-형 실리콘 기판(ρn=1×1013∼1×1015/cm3, tn=10∼700㎛)(10)의 한쪽의 주 표면 위에 n형 폴리실리콘 막(N=1×1014∼1×1016/cm3)(11)(제3영역)이 형성되고, 그 n형 폴리실리콘 막(11)위에 p형 폴리실리콘 막(N=1×1014∼1×1017/cm3, Xj=0.5∼5㎛)(12)(제1영역)이 형성되어 있다. 그 p형 폴리실리콘 막(12)의 표면에 접촉하도록, p형 폴리실리콘 막(12)과 전기적으로 접속되는 애노드 전극(6)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 n+형 영역(N=1×1016∼1×1019/cm3, Xj=0.5∼5㎛)(13)(제2영역)이 형성되어 있다. 또한, 그 n+형 영역(13)의 표면에 접촉하도 록, n+형 영역(13)에 전기적으로 접속되는 캐소드 전극(7)이 형성되어 있다.
PIN다이오드(2)에 있어서의 P층은 p형 폴리실리콘 막(12)으로 이루어지고, I층은 n형 폴리실리콘 막(11)과 n-형 실리콘 기판(10)으로 이루어지고, N층은 n+형 영역(13)으로 이루어진다. 또한 p형 폴리실리콘 막(12)과 n형 폴리실리콘 막(11)의 접합이 제1접합(pn접합)이 되고, n-형 실리콘 기판(10)과 n+형 영역(13)의 접합이 제2접합(n+n접합)이 된다.
이와 같이, 본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이, pn접합을 포함하도록 하여 애노드 측에 형성되어 있다. 그 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어의 농도 그래프(분포)를 도 5에 나타낸다. 도 5에 나타내는 바와 같이, 순 바이어스 상태에 있어서의 캐리어 농도의 그래프(실선)는, 애노드 측의 단부와 캐소드 측의 단부를 잇는 대략 쌍곡선 함수의 곡선이 된다. 애노드 측의 캐리어 농도는 p형 폴리실리콘 막(12)의 불순물 농도와 같은 농도가 되고, 캐소드 측의 캐리어 농도는 n+형 영역(13)의 불순물 농도와 같은 농도가 된다. 또한, 점선은, PIN다이오드를 구성하는 각 영역의 불순물 농도를 나타낸다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. IGBT가 오프에서 온으로 바뀌고, PIN다이오드(2)에 역바이어스 전압이 인가되면, 도 6에 나타내는 바와 같이, 주입된 캐리어 중, 폴리실리콘 막(n 형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 막 안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하여, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 도 7에 나타내는 바와 같이, 주표면을 가지는 n-형 실리콘 기판(10)이 준비된다. 다음에 도 8에 나타내는 바와 같이, 그 n-형 실리콘 기판(10)의 한쪽의 표면에 n형으로 도프된 폴리실리콘 막(11)이 형성된다. 다음에 도 9에 나타내는 바와 같이, 그 폴리실리콘 막(11)에 p형의 불순물이 이온주입법에 의해 주입된다. 다음에 도 10에 나타내는 바와 같이, 소정의 열처리를 실시하여 p형의 불순물을 열확산 시킴으로써, p형 폴리실리콘 막(12)이 형성된다. 이와 같이 하여, n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)에 의해 pn접합이 형성된다.
다음에 도 11에 나타내는 바와 같이, p형 폴리실리콘 막(12)의 표면 위에 배리어메탈과 알루미늄을 형성함으로써 애노드 전극(6)이 형성된다. 다음에 도 12에 나타내는 바와 같이, n-형 실리콘 기판(10)의 다른 쪽의 주표면에 n형의 불순물이 이온주입에 의해 주입된다. 다음에 도 13에 나타내는 바와 같이, 소정의 열처리를 실시하여 n형의 불순물을 열확산 시킴으로써, n+형 영역(13)이 형성된다. 그 n+형 영역(13)의 표면에 알루미늄 등을 형성함으로써 캐소드 전극(7)이 형성된다. 이와 같이 하여, 도 4에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 애노드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)이 형성되어 있다. 이에 따라 캐리어 농도가 비교적 높은 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다.
또한 그 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)의 막 두께 t나 그레인 사이즈 등을 바꾸는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율이 바뀐다. 예를 들면, 폴리실리콘 막의 막 두께를 두껍게 하면, 재결합 중심의 수가 증가하여 라이프 타임은 보다 짧아진다. 또한 폴리실리콘 막의 그레인 사이즈를 크게 하면 그레인 경계의 영역이 좁아지고, 재결합 중심의 수가 감소하여 라이프 타임은 보다 길어진다. 이와 같이 하여, PIN다이오드(2)의 라이프 타임이 조정되어, PIN다이오드(2)의 급격한 스위칭에 따르는 서지 등을 억제하면서, PIN다이오드(2)의 온 상태에서의 저항(온 저항)이 높아지는 것을 억제할 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 제어되고, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 2
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제2의 예에 대하여 설명한다.
도 14에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주 표면 위에는, n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이 선택적으로 형성되어 있다. 그 n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)의 측벽 위에는 절연막(14)이 형성되어 있다. n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이 형성되지 않은 영역에 노출하는 n-형 실리콘 기판(10)의 표면과, p형 폴리실리콘 막(12)의 표면에 접촉하도록 애노드 전극(6)이 형성되어 있다. 또한, 이외의 구성에 대해서는, 도 4에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이 pn접합을 포함하도록 하여 애노드 측에 선택적으로 형성되어 있다. 그 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리 어 농도의 그래프(분포)는, 도 5에 나타내는 캐리어 농도의 그래프와 실질적으로 같은 그래프가 된다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 15에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, 폴리실리콘 막(n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 막 안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 7∼도 10에 나타내는 공정과 동일한 공정을 거쳐, 도 16에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 표면 위에, n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)이 형성된다. 다음에 도 17에 나타내는 바와 같이, p형 폴리실리콘 막(12)의 표면 위에 레지스트 패턴(31)이 형성된다. 다음에 도 18에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로 하여, p형 폴리실리콘 막(12)과 n형 폴리실리콘 막(11)에 이방성 에칭을 실시함으로써, 소정의 영역에만 p형 폴리실리콘 막(12)과 n형 폴리실리콘 막(11)을 남기고, 다른 영역에 위치하는 p형 폴리실리콘 막(12)과 n형 폴리실리콘 막(11)의 부분이 제거되어, n-형 실리콘 기판(10)의 표면 이 노출한다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 19에 나타내는 바와 같이. 소정의 열처리를 실시함으로써, 각각 노출한 n-형 실리콘 기판(10)의 표면, n형 폴리실리콘 막(11)의 표면 및 p형 폴리실리콘 막(12)의 표면에 절연막(14)이 형성된다. 그 절연막(14)에 이방성 에칭을 실시함으로써, n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)의 측면 위에 위치하는 절연막(14)의 부분을 남기고, 절연막(14)의 다른 부분이 제거된다. 다음에 도 20에 나타내는 바와 같이, 애노드 전극(6)이 형성된다. 그 후에 전술한 도 12 및 도 13에 나타내는 공정과 같은 공정을 거쳐, 도 14에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 애노드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)이 형성되는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다.
또한, 그 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)의 막 두께 t를 바꾸는 것에 더하여, 이들의 폴리실리콘 막을 선택적으로 형성하는 것으로, 그 형성 영역의 면적 S(도 15참조)을 바꿀 수 있고, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 형성 영역의 면적이나 막 두께 등를 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
또한, 전술한 PIN다이오드의 제조 방법에서는, p형 폴리실리콘 막(12)과 n형 폴리실리콘 막(11)에 이방성 에칭을 실시할 때, n-형 실리콘 기판(10)의 표면을 노출하는 양태로 에칭을 실시할 경우(저스트 에칭)를 예로 들어 설명했다.에칭의 양태로서는, 이것에 한정되는 것은 아니고, 도 21에 나타내는 바와 같이, 예를 들면, n형 폴리실리콘 막(11)의 일부를 남기는 에칭을 실시함으로써, 막 두께가 상대적으로 두꺼운 부분과 얇은 부분을 선택적으로 형성하도록 해도 되며, 이러한 경우에도, 동일한 효과를 얻을 수 있다.
실시예 3
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제3의 예에 대하여 설명한다.
도 22에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주 표면 위에는, n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이 선택적으로 형성되어 있다. n형 폴리실리콘 막(11) 및 p형 폴리실리콘 막(12)이 형성되지 않은 영역에 위치하는 n-형 실리콘 기판(10)의 부분에는, n형 영역(N=1×1014∼1×1017/cm3, Xj=0.5 ∼5㎛)(15)(제4영역)이 형성되어 있다. 또한, 이외의 구성에 대해서는, 도 14에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드는, n형 영역(15)이 형성되어 있는 점을 제외하면, 도 14에 나타내는 PIN다이오드와 동일한 구조가 된다. 또한 n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 5에 나타내는 캐리어 농도의 그래프와 실질적으로 동일한 그래프가 된다.
그리고, PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대해서도, 도 14에 나타내는 PIN다이오드의 경우와 실질적으로 동일하다. 도 15에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, 폴리실리콘 막(n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 막 안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 7∼도 10 및 도 16∼도 18에 나타내는 공정과 같은 공정을 거친 후, 도 24에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로서, 노출한 n-형 실리콘 기판(10)의 표면에 n형의 불순물이 이온주입법에 의해 주입된다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 25에 나타내는 바와 같이, 소정의 열처리를 실시함으로써, 각각 노출한 n-형 실리콘 기판(10)의 표면, n형 폴리실리콘 막(11)의 표면 및 p형 폴리실리콘 막(12)의 표면에 절연막(14)이 형성된다. 또한 주입된 n형의 불순물이 열확산 되어 n형 영역(15)이 형성된다. 그 후에 전술한 도 20, 도 12 및 도 13에 나타내는 공정과 같은 공정을 거쳐, 도 22에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 특히, n형 영역(15)이 형성되는 것으로, 역바이어스 상태에 있어서, 홀이 전자와 재결합하여 소멸하는 비율이 증가한다. 또한 소멸시키는 전자의 절대량을 감소시킬 수 있다. 이에 따라 폴리실리콘 막의 막 두께 및 형성 영역의 면적을 바꾸는 것에 더하여, n형 영역(15)을 형성하는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(11)과 p형 폴리실리콘 막(12))의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, 또는, n형 영역(15)을 형성하는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 4
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제4의 예에 대하여 설명한다.
도 26에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(17)(제5영역)이 형성되어 있다. 그 p형 영역(17)의 표면 위에 p형 폴리실리콘 막(16)이 형성되어 있다. 그 p형 폴리실리콘 막(16)의 표면에 접촉하도록, p형 폴리실리콘 막(16)과 전기적으로 접속되는 애노드 전극(6)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주 표면 위에는 n+형 영역(13)이 형성되고, 그 n+형 영역(13)의 표면에 접촉하도록 n+형 영역(13)에 전기적으로 접속되는 캐소드 전극(7)이 형성되어 있다.
PIN다이오드(2)에 있어서의 P층은 p형 폴리실리콘 막(16)과 p형 영역(17)으로 이루어지고, I층은 n-형 실리콘 기판(10)으로 이루어지고, N층은 n+형 영역(13)으로 이루어진다. 또한 p형 영역(17)과 n-형 실리콘 기판(10)의 접합이 제1접합(pn접합)이 되고, n-형 실리콘 기판(10)과 n+형 영역(13)의 접합이 제2접합(n+n접합)이 된다.
이와 같이, 본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가 지는 p형 폴리실리콘 막(16)이 pn접합의 근방에 위치하도록 애노드 측에 형성되어 있다. 그 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)를 도 27에 나타낸다. 도 27에 나타내는 바와 같이, 순 바이어스 상태에 있어서의 캐리어 농도의 그래프(실선)는, 애노드 측의 단부와 캐소드 측의 단부를 잇는 대략 쌍곡선 함수의 곡선이 된다. 애노드 측의 캐리어 농도는 p형 폴리실리콘 막(16)의 불순물 농도와 같은 농도가 되고, 캐소드 측의 캐리어 농도는 n+형 영역(13)의 불순물 농도와 같은 농도가 된다. 또한, 점선은, PIN다이오드를 구성하는 각 영역의 불순물 농도를 나타낸다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 28에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, p형 폴리실리콘 막(16)의 막 안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 도 29에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 표면에 소정 두께의 폴리실리콘 막(32)이 형성된다. 다음에 도 30에 나타내는 바와 같이, 그 폴리실리 콘 막(32)에 p형의 불순물을 이온주입법에 의해 주입함으로써, p형 폴리실리콘 막(16)이 형성된다. 다음에 도 31에 나타내는 바와 같이, 소정의 열처리를 실시하여 p형 폴리실리콘 막(16)안의 p형의 불순물을 n-형 실리콘 기판(10)으로 열확산 시킴으로써, p형 영역(17)이 형성된다. 그 후에 전술한 도 11∼도 13에 나타내는 공정과 같은 공정을 거쳐, 도 26에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 애노드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 p형 폴리실리콘 막(16)이 형성되는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다. 또한, 그 p형 폴리실리콘 막(16)의 막 두께 t를 바꾸는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 정밀하게 바꿀 수 있다. 또한 pn접합(제1접합)이 폴리실리콘 막(p형 폴리실리콘 막(16)) 안에 위치하지 않는 것으로, 재결합에 의한 캐리어의 소멸을 억제하여, 리크 전류를 저감할 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 p형 폴리실리콘 막(16)의 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 5
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제5의 예에 대하여 설명한다.
도 32에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, p형 폴리실리콘 막(16)이 선택적으로 형성되어 있다. 그 p형 폴리실리콘 막(16)에 대응하도록, p형 폴리실리콘 막(16)의 바로 아래에 위치하는 n-형 실리콘 기판(10)의 부분에서는, n-형 실리콘 기판(10)의 표면으로부터 소정의 깊이에 걸쳐 p형 영역(17)이 선택적으로 형성되어 있다. p형 폴리실리콘 막(16)의 측벽 위에는 절연막(14)이 형성되어 있다. p형 폴리실리콘 막(16)이 형성되지 않은 영역에 노출하는 n-형 실리콘 기판(10)의 표면과, p형 폴리실리콘 막(16)의 표면에 접촉하도록 애노드 전극(6)이 형성되어 있다. 또한, 이외의 구성에 대해서는 도 26에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 p형 폴리실리콘 막(16)이 pn접합의 근방에 위치하도록 애노드 측에 선택적으로 형성되어 있다. 그 p형 폴리실리콘 막(16)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 27에 나타내는 캐리어 농도의 그래프와 실질적으로 같은 그래프가 된다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 33에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, p형 폴리실리콘 막(16)의 막 안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 29 및 도 30에 나타내는 공정과 동일 공정을 거쳐, 도 34에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 표면 위에, p형 폴리실리콘 막(16)이 형성된다. 다음에 도 35에 나타내는 바와 같이, p형 폴리실리콘 막(16)의 표면 위에 레지스트 패턴(31)이 형성된다. 다음에 레지스트 패턴(31)을 마스크로서, p형 폴리실리콘 막(16)에 이방성 에칭을 실시함으로써, 소정의 영역에만 p형 폴리실리콘 막(16)을 남기고, 다른 영역에 위치하는 p형 폴리실리콘 막(16)의 부분이 제거되어, n-실리콘 기판(10)의 표면이 노출된다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 36에 나타내는 바와 같이, 소정의 열처리를 실시하여, p형 폴리실리콘 막(16) 안의 p형의 불순물을 n-형 실리콘 기판(10)에 열확산 시킴으로써, p형 영역(17)이 선택적으로 형성된다. 또한 노출한 n-형 실리콘 기판(10)의 표면, p형 폴리실리콘 막(16)의 표면에 절연막(14)이 형성된다. 그 후에 전술한 도 20, 도 12, 도 13에 나타내는 공정과 동일 공정을 거쳐, 도 32에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 애노드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 p형 폴리실리콘 막(16)이 형성되는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다.
또한, 그 p형 폴리실리콘 막(16)의 막 두께 t를 바꾸는 것에 더하여, 이 p형 폴리실리콘 막(16)을 선택적으로 형성하는 것으로, 그 형성 영역의 면적 S(도 33참조)을 바꿀 수 있고, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 p형 폴리실리콘 막(16)의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 6
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 애노드 측에 형성된 PIN다이오드의 제6의 예에 대하여 설명한다.
도 37에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, p형 폴리실리콘 막(16)이 선택적으로 형성되어 있다. 그 p형 폴리실리콘 막(16)에 대응하도록, p형 폴리실리콘 막(16)의 바로 아래에 위치하는 n-형 실리콘 기판(10)의 부분에서는, n-형 실리콘 기판(10)의 표면으로부터 소정의 깊이에 걸쳐 p형 영역(17)이 선택적으로 형성되어 있다. p형 폴리실리콘 막(16)이 형성되지 않은 영역에 위치하는 n-형 실리콘 기판(10)의 부분에는, n형 영역(15)(제6영역)이 형성되어 있다. 또한, 이외의 구성에 대해서는, 도 32에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드는, n형 영역(15)이 형성되어 있는 점을 제외하면, 도 32에 나타내는 PIN다이오드와 동일한 구조가 된다. 또한 p형 폴리실리콘 막(16)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 27에 나타내는 캐리어 농도의 그래프와 실질적으로 같은 그래프가 된다.
그리고, PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대해서도, 도 32에 나타내는 PIN다이오드의 경우와 실질적으로 동일하다. 도 38에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, p형 폴리실리콘 막(16)의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 캐소드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 29, 도 30, 도 34 및 도 35에 나타내는 공정과 같은 공정을 거친 후, 도 39에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로서, 노출한 n-형 실리콘 기판(10)의 표면에 n형의 불순물이 이온주입법에 의해 주입된다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 40에 나타내는 바와 같이, 소정의 열처리를 실시하여, p형 폴리실리콘 막(16) 안의 p형의 불순물을 n-형 실리콘 기판(10)에 열확산 시킴으로써, p형 영역(17)이 선택적으로 형성된다. 또한 노출한 n-형 실리콘 기판(10)에 주입된 n형의 불순물을 열확산 시킴으로써, n형 영역(15)이 형성된다. 또한, 노출한 n-형 실리콘 기판(10)의 표면, p형 폴리실리콘 막(16)의 표면에 절연막(14)이 형성된다. 그 후에 전술한 도 20, 도 12, 도 13에 나타내는 공정과 같은 공정을 거쳐, 도 37에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 특히, n형 영역(15)이 형성되는 것으로, 역바이어스 상태에 있어서, 홀이 전자와 재결합하여 소멸하는 비율이 증가한다. 또한 소멸시키는 전자의 절대량을 감소시킬 수 있다. 이에 따라 p형 폴리실리콘 막(16)의 막 두께 및 형성 영역의 면적을 바꾸는 것에 더하여, n형 영역(15)을 형성하는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 p형 폴리실리콘 막(16)의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, 또는 n형 영역(15)을 형성하는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 7
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 캐소드 측에 형성된 PIN다이오드의 제1의 예에 대하여 설명한다.
도 41에 나타내는 바와 같이, n-형 실리콘 기판(ρn=1×1013∼1×1015/cm3, t n=10(-700㎛)(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)(N==1×1014∼1×1017/cm3, Xj=0.5∼5㎛)이 형성되어 있다. 그 p형 영역(18)의 표면에 접촉하도록, p형 영역(18)과 전기적으로 접속되는 애노드 전극(6)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주 표면 위에는, 소정 두께의 n형 폴리실리콘 막(N=1×1014∼1×1016/cm3)(19)(제7영역)이 형성되어 있다. 그 n형 폴리실리 콘 막(19) 위에, n+형 폴리실리콘 막(N=1×1015∼1×1019/cm3, Xj=0.5∼5㎛)(20)(제2영역)이 형성되어 있다. 그 n+형 폴리실리콘 막(20)의 표면에 접촉하도록, n+형 폴리실리콘 막(20)에 전기적으로 접속되는 캐소드 전극(7)이 형성되어 있다.
PIN다이오드(2)에 있어서의 P층은 p형 영역(18)으로 이루어지고, I층은 n형 폴리실리콘 막과 n-형 실리콘 기판(10)으로 이루어지고, N층은 n+형 폴리실리콘 막(20)으로 이루어진다. 또한 p형 영역(18)과 n-형 실리콘 기판(10)의 접합이 제1접합(pn접합)이 되고, n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)의 접합이 제2접합(n+n접합)이 된다.
이와 같이, 본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 n+n접합을 포함하도록 하여 캐소드 측에 형성되어 있다. 그 PIN다이오드(2)의 순 바이어스 상태에서의 캐리 농도의 그래프(분포)를 도 42에 나타낸다. 도 42에 나타내는 바와 같이, 순 바이어스 상태에 있어서의 캐리어 농도의 그래프(실선)는, 애노드 측의 단부와 캐소드 측의 단부를 잇는 대략 쌍곡선 함수의 곡선이 된다. 애노드 측의 캐리어 농도는 p형 영역(18)의 불순물 농도와 같은 농도가 되고, 캐소드 측의 캐리어 농도는 n+폴리실리콘 막(20)의 불순물 농도와 같은 농도가 된다. 또한, 점선은, PIN다이오드를 구성하는 각 영역의 불순물 농도를 나타낸다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 43에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 도 44에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 표면에, p형의 불순물이 이온주입법에 의해 주입된다. 다음에 도 45에 나타내는 바와 같이, 소정의 열처리를 실시하여 p형의 불순물을 열확산 시킴으로써, p형 영역(18)이 형성된다. 이와 같이 하여, n-형 실리콘 기판(10)과 p형 영역(18)에 의해 pn접합이 형성된다. 다음에 도 46에 나타내는 바와 같이, p형 영역(18)의 표면에 접촉하도록 p형 영역(18)에 전기적으로 접속되는 애노드 전극(6)이 형성된다.
다음에 도 47에 나타내는 바와 같이, n-형 실리콘 기판(10)의 다른 쪽의 표면에 n형으로 도프된 n형 폴리실리콘 막(19)이 형성된다. 다음에 도 48에 나타내는 바와 같이, 그 n형 폴리실리콘 막(19)에 n형의 불순물이 이온주입법에 의해 주입된 다. 다음에 도 49에 나타내는 바와 같이, 소정의 열처리를 실시하여 n형의 불순물을 열확산 시킴으로써, n+형 폴리실리콘 막(20)이 형성된다. 다음에 도 50에 나타내는 바와 같이, n+형 폴리실리콘 막(20)의 표면에 캐소드 전극(7)이 형성된다. 이와 같이 하여, 도 41에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 캐소드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)이 형성되어 있다. 이에 따라 캐리어 농도가 비교적 높은 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다. 또한 그 n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)의 막 두께 t나 그레인 사이즈 등을 바꾸는 것으로, 재결합 중심의 수가 증감하고, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 8
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이, 캐소드 측에 형성된 PIN다이오드의 제2의 예에 대하여 설명한다.
도 51에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주 표면 위에는, 소정 두께의 n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 선택적으로 형성되어 있다. 그 n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)의 측벽 위에는 절연막(14)이 형성되어 있다. n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 형성되지 않은 영역에 노출하는 n-형 실리콘 기판(10)의 표면과 n+형 폴리실리콘 막(20)의 표면에 접촉하도록 캐소드 전극(7)이 형성되어 있다. 또한, 이외의 구성에 대해서는 도 41에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일한 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 n+n접합을 포함하도록 하여 캐소드 측에 선택적으로 형성되어 있다. 그 n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 42에 나타내는 캐리어 농도의 그래프와 실질 적으로 같은 그래프가 된다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 52에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 44∼도 49에 나타내는 공정과 같은 공정을 거친 후에, 도 53에 나타내는 바와 같이, n+폴리실리콘 막(20)의 표면 위에 레지스트 패턴(31)이 형성된다. 다음에 도 54에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로서, n+폴리실리콘 막(20)과 n형 폴리실리콘 막(19)에 순차 이방성 에칭을 실시함으로써, 소정의 영역에만 n+폴리실리콘 막(20)과 n형 폴리실리콘 막(19)을 남기고, 다른 영역에 위치하는 n+폴리실리콘 막(20)과 n형 폴리실리콘 막(19)의 부분이 제거되어, n-실리콘 기판(10)의 표면이 노출한다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 55에 나타내는 바와 같이, 소정의 열처리를 실시함으로써, 각각 노출한 n-실리콘 기판(10)의 표면, n+폴리실리콘 막(20)의 표면 및 n형 폴리실리콘 막(19)의 표면에 절연막(14)이 형성된다. 그 절연막(14)에 이방성 에칭을 실시함으로써, n+형 폴리실리콘 막(20) 및 n형 폴리실리콘 막(19)의 측면 위에 위치하는 절연막(14)의 부분을 남기고, 절연막(14)의 다른 부분이 제거된다. 다음에 도 56에 나타내는 바와 같이, 캐소드 전극(7)이 형성된다. 이와 같이 하여, 도 51에 나타내는 PIN다이오드가 완성된다.
전술한 PIN다이오드(2)에 의하면, 캐소드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)이 형성되는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜서, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다.
또한, 그 n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)의 막 두께 t를 바꾸는 것에 더하여, 이들의 폴리실리콘 막을 선택적으로 형성하는 것으로, 그 형성 영역의 면적 S(도 52참조)을 바꿀 수 있고, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 9
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이, 캐소드 측에 형성된 PIN다이오드의 제3의 예에 대하여 설명한다.
도 57에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주 표면 위에는, n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 선택적으로 형성되어 있다. n형 폴리실리콘 막(19) 및 n+형 폴리실리콘 막(20)이 형성되지 않은 영역에 위치하는 n-형 실리콘 기판(10)의 부분에는, p형 영역(N=1×1014∼1×1017/cm3, Xj=0.5∼5㎛)(21)(제8영역)이 형성되어 있다.
본 PIN다이오드는, p형 영역(21)이 형성되어 있는 점을 제외하면, 도 51에 나타내는 PIN다이오드와 동일한 구조가 된다. 또한 n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 42에 나타내는 캐리어 농도의 그래프와 실질적으로 동일한 그래프가 된다.
그리고, PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대해서도, 도 51에 나타내는 PIN다이오드의 경우와 실질적으로 동일하다. 도 58에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 44∼도 49, 도 53 및 도 54에 나타내는 공정과 같은 공정을 거친 후, 도 59에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로서, 노출한 n-형 실리콘 기판(10)의 표면에 p형의 불순물이 이온주입법에 의해 주입된다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 60에 나타내는 바와 같이, 소정의 열처리를 실시함으로써, 각각 노출한 n-형 실리콘 기판(10)의 표면, n형 폴리실리콘 막(19)의 표면 및 n+형 폴리실리콘 막(20)의 표면에 절연막(14)이 형성된다. 또한 주입된 p형의 불순물이 열확산 되어서, p형 영역(21)이 형성된다. 그 후에 전술한 도 56에 나타내는 공정과 동일한 공정을 거쳐, 도 57에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 특히, p형 영역(21)이 형성되어 있는 것으로, 역바이어스 상태에 있어서, 전자가 홀과 재결합하여 소멸하는 비율이 증가한다. 또한 p형 영역(21)과 n-형 실리콘 기판(10) 사이의 pn접합 계면에 홀이 남기 때문에, 역회복 전류의 감소율을 작게(소프트 리커버리)할 수 있다. 이에 따라 폴리실리콘 막의 막 두께 및 형성 영역의 면적을 바꾸는 것에 더하여, p형 영역(21)을 형성하는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있고, 또한 소프트 리커버리를 실현할 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 폴리실리콘 막(n형 폴리실리콘 막(19)과 n+형 폴리실리콘 막(20))의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, 또한, p형 영역(21)을 형성하는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다. 또한 역바이어스 전압이 인가되었을 때, 소프트 리커버리를 실현할 수 있다.
또한, 전술한 PIN다이오드의 제조 방법에서는, n+형 폴리실리콘 막(20)과 n형 폴리실리콘 막(19)에 이방성 에칭을 실시할 때, n-형 실리콘 기판(10)의 표면을 노출하는 양태로 에칭을 실시할 경우(저스트 에칭)를 예로 들어 설명했다. 에칭의 양태로서는, 이것에 한정되는 것은 아니고, 예를 들면, 도 61에 나타내는 바와 같이, n형 폴리실리콘 막(19)의 일부를 남기는 에칭을 실시함으로써, 막 두께가 상대 적으로 두꺼운 부분과 얇은 부분을 선택적으로 형성하고, n형 폴리실리콘 막(19) 안에 p형 영역(21)을 형성하도록 해도 된다. 또한 도 62에 나타내는 바와 같이, n형 폴리실리콘 막(19)에 동일한 에칭을 실시하여, n-형 실리콘 기판(10)의 영역에 도달하는 p형 영역(21)을 형성하도록 해도 된다. 이와 같은 경우에도, 동일한 효과를 얻을 수 있다.
실시예 10
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이, 캐소드 측에 형성된 PIN다이오드의 제4의 예에 대하여 설명한다.
도 63에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)이 형성되어 있다. 그 p형 영역(18)의 표면에 접촉하도록, p형 영역(18)과 전기적으로 접속되는 애노드 전극(6)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 n형 영역(22)(제9영역)이 형성되어 있다. 그 n형 영역(22)의 표면 위에 n+형 폴리실리콘 막(20)이 형성되어 있다. 그 n+형 폴리실리콘 막(20)의 표면에 접촉하도록, n+형 폴리실리콘 막(20)과 전기적으로 접속되는 캐소드 전극(7)이 형성되어 있다.
PIN다이오드(2)에 있어서의 P층은 p형 영역(18)으로 이루어지고, I층은 n-형 실리콘 기판(10) 및 n형 영역(22)으로 이루어지고, N층은 n+형 영역(20)으로 이루어진다. 또한 p형 영역(18)과 n-실리콘 기판(10)의 접합이 제1접합(pn접합)이 되고, n-형 실리콘 기판(10)과 n+형 폴리실리콘 막(20)의 접합이 제2접합(n+n접합)이 된다.
이와 같이, 본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n+형 폴리실리콘 막(20)이 n+n접합에 접촉하도록 캐소드 측에 형성되어 있다. 그 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)를 도 64에 나타낸다. 도 64에 나타내는 바와 같이, 순 바이어스 상태에 있어서의 캐리어 농도의 그래프(실선)는, 애노드 측의 단부와 캐소드 측의 단부를 잇는 대략 쌍곡선 함수의 곡선이 된다. 애노드 측의 캐리어 농도는 p형 영역(18)의 불순물 농도와 같은 농도가 되고, 캐소드 측의 캐리어 농도는 n+형 폴리실리콘 막(20)의 불순물 농도와 같은 농도가 된다. 또한, 점선은, PIN다이오드를 구성하는 각 영역의 불순물 농도를 나타낸다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 65에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, n+형 폴리실리콘 막(20)의 막안에 존재하는 캐리어 는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 44∼도 46에 나타내는 공정과 같은 공정을 거친 후, 도 66에 나타내는 바와 같이, n-형 실리콘 기판(10)의 다른 쪽의 주표면에 소정 두께의 폴리실리콘 막(33)이 형성된다. 다음에 도 67에 나타내는 바와 같이, 그 폴리실리콘 막(33)에 n형의 불순물을 이온주입법에 의해 주입함으로써, n+형 폴리실리콘 막(20)이 형성된다. 다음에 도 68에 나타내는 바와 같이, 소정의 열처리를 실시하여 n+형 폴리실리콘 막(20)안의 n형의 불순물을 n-형 실리콘 기판(10)에 열확산 시킴으로써, n형 영역(22)이 형성된다. 그 후에 전술한 도 50에 나타내는 공정과 같은 공정을 거쳐, 도 63에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 캐소드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n+형 폴리실리콘 막(20)이 형성되어 있는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태 에서 오프 상태로 할 수 있다. 또한, 그 n+형 폴리실리콘 막(20)의 막 두께 t를 바꾸는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 n+형 폴리실리콘 막(20)의 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 11
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 캐소드 측에 형성된 PIN다이오드의 제5의 예에 대하여 설명한다.
도 69에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주표면에는, n+형 폴리실리콘 막(20)이 선택적으로 형성되어 있다. 그 n+형 폴리실리콘 막(20)에 대응하도록, n+형 폴리실리콘 막(20)의 바로 아래에 위치하는 n-형 실리콘 기판(10)의 부분에서는, n-형 실리콘 기판(10)의 표면으로부터 소정의 깊이에 걸쳐 n형 영역(22)이 선택적으로 형성되어 있다. n+형 폴리실리 콘 막(20)의 측벽 위에는 절연막(14)이 형성되어 있다. n+형 폴리실리콘 막(20)이 형성되지 않은 영역에 노출하는 n-형 실리콘 기판(10)의 표면과, n+형 폴리실리콘 막(20)의 표면에 접촉하도록 캐소드 전극(7)이 형성되어 있다. 또한, 이외의 구성 에 관해서는 도 63에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드(2)에서는, 재결합 중심이 되는 그레인 계면을 가지는 n+형 폴리실리콘 막(20)이 n+n접합에 접촉하도록 캐소드 측에 선택적으로 형성되어 있다. 또한 그 n+형 폴리실리콘 막(20)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 64에 나타내는 캐리어 농도의 그래프와 실질적으로 같은 그래프가 된다.
다음에 이 PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대하여 설명한다. 도 70에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, n+형 폴리실리콘 막(20)의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태 가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 66 및 도 67에 나타내는 공정과 같은 공정을 거쳐, 도 71에 나타내는 바와 같이, n-형 실리콘 기판(10)의 다른 쪽의 표면 위에 n+형 폴리실리콘 막(20)이 형성된다.
다음에 도 72에 나타내는 바와 같이, n+형 폴리실리콘 막(20)의 표면 위에 레지스트 패턴(31)이 형성된다. 다음에 레지스트 패턴(31)을 마스크로서, n+형 폴리실리콘 막(20)에 이방성 에칭을 실시함으로써, 소정의 영역에만 n+형 폴리실리콘 막(20)을 남기고, 다른 영역에 위치하는 n+형 폴리실리콘 막(20)의 부분이 제거되어, n-형 실리콘 기판(10)의 표면이 노출한다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 73에 나타내는 바와 같이, 소정의 열처리를 실시하여, n+형 폴리실리콘 막(20)안의 n형의 불순물을 n-형 실리콘 기판(10)에 열확산 시킴으로써, n형 영역(22)이 선택적으로 형성된다. 또한 노출한 n-형 실리콘 기판(10)의 표면, n+형 폴리실리콘 막(20)의 표면에 절연막(14)이 형성된다. 그 후에 전술한 도 56에 나타내는 공정과 같은 공정을 거쳐, 도 69에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, 캐소드 측의 캐리어 농도가 비교적 높은 영역에 그레인 계면을 가지는 n+형 폴리실리콘 막(20)이 형성되어 있는 것으로, 그 영역에 존재하는 캐리어를 그레인 계면에 있어서 단시간에 소멸시켜, PIN다이오드(2)의 라이프 타임을 짧게 할 수 있고, PIN다이오드(2)를 보다 신속하게 온 상태에서 오프 상태로 할 수 있다.
또한, 그 n+형 폴리실리콘 막(20)의 막 두께 t를 바꾸는 것에 더하여, 이 n+형 폴리실리콘 막(20)을 선택적으로 형성하는 것으로, 그 형성 영역의 면적 S(도 70참조)을 바꿀 수 있고, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 n+형 폴리실리콘 막(20)의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다.
실시예 12
여기에서는, 재결합 중심이 되는 결정 결함을 가지는 소정의 막으로서, 그레인 계면을 가지는 폴리실리콘 막이 캐소드 측에 형성된 PIN다이오드의 제6의 예에 대하여 설명한다.
도 74에 나타내는 바와 같이, n-형 실리콘 기판(10)의 한쪽의 주표면에는, 표면으로부터 소정의 깊이에 걸쳐 p형 영역(18)이 형성되어 있다. n-형 실리콘 기판(10)의 다른 쪽의 주표면에는, n+형 폴리실리콘 막(20)이 선택적으로 형성되어 있다. 그 n+형 폴리실리콘 막(20)에 대응하도록, n+형 폴리실리콘 막(20)의 바로 아래에 위치하는 n-형 실리콘 기판(10)의 부분에서는, n-형 실리콘 기판(10)의 표면으로부터 소정의 깊이에 걸쳐 n형 영역(22)이 선택적으로 형성되어 있다. n+형 폴리실리콘 막(20)이 형성되지 않은 영역에 위치하는 n-형 실리콘 기판(10)의 부분에는, p형 영역(21)(제10영역)이 형성되어 있다. 또한, 이외의 구성에 대해서는, 도 69에 나타내는 PIN다이오드와 동일하므로, 동일 부재에는 동일 부호를 붙여 그 설명을 생략한다.
본 PIN다이오드는, p형 영역(21)이 형성되어 있는 점을 제외하면, 도 69에 나타내는 PIN다이오드와 같은 구조가 된다. 또한 n+형 폴리실리콘 막(20)이 형성되어 있는 영역을 포함하는 PIN다이오드(2)의 순 바이어스 상태에서의 캐리어 농도의 그래프(분포)는, 도 64에 나타내는 캐리어 농도의 그래프와 실질적으로 같은 그래프가 된다.
그리고, PIN다이오드(2)의 역바이어스 상태에 있어서의 캐리어의 거동에 대해서도, 도 69에 나타내는 PIN다이오드의 경우와 실질적으로 동일하다. 도 75에 나타내는 바와 같이, PIN다이오드(2)에 역바이어스 전압이 인가되면, 주입된 캐리어 중, n+형 폴리실리콘 막(20)의 막안에 존재하는 캐리어는, 그레인 계면을 재결합 중심으로 하여 단시간에 소멸한다. 한편, 애노드 측에 존재하는 캐리어를 포함하는 남은 캐리어에 대해서는, 전자는 캐소드 전극으로부터 배출되고, 홀은 애노드 전극으로부터 배출된다. 또한 일부의 전자와 홀은 재결합하여 소멸하고, 주입된 캐리어는 최종적으로 소멸하고, PIN다이오드(2)는 오프 상태가 된다.
다음에 전술한 PIN다이오드의 제조 방법의 일례에 대하여 설명한다. 우선, 전술한 도 71 및 도 72에 나타내는 공정과 같은 공정을 거친 후, 도 76에 나타내는 바와 같이, 레지스트 패턴(31)을 마스크로서, 노출한 n-형 실리콘 기판(10)의 표면에 p형의 불순물이 이온주입법에 의해 주입된다. 그 후에 레지스트 패턴(31)이 제거된다.
다음에 도 77에 나타내는 바와 같이, 소정의 열처리를 실시하여, n+형 폴리실리콘 막(20)안의 n형의 불순물을 n-형 실리콘 기판(10)에 열확산 시킴으로써, n형 영역(22)이 선택적으로 형성된다. 또한 노출한 n-형 실리콘 기판(10)에 주입된 p형의 불순물을 열확산 시킴으로써, p형 영역(21)이 형성된다. 또한, 노출한 n-형 실리콘 기판(10)의 표면, p형 폴리실리콘 막(20)의 표면에 절연막(14)이 형성된다. 그 후 전술한 도 56에 나타내는 공정과 같은 공정을 거쳐, 도 74에 나타내는 PIN다이오드(2)가 완성된다.
전술한 PIN다이오드(2)에 의하면, p형 영역(21)이 형성되어 있는 것으로, 역바이어스 상태에 있어서, 전자가 홀과 재결합하여 소멸하는 비율이 증가한다. 또한 p형 영역(21)과 n-형 실리콘 기판(10) 사이의 pn접합 계면에 홀이 남기 때문에, 역회복 전류의 감소율을 작게(소프트 리커버리)할 수 있다. 이에 따라 폴리실리콘 막의 막 두께 및 형성 영역의 면적을 바꾸는 것에 더하여, p형 영역(21)을 형성하는 것으로, 재결합에 의해 소멸하는 캐리어가 주입된 캐리어 전체에 대한 비율을 보다 정밀하게 바꿀 수 있고, 또한 소프트 리커버리를 실현할 수 있다.
즉, 본 PIN다이오드(2)에서는, PIN다이오드(2)가 적용되는 인버터 장치 등의 특성에 따라, 캐리어의 재결합 중심이 되는 n+형 폴리실리콘 막(20)의 형성 영역의 면적이나 막 두께 등을 바꾸는 것으로, 또는, p형 영역(21)을 형성하는 것으로, PIN다이오드(2)의 라이프 타임이 보다 정밀하게 제어되어, 스위칭 특성을 확보하면서 온 저항을 낮출 수 있다. 또한 역바이어스 전압이 인가되었을 때, 소프트 리커버리를 실현할 수 있다.
또한, 전술한 각 실시예에서는, 캐리어의 재결합 중심이 되는 결정 결함을 가지는 막으로서, 폴리실리콘 막을 형성하는 경우를 예로 들어 설명했다. 결정 결함을 가지는 막으로서는 폴리실리콘 막에 한정되지 않고, 예를 들면, 아모퍼스 실리콘 막이어도 된다. 아모퍼스 실리콘 막의 경우에는, 실리콘 기판에 p형 또는 n형의 불순물을 도입할 때, 아모퍼스화된 영역에 레이저 어닐 처리를 실시함으로써, 그레인 사이즈를 바꾸거나, 그 영역의 표면만을 선택적으로 재결정화시킬 수도 있 다. 또한, 아모퍼스 실리콘 막은, 온도 600 몇 10℃정도로, 화학기상성장법에 의해 형성할 수 있다.
또한 실리콘 기판과 폴리실리콘 막의 계면(n-형 실리콘 기판(10)과 n형 폴리실리콘 막(11)의 계면, p형 영역(17)(실리콘 기판)과 p형 폴리실리콘 막(16)의 계면, n-형 실리콘 기판(10)과 n형 영역 19의 계면, n형 영역 22(실리콘 기판)와 n+형 영역(20)의 계면)의 상태에 따라, 캐리어의 거동이 변화되고, PIN 다이오드의 라이프 타임을 제어할 수 있다. 예를 들면, 계면에 자연 산화막이 형성되면, 캐리어는 움직이기 어려워지고, 한편, 결함이 많이 존재하면 캐리어는 움직이기 쉬워져, 계면을 원하는 상태로 함으로써, 라이프 타임을 제어할 수 있다.
또한, 전술한 각 실시예에서는, 결정 결함을 가지는 막이 애노드 측 또는 캐소드 측의 한쪽에 형성되었을 경우를 예로 들어 설명했지만, 애노드 측과 캐소드 측의 양쪽에 결정 결함을 가지는 막을 형성하도록 해도 된다.
본 발명을 상세하게 설명해 나타내 왔지만, 이것은 예시만을 위한 것으로, 한정하는 것은 아니며, 발명의 범위는 첨부한 청구범위에 의해 해석되는 것이 명백하게 이해될 것이다.
도 1은 본 발명의 각 실시예에 따른 PIN다이오드가 적용되는 인버터 장치의 회로의 일 예를 도시하는 회로도다.
도 2는 본 발명의 각 실시예에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 3은 본 발명의 각 실시예에 따른 PIN다이오드의 순 바이어스 상태에 있어서의 캐리어 농도의 분포를 나타내는 그래프다.
도 4는 본 발명의 실시예 1에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 5는 동 실시예에 있어서, PIN다이오드의 순 바이어스 상태에 있어서의 캐리어 농도의 분포를 나타내는 그래프다.
도 6은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 7은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 8은 동 실시예에 있어서, 도 7에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 9는 동 실시예에 있어서, 도 8에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 10은 동 실시예에 있어서, 도 9에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 11은 동 실시예에 있어서, 도 10에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 12는 동 실시예에 있어서, 도 11에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도이다.
도 13은 동 실시예에 있어서, 도 12에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 14는 본 발명의 실시예 2에 따른 PIN다이오드의 구조를 나타내는 단면도이다.
도 15는 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 16은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 17은 동 실시예에 있어서, 도 16에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 18은 동 실시예에 있어서, 도 17에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 19는 동 실시예에 있어서, 도 18에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 20은 동 실시예에 있어서, 도 19에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 21은 동 실시예에 있어서, 변형예에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 22는 본 발명의 실시예 3에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 23은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 24는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 25는 동 실시예에 있어서, 도 24에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 26은 본 발명의 실시예 4에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 27은 동 실시예에 있어서, PIN다이오드의 순 바이어스 상태에 있어서의 캐리어 농도의 분포를 나타내는 그래프다.
도 28은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 29는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 30은 동 실시예에 있어서, 도 29에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 31은 동 실시예에 있어서, 도 30에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 32는 본 발명의 실시예 5에 따른 PIN다이오드의 구조를 나타내는 단면도이다.
도 33은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 34는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 35는 동 실시예에 있어서, 도 34에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 36은 동 실시예에 있어서, 도 35에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 37은 본 발명의 실시예 6에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 38은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 39는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 40은 동 실시예에 있어서, 도 39에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 41은 본 발명의 실시예 7에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 42는 동 실시예에 있어서, PIN다이오드의 순 바이어스 상태에 있어서의 캐리어 농도의 분포를 나타내는 그래프다.
도 43은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 44는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 45는 동 실시예에 있어서, 도 44에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 46은 동 실시예에 있어서, 도 45에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 47은 동 실시예에 있어서, 도 46에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 48은 동 실시예에 있어서, 도 47에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 49는 동 실시예에 있어서, 도 48에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 50은 동 실시예에 있어서, 도 49에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 51은 본 발명의 실시예 8에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 52는 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 53은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 54는 동 실시예에 있어서, 도 53에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 55는 동 실시예에 있어서, 도 54에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 56은 동 실시예에 있어서, 도 55에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 57은 본 발명의 실시예 9에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 58은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 59는 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 60은 동 실시예에 있어서, 도 59에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 61은 동 실시예에 있어서, 변형예에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 62는 동 실시예에 있어서, 다른 변형예에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 63은 본 발명의 실시예 10에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 64는 동 실시예에 있어서, PIN다이오드의 순 바이어스 상태에 있어서의 캐리어 농도의 분포를 나타내는 그래프다.
도 65는 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 66은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 67은 동 실시예에 있어서, 도 66에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 68은 동 실시예에 있어서, 도 67에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 69는 본 발명의 실시예 11에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 70은 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐 리어의 거동을 설명하기 위한 도면이다.
도 71은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 72는 동 실시예에 있어서, 도 71에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 73은 동 실시예에 있어서, 도 72에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.
도 74는 본 발명의 실시예 12에 따른 PIN다이오드의 구조를 나타내는 단면도다.
도 75는 동 실시예에 있어서, PIN다이오드의 역바이어스 상태에 있어서의 캐리어의 거동을 설명하기 위한 도면이다.
도 76은 동 실시예에 있어서, PIN다이오드의 제조 방법의 1공정을 나타내는 단면도다.
도 77은 동 실시예에 있어서, 도 76에 나타내는 공정 후에 행해지는 공정을 나타내는 단면도다.

Claims (17)

  1. 제1도전형의 제1영역을 포함하는 애노드부와,
    제2도전형의 제2영역을 포함하는 캐소드부와,
    상기 애노드부와 상기 캐소드부 사이에 위치하고, 상기 애노드부와 상기 캐소드부에 각각 접합된 중간부와,
    순 바이어스 상태에 있어서, 상기 중간부의 두께 방향 중앙부근에 존재하는 캐리어의 농도보다도 높은 농도의 캐리어가 존재하는, 상기 애노드부 측의 부분 및 상기 캐소드부 측의 부분 중, 적어도 한쪽의 부분에 형성된 결정 결함을 가지는 소정의 막을 구비한 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 중간부는,
    소정의 기판과,
    상기 기판의 표면에 접촉하도록 상기 기판의 표면 위에 형성되어, 상기 제1영역과 접합되는 제2도전형의 제3영역을 포함하고,
    상기 제1영역 및 상기 제3영역이, 상기 소정의 막에 의해 형성된 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 제1영역 및 상기 제3영역은, 상기 기판의 표면 위에 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  4. 제 3항에 있어서,
    상기 제1영역 및 상기 제3영역이 형성되지 않은 상기 기판의 부분에는, 상기기판의 표면으로부터 소정의 깊이에 걸쳐 제2도전형의 제4영역이 형성된 것을 특징으로 하는 반도체장치.
  5. 제 2항에 있어서,
    상기 제 1영역 및 상기 제3영역은, 소정 두께의 제1부분과 상기 소정 두께보다도 얇은 제2부분을 선택적으로 포함하도록 상기 기판의 표면 위에 형성된 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 중간부는,
    소정의 기판과,
    상기 기판의 표면으로부터 소정의 깊이에 걸쳐 형성되어, 상기 제1영역과 접합되는 제1도전형의 제5영역을 포함하고,
    상기 제1영역이 상기 소정의 막에 의해 형성된 것을 특징으로 하는 반도체장치.
  7. 제 6항에 있어서,
    상기 제1영역은, 상기 기판의 표면 위에 선택적으로 형성되고,
    상기 제5영역은, 상기 제1영역에 대응하도록 상기 제1영역의 바로 아래에 위치하는 상기 기판의 부분에 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  8. 제 7항에 있어서,
    상기 제1영역 및 상기 제5영역이 형성되지 않은 상기 기판의 부분에는, 상기 기판의 표면으로부터 소정의 깊이에 걸쳐 제2도전형의 제6영역이 형성된 것을 특징으로 하는 반도체장치.
  9. 제 1항에 있어서,
    상기 중간부는,
    소정의 기판과,
    상기 기판의 표면에 접촉하도록 상기 기판의 표면 위에 형성되어, 상기 제2영역과 접합되는 제2도전형의 제7영역을 포함하고,
    상기 제2영역 및 상기 제7영역이, 상기 소정의 막에 의해 형성된 것을 특징으로 하는 반도체장치.
  10. 제 9항에 있어서,
    상기 제2영역 및 상기 제7영역은, 상기 기판의 표면 위에 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  11. 제 10항에 있어서,
    상기 제2영역 및 상기 제7영역이 형성되지 않은 상기 기판의 부분에는, 상기 기판의 표면으로부터 소정의 깊이에 걸쳐 제1도전형의 제8영역이 형성된 것을 특징으로 하는 반도체장치.
  12. 제 9항에 있어서,
    상기 제2영역 및 상기 제7영역은, 소정 두께의 제1부분과 상기 소정 두께보다도 얇은 제2부분을 선택적으로 포함하도록 상기 기판의 표면 위에 형성된 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    상기 제2부분에서는, 상기 제2부분의 표면으로부터 소정의 깊이에 걸쳐 제1도전형의 제8영역이 형성된 것을 특징으로 하는 반도체장치.
  14. 제 1항에 있어서,
    상기 중간부는,
    소정의 기판과,
    상기 기판의 표면으로부터 소정의 깊이에 걸쳐 형성되어, 상기 제2영역과 접합되는 제2도전형의 제9영역을 포함하고,
    상기 제2영역이 상기 소정의 막에 의해 형성된 것을 특징으로 하는 반도체장치.
  15. 제 14항에 있어서,
    상기 제2영역은, 상기 기판의 표면 위에 선택적으로 형성되고,
    상기 제9영역은, 상기 제2영역에 대응하도록 상기 제2영역의 바로 아래에 위치하는 상기 기판의 부분에 선택적으로 형성된 것을 특징으로 하는 반도체장치.
  16. 제 15항에 있어서,
    상기 제2영역 및 상기 제9영역이 형성되지 않은 상기 기판의 부분에는, 상기 기판의 표면으로부터 소정의 깊이에 걸쳐 제1도전형의 제10영역이 형성된 것을 특징으로 하는 반도체장치.
  17. 제 1항에 있어서,
    상기 소정의 막은 폴리실리콘 막 및 아모퍼스 실리콘 막 중 적어도 어느 하나의 막을 포함하는 것을 특징으로 하는 반도체장치.
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