CN101393937B - Pin二极管 - Google Patents

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Abstract

本发明提供一种可高精度进行寿命控制的半导体装置，其中，PIN二极管(2)由阳极(6、P层3、I层4、N层5)与阴极(7)构成。在正向偏压状态下注入的载流子的密度较高的pn结附近的区域或者n+n结附近的区域，作为具有成为再结合中心的结晶缺陷的规定膜，形成有多晶硅膜。

Description

PIN二极管 
技术领域
本发明涉及一种半导体装置，特别是涉及一种具备PIN二极管的半导体装置。 
背景技术
近年来，在工业用电力装置等领域广泛使用逆变器(inverter)装置。在逆变器装置中通常使用商用电源(交流电源)。因此，逆变器装置的构成包括：将交流电首先变换成直流电(正变换)的变换器部分、平滑电路部分、将直流电变换成交流电(逆变换)的逆变器部分。作为逆变器部分中的主功率元件，主要使用可用较高的速度进行开关工作的栅极绝缘型晶体管(Insulated Gate Bipolar Transistor，下面记作“IGBT”)。 
逆变器装置的负载大多是感应电动机(感应式负载的电动机)。其感应式负载被连接于上支架元件和下支架元件的中间电位点，流经感应式负载的电流的方向成为正、负两个方向。因此，由于使流经感应式负载的电流，从负载连接端返回到高电位的电源侧，或从负载连接端流向接地侧，因而需要用于使电流在感应式负载和支架元件的闭合电路之间进行回流的续流二极管。作为这种续流二极管之一，有PIN二极管。 
在逆变器装置中，通常以IGBT作为开关进行工作，通过重复截止状态和导通状态来控制电能。在感应式负载的倒相电路的开关中，经过接通过程形成导通状态，另一方面，经过断开过程形成截止状态。所谓接通过程是指IGBT从截止状态转变到导通状态，所谓断开过程是指IGBT从导通状态转变到截止状态。 
在IGBT导通的状态下，PIN二极管中不流过电流，PIN二极管处于截止状态。另一方面，在IGBT截止的状态下，PIN二极管中流过电流，PIN二极管处于导通状态。为了提高逆变器装置的开关特性，要求尽快使PIN二极管从导通状态转变到截止状态。为此，需要在PIN二极管中缩短寿命(lifetime)。若缩短寿命则存在使导通状态的电阻(导通电阻)变高这一问题。因此，为了既确保PIN二极管的开关特性又降低导通电阻，就要求高精度地控制PIN二极管的寿命。而作为公开了PIN二极管的文献，例如有专利文献1、2。 
专利文献1：(日本)特开平11-026779号公报 
专利文献2：(日本)特开2000-323724号公报 
但是，上述半导体装置中，存在下面的问题。目前，通过利用电子射线照射或白金扩散形成结晶缺陷或杂质陷阱，来控制寿命。这种方法可改变基板整体的寿命。即，PIN二极管的以往的寿命的控制，是通过改变基板整体的寿命来实际控制PIN二极管的寿命。因此，其问题是，难以实现根据适用的装置的特性使PIN二极管的寿命达到最佳。发明内容 
本发明是为了解决上述问题而设立的，其目的在于提供一种可高精度地进行寿命(lifetime)的控制的半导体装置。 
本发明提供一种半导体装置，具备：阳极部、阴极部、中间部及具有结晶缺陷的规定的膜。阳极部包含第一导电型的第一区域；阴极部包含第二导电型的第二区域。中间部位于阳极部和阴极部之间，并分别与阳极部和阴极部接合。具有结晶缺陷的规定的膜，形成在所述阳极部侧的部分及所述阴极部侧的部分中的至少一侧的部分，其中存在高密度的载流子，该高密度的载流子的密度在正向偏压状态下比存在于所述中间部的厚度方向中央附近的载流子的密度还高。 
根据本发明的半导体装置，在正向偏压状态下密度更高的载流子存在的部分，形成有具有作为再结合中心的结晶缺陷的规定的膜。在形成该规定的膜时，通过改变膜厚或者选择所形成的区域等，可在反向偏压状态下改变因再结合而消失的载流子与注入的载流子整体的比例。其结果是，可根据所适用的装置的特性，很容易控制半导体装置的寿命。 
附图说明
图1是表示应用了本发明的各实施例的PIN二极管的逆变器装置的电路之一例的电路图； 
图2是表示本发明的各实施例的PIN二极管的结构的剖面图； 
图3是表示本发明的各实施例的PIN二极管的正向偏压状态下的载流子密度分布的曲线图； 
图4是表示本发明的实施例1的PIN二极管的结构的剖面图； 
图5是表示同实施例中在PIN二极管的正向偏压状态下的载流子密度分布的曲线图； 
图6是表示同实施例中在PIN二极管的反向偏压状态下的载流子运动的曲线图； 
图7是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图8是表示同实施例中，在图7所示的工序之后进行的工序的剖面图； 
图9是表示同实施例中，在图8所示的工序之后进行的工序的剖面图； 
图10是表示同实施例中，在图9所示的工序之后进行的工序的剖面图； 
图11是表示同实施例中，在图10所示的工序之后进行的工序的剖面图； 
图12是表示同实施例中，在图11所示的工序之后进行的工序的剖面图； 
图13是表示同实施例中，在图12所示的工序之后进行的工序的剖面图； 
图14是表示本发明的实施例2的PIN二极管的结构的剖面图； 
图15是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图16是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图17是表示同实施例中，在图16所示的工序之后进行的工序的剖面图； 
图18是表示同实施例中，在图17所示的工序之后进行的工序的剖面图； 
图19是表示同实施例中，在图18所示的工序之后进行的工序的剖面图； 
图20是表示同实施例中，在图19所示的工序之后进行的工序的剖面图； 
图21是表示同实施例中，变形例的PIN二极管的剖面图； 
图22是表示本发明的实施例3的PIN二极管的结构的剖面图； 
图23是用于说明在同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图24是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图25是表示同实施例中，在图24所示的工序之后进行的工序的剖面图； 
图26是表示本发明的实施例4的PIN二极管的结构的剖面图； 
图27是表示同实施例中，在PIN二极管的正向偏压状态下的载流子密度分布的曲线图； 
图28是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子的运动的图； 
图29是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图30是表示同实施例中，在图29所示的工序之后进行的工序的剖面图； 
图31是表示同实施例中，在图30所示的工序之后进行的工序的剖面图； 
图32是表示本发明的实施例5的PIN二极管的结构的剖面图； 
图33是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图34是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图35是表示同实施例中，在图34所示的工序之后进行的工序的剖面图； 
图36是表示同实施例中，在图35所示的工序之后进行的工序的剖面图； 
图37是表示本发明的实施例6的PIN二极管的结构的剖面图； 
图38是用于说明在同实施例中，在PIN二极管的反向偏压状态下 的载流子运动的图； 
图39是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图40是表示同实施例中，在图39所示的工序之后进行的工序的剖面图； 
图41是表示本发明的实施例7的PIN二极管的结构的剖面图； 
图42是表示同实施例中，在PIN二极管的正向偏压状态下的载流子密度分布的曲线图； 
图43是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图44是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图45是表示同实施例中，在图44所示的工序之后进行的工序的剖面图； 
图46是表示同实施例中，在图45所示的工序之后进行的工序的剖面图； 
图47是表示同实施例中，在图46所示的工序之后进行的工序的剖面图； 
图48是表示同实施例中，在图47所示的工序之后进行的工序的剖面图； 
图49是表示同实施例中，在图48所示的工序之后进行的工序的剖面图； 
图50是表示同实施例中，在图49所示的工序之后进行的工序的剖面图； 
图51是表示本发明的实施例8的PIN二极管的结构的剖面图； 
图52是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图53是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图54是表示同实施例中，在图53所示的工序之后进行的工序的剖面图； 
图55是表示同实施例中，在图54所示的工序之后进行的工序的 剖面图； 
图56是表示同实施例中，在图55所示的工序之后进行的工序的剖面图； 
图57是表示本发明的实施例9的PIN二极管的结构的剖面图； 
图58是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图59是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图60是表示同实施例中，在图59所示的工序之后进行的工序的剖面图； 
图61是表示同实施例中变形例的PIN二极管的结构的剖面图； 
图62是表示在同实施例中，其它变形例的PIN二极管的结构的剖面图； 
图63是表示本发明的实施例10的PIN二极管的结构的剖面图； 
图64是表示同实施例中，在PIN二极管的正向偏压状态下的载流子密度分布的曲线图； 
图65是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子的运动的图； 
图66是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图67是表示同实施例中，在图66所示的工序之后进行的工序的剖面图； 
图68是表示同实施例中，在图67所示的工序之后进行的工序的剖面图； 
图69是表示本发明的实施例11的PIN二极管的结构的剖面图； 
图70是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图71是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图72是表示同实施例中，在图71所示的工序之后进行的工序的剖面图； 
图73是表示同实施例中，在图72所示的工序之后进行的工序的 剖面图； 
图74是表示本发明的实施例12的PIN二极管的结构的剖面图； 
图75是用于说明同实施例中，在PIN二极管的反向偏压状态下的载流子运动的图； 
图76是表示在同实施例中PIN二极管的制造方法的一工序的剖面图； 
图77是表示同实施例中，在图76所示的工序之后进行的工序的剖面图。 
具体实施方式
本发明的上述及其它目的、特征、情况及优点，通过与相关联的附图来理解的本发明的下述详细说明，将变得清楚。 
首先，说明本发明的半导体装置的特征。首先，图1表示控制感应式负载的逆变器装置的倒相电路。如图1所示，在逆变器装置中，设置有控制向感应式负载51提供电力的IGBT50和作为来自感应式负载51的回流电流的通路的PIN二极管2。PIN二极管2与IGBT50并联连接。如图2所示，PIN二极管2由阳极6及P层3(阳极部)、I层4(中间部)、N层5及阴极7(阴极部)构成。 
当使IGBT50导通并在感应式负载51中流过电流之后，是IGBT50截止，则储存于感应式负载51的能量通过PIN二极管2使回流电流流过，PIN二极管2成为正向偏压状态(导通状态)。在这种正向偏压状态下，载流子被注入到PIN二极管2的I层4并成为饱和状态。图3表示正向偏压状态的PIN二极管2内的载流子的密度分布的曲线图。 
如图3所示，正向偏压状态的载流子密度的曲线图(分布)是连接P层端部和N层端部的大致双曲线函数曲线。在P层的端部，载流子密度与P层的杂质浓度相同，在N层的端部，载流子密度与I层的杂质浓度相同。 
其次，当将IGBT50从截止切换成导通时，则PIN二极管2成为从正向偏压状态到反向偏压电压的施加状态。当对PIN二极管2施加反向偏置电压时，则注入到I层的载流子最终消失。 
在该PIN二极管2，在密度比存在于I层4的厚度方向(PN方向)的中央附近的载流子高的载流子存在的、P层3侧部分及N层5侧部 分的至少一个部分，形成有具有作为载流子再结合中心的结晶缺陷的膜。具体来说，就是在正向偏压状态注入的载流子的密度比较高的pn结附近区域A或者n+n结附近区域，形成有具有结晶缺陷的多晶硅膜及非晶硅膜。由此，使存在于载流子密度相对较高的区域的载流子(电子和空穴)在结晶缺陷进行再结合并在短时间内消失。而且，残留的载流子之中，从N层5侧释放出电子，从P层3侧释放出空穴，最终使注入的载流子消失。 
即，在该PIN二极管中，通过将形成作为载流子再结合中心的规定膜的区域(膜厚、面积等)或晶粒尺寸等进行改变，来改变相对于所注入的载流子的整体载流子密度较高的区域A或者区域B中存在的载流子的再结合引起的消失比例，从而控制作为PIN二极管2的寿命。下面，具体说明形成有具有作为再结合中心的结晶缺陷的规定膜的PIN二极管。 
实施例1 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阳极侧的PIN二极管的第一例进行说明。 
如图4所示，在n-型硅基板(ρn＝1×1013～1×1015/cm3，tn＝10～700μm)10的一个主表面上形成有n型多晶硅膜(N＝1×1014～1×1016 /cm3)11(第三区域)，在该n型多晶硅膜11上形成有p型多晶硅膜(N＝1×1014～1×1017/cm3，Xj＝0.5～5μm)12(第一区域)。以与该p型多晶硅膜12的表面相接触的方式，形成有与p型多晶硅膜12电连接的阳极6。在n-型硅基板10的另一个主表面上，从表面至规定的深度形成有n+型区(N＝1×1016～1×1019/cm3，Xj＝0.5～5μm)13(第二区域)。另外，以与该n+型区13的表面相接触的方式，形成有与n+型区13电连接的阴极7。 
PIN二极管2的P层由p型多晶硅膜12构成，I层由n型多晶硅膜11和n-型硅基板10构成，N层由n+型区13构成。另外，p型多晶硅膜12和n型多晶硅膜11的结合为第一结(pn结)，n-型硅基板10和n+型区13的结合为第二结(n+n结)。 
这样，在本PIN二极管2中，具有作为再结合中心的晶粒界面的n型多晶硅膜11及p型多晶硅膜12，包含pn结并形成于阳极侧。图5 表示在该PIN二极管2的正向偏压状态下的载流子密度的曲线图(分布)。如图5所示，正向偏压状态的载流子密度的曲线图(实线)为连接阳极侧的端部和阴极侧的端部的大致双曲线函数曲线。阳极侧的载流子密度与p型多晶硅膜12的杂质浓度相同，阴极侧的载流子密度与n+型区13的杂质浓度相同。而虚线表示构成PIN二极管的各区的杂质浓度。 
下面，说明该PIN二极管2的反向偏压状态下的载流子的运动。当将IGBT从截止切换到导通、对PIN二极管2施加反向偏置电压，则如图6所示，在被注入的载流子中，存在于多晶硅膜(n型多晶硅膜11和p型多晶硅膜12)的膜中的载流子以晶粒界面为再结合中心在短时间内消失。另一方面，对于存在于阴极侧的包含载流子的残留的载流子来说，从阴极释放出电子，从阳极释放出空穴。另外，一部分电子和空穴再结合而消失，使注入的载流子最终消失，使PIN二极管成为截止状态。 
下面，说明上述的PIN二极管的制造方法之一例。首先，如图7所示，预先准备具有主表面的n-型硅基板10。然后，如图8所示，在该n-型硅基板10的一个表面形成进行了n型掺杂的多晶硅膜11。接着，如图9所示，通过离子注入法对该多晶硅膜11注入p型杂质。然后，如图10所示，通过实施规定的热处理使p型杂质热扩散，形成p型多晶硅膜12。由此，通过n型多晶硅膜11和p型多晶硅膜12形成pn结。 
接着，如图11所示，通过在p型多晶硅膜12的表面上形成势垒金属和铝而形成阳极6。然后，如图12所示，在n-型硅基板10的另一主表面，利用离子注入法注入n型杂质。接着，如图13所示，通过实施规定的热处理使n型杂质热扩散，形成n+型区13。由此，通过在该n+型区13的表面形成铝等而形成阴极7。由此，制成图4所示的PIN二极管2。 
依照上述的PIN二极管2，在阳极侧的载流子密度比较高的区域，形成具有晶粒界面的n型多晶硅膜11和p型多晶硅膜12。这样，使存在于载流子密度比较高的区域的载流子在晶粒界面以短时间消失，可缩短PIN二极管2的寿命，进而可使PIN二极管2更快地从导通状态转换到截止状态。 
另外，通过改变该n型多晶硅膜11和p型多晶硅膜12的膜厚t或晶粒尺寸等，可改变因再结合而消失的载流子与注入的载流子整体的比例。例如，当多晶硅膜的膜厚变厚时，则会增加再结合中心的数目使寿命变得更短。另外，当增大多晶硅膜的晶粒尺寸时，则使晶粒边界的区域变窄，减少再结合中心的数量而使寿命变得更长。这样，调整PIN二极管2的寿命，既可抑制与PIN二极管2的急剧开关相伴的电涌等，又可抑制在PIN二极管2的导通状态下的电阻(导通电阻)变高。 
即，在本PIN二极管2中，根据PIN二极管2适用的逆变器装置等的特性，通过改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜11和p型多晶硅膜12)的膜厚等，抑制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例2 
在此，作为构成具有再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阳极侧的PIN二极管的第二例进行说明。 
如图14所示，在n-型硅基板10的一个主表面上，选择性地形成n型多晶硅膜11及p型多晶硅膜12。在该n型多晶硅膜11及p型多晶硅膜12的侧壁上，形成绝缘膜14。在未形成n型多晶硅膜11及p型多晶硅膜12的区域，以与露出的n-型硅基板10的表面和p型多晶硅膜12的表面相接触的方式，形成阳极6。而除此之外的构成，由于与图4所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
在本PIN二极管2中，具有作为再结合中心的晶粒界面的n型多晶硅膜11及p型多晶硅膜12以包含pn结的方式选择性地形成于阳极侧。包含形成有该n型多晶硅膜11及p型多晶硅膜12的区域的PIN二极管2的正向偏压状态下的载流子密度的曲线图(分布)，与图5所示的载流子密度的曲线图实质上是相同的。 
下面，说明该PIN二极管2的反向偏压状态下的载流子的运动。如图15所示，当对PIN二极管2施加反向偏置电压时，则在被注入的载流子中，存在于多晶硅膜(n型多晶硅膜11和p型多晶硅膜12)的膜中的载流子，以晶粒界面为再结合中心在短时间内消失。另一方面， 对于存在于阴极侧的包含载流子的残留的载流子来说，从阴极释放出电子，从阳极释放出空穴。另外，一部分电子和空穴再结合而消失，使注入的载流子最终消失，使PIN二极管成为截止状态。 
下面，说明上述的PIN二极管的制造方法之一例。首先，经过与上述的图7～图10所示的工序相同的工序，如图16所示，在n-型硅基板10的一个表面上形成n型多晶硅膜11和p型多晶硅膜12。接着，如图17所示，在p型多晶硅膜12的表面上形成抗蚀图31，然后，如图18所示，通过以抗蚀图31为掩模，对p型多晶硅膜12和n型多晶硅膜11实施各向异性蚀刻，只在规定的区域残留p型多晶硅膜12和n型多晶硅膜11，除去位于其它区域的p型多晶硅膜12和n型多晶硅膜11部分，使n-型硅基板10的表面露出。然后，除去抗蚀图31。 
然后，如图19所示，通过实施规定的热处理，分别在露出的n- 型硅基板10的表面、n型多晶硅膜11的表面及p型多晶硅膜12的表面形成绝缘膜14。通过对该绝缘膜14实施各向异性蚀刻，残留位于n型多晶硅膜11及p型多晶硅膜12的侧面上的绝缘膜14部分，而除去绝缘膜14的其它部分。然后，如图20所示，形成阳极6。其后，经过与上述的图12及图13所示的工序相同的工序，制成图14所示的PIN二极管2。 
依照上述的PIN二极管2，通过在阳极侧的载流子密度比较高的区域，形成具有晶粒界面的n型多晶硅膜11及p型多晶硅膜12，使存在于该区域的载流子，在晶粒界面以短时间消失，可缩短PIN二极管2的寿命，进而使PIN二极管2更快地从导通状态转换到截止状态。 
而且在改变该n型多晶硅膜11和p型多晶硅膜12的膜厚的基础上，通过选择性地形成这些多晶硅膜，可改变该形成区域的面积S(参照图15)，进而可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，在本PIN二极管2，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜11和p型多晶硅膜12)的形成区域的面积或膜厚，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
而在上述的PIN二极管2的制造方法中，在对p型多晶硅膜12和n型多晶硅膜11实施各向异性蚀刻时，以用使n-型硅基板10的表面 露出的方式实施蚀刻的情况(适量蚀刻：just etching)为例进行了说明。作为蚀刻的方式不是仅限于此，而是如图21所示，例如也可以通过实施残留n型多晶硅膜11的一部分的蚀刻，选择性地形成膜厚相对较厚的部分和相对较薄的部分，这种情况也可得到同样的效果。 
实施例3 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阳极侧的PIN二极管的第三例进行说明。 
如图22所示，在n-型硅基板10的一个主表面上，选择性地形成n型多晶硅膜11及p型多晶硅膜12。在位于未形成n型多晶硅膜11及p型多晶硅膜12的区域的n-型硅基板10的部分，形成有n型区(N＝1×1014～1×1017/cm3，Xj＝0.5～5μm)15(第四区域)。而除此之外的构成，由于与图14所示的PIN二极管相同，因而对于相同的构件添加相同的符号而其说明从略。 
本PIN二极管，除了形成n型区15这一点以外，就具有与图14所示的PIN二极管相同的结构。另外，在包括形成有n型多晶硅膜11及p型多晶硅膜12的区域的PIN二极管2的正向偏压状态下的载流子密度的曲线图(分布)，与图5所示的载流子密度的曲线图实质上是相同的。 
而且，即使关于PIN二极管2的反向偏压状态下的载流子的运动，实质上也与图14所示的PIN二极管的情况相同。如图15所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于多晶硅膜(n型多晶硅膜11及p型多晶硅膜12)的膜中的载流子，以晶粒界面为再结合中心以短时间消失。另一方面，对于包括存在于阴极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，经过了与上述图7～图10及图16～图18所示的工序相同的工序之后，如图24所示，以抗蚀图31为掩模，通过离子注入法将n型杂质注入到露出的n-型硅基板10的表面。然后，除去抗蚀图31。 
然后，如图25所示，通过实施规定的热处理，分别在露出的n- 型硅基板10的表面、n型多晶硅膜11的表面及p型多晶硅膜12的表面形成绝缘膜14。另外，使注入的n型杂质热扩散，形成n型区15。其后，经过与上述图20、图12及图13所示的工序相同的工序，制成图22所示的PIN二极管2。 
根据上述PIN二极管2，特别是通过形成n型区15，在反向偏压状态，增加了空穴与电子再结合而消失的比例。另外，可减少消失的电子的绝对量。由此，在改变多晶硅膜的膜厚及形成区域的面积的基础上，通过形成n型区15，可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，在本PIN二极管2中，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜11和p型多晶硅膜12)的形成区域的面积或膜厚等，进一步通过形成n型区15，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例4 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阳极侧的PIN二极管的第四例进行说明。 
如图26所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成有p型区17(第五区域)。在该p型区17的表面上形成有p型多晶硅膜16。以与该p型多晶硅膜16的表面相接触的方式，形成有与p型多晶硅膜16电连接的阳极6。在n-型硅基板10的另一个主表面上，形成有n+型区13，以与该n+型区13的表面相接触的方式，形成有与n+型区13电连接的阴极7。 
PIN二极管2的P层由p型多晶硅膜16和p型区17构成，I层由n-型硅基板10构成，N层由n+型区13构成。另外，p型区17和n-型硅基板10的结合成为第一结(pn结)，n-型硅基板10和n+型区13的结合成为第二结(n+n结)。 
这样，就本PIN二极管2来说，使具有作为再结合中心的晶粒界面的p型多晶硅膜16，以位于pn结附近的方式，形成于阳极侧。该PIN二极管在正向偏压状态下的载流子密度的曲线图(分布)如图27所示。如图27所示，正向偏压状态的载流子密度的曲线图(实线)是 连接阳极侧端部和阴极侧端部的大致双曲线函数曲线。阳极侧的载流子密度与p型多晶硅膜16的杂质浓度相同，阴极侧的载流子密度与n+ 型区13的杂质浓度相同，而虚线表示构成PIN二极管的各区的杂质浓度。 
下面，说明该PIN二极管2在反向偏压状态下的载流子的运动。如图28所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于p型多晶硅膜16的膜中的载流子，以晶粒界面为再结合中心，在短时间消失。另一方面，对于包括存在于阴极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，如图29所示，在n-型硅基板10的一个表面形成规定厚度的多晶硅膜32。然后，如图30所示，通过利用离子注入法，将p型杂质注入到该多晶硅膜32，来形成p型多晶硅膜16。接着，如图31所示，通过实施规定的热处理，使p型多晶硅膜16中的p型杂质热扩散到n-型硅基板10，形成p型区17。其后，经过与上述图11～图13所示的工序相同的工序，制成图26所示的PIN二极管2。 
根据上述的PIN二极管2，通过在阳极侧载流子密度比较高的区域形成具有晶粒界面的p型多晶硅膜16，可使存在于该区的载流子在晶粒界面以短时间消失，缩短PIN二极管2的寿命，进而可使PIN二极管2更快地从导通状态变为截止状态。而且，通过改变该p型多晶硅膜16的膜厚t，可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。另外，通过使pn结(第一结)不位于多晶硅膜(p型多晶硅膜16)中，可抑制再结合引起的载流子的消失、降低漏电流。 
即，就本PIN二极管2来说，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的p型多晶硅膜16的膜厚等，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例5 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶 粒界面的多晶硅膜形成于阳极侧的PIN二极管的第五例进行说明。 
如图32所示，在n-型硅基板10的一个主表面上，选择性地形成p型多晶硅膜16。以与该p型多晶硅膜16相对应的方式，在位于p型多晶硅膜16的正下方的n-型硅基板10的部分，从n-型硅基板10的表面至规定的深度，选择性地形成p型区17。在p型多晶硅膜16的侧壁上形成绝缘膜14。以与未形成p型多晶硅膜16的区域露出的n-型硅基板10的表面和p型多晶硅膜16的表面相接触的方式，形成阳极6。而除此之外的构成，由于与图26所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
本PIN二极管2中，使具有作为再结合中心的晶粒界面的p型多晶硅膜16，以位于pn结附近的方式，形成于阳极侧。包括形成有该p型多晶硅膜16的区域在内的PIN二极管2，在正向偏压状态的载流子密度的曲线图(分布)，与图27所示的载流子密度的曲线图实质上是相同的曲线图。 
下面，说明该PIN二极管2在反向偏压状态下的载流子的运动。如图33所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于p型多晶硅膜16的膜中的载流子，以晶粒界面为再结合中心，以短时间消失。另一方面，对于包括存在于阴极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，经过与上述的图29及图30所示的工序相同的工序后，再如图34所示，在n-型硅基板10的一个表面上，形成p型多晶硅膜16。然后，如图35所示，在p型多晶硅膜16的表面上形成抗蚀图31。接着，通过以抗蚀图31为掩模，对p型多晶硅膜16实施各向异性蚀刻，只在规定区域残留p型多晶硅膜16，除去位于其它区域的p型多晶硅膜16的部分，使n-型硅基板10的表面露出。其后，除去抗蚀图31。 
然后，如图36所示，通过实施规定的热处理，使p型多晶硅膜16中的p型杂质热扩散到n-型硅基板10，选择性地形成p型区17。另外，在露出的n-型硅基板10的表面、p型多晶硅膜16的表面形成绝缘膜14。其后，经过与上述的图20、图12、图13所示的工序相同的工序， 制成图32所示的PIN二极管2。 
根据上述的PIN二极管2，通过在阳极侧的载流子密度比较高的区域，形成具有晶粒界面的p型多晶硅膜16，可使存在于该区的载流子在晶粒界面以短时间消失，缩短PIN二极管2的寿命，进而可使PIN二极管2更快地从导通状态变为截止状态。 
而且，在改变该p型多晶硅膜16的膜厚t的基础上，通过选择性地形成该p型多晶硅膜16，可改变其形成区域的面积S(参照图33)，进而可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，就本PIN二极管2来说，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的p型多晶硅膜16的消除区域的面积或膜厚等，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例6 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阳极侧的PIN二极管的第六例进行说明。 
如图37所示，在n-型硅基板10的一个主表面上，选择性地形成p型多晶硅膜16。以与该p型多晶硅膜16相对应的方式，在位于p型多晶硅膜16的正下方的n-型硅基板10的部分，从n-型硅基板10的表面至规定的深度选择性地形成p型区17。在位于未形成p型多晶硅膜16的区域的n-型硅基板10的部分，形成n型区15(第六区域)。而除此之外的构成，由于与图32所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
本PIN二极管中，除了形成n型区15这一点以外，具有与图32所示的PIN二极管相同的结构。另外，包括形成有p型多晶硅膜16的区域在内的PIN二极管2在正向偏压状态下的载流子密度的曲线图(分布)，与图27所示的载流子密度的曲线图实质上是相同的曲线图。 
而且，即使关于PIN二极管2的反向偏压状态的载流子的运动，与图32所示的PIN二极管的情况实质上也是相同的。如图38所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于p型多晶硅膜16的膜中的载流子，以晶粒界面为再结合中心，以短 时间消失。另一方面，对于包括存在于阴极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，在经过与上述图29、图30、图34及图35所示的工序相同的工序之后，如图39所示，以抗蚀图31为掩模，利用离子注入法，将n型杂质注入到露出的n-型硅基板10的表面。其后，除去抗蚀图31。 
然后，如图40所示，通过实施规定的热处理，使p型多晶硅膜16中的p型杂质热扩散到n-型硅基板10，选择性地形成p型区17。另外，通过使注入到露出的n-型硅基板10的n型杂质进行热扩散，形成n型区15。再在露出的n-型硅基板10的表面、p型多晶硅膜16的表面形成绝缘膜14。其后，经过与上述的图20、图12、图13所示的工序相同的工序，制成图37所示的PIN二极管2。 
根据上述的PIN二极管2，特别是通过形成n型区15，可在反向偏压状态下，增加空穴与电子进行再结合而消失的比例。另外，可减少消失的电子的绝对数量。由此，在改变p型多晶硅膜16的膜厚及形成区域的面积的基础上，通过形成n型区15，可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，本PIN二极管2中，根据适用PIN二极管2的逆变器装置等的特性，通过改变作为载流子再结合中心的p型多晶硅膜16的形成区域的面积或膜厚等，并进一步形成n型区15，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例7 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第一例进行说明。 
如图41所示，在n-型硅基板(ρn＝1×1013～1×1015/cm3，tn＝10～700μm)10的一个主表面上，从表面至规定的深度，形成p型区18(N＝1×1014～1×1017/cm3，Xj＝0.5～5μm)。以与该p型区18的表面相接触的方式，形成与p型区18电连接的阳极6。在n-型硅基板10的另一个主表面上，形成规定厚度的n型多晶硅膜(N＝1×1014～1×1016/ cm3)19(第七区域)。在该n型多晶硅膜19上，形成n+型多晶硅膜(N＝1×1015～1×1019/cm3，Xj＝0.5～5μm)20(第二区域)。以与该n+型多晶硅膜20的表面相接触的方式，形成与n+型多晶硅膜20电连接的阴极7。 
PIN二极管2中的P层由p型区18构成，I层由n型多晶硅膜19和n-型硅基板10构成，N层由n+型多晶硅膜20构成。另外，p型区18和n-型硅基板10的结合成为第一结(pn结)，n型多晶硅膜19和n+型多晶硅膜20的结合成为第二结(n+n结)。 
由此，在本PIN二极管2中，具有作为再结合中心的晶粒界面的n型多晶硅膜19及n+型多晶硅膜20包括n+n结并形成于阴极侧。该PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)如图42所示。如图42所示，在正向偏压状态的载流子密度的曲线图(实线)是连接阳极侧端部和阴极侧端部的大致双曲线函数曲线。阳极侧的载流子密度与P型区18的杂质浓度相同，阴极侧的载流子密度与n+型多晶硅膜20的杂质浓度相同。而虚线表示构成PIN二极管的各区的杂质浓度。 
下面，说明该PIN二极管2的反向偏压状态的载流子的运动。如图43所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的膜中的载流子，以晶粒界面作为再结合中心以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，以致使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，如图44所示，在n-型硅基板10的一个表面，利用离子注入法注入p型杂质。然后，如图45所示，通过实施规定的热处理，使p型杂质进行热扩散，形成p型区18。由此，利用n-型硅基板10与p型区18，形成pn结。然后，如图46所示，以与p型区18的表面相接触的方式，形成与p型区18电连接的阳极6。 
然后，如图47所示，在n-型硅基板10的另一个表面，形成进行了n型掺杂的n型多晶硅膜19。接着，如图48所示，利用离子注入法，将n型杂质注入到该n型多晶硅膜19。然后，如图49所示，通过实施 规定的热处理，使n型杂质进行热扩散，形成n+型多晶硅膜20。然后，如图50所示，在n+型多晶硅膜20的表面形成阴极7。由此，制成图41所示的PIN二极管2。 
根据上述的PIN二极管2，在阴极侧的载流子密度比较高的区域，形成了具有晶粒界面的n型多晶硅膜19与n+型多晶硅膜20。由此，可使存在于载流子密度比较高的区域的载流子，在晶粒界面以短时间消失，缩短PIN二极管2的寿命，进而，可使PIN二极管2更快地从导通状态变为截止状态。另外，通过改变该n型多晶硅膜19与n+型多晶硅膜20的膜厚t或晶粒尺寸等，可增加再结合中心的数量，更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，本PIN二极管2中，根据适用PIN二极管2的逆变器装置的特性，通过改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的形成区域的面积或膜厚等，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例8 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第二例进行说明。 
如图51所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成p型区18。在n-型硅基板10的另一个主表面上，选择性地形成规定厚度的n型多晶硅膜19与n+型多晶硅膜20。在该n型多晶硅膜19与n+型多晶硅膜20的侧壁上形成绝缘膜14。以使在未形成n型多晶硅膜19与n+型多晶硅膜20的区域露出的n-型硅基板10的表面和n+型多晶硅膜20的表面相接触的方式，形成阴极7。而除此之外的构成，由于与图41所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
就本PIN二极管2来说，具有作为再结合中心的晶粒界面的n型多晶硅膜19与n+型多晶硅膜20，包含n+n结并选择性地形成于阴极侧。包括形成有该n型多晶硅膜19与n+型多晶硅膜20的区域在内的PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)，与图42所示的载流子密度的曲线图实质上是相同的曲线图。 
下面，说明该PIN二极管2的反向偏压状态的载流子的运动。如 图52所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的膜中的载流子，以晶粒界面为再结合中心，以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，以致使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，经过与上述的图44～图49所示的工序相同的工序之后，如图53所示，在n+型多晶硅膜20的表面上形成抗蚀图31。然后，如图54所示，以抗蚀图31为掩模，通过对n+型多晶硅膜20和n型多晶硅膜19依次实施各向异性蚀刻，只在规定的区域残留n+型多晶硅膜20和n型多晶硅膜19，而除去位于其它区域的n+型多晶硅膜20和n型多晶硅膜19的一部分，使n-型硅基板10的表面露出。其后，除去抗蚀图31。 
然后，如图55所示，通过实施规定的热处理，分别在露出的n- 型硅基板10的表面、n+型多晶硅膜20的表面及n型多晶硅膜19的表面形成绝缘膜14。通过对该绝缘膜14实施各向异性蚀刻，残留位于n+型多晶硅膜20和n型多晶硅膜19的侧面上的绝缘膜14的一部分，而除去绝缘膜14的其它部分。然后，如图56所示，形成阳极7。由此，制成图51所示的PIN二极管2。 
根据上述PIN二极管2，通过在阴极侧载流子密度比较高的区域，形成具有晶粒界面的n型多晶硅膜19与n+型多晶硅膜20，可使存在于载该区域的载流子，在晶粒界面以短时间消失，缩短PIN二极管2的寿命，进而，可使PIN二极管2更快地从导通状态变为截止状态。 
而且，在改变该n型多晶硅膜19与n+型多晶硅膜20的膜厚t的基础上，通过选择性地形成这些多晶硅膜，可改变该形成区域的面积S(参照图52)，进而可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，本PIN二极管2中，根据适用PIN二极管2的逆变器装置的特性，通过改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的形成区域的面积或膜厚等，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。 
实施例9 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第三例进行说明。 
如图57所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成p型区18。在n-型硅基板10的另一个主表面上，选择性地形成n型多晶硅膜19及n+型多晶硅膜20。在位于未形成n型多晶硅膜19及n+型多晶硅膜20的区域的n-型硅基板10的部分，形成p型区(N＝1×1014～1×1017/cm3，Xj＝0.5～5μm)21(第八区域)。 
本PIN二极管2中，除了形成p型区21这一点以外，具有与图51所示的PIN二极管相同的结构。另外，包括形成有n型多晶硅膜19与n+型多晶硅膜20的区域在内的PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)，与图42所示的载流子密度的曲线图实质上是相同的曲线图。 
而且，PIN二极管2的反向偏压状态的载流子的运动，与图51所示的PIN二极管的情况实质上也是相同的。如图58所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的膜中的载流子，以晶粒界面作为再结合中心，以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，以致使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述PIN二极管的制造方法之一例。首先，经过与上述图44～图49、图53及图54所示的工序相同的工序之后，如图59所示，以抗蚀图31为掩模，通过利用离子注入法将p型杂质注入到露出的n-型硅基板10的表面。其后，除去抗蚀图31。 
然后，如图60所示，通过实施规定的热处理，分别在露出的n- 型硅基板10的表面、n+型多晶硅膜20的表面及n型多晶硅膜19的表面形成绝缘膜14。另外，使注入的p型杂质进行热扩散而形成p型区21。其后，经过与上述图56所示的工序相同的工序，制成图57所示的PIN二极管2。 
根据上述的PIN二极管2，特别是通过形成p型区21，可在反向 偏压状态，增加电子与空穴进行再结合而消失的比例。另外，由于在p型区21和n-型硅基板10的一部分之间的pn结界面残留有空穴，因而可减小反向恢复电流的下降率(软恢复：soft recovery)。由此，在改变多晶硅膜的膜厚及形成区域的面积的基础上，通过形成p型区21，可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例，还可进行软恢复。 
即，本PIN二极管2中，根据适用PIN二极管2的逆变器装置的特性，通过改变作为载流子再结合中心的多晶硅膜(n型多晶硅膜19与n+型多晶硅膜20)的形成区域的面积或膜厚等，并进一步形成p型区21，可更精确地控制PIN二极管2的寿命，既可确保开关特性又可降低导通电阻。另外，可在施加反向偏置电压时进行软恢复。 
而在上述PIN二极管2的制造方法中，在对n+型多晶硅膜20及n型多晶硅膜19实施各向异性蚀刻时，以使n-型硅基板10的表面露出的方式实施蚀刻的情况(最佳蚀刻)为例进行了说明。作为蚀刻的方式不是仅限于此，而例如如图61所示，通过实施蚀刻，使得n型多晶硅膜19的一部分残留，可选择性地形成膜厚相对较厚的部分和相对较薄的部分，在n型多晶硅膜19中形成p型区21。另外，如图62所示，也可以对n型多晶硅膜19实施同样的蚀刻，形成到达n-型硅基板10的区域的p型区21。这些情况也可得到同样的效果。 
实施例10 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第四例进行说明。 
如图63所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成p型区18。以与该p型区18的表面相接触的方式，形成与p型区18电连接的阳极6。在n-型硅基板10的另一个主表面上，从表面至规定的深度形成n型区22(第九区域)。在该n型区22的表面上形成n+型多晶硅膜20。以与该n+型多晶硅膜20的表面相接触的方式，形成与该n+型多晶硅膜20电连接的阴极7。 
PIN二极管2的P层由p型区18构成，I层由n-型硅基板10及n型区22构成，N层由n+型区20构成。另外，p型区18和n-型硅基板10的结合成为第一结(pn结)，n-型硅基板10和n+型多晶硅膜20的 结合成为第二结(n+n结)。 
这样，本PIN二极管2中，将具有作为再结合中心的晶粒界面的n+型多晶硅膜20，形成在阳极侧以便与n+n结相接触。该PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)如图64所示。如图62所示，正向偏压状态的载流子密度的曲线图(实线)是连接阳极侧端部和阴极侧端部的大致双曲线函数曲线。阳极侧的载流子密度与p型区18的杂质浓度相同，阴极侧的载流子密度与n+型多晶硅膜20的杂质浓度相同，而虚线表示构成PIN二极管的各区的杂质浓度。 
下面，说明该PIN二极管2在反向偏压状态的载流子的运动。如图65所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于n+型多晶硅膜20的膜中的载流子，以晶粒界面为再结合中心，以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，经过与上述图44～图46所示的工序相同的工序之后，再如图66所示，在n-型硅基板10的另一个主表面形成规定厚度的多晶硅膜33。然后，如图67所示，通过利用离子注入法将n型杂质注入到该多晶硅膜33，来形成n+型多晶硅膜20。接着，如图68所示，通过实施规定的热处理使n+型多晶硅膜20中的n型杂质热扩散到n-型硅基板10，来形成n型区22。其后，经过与上述的图50所示的工序相同的工序，制成图63所示的PIN二极管2。 
根据上述的PIN二极管2，通过在阴极侧载流子密度比较高的区域形成具有晶粒界面的n+型多晶硅膜20，可使存在于该区的载流子在晶粒界面以短时间消失，缩短PIN二极管2的寿命，进而可使PIN二极管2更快地从导通状态变为截止状态。而且，通过改变该n+型多晶硅膜20的膜厚t，可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，本PIN二极管2中，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的n+型多晶硅膜20的膜厚等，可更精确地控制PIN二极管2的寿命，进而既可确保开关特性又可降 低导通电阻。 
实施例11 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第五例进行说明。 
如图69所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成p型区18。在n-型硅基板10的另一个主表面上，选择性地形成n+型多晶硅膜20。以与该n+型多晶硅膜20相对应的方式，在位于n+型多晶硅膜20的正下方的n-型硅基板10的部分，从n-型硅基板10的表面至规定的深度选择性地形成n型区22。在n+型多晶硅膜20的侧壁上形成绝缘膜14。以使在未形成n+型多晶硅膜20的区域露出的n-型硅基板10的表面和n+型多晶硅膜20的表面相接触的方式，来形成阴极7。而除此之外的构成，由于与图63所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
本PIN二极管2中，使具有作为再结合中心的晶粒界面的n+型多晶硅膜20选择性地形成于阴极侧以便与n+n结相连接。另外，包括形成有该n+型多晶硅膜20的区域在内的PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)，与图64所示的载流子密度的曲线图实质上是相同的曲线图。 
下面，说明该PIN二极管2在反向偏压状态的载流子的运动。如图70所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于n+型多晶硅膜20的膜中的载流子，以晶粒界面作为再结合中心以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，从阴极释放出电子，从阳极侧释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而PIN二极管2变为为截止状态。 
下面，说明上述PIN二极管2的制造方法之一例。首先，经过与上述图66及图67所示的工序相同的工序后，再如图71所示，在n- 型硅基板10的另一个表面上形成n+型多晶硅膜20。 
然后，如图72所示，在n+型多晶硅膜20的表面上形成抗蚀图31。接着，通过以抗蚀图31为掩模，对n+型多晶硅膜20实施各向异性蚀刻，只在规定区域残留n+型多晶硅膜20，除去位于其它区域的n+型多 晶硅膜20的部分，使n-型硅基板10的表面露出。其后，除去抗蚀图31。 
然后，如图73所示，通过实施规定的热处理，使n+型多晶硅膜20的n型杂质热扩散到n-型硅基板10，来选择性地形成n型区22。另外，在露出的n-型硅基板10的表面、n+型多晶硅膜20的表面形成绝缘膜14。其后，经过与上述图56所示的工序相同的工序，制成图69所示的PIN二极管2。 
根据上述的PIN二极管2，通过在阴极侧的载流子密度比较高的区域形成具有晶粒界面的n+型多晶硅膜20，可使存在于该区的载流子在晶粒界面上以短时间消失，缩短PIN二极管2的寿命，进而可使PIN二极管2更快地从导通状态转为截止状态。 
而且，在改变该n+型多晶硅膜20的膜厚t的基础上，通过选择性地形成该n+型多晶硅膜20，可改变该形成区域的面积S(参照图70)，进而可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例。 
即，本PIN二极管2中，通过根据适用PIN二极管2的逆变器装置的特性，来改变作为载流子再结合中心的n+型多晶硅膜20的形成区域的面积或膜厚等，可更精确地控制PIN二极管2的寿命，进而既可确保开关特性又可降低导通电阻。 
实施例12 
在此，作为具有构成再结合中心的结晶缺陷的规定膜，对具有晶粒界面的多晶硅膜形成于阴极侧的PIN二极管的第六例进行说明。 
如图74所示，在n-型硅基板10的一个主表面上，从表面至规定的深度形成p型区18。在n-型硅基板10的另一个主表面上，选择性地形成n+型多晶硅膜20。以与该n+型多晶硅膜20相对应的方式，在位于n+型多晶硅膜20的正下方的n-型硅基板10的部分，从n-型硅基板10的表面至规定的深度选择性地形成n型区22。在位于未形成n+ 型多晶硅膜20的区域的n-型硅基板10的部分，形成p型区21(第十区域)。而除此之外的构成，由于与如图69所示的PIN二极管相同，因而对于相同的构件添加相同的符号，而其说明从略。 
本PIN二极管，除了形成有p型区21这一点以外，具有与图69 所示的PIN二极管相同的结构。另外，包括形成有n+型多晶硅膜20的区域在内的PIN二极管2在正向偏压状态的载流子密度的曲线图(分布)，与图64所示的载流子密度的曲线图实质上是相同的曲线图。 
而且，即使关于在PIN二极管2的反向偏压状态下的载流子的运动，与图69所示的PIN二极管的情况实质上也是相同的。如图75所示，当对PIN二极管2施加反向偏置电压时，则在注入的载流子中，存在于n+型多晶硅膜20的膜中的载流子，以晶粒界面为再结合中心以短时间消失。另一方面，对于包括存在于阳极侧的载流子在内的残留的载流子来说，是从阴极释放出电子，从阳极释放出空穴。另外，一部分电子和空穴进行再结合而消失，使注入的载流子最终消失，从而使PIN二极管2成为截止状态。 
下面，说明上述的PIN二极管2的制造方法之一例。首先，在经过与上述图71及图72所示的工序相同的工序之后，再如图76所示，以抗蚀图31为掩模，利用离子注入法将p型杂质注入到露出的n-型硅基板10的表面。其后，除去抗蚀图31。 
然后，如图77所示，通过实施规定的热处理，使n+型多晶硅膜20中的n型杂质热扩散到n-型硅基板10，来选择性地形成n型区22。另外，通过使注入到露出的n-型硅基板10的p型杂质进行热扩散，来形成p型区21。另外，在露出的n-型硅基板10的表面、p型多晶硅膜20的表面形成绝缘膜14。其后，经过与上述图56所示的工序相同的工序，制成图74所示的PIN二极管2。 
根据上述PIN二极管2，通过形成p型区22，可在反向偏压状态下增加电子与空穴进行再结合而消失的比例。另外，由于在p型区21和n-型硅基板10的一部分之间的pn结界面上，残留有空穴，因而可减小反向恢复电流的下降率(软恢复)。由此，在改变多晶硅膜的膜厚及形成区域的面积的基础上，通过形成p型区21，既可更精密地改变因再结合而消失的载流子与注入的载流子整体的比例，还可进行软恢复。 
即，本PIN二极管2中，根据适用PIN二极管2的逆变器装置的特性，通过改变作为载流子再结合中心的n+型多晶硅膜20的形成区域的面积或膜厚等，再通过形成p型区21，可更精确地控制PIN二极管2的寿命，进而既可确保开关特性又可降低导通电阻。此外，在施加了 反向偏置电压时，可进行软恢复 
而在上述的各个实施例中，作为具有构成载流子再结合中心的结晶缺陷的膜，举例说明了形成多晶硅膜的情况。作为具有结晶缺陷的膜，不限于多晶硅膜，例如也可以是非晶体硅膜。在非晶体硅膜的情况下，在将p型或者n型杂质导入硅基板时，通过对做了非晶体化的区域实施激光退火处理，也可改变晶粒尺寸，或者只对该区域的表面选择性地进行再结晶处理。而且，非晶体硅膜可在温度六百几十度左右之下，通过化学气相生长法来形成。 
另外，可利用硅基板和多晶硅膜的界面(n-型硅基板10与n型多晶硅膜11的界面、p型区17(硅基板)与p型多晶硅膜16的界面、n -型硅基板10与n型区19的界面、n型区22(硅基板)与n+型多晶硅膜20的界面)的状态，使载流子的运动发生变化，来控制PIN二极管的寿命。例如，当在界面形成自然氧化膜时，则载流子难以运动，另一方面，当存在很多缺陷时，则载流子容易运动，通过将界面做成所期望的状态，可控制寿命。 
另外，在上述的各实施例中，举例说明了将具有结晶缺陷的膜形成于阳极侧或者阴极侧的一侧的情况，但是也可以在阳极侧与阴极侧的两侧形成具有结晶缺陷的膜。 
以上对本发明进行了详细说明，但是这只是用于举例表示，是没有限定的，本发明的范围由附加的权利要求的范围所作的解释可明确地加以理解。 

Claims (16)

1.一种PIN二极管，包括：
阳极部，包含第一导电型的第一区域；
阴极部，包含第二导电型的第二区域；
中间部，位于所述阳极部和所述阴极部之间，并分别与所述阳极部和所述阴极部接合；以及
多晶硅膜及非晶体硅膜中的至少一种膜，具有结晶缺陷，该多晶硅膜及非晶体硅膜中的至少一种膜形成在所述阳极部侧的部分及所述阴极部侧的部分中的至少一侧的部分，其中存在高密度的载流子，该高密度的载流子的密度在正向偏压状态下比存在于所述中间部的厚度方向中央附近的载流子的密度还高。
2.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第二导电型的第三区域，以与所述硅基板的表面相接触的方式，形成于所述硅基板的表面上，且与所述第一区域接合，
所述第一区域及所述第三区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
3.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第二导电型的第三区域，以与所述硅基板的表面相接触的方式，选择性地形成于所述硅基板的表面上，
所述第一区域以与所述第三区域的表面接合的方式形成，
所述第一区域及所述第三区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
4.如权利要求3所述的PIN二极管，其中，
在未形成所述第一区域及所述第三区域的所述硅基板部分，从所述硅基板的表面至规定的深度形成有第二导电型的第四区域。
5.如权利要求2所述的PIN二极管，其中，
所述第一区域及所述第三区域，以选择性地包含规定厚度的第一部分和比所述规定厚度薄的第二部分的方式，形成于所述硅基板的表面上。
6.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第一导电型的第五区域，从所述硅基板的表面至规定的深度而形成，且与所述第一区域接合，
所述第一区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
7.如权利要求6所述的PIN二极管，其中，
所述第一区域选择性地形成在所述硅基板的表面上，
所述第五区域，以与所述第一区域对应的方式，选择性地形成在位于所述第一区域的正下方的所述硅基板部分。
8.如权利要求7所述的PIN二极管，其中，
在未形成所述第一区域及所述第五区域的所述硅基板部分，从所述硅基板的表面至规定的深度形成有第二导电型的第六区域。
9.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第二导电型的第七区域，以与所述硅基板的表面相接触的方式，形成于所述硅基板的表面上，且与所述第二区域接合，
所述第二区域及所述第七区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
10.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第二导电型的第七区域，以与所述硅基板的表面相接触的方式，选择性地形成于所述硅基板的表面上，
所述第二区域以与所述第七区域的表面接合的方式形成，
所述第二区域及所述第七区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
11.如权利要求10所述的PIN二极管，其中，
在未形成所述第二区域及所述第七区域的所述硅基板部分，从所述硅基板的表面至规定的深度形成有第一导电型的第八区域。
12.如权利要求9所述的PIN二极管，其中，
所述第二区域及所述第七区域，以选择性地包含规定厚度的第一部分和比所述规定厚度薄的第二部分的方式，形成于所述硅基板的表面上。
13.如权利要求12所述的PIN二极管，其中，
在所述第二部分，从所述第二部分的表面至规定的深度形成有第一导电型的第八区域。
14.如权利要求1所述的PIN二极管，其中，
所述中间部包含：
硅基板；
第二导电型的第九区域，从所述硅基板的表面至规定的深度形成，且与所述第二区域接合，
所述第二区域由所述多晶硅膜及非晶体硅膜中的至少一种膜形成。
15.如权利要求14所述的PIN二极管，其中，
所述第二区域选择性地形成在所述硅基板的表面上，
所述第九区域，以与所述第二区域对应的方式，选择性地形成在位于所述第二区域的正下方的所述硅基板部分。
16.如权利要求15所述的PIN二极管，其中，
在未形成所述第二区域及所述第九区域的所述硅基板部分，从所述硅基板的表面至规定的深度形成有第一导电型的第十区域。
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