CN2726126Y - 鳍状的半导体二极管结构 - Google Patents
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Abstract
一种鳍状的半导体二极管结构，此结构包括一半导体基材、一垂直半导体鳍状体、一第一导电件与一第二导电件。半导体鳍状体位于半导体基材上方，半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域与掺杂有第二掺杂物的第二重掺杂区域，第一重掺杂区域与第二重掺杂区域分别位于半导体鳍状体两侧，第一导电件接触于第一重掺杂区域，第二导电件接触于第二重掺杂区域。上述的第一重掺杂区域与第二重掺杂区域之间可更包括有一轻掺杂区域。
Description
技术领域
本实用新型关于一种半导体二极管结构，特别是关于一种应用于静电放电防护(electrostatic discharge protection，ESD protection)的鳍状的半导体二极管结构，制造此结构的制程可与制造数闸极(multiple-gates)的晶体管的制程相容。
背景技术
数十年来金氧半场效应晶体管(metal-oxide-semiconductor field effecttransistor，MOSFET)不断往缩小尺寸的趋势发展，这是为了增加速度、提高组件积集度与降低集成电路的成本。当闸极宽度不断缩短时，意味着源极与汲极对于通道(channel)的电位所造成的影响程度渐渐增加，因此，当闸极宽度缩短至某一程度以下时，闸极上所施加的电压实质上已无法控制通道的开或关状态，此种因为缩短闸极宽度所衍生的问题即是“短通道效应(short channeleffect)”。传统上用来解决短通道效应的方式包括有增加半导体基材本体的掺杂浓度、减少闸极氧化层厚度与使用浅源/汲极接合。然而，当闸极宽度进展至50nm以下时，上述方式已渐渐难以抑制短通道效应，渐渐取而代之的是形成数闸极的晶体管结构，例如双闸极或三闸极的晶体管结构，数闸极的晶体管结构可改善闸极与通道间的电容耦合效果、增加闸极对通道电位的控制能力、抑制短通道效应与使晶体管尺寸往不断缩小趋势发展。
但是，当技术着力于发展数闸极晶体管的结构及其制造方法时，甚少相关技术着力于提供对这些奈米等级尺寸的晶体管的静电放电防护。由于晶体管尺寸缩小，闸极氧化层亦跟着变薄，因此，使得晶体管对于电压冲击(voltagestress)、电性过冲击(electrical overstress，EOS)与静电放电更为敏感。晶体管常常因为静电放电而使得其失效，因此，如图6所示，对于一集成电路芯片62而言，皆会于集成电路芯片62与输入/出焊垫(I/O pad)61的接口间增加一防护组件或一半导体二极管串行(semiconductor diode string)63，用以提供对集成电路芯片62中的电路的静电放电防护。
应用于静电放电防护的半导体二极管串行必须要有低的串联电阻，串联电阻低的话，能使静电放电防护效果更佳。半导体二极管的电阻主要取决于半导体二极管的尺寸大小、构成半导体二极管所使用的材质、电流路径的长短与接触窗对于n+与p+区域的接触电阻。
请参照图1A，展示现有技术的半导体二极管形成于硅基材的剖面结构示意图，形成有p+区域15与n+区域16于具有隔离区11的硅基材10，p+区域15与n+区域16作为二极管的两端点，多晶硅堆栈层13则连接至阴极或阳极。请参照图1B，展示现有技术的半导体二极管形成于硅覆绝缘层(silicon-on-insulator，SOI)基材的剖面结构示意图，硅覆绝缘层基材包含有一二氧化硅层12与一多晶硅层14，形成有p+区域15与n+区域16于具有隔离区11的硅覆绝缘层基材，p+区域15与n+区域16作为二极管的两端点，多晶硅堆栈层13则连接至阴极或阳极。然而，图1A、1B的现有技术所形成的半导体二极管结构，其半导体二极管的尺寸大、电流路径长，且接触窗对于n+与p+区域的接触电阻大，致使半导体二极管串行的串联电阻高，因此，现有半导体二极管的静电放电防护能力仍有待改善。故，有必要提供一种静电放电防护效果佳、且可以与制造数闸极晶体管的制程兼容的半导体二极管。
实用新型内容
鉴于现有技术的不足，本实用新型的目的在于提供一种鳍状的半导体二极管结构，静电放电防护效果佳。
本实用新型的另一目的在于提供一种鳍状的半导体二极管结构，制造此结构的制程可与制造数闸极的晶体管的制程兼容。
本实用新型的又一目的在于提供一种鳍状的半导体二极管结构，其用以接触的导电件位于半导体鳍状体两侧。
本实用新型的再一目的在于提供一种鳍状的半导体二极管结构，可缩小半导体二极管的尺寸。
本实用新型的又一目的在于提供一种鳍状的半导体二极管结构，其为n+/p+穿遂二极管。
根据上述目的，本实用新型提供一种鳍状的半导体二极管结构，此结构包括一半导体基材、一垂直半导体鳍状体、一第一导电件与一第二导电件。半导体鳍状体位于半导体基材上方，半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域与掺杂有第二掺杂物的第二重掺杂区域，第一重掺杂区域与第二重掺杂区域分别位于半导体鳍状体两侧，第一导电件接触于第一重掺杂区域，第二导电件接触于第二重掺杂区域。上述的第一重掺杂区域与第二重掺杂区域之间可更包括有一轻掺杂区域。
本实用新型也提供一种鳍状的半导体二极管结构，此结构包括一半导体基材、数个半导体鳍状体与一导电件。半导体鳍状体位于半导体基材上方，每一半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域与掺杂有第二掺杂物的第二重掺杂区域，第一重掺杂区域与第二重掺杂区域分别位于半导体鳍状体两侧。导电件位于其一半导体鳍状体的第一重掺杂区域与相邻半导体鳍状体的第二重掺杂区域之间，用以电连接此两相邻半导体鳍状体。
本实用新型提供的鳍状的半导体二极管结构，其静电放电防护效果佳，且制造此结构的制程可与制造数闸极的晶体管的制程兼容。
附图说明
本实用新型的较佳实施例于前述的说明文字中辅以下列图形做更详细的阐述，其中：
图1A为现有技术的半导体二极管形成于硅基材的剖面结构示意图；
图1B为现有技术的半导体二极管形成于硅覆绝缘层基材的剖面结构示意图；
图2A为2B图的上视图；
图2B为本实用新型的半导体二极管的立体结构示意图；
图2C为本实用新型的n+/p+穿遂二极管的立体结构示意图；
图3A为本实用新型的半导体二极管接触导电件的剖面结构示意图；
图3B为图3A的上视图；
图4为本实用新型的半导体二极管接触另一导电件的剖面结构示意图；
图5为本实用新型的半导体二极管于n+重掺杂区域与p+重掺杂区域表面形成一金属硅化物层的剖面结构示意图；
图6为半导体二极管保护一集成电路芯片中的电路的示意图；
图7A为本实用新型的半导体二极管串行的剖面结构示意图；以及
图7B为图7A的上视图。
具体实施方式
请参照图2A、2B，分别为本实用新型的半导体二极管20的上视图与立体结构示意图。本实用新型的半导体二极管，包括有一半导体鳍状体21，位于半导体基材表面的一绝缘层23上方，半导体鳍状体21垂直地延伸自绝缘层23而具有高度th与宽度tw。半导体鳍状体21的材质可以为任何半导体材料，例如元素半导体(硅、锗)、合金半导体(硅-锗、硅-锗-碳)或化合物半导体(磷化铟、砷化镓)，绝缘层23的材质可以为二氧化硅、氮化硅或氧化铝，较佳的是，半导体鳍状体21的材质为硅，而其下方的绝缘层23的材质为二氧化硅。于形成半导体鳍状体21的过程中，可借由一蚀刻屏蔽22加以定义并蚀刻形成半导体鳍状体21，蚀刻屏蔽22位于半导体鳍状体21上方，蚀刻屏蔽22的材质可以为介电材料，例如二氧化硅、氮化硅，或是氮化硅位于二氧化硅上方的堆栈层，较佳的是，蚀刻屏蔽22的材质为二氧化硅。根据本实用新型，半导体鳍状体21的高度th高于200，半导体鳍状体21的宽度tw介于50～5000。半导体鳍状体21的侧壁可借由平滑化而减低其粗糙程度，可以先经由一牺牲式氧化步骤，然后再经一侧壁处理步骤(例如于1000℃的氢气环境中加热)。
如图2B所示，半导体鳍状体21具有掺杂有n-type掺杂物(例如磷、砷或锑)而形成的n+重掺杂区域212，以及具有掺杂有p-type掺杂物(例如硼或铟)而形成的p+重掺杂区域211，n+重掺杂区域212与p+重掺杂区域211分别位于半导体鳍状体21两侧。当仅于半导体鳍状体21侧壁的表面形成有此n+重掺杂区域212与p+重掺杂区域211，如图2B所示，则半导体鳍状体21的中央区域213则可经由掺杂而形成一n-type或一p-type轻掺杂区域，若中央区域213为一p-type轻掺杂区域，则此半导体二极管20则为一n+/p二极管，若中央区域213为一n-type轻掺杂区域，则此半导体二极管20则为一p+/n二极管，根据本实用新型，n+重掺杂区域212或p+重掺杂区域211的接合深度xj可介于25～1000。
当n+重掺杂区域212或p+重掺杂区域211的接合深度xj过深，而使中央区域213不存在时，则n+重掺杂区域212与p+重掺杂区域211相邻接，以使半导体二极管20形成一n+/p+穿遂二极管，如图2C所示。为形成此n+/p+穿遂二极管，掺杂浓度必须高得足以于n+重掺杂区域212与p+重掺杂区域211之间形成一穿遂接合，较佳的是，掺杂物浓度高于1019cm-3。由于n+/p+穿遂二极管具有陡峭的电流-电压特性曲线，尤其是改善了逆向特性曲线，因此n+/p+穿遂二极管无论在正向与逆向操作上，皆广泛应用于微波放大与高速开关上。
n+重掺杂区域212与p+重掺杂区域211可以导电件24接触(图3A)，图3B所示为图3A的上视图，导电件24实质上包覆于半导体鳍状体21的侧壁。导电件24的材质可以为金属(例如钨、铜)、金属氮化物(例如氮化钛、氮化铊)、重掺杂半导体(例如n+掺杂的多晶硅)，或者导电件24可以为一选自于金属氮化物、金属与重掺杂半导体材质的堆栈层，例如导电件24可包括有一第一导体层251与一第二导体层252，其中第一导体层251位于该第二导体层252下方(如图4所示)，较佳的是，第一导体层251的材质为氮化钛，第二导体层252的材质为钨。
根据本实用新型，可于n+重掺杂区域212与p+重掺杂区域211表面形成一金属硅化物层26(如图5所示)，如此，导电件24将与金属硅化物层26形成接触，金属硅化物层26的材质可以为硅化钛、硅化钴、硅化镍或硅化铂。以形成硅化钴为例，可先沉积钴于n+重掺杂区域212与p+重掺杂区域211表面，然后经由一加热步骤以形成硅化钴。实际上，金属硅化物层26若溶解穿透至中央区域213的话，反而会增加半导体二极管的正向与逆向漏电流，尤其对于当金属硅化物层的穿透深度m接近于接合深度n，例如n+重掺杂区域212或p+重掺杂区域211接合深度n缩短或金属硅化物层的穿透深度m增加，更容易发生。因此，对于设计本实用新型的半导体二极管结构，应留意n+重掺杂区域212或p+重掺杂区域211接合深度n与金属硅化物层的穿透深度m，较佳的是，n+重掺杂区域212或p+重掺杂区域211的接合深度n大于金属硅化物层26的穿透深度至少50。
本实用新型的鳍状的半导体二极管结构，其半导体二极管的尺寸小、电流路径短，且接触窗对于n+与p+区域的接触电阻小，使得半导体二极管串行的串联电阻高，因此，本实用新型提供了一种静电放电防护能力佳的半导体二极管。
由本实用新型图3A所形成的半导体二极管串行如图7A所示，图7B所示为图7A的上视图，图上显示本实用新型的鳍状的半导体二极管串行占用的面积小，每一半导体二极管之间是以导电件24相接而形成串连结构。
如图6所示，当欲保护集成电路芯片62中的电路时，则于集成电路芯片62与输入/出焊垫61的接口间增加一半导体二极管串行63，半导体二极管串行63分别于两端电连接于电源供应端点VDD与VSS。当一正电压火花放电施加于输入/出焊垫61时，电连接于输入/出焊垫61与VDD之间的半导体二极管串行631将顺向偏压，以保护集成电路芯片62中的电路。反之，当一负电压火花放电施加于输入/出焊垫61时，电连接于输入/出焊垫61与VSS之间的半导体二极管串行632将顺向偏压，以保护集成电路芯片62中的电路。
然而，以上所述，仅为本实用新型的具体实施例的详细说明与附图，并非用以限制本实用新型及本实用新型的特征，所有熟悉该项技艺的人，依本实用新型的构思所做的等效修饰或变化，皆应包含于本实用新型的权利要求中。
Claims (69)
1.一种鳍状的半导体二极管结构，其特征在于，该结构至少包括：
一半导体基材；
一垂直半导体鳍状体，位于该半导体基材上方，该半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域与掺杂有第二掺杂物的第二重掺杂区域，该第一重掺杂区域与该第二重掺杂区域分别位于该半导体鳍状体两侧；以及
一第一导电件与一第二导电件，该第一导电件接触于该第一重掺杂区域，该第二导电件接触于该第二重掺杂区域。
2.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为硅。
3.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为锗。
4.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为化合物半导体。
5.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体基材表面具有一绝缘层。
6.如权利要求5所述的鳍状的半导体二极管结构，其特征在于，该绝缘层的材质为二氧化硅。
7.如权利要求5所述的鳍状的半导体二极管结构，其特征在于，该绝缘层为一介电层，其材质为氮化硅或氧化铝。
8.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一掺杂物为n-type掺杂物，其材质为磷、砷或锑。
9.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第二掺杂物为p-type掺杂物，其材质为硼或铟。
10.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属，其材质为钨或铜。
11.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属氮化物，其材质为氮化钛或氮化铊。
12.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为重掺杂半导体，其材质为p+掺杂的多晶硅。
13.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件皆具有一第一导体层与一第二导体层，该第一导体层位于该第二导体层下方。
14.如权利要求13所述的鳍状的半导体二极管结构，其特征在于，该第一导体层的材质为氮化钛，该第二导体层的材质为钨。
15.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的宽度介于50～5000。
16.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的高度高于200。
17.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体基材为一硅覆绝缘物基材。
18.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该第一重掺杂区域与该第二重掺杂区域相邻接，以使该半导体二极管为一穿遂二极管。
19.如权利要求18所述的鳍状的半导体二极管结构，其特征在于，该第一重掺杂区域与该第二重掺杂区域之间形成一穿遂接合。
20.如权利要求18所述的鳍状的半导体二极管结构，其特征在于，该第一掺杂物与该第二掺杂物浓度皆高于1019cm-3。
21.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一蚀刻屏蔽，该蚀刻屏蔽位于该半导体鳍状体上方。
22.如权利要求21所述的鳍状的半导体二极管结构，其特征在于，该蚀刻屏蔽的材质为介电材料，选自于二氧化硅、氮化硅与氮化硅位于二氧化硅上方的堆栈层。
23.如权利要求1所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一金属硅化物层，该金属硅化物层位于该第一重掺杂区域与该第二重掺杂区域。
24.如权利要求23所述的鳍状的半导体二极管结构，其特征在于，该金属硅化物层的材质为硅化钛、硅化钴、硅化镍或硅化铂。
25.如权利要求23所述的鳍状的半导体二极管结构，其特征在于，该第一重掺杂区域与该第二重掺杂区域的接合深度大于该金属硅化物层的穿透深度至少50。
26.一种鳍状的半导体二极管结构，其特征在于，该结构至少包括：
一半导体基材；
一垂直半导体鳍状体，位于该半导体基材上方，该半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域、掺杂有第二掺杂物的第二重掺杂区域与一轻掺杂区域，该第一重掺杂区域与该第二重掺杂区域分别位于该半导体鳍状体两侧；以及
一第一导电件与一第二导电件，该第一导电件接触于该第一重掺杂区域，该第二导电件接触于该第二重掺杂区域。
27.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为硅。
28.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为锗。
29.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为化合物半导体。
30.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体基材表面具有一绝缘层。
31.如权利要求30所述的鳍状的半导体二极管结构，其特征在于，该绝缘层的材质为二氧化硅。
32.如权利要求30所述的鳍状的半导体二极管结构，其特征在于，该绝缘层为一介电层，其材质为氮化硅或氧化铝。
33.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第一掺杂物为n-type掺杂物，其材质为磷、砷或锑。
34.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第二掺杂物为p-type掺杂物，其材质为硼或铟。
35.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属，其材质为钨或铜。
36.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属氮化物，其材质为氮化钛或氮化铊。
37.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为重掺杂半导体，其材质为p+掺杂的多晶硅。
38.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件皆具有一第一导体层与一第二导体层，该第一导体层位于该第二导体层下方。
39.如权利要求38所述的鳍状的半导体二极管结构，其特征在于，该第一导体层的材质为氮化钛，该第二导体层的材质为钨。
40.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的宽度介于50～5000。
41.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的高度高于200。
42.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体基材为一硅覆绝缘物基材。
43.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一蚀刻屏蔽，该蚀刻屏蔽位于该半导体鳍状体上方。
44.如权利要求43所述的鳍状的半导体二极管结构，其特征在于，该蚀刻屏蔽的材质为介电材料，选自于二氧化硅、氮化硅与氮化硅位于二氧化硅上方的堆栈层。
45.如权利要求26所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一金属硅化物层，该金属硅化物层位于该第一重掺杂区域与该第二重掺杂区域。
46.如权利要求45所述的鳍状的半导体二极管结构，其特征在于，该金属硅化物层的材质为硅化钛、硅化钴、硅化镍或硅化铂。
47.如权利要求45所述的鳍状的半导体二极管结构，其特征在于，该第一重掺杂区域与该第二重掺杂区域的接合深度大于该金属硅化物层的穿透深度至少50。
48.一种鳍状的半导体二极管结构，其特征在于，该结构至少包括：
一半导体基材；
数个半导体鳍状体，位于该半导体基材上方，每一该半导体鳍状体具有掺杂有第一掺杂物的第一重掺杂区域与掺杂有第二掺杂物的第二重掺杂区域，该第一重掺杂区域与该第二重掺杂区域分别位于该半导体鳍状体两侧；以及
一导电件，位于其一半导体鳍状体的第一重掺杂区域与相邻半导体鳍状体的第二重掺杂区域之间，用以电连接该两相邻半导体鳍状体。
49.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为硅。
50.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为锗。
51.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的材质为化合物半导体。
52.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体基材表面具有一绝缘层。
53.如权利要求52所述的鳍状的半导体二极管结构，其特征在于，该绝缘层的材质为二氧化硅。
54.如权利要求52所述的鳍状的半导体二极管结构，其特征在于，该绝缘层为一介电层，其材质为氮化硅或氧化铝。
55.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第一掺杂物为n-type掺杂物，其材质为磷、砷或锑。
56.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第二掺杂物为p-type掺杂物，其材质为硼或铟。
57.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属，其材质为钨或铜。
58.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为金属氮化物，其材质为氮化钛或氮化铊。
59.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件的材质为重掺杂半导体，其材质为p+掺杂的多晶硅。
60.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该第一导电件与该第二导电件皆具有一第一导体层与一第二导体层，该第一导体层位于该第二导体层下方。
61.如权利要求60所述的鳍状的半导体二极管结构，其特征在于，该第一导体层的材质为氮化钛，该第二导体层的材质为钨。
62.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的宽度介于50～5000。
63.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体鳍状体的高度高于200。
64.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体基材为一硅覆绝缘物基材。
65.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一蚀刻屏蔽，该蚀刻屏蔽位于该半导体鳍状体上方。
66.如权利要求65所述的鳍状的半导体二极管结构，其特征在于，该蚀刻屏蔽的材质为介电材料，选自于二氧化硅、氮化硅与氮化硅位于二氧化硅上方的堆栈层。
67.如权利要求48所述的鳍状的半导体二极管结构，其特征在于，该半导体二极管更包括有一金属硅化物层，该金属硅化物层位于该第一重掺杂区域与该第二重掺杂区域。
68.如权利要求67所述的鳍状的半导体二极管结构，其特征在于，该金属硅化物层的材质选自于硅化钛、硅化钴、硅化镍与硅化铂。
69.如权利要求67所述的鳍状的半导体二极管结构，其特征在于，该第一重掺杂区域与该第二重掺杂区域的接合深度大于该金属硅化物层的穿透深度至少50。
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|---|---|---|---|---|
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2004
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Cited By (5)
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| CN103208532A (zh) * | 2013-02-28 | 2013-07-17 | 溧阳市宏达电机有限公司 | 一种鳍型pin二极管 |
| TWI570943B (zh) * | 2013-07-12 | 2017-02-11 | 聯華電子股份有限公司 | 鰭式二極體結構 |
| CN104347729A (zh) * | 2013-07-24 | 2015-02-11 | 联华电子股份有限公司 | 鳍式二极管结构 |
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