KR20090014022A - 상변화 기억 소자 - Google Patents

Abstract

본 발명은, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치된 다수의 바(Bar) 타입의 액티브 영역들을 포함하며, 상기 액티브 영역 내에 N 타입의 불순물을 영역이 구비된 반도체기판과, 상기 액티브 영역 상에 그룹지어 형성된 제1콘택; 상기 액티브 영역 상에 형성되며, 상기 그룹지어 형성된 제1콘택의 일측 또는 타측에 형성된 제2콘택과, 상기 제1콘택 상에 형성된 제3콘택과, 상기 액티브 영역의 방향과 수직한 방향에 따라 배열된 모든 제3콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 라인 타입으로 형성된 상변화막과 상부전극의 적층패턴과, 상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성된 제4콘택과 및 상기 상변화막과 상부전극의 적층패턴의 방향에 따라 배열된 모든 제4콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 형성된 비트라인을 포함한다.

Description

상변화 기억 소자{Phase change RAM device}

본 발명은 상변화 기억 소자에 관한 것으로, 더욱 상세하게는, 상부전극과 상부전극 콘택 간의 오버랩 마진을 증가시킬 수 있는 상변화 기억 소자에 관한 것이다.

일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory; RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.

그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.

이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 상변화 기억 소자(Phase change memory)가 제안되었다.

이러한, 상기 상변화 기억 소자는 두 전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.

현재, 고집적화 상변화 기억 소자를 개발하는 시점에서, PN 다이오드를 이용하고 있는데, 상기 PN 다이오드를 이용한 상변화 기억 소자는, 비트라인으로부터 상부전극과 상변화막을 통해서 PN 다이오드를 걸쳐 실리콘기판의 N형의 불순물 영역을 지나서 워드라인으로 전류 흐름을 형성하고 있다.

이와 같이, PN 다이오드를 이용한 상변화 기억 소자는 씨모스(CMOS) 트랜지스터에 비해 전류 흐름이 높아 프로그래밍 전류를 확보할 수 있으며, 디램 또는 플래쉬 소자에 비해 셀 사이즈를 작게 형성할 수 있는 장점을 가지고 있다.

한편, 상기 비트라인과 상부전극을 연결하는 상부전극 콘택은 하나의 셀에 형성된 상부전극 상에 되고 있는데, 이처럼, 셀 하나에 상부전극 콘택이 하나씩 형성됨에 따라, 상부전극과 상부전극 콘택간의 오버랩 마진을 크게 확보하지 못하고 있는 실정이다.

그래서, 콘택 저항은 증가하게 되고, 이로 인해, 셀의 프로그래밍시 프로그 래밍 전류는 증가하게 된다.

본 발명은 상부전극과 상부전극 콘택간의 오버랩 마진을 증가시킬 수 있는 상변화 기억 소자를 제공함에 그 목적이 있다.

본 발명은, 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치된 다수의 바(Bar) 타입의 액티브 영역들을 포함하며, 상기 액티브 영역 내에 N 타입의 불순물을 영역이 구비된 반도체기판; 상기 액티브 영역 상에 그룹지어 형성된 제1콘택; 상기 액티브 영역 상에 형성되며, 상기 그룹지어 형성된 제1콘택의 일측 및 또는 타측에 형성된 제2콘택; 상기 제1콘택 상에 형성된 제3콘택; 상기 액티브 영역의 방향과 수직한 방향에 따라 배열된 모든 제3콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 라인 타입으로 형성된 상변화막과 상부전극의 적층패턴; 상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성된 제4콘택; 및 상기 상변화막과 상부전극의 적층패턴의 방향에 따라 배열된 모든 제4콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 형성된 비트라인;을 포함하는 상변화 기억 소자를 제공한다.

여기서, 상기 제2간격은 상기 제1간격 보다 넓은 것을 포함한다.

상기 제1콘택은 단결정 실리콘막으로 형성된 것을 포함한다.

상기 제2콘택은 상기 제1콘택 보다 큰 폭을 갖도록 형성된 것을 포함한다.

상기 제3콘택은 상기 제1콘택 보다 작은 크기로 형성된 것을 포함한다.

상기 제3콘택은 히터용 콘택인 것을 포함한다.

상기 제4콘택은 상기 제2간격으로 이격된 액티브 영역 사이의 상변화막과 상부전극의 적층패턴 상에 서로 이웃하여 배치되도록 형성된 것을 포함한다.

상기 제4콘택은 상기 제2간격으로 이격된 액티브 영역 사이의 상변화막과 상부전극의 적층패턴 상에 엇갈리게 배치되도록 형성된 것을 포함한다.

본 발명은, 실리콘기판의 액티브 영역을 제1간격으로 이격된 한 쌍이 상기 제1간격 보다 큰 간격인 제2간격으로 배열되게 바 타입으로 형성하며, 상기 액티브 영역의 방향에 따라 라인 타입으로 형성된 상변화막과 상부전극의 적층패턴 상에 상부전극 콘택을 형성하되, 상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성하는 것을 특징으로 한다.

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 평면도로서, 도시된 바와 같이, 제1간격(S1)으로 이격된 한 쌍이 상기 제1간격(S1) 보다 큰 간격인 제2간격(S2)으로 배열되게 배치되는 바 타입(Bar type)의 액티브 영역(110)을 포함하는 실리콘기판(100)의 액티브 영역(110) 상에 상기 액티브 영역의 방향에 따라 라인 타입(Line type)으로 형성된 상변화막과 상부전극의 적층패턴(150)이 형성되며, 상기 제2간격(S2)으로 이격된 액티브 영역 사이의 상변화막과 상부전극의 적층패턴(150) 상에 상부전극 콘택용 콘택(160)이 형성된다.

이처럼, 본 발명은 상부전극과 콘택하는 상부전극 콘택을 상기 제1간격 보다 큰 간격인 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성함으로써, 상기 상부전극 콘택을 종래 대비 크게 형성할 수 있게 되어, 이를 통해, 상부전극과 상부전극 콘택 간의 오버랩 마진을 증가시킬 수 있다.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도로서, 이를 참조하여 설명하면 다음과 같다.

도 2a를 참조하면, 바 타입의 액티브 영역(110)을 포함하는 실리콘기판(100)의 상기 액티브 영역(110)에 N형의 불순물 이온주입을 수행하여 상기 액티브 영역 내에 N형 불순물 영역(111)을 형성한다. 상기 액티브 영역(110)은 제1간격(S1)으로 이격된 한 쌍이 상기 제1간격(S1) 보다 큰 간격인 제2간격(S2)으로 배열되도록 형성하며, 상기 제1간격(S1)은 500∼2000Å 정도이다.

그런다음, 상기 N형 불순물 영역(111)이 형성된 실리콘기판(100) 상에 제1절연막(미도시)을 형성한 후, 상기 제1절연막을 식각하여 제1폭을 갖는 제1콘택홀(120H)을 형성한다. 상기 제1콘택홀(120H)은 2의 배수 형태로 그룹지어 형성한다.

다음으로, 상기 제1콘택홀(120H) 내에 제1콘택(120)을 형성한다. 상기 제1콘택(120)은 SEG 공정을 통하여 N 타입의 단결정으로 형성하며, 200∼2000Å의 폭을 갖도록 형성한다.

도 2b를 참조하면, 상기 그룹지어 형성된 제1콘택(120)의 일측 및 타측 부분이 노출되도록 상기 제1절연막을 식각하여 상기 제1콘택홀(120H)의 제1폭 보다 큰 제2폭을 갖는 제2콘택홀(130H)을 형성한다. 즉, 상기 제2콘택홀(130H)은 2개 또는 4개 또는 8개씩 그룹지어 형성된 상기 제1콘택(120)들 사이에 형성한다.

본 발명의 바람직한 실시예에서는, 도시된 바와 같이, 상기 제2콘택홀(130H)은 2개씩 그룹지어 형성된 상기 제1콘택(120)들 사이에 형성한다.

그런다음, 상기 제2콘택홀(130H) 내에 제2콘택(130)을 형성한다. 상기 제2콘택(130)은 후속의 워드라인(word line)과 연결되는 부분이다. 상기 제2콘택(130)은 금속계 막의 증착 및 식각 공정을 통하여 형성하며, 상기 제1콘택(120) 보다 큰 폭을 갖도록 형성한다.

도 2c를 참조하면, 상기 제2콘택(130) 및 제1콘택(120)을 포함한 제1절연막 상에 질화막 계열의 제2절연막을 증착한 후, 상기 제2절연막을 식각하여 상기 제1콘택(120)을 노출시키는 제3콘택홀(140H)을 형성한다.

그런다음, 상기 제3콘택홀(140H) 내에 제3콘택(140)을 형성한다. 상기 제3콘택(140)은 후속의 상변화막에 주울 열(Jule heat)을 전달하는 히터용 콘택이다. 상기 제3콘택(140)은 도전막의 증착 및 식각 공정을 통하여 형성하며, 상기 제1콘택(120) 보다 작은 폭으로 갖도록 형성하되, 바람직하게는 1000Å 이하의 폭을 갖도록 형성한다.

도 2d를 참조하면, 상기 액티브 영역(110)의 방향과 수직한 방향에 따라 배열된 모든 제3콘택(140)과 콘택하도록 상변화 물질과 상부전극용 도전막의 증착 및 식각 공정을 통하여 상기 액티브 영역(110)과 수직한 방향에 따라 라인 타입으로 상변화막과 상부전극의 적층패턴(150)을 형성한다. 상기 상변화막과 상부전극의 적층패턴(150)을 라인 타입으로 형성하여 상변화막의 식각 공정시에 가장자리 영역의 개방을 작게하여 식각 손실을 줄일 수 있다.

도 2e를 참조하면, 상기 상변화막과 상부전극의 적층패턴(150)을 포함하여 상기 제2절연막 상에 제3절연막을 형성한 후, 상기 제3절연막을 식각하여 상기 제2(S2)간격으로 이격된 액티브 영역(110) 사이의 상부전극을 노출시키는 직사각형의 제4콘택홀(160H)을 형성한다.

상기 제4콘택홀(160H) 내에 제4콘택(160)을 형성한다. 즉, 상기 제4콘택(160)은 상기 제2간격(S2)으로 이격된 액티브 영역(110) 사이의 상부전극 상에 서로 이웃하여 배치되도록 형성한다. 상기 제4콘택(160)은 상기 상부전극과 후속의 비트라인(Bite line)을 연결시키는 상부전극 콘택용이다. 상기 제4콘택(160)은 금속계 막의 증착 및 식각 공정을 통하여 형성하며, 상기 액티브 영역 방향으로 폭이 좁은 모양을 갖는 직사각형으로 형성한다.

이처럼, 본 발명은 실리콘기판의 액티브 영역(110)을 제1간격(S1)으로 이격된 한 쌍이 상기 제1간격(S1) 보다 큰 간격인 제2간격(S2)으로 배열되게 바 타입으로 형성하며, 상기 액티브 영역의 방향에 따라 라인 타입으로 형성된 상변화막과 상부전극의 적층패턴(150) 상에 제4콘택(160)을 형성하되, 상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성함으로써, 상기 상부전극과 상기 제4콘택 간의 오버랩 마진을 종래 대비 증가시킬 수 있다.

따라서, 본 발명은 상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성된 제4콘택으로 인하여 상부전극 자체의 저항을 이용할 수 있게 되어 셀의 프로그래밍시 상부전극의 저항 효과로 인하여 프로그래밍 전류를 감소시킬 수 있다.

도 2f를 참조하면, 상기 상변화막과 상부전극의 적층패턴(150)의 방향에 따라 배열된 모든 제4콘택(160)과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 비트라인(170)을 형성한다. 상기 상부전극과 제4콘택의 오버 랩 마진이 증가된 만큼 상기 비트라인(170)도 제4콘택(160)과의 오버 랩 마진을 크게 할 수 있어서 공정이 용이하다.

도 2g를 참조하면, 공지된 공정에 따라 상기 제2콘택(130) 상에 제5콘택(180)을 형성한 후, 상기 액티브 영역의 방향을 따라 형성된 제5콘택(150)들과 연결되도록 워드라인(190)을 형성한다.

한편, 전술한 바와 같이, 상기 제4콘택(160)은 제2간격(S2)으로 이격된 액티브 영역(110)들 사이의 상변화막과 상부전극의 적층패턴(150) 상에 서로 이웃하여 배치되도록 형성하는 것에 대해 도시하고 설명하였으나, 도 3에 도시된 바와 같이, 상기 제4콘택(160)은 상기 제2간격(S2)으로 이격된 액티브 영역(110)들 사이의 상변화막과 상부전극의 적층패턴(150) 상에 형성하되, 엇갈리게 배치되도록 형성할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 나타낸 평면도.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위항 공정별 평면도.

도 3은 본 발명의 다른 실시예에 따른 상변화 기억 소자를 나타낸 평면도.

Claims (8)

1. 제1간격으로 이격된 한 쌍이 제2간격으로 배열되게 배치된 다수의 바(Bar) 타입의 액티브 영역들을 포함하며, 상기 액티브 영역 내에 N 타입의 불순물을 영역이 구비된 반도체기판;

   상기 액티브 영역 상에 그룹지어 형성된 제1콘택;

   상기 액티브 영역 상에 형성되며, 상기 그룹지어 형성된 제1콘택의 일측 또는 타측에 형성된 제2콘택;

   상기 제1콘택 상에 형성된 제3콘택;

   상기 액티브 영역의 방향과 수직한 방향에 따라 배열된 모든 제3콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 라인 타입으로 형성된 상변화막과 상부전극의 적층패턴;

   상기 제2간격으로 이격된 액티브 영역 사이의 상부전극 상에 형성된 제4콘택; 및

   상기 상변화막과 상부전극의 적층패턴의 방향에 따라 배열된 모든 제4콘택과 콘택하도록 상기 액티브 영역과 수직한 방향에 따라 형성된 비트라인;

   를 포함하는 것을 특징으로 하는 상변화 기억 소자.
2. 제 1 항에 있어서,

   상기 제2간격은 상기 제1간격 보다 넓은 것을 특징으로 하는 상변화 기억 소 자.
3. 제 1 항에 있어서,

   상기 제1콘택은 단결정 실리콘막으로 형성된 것을 특징으로 하는 상변화 기억 소자.
4. 제 1 항에 있어서,

   상기 제2콘택은 상기 제1콘택 보다 큰 폭을 갖도록 형성된 것을 특징으로 하는 상변화 기억 소자.
5. 제 1 항에 있어서,

   상기 제3콘택은 상기 제1콘택 보다 작은 크기로 형성된 것을 특징으로 하는 상변화 기억 소자.
6. 제 1 항에 있어서,

   상기 제3콘택은 히터용 콘택인 것을 특징으로 하는 상변화 기억 소자.
7. 제 1 항에 있어서,

   상기 제4콘택은 상기 제2간격으로 이격된 액티브 영역 사이의 상변화막과 상부전극의 적층패턴 상에 서로 이웃하여 배치되도록 형성된 것을 특징으로 하는 상 변화 기억 소자.
8. 제 1 항에 있어서,

   상기 제4콘택은 상기 제2간격으로 이격된 액티브 영역 사이의 상변화막과 상부전극의 적층패턴 상에 엇갈리게 배치되도록 형성된 것을 특징으로 하는 상변화 기억 소자.

Images