CN117156867A - 半导体结构及其制备方法 - Google Patents

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CN117156867A
CN117156867A CN202210538052.9A CN202210538052A CN117156867A CN 117156867 A CN117156867 A CN 117156867A CN 202210538052 A CN202210538052 A CN 202210538052A CN 117156867 A CN117156867 A CN 117156867A
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CN
China
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forming
change memory
phase change
memory structure
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CN202210538052.9A
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王晓光
曾定桂
李辉辉
邓杰芳
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/10—Phase change RAM [PCRAM, PRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
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    • H10N70/20—Multistable switching devices, e.g. memristors

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本申请涉及一种半导体结构及其制备方法，该半导体结构包括晶体管；第一相变存储结构，所述第一相变存储结构的底电极与所述晶体管的源极或漏极第一端电连接；第二相变存储结构，所述第二相变存储结构的顶电极与所述晶体管的第一端所述第一相变存储结构的底电极电连接；第一位线，与所述第一相变存储结构的顶电极电连接；第二位线，与所述第二相变存储结构的底电极电连接。该半导体结构通过两个相变存储结构构成互补结构，其中第一相变存储结构与第二相变存储结构可以始终配置为互补状态(例如第一相变存储结构处于结晶相态，而第二相变存储结构处于非晶相态，或者反之)，使其无需外部参考信号，读取速度快，读取裕量大，且可靠性较高。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
相变随机存储器(Phase Change Random Access Memory，PCRAM)是一种利用相变材料作为存储介质，通过相变材料在电流的焦耳热作用下，在结晶相态(crystalline)和非晶相态(amorphous)之间快速并可逆的转换时，会呈现出的不同电阻率这一特性来实现数据存储的新兴非易失性存储技术。
当前最普遍的PCRAM存储器内部组合方式为1T-1R(一个晶体管串联一个阻变存储器)单元，能够实现阵列配置，且每个单元都可以被随机地、独立地选取。
然而，1T-1R还存在需要提供参考信号，读取裕量较小的缺点。如何提升PCRAM存储器的读取裕量是亟需解决的问题。
发明内容
基于此，有必要针对现有技术中需要提供参考信号，读取裕量较小的问题，提供一种半导体结构及其制备方法。
根据一些实施例，本申请一方面提供一种半导体结构，包括：
晶体管；
第一相变存储结构，所述第一相变存储结构的底电极与所述晶体管的第一端电连接；
第二相变存储结构，所述第二相变存储结构的顶电极与所述晶体管的第一端电连接；
第一位线，与所述第一相变存储结构的顶电极电连接；
第二位线，与所述第二相变存储结构的底电极电连接。
在其中一个实施例中，所述第一相变存储结构及所述第二相变存储结构均包括：由下至上依次叠置的所述底电极、加热结构、相变层及所述顶电极。
在其中一个实施例中，所述第一相变存储结构的底电极与所述第二相变存储结构的底电极位于同一层中，所述第一相变存储结构的加热结构与所述第二相变存储结构的加热结构部位于同一层中，所述第一相变存储结构的相变层与所述第二相变存储结构的相变层位于同一层中，所述第一相变存储结构的顶电极与所述第二相变存储结构的顶电极位于同一层中。
在其中一个实施例中，所述加热结构的宽度小于所述底电极或所述顶电极的宽度的1/5；
所述半导体结构还包括：
气隙，位于所述第一相变存储结构的加热结构与所述第二相变存储结构的加热结构之间。
在其中一个实施例中，所述气隙的顶部高于所述第一相变存储结构的顶电极的下表面及所述第二相变存储结构的顶电极的下表面。
在其中一个实施例中，所述第一相变存储结构包括由下至上依次叠置的所述底电极、加热结构、相变层及所述顶电极；所述第二相变存储结构包括由下至上依次叠置的所述顶电极、相变层、加热结构及所述底电极；
所述第二相变存储结构的底电极高于所述第一相变存储结构的顶电极，或
所述第二相变存储结构的底电极与所述第一相变存储结构的顶电极齐平。
在其中一个实施例中，所述第一位线与所述第二位线位于同一层中。
在其中一个实施例中，所述第二相变存储结构的顶电极和所述第一相变存储结构的底电极均通过第一互连线电连接至所述晶体管的第一端。
在其中一个实施例中，所述第一互连线经由第一插塞与所述晶体管的第一端相连接；
所述第一相变存储结构的底电极经由第二插塞与所述第一互连线相连接，所述第一相变存储结构的顶电极经由第三插塞与所述第一位线相连接；
所述第二相变存储结构的底电极经由第四插塞与所述第二位线相连接，所述第二相变存储结构的顶电极与所述第一互连线电连接。
在其中一个实施例中，所述半导体结构还包括：
第二互连线，位于所述第一互连线上，经由第五插塞与所述第一互连线相连接，且与所述第二相变存储结构的顶电极电连接。
在其中一个实施例中，所述半导体结构还包括：
第三互连线，位于所述第二互连线上，经由第六插塞与所述第二互连线相连接，并经由第七插塞与所述第二相变存储结构的顶电极相连接。
本申请另一方面还提供一种半导体结构的制备方法，包括如下步骤：
形成晶体管；
形成第一相变存储结构、第二相变存储结构、第一位线及第二位线；其中
所述第一相变存储结构的底电极与所述晶体管的第一端电连接；
所述第二相变存储结构的顶电极与所述晶体管的第一端电连接；
所述第一位线与所述第一相变存储结构的顶电极电连接；
所述第二位线与所述第二相变存储结构的底电极电连接。
在其中一个实施例中，所述形成第一相变存储结构、第二相变存储结构、第一位线及第二位线，包括如下步骤：
形成第一介质层，所述第一介质层覆盖所述晶体管；
于所述第一介质层内形成第一互连孔，所述第一互连孔暴露出所述晶体管的第一端；
于所述第一互连孔内形成第一插塞，并于所述第一介质层的上表面形成第一互连线，所述第一互连线经由所述第一插塞与所述晶体管的第一端相连接；
于所述第一介质层上形成第二介质层，并于所述第二介质层内形成第二互连孔，所述第二互连孔暴露出所述第一互连线；
于所述第二互连孔内形成第二插塞；
于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，并于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构；所述第一相变存储结构的底电极经由所述第二插塞与所述第一互连线相连接，所述第二相变存储结构的顶电极与所述第一互连线电连接；
于所述第五介质层上形成第六介质层，并于所述第六介质层内形成第三互连孔，于所述第六介质层、所述第五介质层及所述第四介质层内形成第四互连孔，所述第三互连孔暴露出所述第一相变存储结构的顶电极，所述第四互连孔暴露出所述第二相变存储结构的底电极；
于所述第三互连孔内形成第三插塞，且于所述第四互连孔内形成第四插塞，并于所述第六介质层上形成所述第一位线及所述第二位线，所述第一位线经由所述第三插塞与所述第一相变存储结构的顶电极电连接，所述第二位线经由所述第四插塞与所述第二相变存储结构的底电极电连接。
在其中一个实施例中，所述于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，并于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构，包括如下步骤：
于所述第二介质层上形成一对间隔排布的底电极，分别作为所述第一相变存储结构的底电极及所述第二相变存储结构的底电极；
于所述第二介质层上形成第三介质层，所述第一相变存储结构的底电极及所述第二相变存储结构的底电极均位于所述第三介质层内；
于所述第三介质层上形成第四介质层，所述第四介质层覆盖所述底电极；并于所述第四介质层内形成通孔，所述通孔与所述底电极一一对应设置，且暴露出所述底电极；所述第四介质层内形成有气隙，所述气隙位于所述通孔之间；
于所述通孔内形成加热结构及相变层；
于所述第四介质层上形成一对间隔排布的顶电极，所述顶电极与所述相变层相接触；并于所述第四介质层上形成第五介质层，所述第五介质层覆盖裸露的所述第四介质层的表面。
在其中一个实施例中，所述于所述通孔内形成加热结构及相变层，包括如下步骤：
于所述通孔内及所述第四介质层的上表面形成加热材料层；
去除位于所述第四介质层上表面的所述加热材料层，并对位于所述通孔内的所述加热材料层进行回刻，以得到上表面低于所述通孔顶部的所述加热结构；
于所述通孔内及所述第四介质层的上表面形成相变材料层；
去除位于所述第四介质层上表面的所述相变材料层，保留于所述通孔内的所述相变材料层即为所述相变层。
在其中一个实施例中，于所述第二介质层内形成所述第二互连孔的同时，还于所述第二介质层内形成第五互连孔；
于所述第二互连孔内形成第二插塞的同时，还于所述第五互连孔内形成第五插塞；
于所述第二介质层上形成一对间隔排布的底电极的同时，还于所述底电极之间形成第二互连线，所述第二互连线与所述底电极之间具有间隙，所述第三介质层填满所述第二互连线与所述底电极之间的间隙；
于所述第六介质层、所述第五介质层及所述第四介质层内形成第四互连孔的同时，还于所述第六介质层、所述第五介质层及所述第四介质层内形成第六互连孔，并于所述第六介质层内形成第七互连孔，所述第六互连孔暴露出所述第二互连线，所述第七互连孔暴露出所述第二相变存储结构的顶电极；
于所述第三互连孔内形成第三插塞，且于所述第四互连孔内形成第四插塞的同时，还于所述第六互连孔内形成第六插塞，并于所述第七互连孔内形成第七插塞；
于所述第六介质层上形成所述第一位线及所述第二位线的同时，还于所述第六介质层上形成第三互连线。
在其中一个实施例中，于所述第一介质层内形成第一互连孔的同时，还于所述第一介质层内形成第八互连孔，所述第八互连孔暴露出所述晶体管的第二端；
于所述第一互连孔内形成第一插塞的同时，还于所述第八互连孔内形成第八插塞；
于所述第一介质层的上表面形成第一互连线的同时，还于所述第一介质层的上表面形成控制线，所述控制线与所述第一互连线之间具有间隙。
在其中一个实施例中，在形成所述第一互连线及所述控制线之后，且形成所述第二介质层之前，还包括如下步骤：
于所述第一互连线、所述控制线及裸露的所述第一介质层上形成刻蚀停止层。
在其中一个实施例中，在形成所述刻蚀停止层之后，且形成所述第二介质层之前，还包括如下步骤：
于所述第一互连线及所述控制线之间的所述刻蚀停止层的上表面形成填充介质层，所述填充介质层填满所述第一互连线与所述控制线之间的间隙。
在其中一个实施例中，于所述第一介质层内形成所述第一互连孔及所述第八互连孔的同时，还于所述第一介质层内形成第九互连孔，所述第九互连孔暴露出所述晶体管的控制端；
于所述第一互连孔内形成第一插塞的同时，且于所述第八互连孔内形成第八插塞的同时，还于所述第九互连孔内形成第九引出结构。
本申请提供的半导体结构及其制备方法可以具有以下优点：
本申请提供的半导体结构，通过两个相变存储结构构成互补结构，其中第一相变存储结构与第二相变存储结构可以始终配置为互补状态(例如第一相变存储结构处于结晶相态，而第二相变存储结构处于非晶相态，或者反之)，使其无需外部参考信号，读取速度快，读取裕量大，且可靠性较高。
本申请提供的半导体结构的制备方法，通过形成两个相变存储结构构成互补结构，其中第一相变存储结构与第二相变存储结构可以始终配置为互补状态(例如第一相变存储结构处于结晶相态，而第二相变存储结构处于非晶相态，或者反之)，使其制备而得的半导体结构无需外部参考信号，读取速度快，读取裕量大，且可靠性较高。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请其中一个实施例提供的半导体结构的制备方法的流程图；
图2为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S102的流程图；
图3为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S202所得结构的截面示意图；
图4为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S203所得结构的截面示意图；
图5为本申请其中一个实施例提供的半导体结构的制备方法中，在形成第一互连线及控制线之后，且在形成第二介质层之前，还可以包括于第一互连线、控制线及裸露的第一介质层上形成刻蚀停止层；以及于第一互连线及控制线之间的刻蚀停止层的上表面形成填充介质层的步骤所得结构的截面示意图；
图6为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S204所得结构的截面示意图；
图7为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S206所得结构的截面示意图；
图8至图9为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S301至步骤S303中各步骤所得结构的截面示意图；
图10为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S304的流程图；
图11至图14为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S401至步骤S404中各步骤所得结构的截面示意图；
图15为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S305所得结构的截面示意图；
图16为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S207所得结构的截面示意图；
图17为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S208所得结构的截面示意图；图17亦为本申请其中一个实施例提供的半导体结构的截面结构示意图；
图18为本申请另一个实施例提供的半导体结构的制备方法中，步骤S102的流程图；
图19为本申请另一个实施例提供的半导体结构的制备方法中，步骤S505所得结构的截面示意图；
图20为本申请另一个实施例提供的半导体结构的制备方法中，步骤S506所得结构的截面示意图；
图21为本申请另一个实施例提供的半导体结构的制备方法中，步骤S507所得结构的截面示意图；
图22为本申请另一个实施例提供的半导体结构的制备方法中，步骤S509所得结构的截面示意图；
图23为本申请另一个实施例提供的半导体结构的制备方法中，步骤S510所得结构的截面示意图；
图24为本申请另一个实施例提供的半导体结构的制备方法中，步骤S602所得结构的截面示意图；
图25为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S511的流程图；
图26为本申请另一个实施例提供的半导体结构的制备方法中，步骤S603所得结构的截面示意图；
图27为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S604的流程图；
图28为本申请另一个实施例提供的半导体结构的制备方法中，步骤S701所得结构的截面示意图；
图29为本申请另一个实施例提供的半导体结构的制备方法中，步骤S702所得结构的截面示意图；
图30为本申请另一个实施例提供的半导体结构的制备方法中，步骤S703所得结构的截面示意图；
图31为本申请另一个实施例提供的半导体结构的制备方法中，步骤S704所得结构的截面示意图；
图32为本申请另一个实施例提供的半导体结构的制备方法中，步骤S512所得结构的截面示意图；
图33为本申请另一个实施例提供的半导体结构的制备方法中，步骤S513所得结构的截面示意图；图33亦本申请另一个实施例提供的半导体结构的截面结构示意图；
图34为本申请又一个实施例提供的半导体结构的制备方法中，步骤S102的流程图；
图35为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S806的流程图；
图36为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S903所得结构的截面示意图；
图37为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S905所得结构的截面示意图；
图38为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S906所得结构的截面示意图；
图39为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S907所得结构的截面示意图；
图40为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S908所得结构的截面示意图；
图41为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S909所得结构的截面示意图；
图42为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S807所得结构的截面示意图；
图43为本申请其中一个实施例提供的半导体结构的制备方法中，步骤S808所得结构的截面示意图；图43亦为本申请又一个实施例提供的半导体结构的截面结构示意图。
附图标记说明：
1、晶体管；2、第一介质层；201、第一互连孔；202、第一插塞；203、第一互连线；204、第八互连孔；205、第八插塞；206、控制线；207、刻蚀停止层；208、填充介质层；3、第二介质层；301、第二互连孔；302、第二插塞；303、第一相变存储结构的底电极；304、第二相变存储结构的底电极；305、第五互连孔；306、第五插塞；307、第二互连线；4、第三介质层；5、第四介质层；501、通孔；502、加热材料层；512、加热结构；522、加热结构；503、相变材料层；513、相变层；523、相变层；504、第一相变存储结构的顶电极；505、第二相变存储结构的顶电极；520、第一相变存储结构；521、第二相变存储结构；6、第五介质层；7、第六介质层；701、第三互连孔；702、第四互连孔；703、第三插塞；704、第四插塞；705、第六互连孔；706、第七互连孔；707、第六插塞；707、第七插塞；8、第七介质层；801、第一位线；802、第二位线；803、第三互连线；9、第八介质层；900、第九互连孔；901、第九插塞；10、第九介质层；11、第十介质层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“位于…的上方”或“与…电连接”其它元件或层时，其可以直接地位于其它元件或层的上方或直接地与其它元件或层电连接，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一相变存储结构称为第二相变存储结构，且类似地，可以将第二相变存储结构称为第一相变存储结构；第一相变存储结构与第二相变存储结构为不同的相变存储结构，譬如，第一相变存储结构可以作为参考单元且第二相变存储结构可以作为数据单元，或第一相变存储结构可以作为数据单元且第二相变存储结构可以作为参考单元。
空间关系术语例如“位于…的上方”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“位于…的上方”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“位于…的上方”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一对”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
请参阅图1，本申请根据一些实施例，提供一种半导体结构的制备方法，该方法具体可以包括如下步骤：
S101：形成晶体管；
S102：形成第一相变存储结构、第二相变存储结构、第一位线及第二位线。
其中，晶体管具有第一端和第二端，第一相变存储结构及第二相变存储结构均具有底电极和顶电极；具体的，第一相变存储结构的底电极与晶体管的第一端电连接，第二相变存储结构的顶电极与晶体管的第一端电连接，第一位线与第一相变存储结构的顶电极电连接，第二位线与第二相变存储结构的底电极电连接。
本申请提供的半导体结构的制备方法，通过形成两个相变存储结构构成互补结构，其中第一相变存储结构与第二相变存储结构可以始终配置为互补状态(例如第一相变存储结构处于结晶相态，而第二相变存储结构处于非晶相态，或者反之)，使其制备而得的半导体结构无需外部参考信号，读取速度快，读取裕量大，且可靠性较高。
需要说明的是，本申请对于晶体管的具体种类并不做限定，本申请中的晶体管可以包括但不限于场效应晶体管或绝缘栅双极晶体管等等；晶体管的第一端可以包括源极或漏极，在其中一个实施例中，晶体管的第一端可以包括漏极，晶体管的第二端可以包括源极。
下面结合图2至图17对本申请一些实施例提供的半导体结构的制备方法作更详细的说明。
请参阅图2，在其中一个实施例中，步骤S102可以具体包括如下步骤：
S201：如图3所示，形成第一介质层2，第一介质层2覆盖晶体管1；
S202：如图3所示，于第一介质层2内形成第一互连孔201，第一互连孔201暴露出晶体管1的第一端(图3未示出第一端)；
S203：如图4所示，于第一互连孔201内形成第一插塞202，并于第一介质层2的上表面形成第一互连线203，第一互连线203经由第一插塞202与晶体管1的第一端相连接；
S204：如图6所示，于第一介质层2上形成第二介质层3，并于第二介质层3内形成第二互连孔301，第二互连孔301暴露出第一互连线203；
S205：如图8所示，于第二互连孔301内形成第二插塞302；
S206：如图8至图15所示，于第二介质层3上形成依次叠置的第三介质层4、第四介质层5及第五介质层6，并于第三介质层4、第四介质层5及第五介质层6内形成第一相变存储结构520及第二相变存储结构(图中未标示出)；其中，第一相变存储结构的底电极303经由第二插塞302与第一互连线203相连接，所述第二相变存储结构的顶电极505与所述第一互连线203电连接；
S207：如图16所示，于第五介质层6上形成第六介质层7，并于第六介质层7内形成第三互连孔701，于第六介质层7、第五介质层6及第四介质层5内形成第四互连孔702；其中，第三互连孔701暴露出第一相变存储结构的顶电极504，第四互连孔702暴露出第二相变存储结构的底电极304；
S208：如图17所示，于第三互连孔701(图17未示出)内形成第三插塞703，且于第四互连孔702内形成第四插塞704，并于第六介质层7上形成第一位线801及第二位线802；其中，第一位线801经由第三插塞703与第一相变存储结构的顶电极504电连接，第二位线802经由第四插塞704与第二相变存储结构的底电极304电连接。
对于步骤S206，请结合图7参阅图8至图15，在其中一个实施例中，步骤S206可以具体包括如下步骤：
S301：如图8所示，于第二介质层3上形成一对间隔排布的底电极，分别作为第一相变存储结构的底电极303及第二相变存储结构的底电极304；
S302：如图8所示，于第二介质层3上形成第三介质层4，第一相变存储结构的底电极303及第二相变存储结构的底电极304均位于第三介质层4内；
在其中一个实施例中，可以在第二介质层上形成底电极材料层，再图形化底电极材料层，形成第三介质层凹槽和底电极，在第三介质层凹槽中填充第三介质层材料层形成第三介质层；也可以先在第二介质层上形成第三介质层材料层，再图形化第三介质层材料层，形成底电极凹槽和第三介质层，在底电极凹槽中填充底电极材料层形成底电极。
S303：如图9所示，于第三介质层4上形成第四介质层5，第四介质层5覆盖底电极；并于第四介质层5内形成通孔501，通孔501与底电极一一对应设置，且暴露出底电极；第四介质层5内形成有气隙506，气隙506位于通孔501之间；
S304：如图11至图14所示，于通孔501内形成加热结构512及相变层513；
S305：如图15所示，于第四介质层5上形成一对间隔排布的顶电极，分别作为第一相变存储结构的顶电极504及第二相变存储结构的顶电极505；顶电极与相变层513相接触；并于第四介质层5上形成第五介质层6，第五介质层6覆盖裸露的第四介质层5的表面。
上述实施例提供的半导体结构的制备方法中，第四介质层5内形成有气隙，气隙位于通孔之间，能够减少第一相变存储结构与第二相变存储结构之间的寄生电容。
可以理解，在上述实施例提供的半导体结构的制备方法中，步骤S303所涉及的底电极，即包括第一相变存储结构的底电极303及第二相变存储结构的底电极304。
本申请对于在第四介质层5内形成气隙506的具体方式并不做限定；可以采用但不限于在第四介质层5中形成开口，并于开口中沉积第四介质材料层，通过控制第四介质材料层沉积速度的方式，于第四介质层5中形成气隙506。
在其中一个实施例中，通孔501的宽度可以为10nm～20nm，具体可以为10nm、12nm、15nm、18nm或20nm；需要说明的是，上述数据仅作为示例，在实际实施例中，通孔501的宽度并不以上述数据为限。
在上述实施例的基础上，加热结构512及相变层513的宽度也可以为10nm～20nm，具体可以为10nm、12nm、15nm、18nm或20nm；需要说明的是，上述数据仅作为示例，在实际实施例中，加热结构512及相变层513的宽度并不以上述数据为限。
需要说明的是，本申请对于气隙506的顶部高度并不作具体限定；在另一个可能的实施例中，气隙506的顶部可以高于第一相变存储结构的顶电极504的下表面及第二相变存储结构的顶电极505的下表面；在上述实施例的基础上，气隙506可以形成于第四介质层5及第五介质层6内。
对于步骤S304，请结合图10参阅图11至图14，在其中一个实施例中，步骤S304具体可以包括如下步骤：
S401：如图11所示，于通孔501内及第四介质层5的上表面形成加热材料层502；
S402：如图12所示，去除位于第四介质层5上表面的加热材料层502，并对位于通孔501内的加热材料层502进行回刻，以得到上表面低于通孔501顶部的加热结构512；
S403：如图13所示，于通孔501内及第四介质层5的上表面形成相变材料层503；
S404：如图14所示，去除位于第四介质层5上表面的相变材料层503，保留于通孔501内的相变材料层503即为相变层513。
请继续参阅图6，在其中一个实施例中，在步骤S204于第二介质层3内形成第二互连孔301的同时，还可以包括于第二介质层3内形成第五互连孔305的步骤。
在上述步骤的基础上，请继续参阅图8，在步骤S205于第二互连孔301内形成第二插塞302的同时，还可以包括于第五互连孔305内形成第五插塞306的步骤。
在上述步骤的基础上，请继续参阅图8，在步骤S206于第二介质层3上形成一对间隔排布的底电极的同时，还可以包括于底电极之间形成第二互连线307的步骤；其中，第二互连线307与底电极之间具有间隙，第三介质层4填满第二互连线307与底电极之间的间隙。
在上述步骤的基础上，请继续参阅图16，在步骤S207于第六介质层7、第五介质层6及第四介质层5内形成第四互连孔702的同时，还可以包括于第六介质层7、第五介质层6及第四介质层5内形成第六互连孔705，并于第六介质层7内形成第七互连孔706的步骤；其中，第六互连孔705暴露出第二互连线307，第七互连孔706暴露出第二相变存储结构的顶电极505。
在上述步骤的基础上，请继续参阅图17，在步骤S208于所述第三互连孔701内形成第三插塞703，且于第四互连孔702内形成第四插塞704的同时，还可以包括于第六互连孔705内形成第六插塞707，并于第七互连孔706内形成第七插塞708的步骤；在步骤S208于第六介质层7上形成第一位线801及第二位线802的同时，还可以包括于第六介质层7上形成第三互连线803的步骤。
在其中一个实施例中，如图3所示，在步骤S202于第一介质层2内形成第一互连孔201的同时，还可以包括于第一介质层2内形成第八互连孔204的步骤；具体的，第八互连孔204可以暴露出晶体管1的第二端(图3中未示出)；
在上述步骤的基础上，如4所示，在步骤S203于第一互连孔201内形成第一插塞202的同时，还可以包括于第八互连孔204内形成第八插塞205的步骤；在步骤S202于第一介质层2的上表面形成第一互连线203的同时，还可以包括于第一介质层2的上表面形成控制线206的步骤；具体的，控制线206可以与第一互连线203之间具有间隙。
可选的，在其中一个实施例中，在步骤S203形成第一互连线203之后，且在步骤S204形成第二介质层3之前，还可以包括于第一互连线203及裸露的第一介质层2上形成刻蚀停止层207的步骤。可选的，在其中一个实施例中，包括于第一介质层2的上表面形成控制线206的步骤；在上述步骤的基础上，如图5所示，在形成第一互连线203及控制线206之后，且在步骤S204形成第二介质层3之前，还可以包括于第一互连线203、控制线206及裸露的第一介质层2上形成刻蚀停止层207的步骤。
需要说明的是，本申请对于刻蚀停止层207的具体材质并不做限定，刻蚀停止层207的材质可以包括但不限于硅、碳化硅、氮化硅(SiN)或氮氧化硅(SiON)等等；在其中一个实施例中，刻蚀停止层207的材质包括氮化硅。
请继续参阅图5，在其中一个实施例中，在形成刻蚀停止层207之后，且形成第二介质层3之前，还可以包括如下步骤：
于第一互连线203及控制线206之间的刻蚀停止层207的上表面形成填充介质层208；具体的，填充介质层208填满第一互连线203与控制线206之间的间隙。
需要说明的是，本申请对于形成第一介质层2，形成第二介质层3，形成依次叠置的第三介质层4、第四介质层5及第五介质层6、形成第六介质层7及填充介质层208的具体方式并不做限定，第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6、第六介质层7及填充介质层208均可以采用但不限于化学气相沉积法(Atmospheric PressureChemical Vapor Deposition，APCVD)、低压化学气相沉积法(Low Pressure ChemicalVapor Deposition，LPCVD)、等离子体增强型化学气相沉积法(Plasma-Enhanced ChemicalVapor Deposition，PECVD)、高密度等离子体化学气相沉积法(High-Density plasmaChemical Vapor Deposition，HDP-CVD)、自由基增强型化学气相沉积法(Radical-Enhanced Chemical Vapor Deposition，RECVD)、原子层沉积法(Atomic LayerDeposition，ALD)等方法沉积而形成。
可以理解，本申请对于第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6、第六介质层7及填充介质层208的具体材质均不做限定，第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6、第六介质层7及填充介质层208均可以包括但不限于硅、氮化硅、氧化硅(SiO2)或氮化硅(SiN)等等；在其中一个实施例中，第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6、第六介质层7及填充介质层208均包括氮化硅。
在其中一个实施例中，于第一介质层2内形成第一互连孔201及第八互连孔204的同时，还可以包括于第一介质层2内形成第九互连孔的步骤；具体的，该第九互连孔可以暴露出晶体管1的控制端。
在上述步骤的基础上，于第一互连孔201内形成第一插塞202的同时，且于第八互连孔204内形成第八插塞205的同时，还可以包括于第九互连孔内形成第九引出结构的步骤。
需要说明的是，本申请对于第一插塞202、第二插塞302、第三插塞703、第四插塞704、第五插塞306、第六插塞707、第七插塞708、第八插塞205、第九插塞901、第一互连线203、第二互连线307及第三互连线803的具体材质并不作限定，这些插塞及互连线具体可以包括但不限于铜或钨等金属材料；在其中一个实施例中，第一插塞202、第二插塞302、第三插塞703、第四插塞704、第五插塞306、第六插塞707、第七插塞708、第八插塞205、第九插塞901、第一互连线203、第二互连线307及第三互连线803均包括钨，钨能够均匀填充高深宽比通孔，且熔点高、硬度大、抗腐蚀性能优异、导电导热性能良好。
本申请还可以根据一些可选的实施例，提供一种半导体结构的制备方法；请参阅图3至图43，该半导体结构的制备方法制备而得的半导体结构可以包括：晶体管1；第一相变存储结构520，第一相变存储结构的底电极303与晶体管1的第一端电连接；第二相变存储结构521，第二相变存储结构的顶电极505与晶体管1的第一端电连接；第一位线801，与第一相变存储结构的顶电极504电连接；第二位线802，与第二相变存储结构的底电极304电连接。
具体的，第一相变存储结构520可以包括由下至上依次叠置的底电极303、加热结构512、相变层513及顶电极504；第二相变存储结构521可以包括由下至上依次叠置的顶电极505、相变层513、加热结构512及底电极304；第二相变存储结构的底电极304可以高于第一相变存储结构的顶电极504。
更具体的，第二相变存储结构的顶电极505可以直接经由第九插塞901与第二互连线307相连接，也就是说，此时第二相变存储结构的顶电极505可以依次经由第九插塞901、第二互连线307及第五插塞306与第一互连线203相连接。
也就是说，第二相变存储结构的顶电极505与第一互连线203电连接可以采用其他形式实现电连接；下面结合图3至图30，对采用其他形式实现第二相变存储结构的顶电极505与第一互连线203电连接的实施方式进行详细描述。
请结合图3至图30，并参阅图18，在其中一个实施例中，步骤S102可以具体包括如下步骤：
S501：如图3所示，形成第一介质层2，第一介质层2覆盖晶体管1；
S502：如图3所示，于第一介质层2内形成第一互连孔201，第一互连孔201暴露出所述晶体管1的第一端(图3未示出第一端)；
S503：如图4所示，于第一互连孔201内形成第一插塞202，并于第一介质层2的上表面形成第一互连线203，第一互连线203经由第一插塞202与晶体管1的第一端相连接；
S504：如图6所示，于第一介质层2上形成第二介质层3，并于第二介质层3内形成第二互连孔301，第二互连孔301暴露出第一互连线203；同时，还于第二介质层3内形成第五互连孔305；
S505：如图19所示，于第二互连孔301内形成第二插塞302；同时，还于第五互连孔305内形成第五插塞306；
S506：如图19及图20所示，于第二介质层3上形成依次叠置的第三介质层4、第四介质层5及第五介质层6，于第三介质层4、第四介质层5及第五介质层6内形成第一相变存储结构520，第一相变存储结构520的底电极303经由第二插塞302与第一互连线203相连接；同时，于第三介质层4内形成第二互连线307，第二互连线307与第一相变存储结构520的底电极303之间具有间隙，第三介质层4填满第二互连线307与第一相变存储结构520的底电极303之间的间隙；
S507：如图21所示，于第五介质层6上形成第六介质层7，并于第六介质层7内形成第三互连孔701，第三互连孔701暴露出第一相变存储结构520的顶电极504；
S508：如图22所示，于第三互连孔701内形成第三插塞703，并于第六介质层7上形成第一位线801，第一位线801经由第三插塞703与第一相变存储结构520的顶电极504电连接；
S509：如图22所示，于第六介质层7上形成第七介质层8，第七介质层8覆盖第一位线801；
S510：如图23所示，于第七介质层8、第六介质层7、第五介质层6及第四介质层5内形成第九互连孔900，第九互连孔900暴露出第二互连线307；
S511：如图24至图32所示，于第九互连孔900内形成第九插塞901，并于第七介质层8上形成依次叠置的第八介质层9及第九介质层10，并于第八介质层9及第九介质层10内形成第二相变存储结构521；第二相变存储结构521的顶电极505经由第九插塞901与第二互连线307相连接；
S512：如图32所示，于第九介质层10上形成第十介质层11，并于第十介质层11内形成第四互连孔702，所述第四互连孔702暴露出所述第二相变存储结构521的底电极304；
S513：如图33所示，于第四互连孔702内形成第四插塞704，并于第十介质层11上形成第二位线802，第二位线802经由第四插塞704与第二相变存储结构521的底电极304电连接。
对于步骤S506，可以理解，于第二介质层3上形成依次叠置的第三介质层4、第四介质层5及第五介质层6，于第三介质层4、第四介质层5及第五介质层6内形成第一相变存储结构520的过程可以参考前述对于步骤S206中形成第一相变存储结构过程的详细说明，在此不再作进一步赘述。
对于步骤S511，请结合图24至图32，参阅图25，在其中一个实施例中，步骤S511可以具体包括如下步骤：
S601：如图24所示，于第七介质层8上形成第二相变存储结构521的顶电极505；
S602：如图24所示，于第七介质层8上形成第八介质层9，第二相变存储结构521的顶电极505位于第八介质层9内；
S603：如图26所示，于第八介质层9内形成通孔501，通孔501与第二相变存储结构521的顶电极505对应设置，且暴露出第二相变存储结构521的顶电极505；
S604：如图27至图31所示，于通孔501内形成相变层523及加热结构522；
S605：如图32所示，于第八介质层9上形成第二相变存储结构521的底电极304，第二相变存储结构521的底电极304与加热结构522相接触；并于第八介质层9上形成第九介质层10，第九介质层10覆盖裸露的第八介质层9的表面。
对于步骤S604，请结合图28至图31参阅图27，在其中一个实施例中，步骤S604可以具体包括如下步骤：
S701：如图28所示，于通孔501内及第八介质层9的上表面形成相变材料层503；
S702：如图29所示，去除位于第八介质层9上表面的相变材料层503，并对位于通孔501内的相变材料层503进行回刻，以得到上表面低于通孔501顶部的相变层523；
S703：如图30所示，于通孔501内及第八介质层9的上表面形成加热材料层502；
S704：如图31所示，去除位于第八介质层9上表面的加热材料层502，保留于通孔501内的加热材料层502即为加热结构522。
可以理解，在其他可选的实施例中，第二相变存储结构521的底电极304也可以与第一相变存储结构520的顶电极504齐平。下面结合图3至图43，对采用其他形式实现第二相变存储结构的顶电极505与第一互连线203电连接，且所形成的半导体结构中，第二相变存储结构521的底电极304也可以与第一相变存储结构520的顶电极504齐平的实施方式进行详细描述。
请参阅图34，在其中一个实施例中，步骤S102还可以具体包括如下步骤：
S801：如图3所示，形成第一介质层2，第一介质层2覆盖晶体管1；
S802：如图3所示，于第一介质层2内形成第一互连孔201，第一互连孔201暴露出晶体管1的第一端(图3未示出第一端)；
S803：如图4所示，于第一互连孔201内形成第一插塞202，并于第一介质层2的上表面形成第一互连线203，第一互连线203经由第一插塞202与晶体管1的第一端相连接；
S804：如图6所示，于第一介质层2上形成第二介质层3，并于第二介质层3内形成第二互连孔301，第二互连孔301暴露出第一互连线203；同时，于第二介质层3内形成第五互连孔305；
S805：如图19所示，于第二互连孔301内形成第二插塞302；同时，还于第五互连孔305内形成第五插塞306；
S806：如图19及图36至图41所示，于第二介质层3上形成依次叠置的第三介质层4、第四介质层5及第五介质层6，于第三介质层4、第四介质层5及第五介质层6内形成第一相变存储结构520及第二相变存储结构521；第一相变存储结构520的底电极303经由第二插塞302与第一互连线203相连接，第二相变存储结构521的顶电极505经由第五插塞306与第一互连线203相连接；
S807：如图42所示，于第五介质层6上形成第六介质层7，并于第六介质层7内形成第三互连孔701及第四互连孔702；第三互连孔701暴露出第一相变存储结构520的顶电极504，第四互连孔702暴露出第二相变存储结构521的底电极304；
S808：如图43所示，于第三互连孔701内形成第三插塞703，于第四互连孔702内形成第四插塞704；并于第六介质层7上形成第一位线801及第二位线802；第一位线801经由第三插塞703与第一相变存储结构520的顶电极504电连接，第二位线802经由第四插塞704与第二相变存储结构521的底电极304电连接。
对于步骤S806，请参阅图35，并结合图19及图36至图41，在其中一个实施例中，步骤S806可以具体包括如下步骤：
S901：如图19所示，于第二介质层3上形成间隔排布的第一相变存储结构520的底电极303及第二相变存储结构521的顶电极505；
S902：如图19所示，于第二介质层3上形成第三介质层4，第一相变存储结构520的底电极303及第二相变存储结构521的顶电极505均位于第三介质层4内；
S903：如图36所示，于第三介质层4上形成第四介质层5，第四介质层5覆盖第一相变存储结构520的底电极303及第二相变存储结构521的顶电极505；并于第四介质层5内形成第一通孔506，第一通孔506与第一相变存储结构520的底电极303对应设置，且暴露出第一相变存储结构520的底电极303；
S904：如图37所示，于第一通孔506内形成第一相变存储结构520的加热结构512；
S905：如图37所示，于第四介质层5内形成第二通孔507，第二通孔507与第二相变存储结构521的顶电极505对应设置，且暴露出第二相变存储结构521的顶电极505；
S906：如图38所示，于第一通孔506内及第二通孔507内形成相变材料层503；
S907：如图39所示，去除位于第四介质层5上表面的相变材料层503，并对第二通孔507内的相变材料层503进行回刻，以得到上表面与第四介质层5齐平的第一相变存储结构520的相变层513及上表面低于第二通孔507顶部的第二相变存储结构521的相变层523；
S908：如图40所示，于第二通孔507内及第四介质层5的上表面形成加热材料层502；
S909：如图41所示，去除位于第四介质层5上表面的加热材料层502，保留于第二通孔507内的加热材料层502即为第二相变存储结构521的加热结构522。
对于步骤S904，在其中一个实施例中，步骤S904可以具体包括如下步骤：
第一通孔506内及第四介质层5的上表面形成加热材料层502；
去除位于第四介质层5上表面的加热材料层502，并对位于第一通孔506内的加热材料层502进行回刻，以得到上表面低于第一通孔506顶部第一相变存储结构520的加热结构512。
另一方面，本申请还根据一些实施例，提供一种半导体结构；请继续参阅图17，该半导体结构可以包括晶体管1、第一相变存储结构520、第二相变存储结构(图17中未标示出)、第一位线801及第二位线802。
具体的，第一相变存储结构的底电极303与晶体管1的第一端(图17中未示出)电连接；第二相变存储结构的顶电极505与晶体管1的第一端电连接；第一位线801与第一相变存储结构的顶电极504电连接；第二位线802与第二相变存储结构的底电极304电连接。
本申请提供的半导体结构，通过两个相变存储结构构成互补结构，其中第一相变存储结构与第二相变存储结构可以始终配置为互补状态(例如第一相变存储结构处于结晶相态，而第二相变存储结构处于非晶相态，或者反之)，使其无需外部参考信号，读取速度快，读取裕量大，且可靠性较高。
请继续参阅图17，在其中一个实施例中，第一相变存储结构520及第二相变存储结构(图17中未标示出)均可以包括由下至上依次叠置的底电极、加热结构512、相变层513及顶电极。
具体的，如图17所示，第一相变存储结构520可以包括由下至上依次叠置的第一相变存储结构的底电极303、加热结构512、相变层513及第一相变存储结构的顶电极504；第二相变存储结构可以包括由下至上依次叠置的第二相变存储结构的底电极304、加热结构512、相变层513及第二相变存储结构的顶电极505。
在其中一个实施例中，加热结构512及相变层513的宽度可以为10nm～20nm，具体可以为10nm、12nm、15nm、18nm或20nm；需要说明的是，上述数据仅作为示例，在实际实施例中，加热结构512及相变层513的宽度并不以上述数据为限。
还需要说明的是，本申请对于第二相变存储结构的底电极304与第一相变存储结构的底电极303的高度关系也并不作限定；在其中一个实施例中，请继续参阅图33，第二相变存储结构的底电极304可以高于第一相变存储结构的顶电极504；在另一个可能的实施例中，请继续参阅图43，第二相变存储结构的底电极304也可以与第一相变存储结构的顶电极504齐平。
请继续参阅图17，在其中一个实施例中，第一相变存储结构520与第二相变存储结构的底电极、加热结构512、相变层513及顶电极可以分别位于同一层中。
具体的，也就是说，第一相变存储结构的底电极303与第二相变存储结构的底电极304可以位于同一层中；第一相变存储结构520的加热结构512与第二相变存储结构的加热结构512可以位于同一层中；第一相变存储结构520的相变层513与第二相变存储结构的相变层513可以位于同一层中；第一相变存储结构的顶电极504与第二相变存储结构的顶电极505可以位于同一层中。
于上述实施例提供的半导体结构中，第一相变存储结构520与第二相变存储结构的底电极、加热结构512、相变层513及顶电极分别位于同一层中，这样在制备上述半导体结构的过程中可以一步工艺同时形成第一相变存储结构的底电极303与第二相变存储结构的底电极304，也可以一步工艺同时形成第一相变存储结构520的加热结构512与第二相变存储结构的加热结构512，也可以一步工艺同时形成第一相变存储结构520的相变层513与第二相变存储结构的相变层513，还可以一步工艺同时形成第一相变存储结构的顶电极504与第二相变存储结构的顶电极505，进一步地减少工艺步骤，降低成本。
在其中一个实施例中，加热结构512的宽度小于底电极或顶电极的宽度的1/5；可以理解，本申请对于加热结构512的宽度与底电极或顶电极的宽度之间的比例并不作具体限定；可选的，加热结构512的宽度可以为底电极或顶电极的宽度1/10、1/8或1/6等等。
请继续参阅图17，在其中一个实施例中，该半导体结构还可以包括气隙506；本申请对于气隙506的具体位置并不作限定，在其中一个实施例中，气隙506可以位于第一相变存储结构520的加热结构512与第二相变存储结构的加热结构512之间，以减小第一相变存储结构520的加热结构512与第二相变存储结构的加热结构512之间的寄生电容；本申请对于气隙的顶部高度也不作限定，在另一个可能的实施例中，气隙506的顶部可以高于第一相变存储结构的顶电极504的下表面及第二相变存储结构的顶电极505的下表面。
请继续参阅图17，在其中一个实施例中，第一位线801可以与第二位线802位于同一层中。
于上述实施例提供的半导体结构中，第一位线与第二位线位于同一层，使得在制备上述半导体结构的过程中可以一步工艺同时形成第一位线与第二位线，进一步地减少工艺步骤，降低成本。
请继续参阅图17，在其中一个实施例中，第二相变存储结构的顶电极505和第一相变存储结构的底电极303均可以通过第一互连线203电连接至晶体管1的第一端。
请继续参阅图17，在其中一个实施例中，第一互连线203可以经由第一插塞202与晶体管1的第一端相连接；第一相变存储结构的底电极303可以经由第二插塞302与第一互连线203相连接，第一相变存储结构的顶电极504经由第三插塞703与第一位线801相连接；此时，第二相变存储结构的底电极304经由第四插塞704与第二位线802相连接，第二相变存储结构的顶电极505与第一互连线203电连接。
请继续参阅图17，在其中一个实施例中，该半导体结构还可以包括第二互连线307；第二互连线307位于第一互连线203上，经由第五插塞306与第一互连线203相连接，且与第二相变存储结构的顶电极505电连接。
请继续参阅图17，在其中一个实施例中，该半导体结构还可以包括第三互连线803；第三互连线803位于第二互连线307上，经由第六插塞707与第二互连线307相连接，并经由第七插塞708与第二相变存储结构的顶电极505相连接。
需要说明的是，如图17所示，在其中一个实施例中，该半导体结构还可以包括由下至上依次叠置的第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6及第六介质层7；下面结合图17，对第一介质层2、第二介质层3、第三介质层4、第四介质层5、第五介质层6及第六介质层7进行更详细的说明。
第一介质层2覆盖晶体管1，第一插塞202位于第一介质层2内，第一互连线203位于第一介质层2上；第二介质层3位于第一介质层2上，第二插塞302位于第二介质层3内；第一相变存储结构520及第二相变存储结构521位于由下至上依次叠置的第三介质层4、第四介质层5及第五介质层6内；第六介质层7位于第五介质层6上，第三插塞703位于第六介质层7内，第四插塞704位于第六介质层7、第五介质层6及第四介质层5内。
具体的，第一相变存储结构的底电极303及第二相变存储结构的底电极304均可以位于第三介质层4内；加热结构512及相变层513均可以位于第四介质层5内，气隙506也可以位于第四介质层5内；第一相变存储结构的顶电极504及第二相变存储结构的顶电极505均可以位于第五介质层6内。
具体的，第五插塞306也可以位于第二介质层3内，此时第二互连线307可以位于第三介质层4内；第六插塞707可以位于第六介质层7、第五介质层6及第四介质层5内，第七插塞708可以位于第六介质层7内；第三互连线803可以位于第六介质层7上。
具体的，第八插塞205也可以位于第一介质层2内，此时控制线206可以位于第一介质层2上。
可以理解，本申请对于第二相变存储结构的顶电极505与第一互连线203电连接的具体形式并不作限定。图17所示为一些可选的实施例中，第二相变存储结构的顶电极505依次经由第七插塞708、第三互连线803、第六插塞707、第二互连线307及第五插塞306与第一互连线203相连接；在另一些可选的实施例中，第二相变存储结构的顶电极505可以采用其他的形式与第一互连线203电连接。
下面对于第二相变存储结构的顶电极505与第一互连线203电连接的其他形式进行详细描述。
请参阅图18，在其中一个实施例中，第二相变存储结构的顶电极505也可以直接经由第九插塞901与第二互连线307相连接，也就是说，此时第二相变存储结构的顶电极505可以依次经由第九插塞901、第二互连线307及第五插塞306与第一互连线203相连接。
于上述实施例提供的半导体结构中，第二相变存储结构的顶电极直接经由第九插塞与第二互连线相连接，这样减少了半导体结构的横向尺寸，从而能够增加散热，增加密度。
应该理解的是，虽然图1、图2、图7、图10、图18、图25、图27、图34及图35的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图2、图7、图10、图18、图25、图27、图34及图35中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (26)

1.一种半导体结构，其特征在于，包括：
晶体管；
第一相变存储结构，所述第一相变存储结构的底电极与所述晶体管的第一端电连接；
第二相变存储结构，所述第二相变存储结构的顶电极与所述晶体管的第一端电连接；
第一位线，与所述第一相变存储结构的顶电极电连接；
第二位线，与所述第二相变存储结构的底电极电连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一相变存储结构及所述第二相变存储结构均包括：由下至上依次叠置的所述底电极、加热结构、相变层及所述顶电极。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一相变存储结构的底电极与所述第二相变存储结构的底电极位于同一层中，所述第一相变存储结构的加热结构与所述第二相变存储结构的加热结构部位于同一层中，所述第一相变存储结构的相变层与所述第二相变存储结构的相变层位于同一层中，所述第一相变存储结构的顶电极与所述第二相变存储结构的顶电极位于同一层中。
4.根据权利要求3所述的半导体结构，其特征在于，所述加热结构的宽度小于所述底电极或所述顶电极的宽度的1/5；
所述半导体结构还包括：
气隙，位于所述第一相变存储结构的加热结构与所述第二相变存储结构的加热结构之间。
5.根据权利要求4所述的半导体结构，其特征在于，所述气隙的顶部高于所述第一相变存储结构的顶电极的下表面及所述第二相变存储结构的顶电极的下表面。
6.根据权利要求1所述的半导体结构，其特征在于，所述第一相变存储结构包括由下至上依次叠置的所述底电极、加热结构、相变层及所述顶电极；所述第二相变存储结构包括由下至上依次叠置的所述顶电极、相变层、加热结构及所述底电极；
所述第二相变存储结构的底电极高于所述第一相变存储结构的顶电极，或
所述第二相变存储结构的底电极与所述第一相变存储结构的顶电极齐平。
7.根据权利要求6所述的半导体结构，其特征在于，所述第一位线与所述第二位线位于同一层中。
8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，所述第二相变存储结构的顶电极和所述第一相变存储结构的底电极均通过第一互连线电连接至所述晶体管的第一端。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一互连线经由第一插塞与所述晶体管的第一端相连接；
所述第一相变存储结构的底电极经由第二插塞与所述第一互连线相连接，所述第一相变存储结构的顶电极经由第三插塞与所述第一位线相连接；
所述第二相变存储结构的底电极经由第四插塞与所述第二位线相连接，所述第二相变存储结构的顶电极与所述第一互连线电连接。
10.根据权利要求9所述的半导体结构，其特征在于，还包括：
第二互连线，位于所述第一互连线上，经由第五插塞与所述第一互连线相连接，且与所述第二相变存储结构的顶电极电连接。
11.根据权利要求10所述的半导体结构，其特征在于，还包括：
第三互连线，位于所述第二互连线上，经由第六插塞与所述第二互连线相连接，并经由第七插塞与所述第二相变存储结构的顶电极相连接。
12.一种半导体结构的制备方法，其特征在于，包括：
形成晶体管；
形成第一相变存储结构、第二相变存储结构、第一位线及第二位线；其中
所述第一相变存储结构的底电极与所述晶体管的第一端电连接；
所述第二相变存储结构的顶电极与所述晶体管的第一端电连接；
所述第一位线与所述第一相变存储结构的顶电极电连接；
所述第二位线与所述第二相变存储结构的底电极电连接。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述形成第一相变存储结构、第二相变存储结构、第一位线及第二位线，包括：
形成第一介质层，所述第一介质层覆盖所述晶体管；
于所述第一介质层内形成第一互连孔，所述第一互连孔暴露出所述晶体管的第一端；
于所述第一互连孔内形成第一插塞，并于所述第一介质层的上表面形成第一互连线，所述第一互连线经由所述第一插塞与所述晶体管的第一端相连接；
于所述第一介质层上形成第二介质层，并于所述第二介质层内形成第二互连孔，所述第二互连孔暴露出所述第一互连线；
于所述第二互连孔内形成第二插塞；
于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，并于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构；所述第一相变存储结构的底电极经由所述第二插塞与所述第一互连线相连接，所述第二相变存储结构的顶电极与所述第一互连线电连接；
于所述第五介质层上形成第六介质层，并于所述第六介质层内形成第三互连孔，于所述第六介质层、所述第五介质层及所述第四介质层内形成第四互连孔，所述第三互连孔暴露出所述第一相变存储结构的顶电极，所述第四互连孔暴露出所述第二相变存储结构的底电极；
于所述第三互连孔内形成第三插塞，且于所述第四互连孔内形成第四插塞，并于所述第六介质层上形成所述第一位线及所述第二位线，所述第一位线经由所述第三插塞与所述第一相变存储结构的顶电极电连接，所述第二位线经由所述第四插塞与所述第二相变存储结构的底电极电连接。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，并于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构，包括：
于所述第二介质层上形成一对间隔排布的底电极，分别作为所述第一相变存储结构的底电极及所述第二相变存储结构的底电极；
于所述第二介质层上形成第三介质层，所述第一相变存储结构的底电极及所述第二相变存储结构的底电极均位于所述第三介质层内；
于所述第三介质层上形成第四介质层，所述第四介质层覆盖所述底电极；并于所述第四介质层内形成通孔，所述通孔与所述底电极一一对应设置，且暴露出所述底电极；所述第四介质层内形成有气隙，所述气隙位于所述通孔之间；
于所述通孔内形成加热结构及相变层；
于所述第四介质层上形成一对间隔排布的顶电极，所述顶电极与所述相变层相接触；并于所述第四介质层上形成第五介质层，所述第五介质层覆盖裸露的所述第四介质层的表面。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述于所述通孔内形成加热结构及相变层，包括：
于所述通孔内及所述第四介质层的上表面形成加热材料层；
去除位于所述第四介质层上表面的所述加热材料层，并对位于所述通孔内的所述加热材料层进行回刻，以得到上表面低于所述通孔顶部的所述加热结构；
于所述通孔内及所述第四介质层的上表面形成相变材料层；
去除位于所述第四介质层上表面的所述相变材料层，保留于所述通孔内的所述相变材料层即为所述相变层。
16.根据权利要求14所述的半导体结构的制备方法，其特征在于，于所述第二介质层内形成所述第二互连孔的同时，还于所述第二介质层内形成第五互连孔；
于所述第二互连孔内形成第二插塞的同时，还于所述第五互连孔内形成第五插塞；
于所述第二介质层上形成一对间隔排布的底电极的同时，还于所述底电极之间形成第二互连线，所述第二互连线与所述底电极之间具有间隙，所述第三介质层填满所述第二互连线与所述底电极之间的间隙；
于所述第六介质层、所述第五介质层及所述第四介质层内形成第四互连孔的同时，还于所述第六介质层、所述第五介质层及所述第四介质层内形成第六互连孔，并于所述第六介质层内形成第七互连孔，所述第六互连孔暴露出所述第二互连线，所述第七互连孔暴露出所述第二相变存储结构的顶电极；
于所述第三互连孔内形成第三插塞，且于所述第四互连孔内形成第四插塞的同时，还于所述第六互连孔内形成第六插塞，并于所述第七互连孔内形成第七插塞；
于所述第六介质层上形成所述第一位线及所述第二位线的同时，还于所述第六介质层上形成第三互连线。
17.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述形成第一相变存储结构、第二相变存储结构、第一位线及第二位线，包括：
形成第一介质层，所述第一介质层覆盖所述晶体管；
于所述第一介质层内形成第一互连孔，所述第一互连孔暴露出所述晶体管的第一端；
于所述第一互连孔内形成第一插塞，并于所述第一介质层的上表面形成第一互连线，所述第一互连线经由所述第一插塞与所述晶体管的第一端相连接；
于所述第一介质层上形成第二介质层，并于所述第二介质层内形成第二互连孔，所述第二互连孔暴露出所述第一互连线；同时，于所述第二介质层内形成第五互连孔；
于所述第二互连孔内形成第二插塞；同时，还于所述第五互连孔内形成第五插塞；
于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构；所述第一相变存储结构的底电极经由所述第二插塞与所述第一互连线相连接；同时，于所述第三介质层内形成第二互连线，所述第二互连线与所述第一相变存储结构的底电极之间具有间隙，所述第三介质层填满所述第二互连线与所述底电极之间的间隙；
于所述第五介质层上形成第六介质层，并于所述第六介质层内形成第三互连孔，所述第三互连孔暴露出所述第一相变存储结构的顶电极；
于所述第三互连孔内形成第三插塞，并于所述第六介质层上形成所述第一位线，所述第一位线经由所述第三插塞与所述第一相变存储结构的顶电极电连接；
于所述第六介质层上形成第七介质层，所述第七介质层覆盖所述第一位线；
于所述第七介质层、第六介质层、第五介质层及第四介质层内形成第九互连孔，所述第九互连孔暴露出所述第二互连线；
于所述第九互连孔内形成第九插塞，并于所述第七介质层上形成依次叠置的第八介质层及第九介质层，并于所述第八介质层及所述第九介质层内形成第二相变存储结构；所述第二相变存储结构的顶电极经由所述第九插塞与所述第二互连线相连接；
于所述第九介质层上形成第十介质层，并于所述第十介质层内形成第四互连孔，所述第四互连孔暴露出所述第二相变存储结构的底电极；
于所述第四互连孔内形成第四插塞，并于所述第十介质层上形成所述第二位线，所述第二位线经由所述第四插塞与所述第二相变存储结构的底电极电连接。
18.根据权利要求17所述的半导体结构的制备方法，其特征在于，所述于所述第七介质层上形成依次叠置的第八介质层及第九介质层，并于所述第八介质层及所述第九介质层内形成第二相变存储结构，包括：
于所述第七介质层上形成第二相变存储结构的顶电极；
于所述第七介质层上形成第八介质层，所述第二相变存储结构的顶电极位于所述第八介质层内；
于所述第八介质层内形成通孔，所述通孔与所述第二相变存储结构的顶电极对应设置，且暴露出所述第二相变存储结构的顶电极；
于所述通孔内形成相变层及加热结构；
于所述第八介质层上形成第二相变存储结构的底电极，所述第二相变存储结构的底电极与所述加热结构相接触；并于所述第八介质层上形成第九介质层，所述第九介质层覆盖裸露的所述第八介质层的表面。
19.根据权利要求18所述的半导体结构的制备方法，其特征在于，所述于所述通孔内形成相变层及加热结构，包括：
于所述通孔内及所述第八介质层的上表面形成相变材料层；
去除位于所述第八介质层上表面的所述相变材料层，并对位于所述通孔内的所述相变材料层进行回刻，以得到上表面低于所述通孔顶部的所述相变层；
于所述通孔内及所述第八介质层的上表面形成加热材料层；
去除位于所述第八介质层上表面的所述加热材料层，保留于所述通孔内的所述加热材料层即为所述加热结构。
20.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述形成第一相变存储结构、第二相变存储结构、第一位线及第二位线，包括：
形成第一介质层，所述第一介质层覆盖所述晶体管；
于所述第一介质层内形成第一互连孔，所述第一互连孔暴露出所述晶体管的第一端；
于所述第一互连孔内形成第一插塞，并于所述第一介质层的上表面形成第一互连线，所述第一互连线经由所述第一插塞与所述晶体管的第一端相连接；
于所述第一介质层上形成第二介质层，并于所述第二介质层内形成第二互连孔，所述第二互连孔暴露出所述第一互连线；同时，于所述第二介质层内形成第五互连孔；
于所述第二互连孔内形成第二插塞；同时，还于所述第五互连孔内形成第五插塞；
于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构；所述第一相变存储结构的底电极经由所述第二插塞与所述第一互连线相连接，所述第二相变存储结构的顶电极经由所述第五插塞与所述第一互连线相连接；
于所述第五介质层上形成第六介质层，并于所述第六介质层内形成第三互连孔及第四互连孔；所述第三互连孔暴露出所述第一相变存储结构的顶电极，所述第四互连孔暴露出所述第二相变存储结构的底电极；
于所述第三互连孔内形成第三插塞，于所述第四互连孔内形成第四插塞；并于所述第六介质层上形成所述第一位线及所述第二位线；所述第一位线经由所述第三插塞与所述第一相变存储结构的顶电极电连接，所述第二位线经由所述第四插塞与所述第二相变存储结构的底电极电连接。
21.根据权利要求20所述的半导体结构的制备方法，其特征在于，所述于所述第二介质层上形成依次叠置的第三介质层、第四介质层及第五介质层，于所述第三介质层、所述第四介质层及所述第五介质层内形成第一相变存储结构及第二相变存储结构，包括：
于所述第二介质层上形成间隔排布的所述第一相变存储结构的底电极及所述第二相变存储结构的顶电极；
于所述第二介质层上形成第三介质层，所述第一相变存储结构的底电极及所述第二相变存储结构的顶电极均位于所述第三介质层内；
于所述第三介质层上形成第四介质层，所述第四介质层覆盖所述第一相变存储结构的底电极及所述第二相变存储结构的顶电极；并于所述第四介质层内形成第一通孔，所述第一通孔与所述第一相变存储结构的底电极对应设置，且暴露出第一相变存储结构的底电极；
于所述第一通孔内形成所述第一相变存储结构的加热结构；
于所述第四介质层内形成第二通孔，所述第二通孔与所述第二相变存储结构的顶电极对应设置，且暴露出第二相变存储结构的顶电极；
于所述第一通孔内及所述第二通孔内形成相变材料层；
去除位于所述第四介质层上表面的所述相变材料层，并对所述第二通孔内的所述相变材料层进行回刻，以得到上表面与所述第四介质层齐平的所述第一相变存储结构的相变层及上表面低于所述第二通孔顶部的所述第二相变存储结构的相变层；
于所述第二通孔内及所述第四介质层的上表面形成加热材料层；
去除位于所述第四介质层上表面的所述加热材料层，保留于所述第二通孔内的所述加热材料层即为所述第二相变存储结构的加热结构。
22.根据权利要求21所述的半导体结构的制备方法，其特征在于，所述于所述第一通孔内形成所述第一相变存储结构的加热结构，包括：
于所述第一通孔内及所述第四介质层的上表面形成加热材料层；
去除位于所述第四介质层上表面的所述加热材料层，并对位于所述第一通孔内的所述加热材料层进行回刻，以得到上表面低于所述第一通孔顶部所述第一相变存储结构的加热结构。
23.根据权利要求13至22中任一项所述的半导体结构的制备方法，其特征在于，于所述第一介质层内形成第一互连孔的同时，还于所述第一介质层内形成第八互连孔，所述第八互连孔暴露出所述晶体管的第二端；
于所述第一互连孔内形成第一插塞的同时，还于所述第八互连孔内形成第八插塞；
于所述第一介质层的上表面形成第一互连线的同时，还于所述第一介质层的上表面形成控制线，所述控制线与所述第一互连线之间具有间隙。
24.根据权利要求23所述的半导体结构的制备方法，其特征在于，在形成所述第一互连线及所述控制线之后，且形成所述第二介质层之前，还包括：
于所述第一互连线、所述控制线及裸露的所述第一介质层上形成刻蚀停止层。
25.根据权利要求24所述的半导体结构的制备方法，其特征在于，在形成所述刻蚀停止层之后，且形成所述第二介质层之前，还包括：
于所述第一互连线及所述控制线之间的所述刻蚀停止层的上表面形成填充介质层，所述填充介质层填满所述第一互连线与所述控制线之间的间隙。
26.根据权利要求23所述的半导体结构的制备方法，其特征在于，于所述第一介质层内形成所述第一互连孔及所述第八互连孔的同时，还于所述第一介质层内形成第九互连孔，所述第九互连孔暴露出所述晶体管的控制端；
于所述第一互连孔内形成第一插塞的同时，且于所述第八互连孔内形成第八插塞的同时，还于所述第九互连孔内形成第九引出结构。
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