CN115084033A - 半导体结构的制备方法及半导体结构 - Google Patents

Abstract

本发明实施例属于半导体制作技术领域，涉及一种半导体结构的制备方法及半导体结构，用于提高半导体结构的性能。该半导体结构的制备方法包括：在基底上形成位线结构，位线结构包括依次层叠设置的导电层、过渡层和覆盖层，过渡层的宽度小于导电层的宽度；并且在导电层的顶面以及过渡层的侧面形成气隙。气隙既能减少覆盖层对导电层的影响以防止导电层的电阻增大，又能降低位线结构与其周边结构之间的寄生电容，从而提高了半导体结构的性能。

Description

半导体结构的制备方法及半导体结构

技术领域

本发明实施例涉及半导体制造技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。

背景技术

随着存储设备技术的逐渐发展，动态随机存储器(Dynamic Random AccessMemory，简称DRAM)以其较高的密度以及较快的读写速度逐渐应用在各种电子设备中。动态随机存储器包括位线结构、电容结构和晶体管结构，位线结构、电容结构分别与晶体管结构连接，通过晶体管结构控制读取电容结构内存储的数据。

然而，目前动态随机存储器的性能仍然有待提高。

发明内容

有鉴于此，本发明实施例提供一种半导体结构的制备方法及半导体结构，以提高半导体结构的性能。

本发明实施例提供了一种半导体结构的制备方法，包括：

提供基底；

在所述基底上形成间隔分布的若干位线结构，所述位线结构包括依次叠设的导电层、过渡层和覆盖层，所述过渡层的宽度小于所述导电层的宽度；

在所述导电层的顶面以及所述过渡层的侧面形成气隙。

可选的，所述覆盖层的宽度大于所述导电层的宽度；所述气隙凸出于所述导电层的侧面。

可选的，还包括：

在所述位线结构之间的所述基底上形成包括第一导电部分和第二导电部分的导电插塞，所述第二导电部分形成在所述第一导电部分的上方；

其中，所述第二导电部分的底部具有面向所述位线结构的斜面。

可选的，所述第二导电部分的底部还包括底面、第一直面和第二直面，所述底面与所述第一导电部分的顶面直接接触，所述底面的两端分别与所述第一直面和所述第二直面连接；

其中，所述第一直面还与所述斜面连接。

可选的，所述过渡层的顶角与所述斜面的垂直距离小于所述导电层的顶角与所述斜面的垂直距离。

可选的，所述斜面的底部高于所述导电层的顶部且低于所述过渡层的顶部。

本发明实施例还提供一种半导体结构，包括：

基底；

间隔分布于所述基底上的若干位线结构，所述位线结构包括依次叠设的导电层、过渡层和覆盖层，所述过渡层的宽度小于所述导电层的宽度；

气隙，所述气隙位于所述导电层的顶面以及所述过渡层的侧面。

可选的，所述覆盖层的宽度大于所述导电层的宽度。

可选的，所述气隙凸出于所述导电层的侧面。

可选的，还包括：

导电插塞，位于所述位线结构之间的所述基底上，所述导电插塞包括第一导电部分和位于所述第一导电部分上方的第二导电部分；

其中，所述第二导电部分的底部具有面向所述位线结构的斜面。

可选的，还包括：

所述第二导电部分的底部还包括底面、第一直面和第二直面，所述底面与所述第一导电部分直接接触，所述底面的两端分别与所述第一直面和所述第二直面连接；

其中，所述第一直面还与所述斜面连接。

可选的，所述过渡层的顶角与所述斜面的垂直距离小于所述导电层的顶角与所述斜面的垂直距离。

可选的，所述斜面的底部高于所述导电层的顶部且低于所述过渡层的顶部。

可选的，所述过渡层的宽度为所述导电层宽度的2/3-3/4。

可选的，所述过渡层的材质包括富金属氮化物或富金属硅化物，所述覆盖层包括氮化硅。

本实施例提供的半导体结构的制备方法及半导体结构，基底上分布若干位线结构，位线结构包括依次层叠设置的导电层、过渡层和覆盖层，过渡层的宽度小于导电层的宽度；并且在导电层的顶面以及过渡层的侧面形成气隙。通过在导电层的顶面以及过渡层的侧面形成气隙，可以减少覆盖层对导电层之间的影响以防止导电层的电阻增大，又能降低位线结构与其周边结构之间的寄生电容，从而提高了半导体结构的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的半导体结构的制备方法流程图；

图2为本发明实施例提供的半导体结构的制备方法中形成掩膜层后的结构示意图；

图3为本发明实施例提供的半导体结构的制备方法中形成凹槽后的结构示意图；

图4为本发明实施例提供的半导体结构的制备方法中形成绝缘密封层后的结构示意图；

图5为本发明实施例提供的半导体结构的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本实施例提供一种半导体结构的制备方法及半导体结构，用于提高半导体结构的性能。

如图1所示，本实施例提供的半导体结构的制备方法，包括：

S101：提供基底。

其中，基底作为后续膜层的基础，可以对后续膜层起到支撑的作用。示例性的，基底的材质可以为半导体材料，具体的，包括硅、锗、硅锗等，本实施例对基底的材质不做限制。

请参照图2-图5，在基底(未示出)上可以形成有间隔设置的浅沟槽隔离结构10和有源区结构20，以便于形成晶体管结构。

本实施例提供的半导体结构的制备方法，在形成基底之后还包括：

S102：在基底上形成间隔分布的若干位线结构，位线结构包括依次叠设的导电层、过渡层和覆盖层，过渡层的宽度小于导电层的宽度。

继续参照图2-图5，导电层301、过渡层302和覆盖层3031层叠的设置，过渡层302位于覆盖层3031和导电层301之间，并且导电层301靠近基底设置。例如，导电层301可以与有源结构20相连，具体的，可以与有源结构20的源极或栅极相连。

形成导电层301的具体步骤可以包括：如图2所示，形成导电初始层311，具体地，沿远离基底的方向依次层叠形成第一导电初始层3111、导电接触初始层3112以及第二导电初始层3113，其中，导电接触初始层3112位于第一导电初始层3111和第二导电初始层3113之间，导电接触初始层3112可以阻止构成第一导电初始层3111和第二导电初始层3113的材质发生渗透，也可以降低第一导电初始层3111和第二导电初始层3113之间的接触电阻。示例性的，第一导电初始层3111的材质可以包括多晶硅，第二导电初始层3113的材质可以包括钨，导电接触初始层3112的材质可以包括氮化钛或氮化钨等。

可选的，过渡层302的宽度小于导电层301的宽度(以图3所示方位为例，宽度为水平方向的尺寸)；形成导电初始层311之后，形成层叠的过渡初始层312以及覆盖初始层313，并在覆盖初始层313上形成具有掩膜图案的掩膜层50；如图3所示，之后以掩膜层50为掩膜蚀刻覆盖初始层313、过渡初始层312以及导电初始层311，以形成覆盖层3031、过渡层302以及导电层301；此时覆盖层3031、过渡层302以及导电层301的宽度相等。在此之后，可以横向蚀刻过渡层302，以去除部分过渡层302，形成凹槽304，进而使得最终形成的过渡层302的宽度小于导电层301的宽度。具体的，可以利用湿法工艺去除部分过渡层302。在其他示例中，也可以在以掩膜层50为掩膜蚀刻覆盖初始层313、过渡初始层312和导电初始层311时同步刻蚀部分位于覆盖层3031下方的部分过渡初始层312，使得形成的过渡层302的宽度小于导电层301的宽度。具体的，在刻蚀到过渡初始层312时，可以选择过渡初始层312与导电初始层311以及覆盖初始层313具有较高的蚀刻选择比的气体进行刻蚀，以在沿宽度方向蚀刻位于覆盖层3031正下方的部分过渡初始层312，使得最终形成的过渡层302的宽度小于导电层301的宽度。

本实施例中，若干位线结构30间隔分部，示例性的，若干位线结构30沿平行于基底的方向延伸成线状，若干位线结构30可以位于同一平行于基底的平面内，并且若干位线结构30平行且间隔的设置。当然，本实施例中的位线结构30还可以呈其他的形式在基底上分布，本实施例对此不作限制。

本实施例提供的半导体结构的制备方法，在形成若干间隔分布的位线结构30之后还包括：

S104：在导电层的顶面以及过渡层的侧面形成气隙。

如图4-图5所示，具体地，位线结构30中过渡层302的宽度小于导电层301的宽度，使得位线结构30在过渡层302沿宽度方向的两侧形成凹槽304。为了形成气隙305，位线结构30可以包括覆盖导电层301的侧壁以及覆盖层3031侧壁上的绝缘密封层3032，此时绝缘密封层3032对凹槽304形成封闭，以形成位于过渡层302沿宽度方向两侧的气隙305。

具体的，可以采用CVD或ALD的方式形成绝缘密封层3032，同时避免绝缘密封层3032填满凹槽304，以使得绝缘密封层3032、导电层301、过渡层302以及覆盖层3031之间围设成气隙305。

示例性的，绝缘密封层3032的材质可以与覆盖层3031的材质相同，例如绝缘密封层3032和覆盖层3031的材质可以均为氮化硅、氧化硅等；绝缘密封层3032和覆盖层3031的材质相同，在形成绝缘密封层3032后，可以使覆盖层3031和绝缘密封层3032形成一体结构，以提高包覆层303的强度。

本实施例提供的半导体结构的制备方法，基底上分布若干位线结构30，位线结构30包括依次层叠设置的导电层301、过渡层302和覆盖层3031，过渡层302的宽度小于导电层301的宽度；并且在导电层301的顶面以及过渡层302的侧面形成气隙305。通过在导电层301的顶面和过渡层302的侧面形成气隙305，可以减少覆盖层3031对导电层301的影响，例如，覆盖层3031的材质为氮化硅时，导电层301的材质为钨时，气隙305的存在可以减少覆盖层3031中的氮迁移至导电层301将导电层301氮化形成氮化钨的程度，防止导电层301的电阻增大，同时，又能降低位线结构30与其周边结构之间的寄生电容，从而提高了半导体结构的性能。

可选的，覆盖层3031的宽度可以大于导电层301的宽度；形成的气隙305可以凸出于导电层301的侧面。如此设置，可以增大气隙305与导电层301顶面的接触面积，以提高对导电层301顶面的保护效果；同时，提高气隙305的体积，可以进一步改善位线结构30和周边结构(如导电插塞40)之间的寄生电容。

继续参照图5，本实施例提供的半导体结构的制备方法，还包括：在位线结构30之间的基底上形成导电插塞40，导电插塞40位于相邻的位线结构30之间，导电插塞40用于连接有源区结构20。在半导体结构为动态随机存储器的实现方式中，导电插塞40还用于连接电容存储结构。

具体地，导电插塞40包括沿垂直于基底方向依次层叠设置的第一导电部分401和第二导电部分402，也就是说，第二导电部分402位于第一导电部分401的上方，其中第一导电部分401与有源区结构20连接，第二导电部分402可以用于连接电容。示例性的，第一导电部分401的材质可以包括多晶硅等，第二导电部分402的材质可以包括钨等，为了阻止第一导电部分401和第二导电部分402的材质互相渗透，可以在第一导电部分401和第二导电部分402之间设置导电阻挡膜，导电阻挡膜的材质可以包括氮化钛等。

其中，第二导电部分402的底部具有面向位线结构30的斜面4021。

可选的，斜面4021的底部高于导电层301的顶部，斜面4021的顶部低于过渡层302的顶部。以使得，过渡层302的顶部位于斜面4021的顶部和底部之间。此时形成的导电层301能够尽可能的高，具有较小的电阻。

具体地，第二导电部分402的底部还包括底面4024、第一直面4022和第二直面4023，底面4024与第一导电部分401的顶面直接接触，底面4024的两端分别与第一直面4022和第二直面4023连接；其中，第一直面4022还与斜面4021连接。

在上述实现方式中，过渡层302的顶角与斜面4021的垂直距离小于导电层301的顶角与斜面4021的垂直距离。其中过渡层302顶角为在垂直于基底且垂直于位线结构30延伸方向的截面中(如图5所示的截面中)，过渡层302顶端靠近斜面4021的第一顶点a；过渡层302顶角与斜面4021的垂直距离为第一顶点a到斜面4021之间的垂直距离d1。相应的，导电层301的顶角为在垂直于基底且垂直与位线结构30延伸方向的截面中(如图5所示的截面中)，导电层301顶端靠近斜面4021的第二顶点b；导电层301顶角与斜面4021之间的距离为第二顶点b到斜面4021的垂直距离d2。

在其他示例中，过渡层302的顶角与斜面4021的垂直距离d1大于导电层301的顶角与斜面4021的垂直距离d2。如此设置，在过渡层302为导体时，既能减少位线结构30的电阻，又能进一步降低位线结构30和接触插塞40之间的寄生电容。

本实施例中过渡层302的宽度为导电层301宽度的2/3-3/4，如此设置，可以在减少覆盖层3031对导电层301的影响，保证对覆盖层3031的支撑力，避免过渡层302的宽度过小导致的覆盖层3031塌陷。

本实施例提供的过渡层302的材质可以包括富金属氮化物(如氮化钨、氮化钼、氮化钛等)或者富金属硅化物(如硅化钛、硅化钨等)。如此设置，富金属氮化物和富金属硅化物可以捕获覆盖层3031中迁移至导电层301中的氮原子，以进一步避免导电层301对覆盖层3031的影响，以防止导电层301的电阻变大。具体的，富金属氮化物指的是金属原子和氮原子的摩尔比大于1，例如为2，3，4，5，6，7等；富金属硅化物指的是金属原子和硅原子的摩尔比大于1，例如为2，3，4，5，6，7等。

继续参照图5，本实施例还提供一种半导体结构，可以通过上述任一实施例提供的半导体结构的制备方法制得，使得半导体结构的位线结构包括依次层叠设置的导电层301、过渡层302和覆盖层3031，过渡层302的宽度小于导电层301的宽度；并且在导电层301的顶面以及过渡层302的侧面形成气隙305。过渡层302以及气隙305可以减少覆盖层3031对导电层301的影响以避免导电层301的电阻增大，提高了半导体结构的性能。

本实施例提供的半导体结构包括基底以及间隔分部在基底上的若干位线结构，位线结构包括依次叠设的导电层301、过渡层302和覆盖层3031，过渡层302的宽度小于导电层301的宽度。

示例性的，基底的材质可以包括硅、锗、硅锗等，本实施例对基底的材质不做限制。在基底上可以形成有间隔设置的浅沟槽隔离结构10和有源区结构20，以便于形成晶体管结构。

导电层301、过渡层302和覆盖层3031层叠的设置，过渡层302位于覆盖层3031和导电层301之间，并且导电层301靠近基底设置。导电层301可以包括沿远离基底的方向依次层叠形成的第一导电层3011、导电接触层3012以及第二导电层3013，其中，导电接触层3012位于第一导电层3011和第二导电层3013之间，导电接触层3012可以阻止构成第一导电层3011和第二导电层3013的材质发生渗透。示例性的，第一导电层3011的材质可以包括多晶硅，第二导电层3013的材质可以包括钨，导电接触层3012的材质可以包括氮化钛。

本实施例中，若干位线结构间隔分部，示例性的，若干位线结构沿平行于基底的方向延伸成线状，若干位线结构可以位于同一平行于基底的平面内，并且若干位线结构平行且间隔的设置。当然，本实施例中的位线结构还可以呈其他的形式在基底上分布，本实施例对此不作限制。

继续参照图5，气隙305位于导电层301的顶面以及过渡层302的侧面。也就是说过渡层302的侧面和导电层301的顶面之间形成气隙305。

在一些实现方式中，包覆层303可以包括位于过渡层302上部的覆盖层3031，以及覆盖在覆盖层3031侧壁和导电层301侧壁的绝缘密封层3032；由于过渡层302的宽度小于导电层301的宽度，可以在过渡层302的两侧形成凹槽；在形成绝缘密封层之后，绝缘密封层3032覆盖在凹槽上以形成气隙305。

可选的，覆盖层3031的宽度大于导电层301的宽度。

可选的，气隙305凸出于导电层301的侧面，也就是说，气隙305由导电层301的侧面向外凸出，如此设置，可以增大气隙305与导电层301顶面的接触面积，以提高对导电层301顶面的保护效果；同时，提高气隙305的体积，可以进一步改善位线结构30和周边结构(如导电插塞40)之间的寄生电容。

继续参照图5，本实施例提供的半导体结构还包括位于位线结构之间的导电插塞40，导电插塞40位于相邻的位线结构30之间，导电插塞40用于连接有源区结构20。在半导体结构为动态随机存储器的实现方式中，导电插塞40还用于连接电容存储结构。

具体地，导电插塞40包括沿垂直于基底方向依次层叠设置的第一导电部分401和第二导电部分402，也就是说，第二导电部分402位于第一导电部分401的上方，其中第一导电部分401与有源区结构20连接，第二导电部分402用于连接电容存储结构。示例性的，第一导电部分401的材质可以包括多晶硅等，第二导电部分402的材质可以包括钨等，为了阻止第一导电部分401和第二导电部分402的材质互相渗透，可以在第一导电部分401和第二导电部分402之间设置导电阻挡膜，导电阻挡膜的材质可以包括氮化钛等。

其中，第二导电部分402的底部,具有面向位线结构30的斜面4021，斜面4021的底部高于导电层301的顶部且低于过渡层302的顶部，以使得，过渡层302的顶部位于斜面4021的顶部和底部之间。

具体地，第二导电部分的底部还包括底面4024、第一直面4022和第二直面4023，底面4024与第一导电部分401的顶面直接接触，底面4024的两端分别与第一直面4022和第二直面4023连接；其中，第一直面4022还与斜面4021连接，通过设置第一直面4022和第二直面4023，可以进一步增大过渡层302和导电插塞40的第二导电部分402之间的距离，降低二者之间的寄生电容，同时减少短路缺陷，提高良率。

在上述实现方式中，过渡层302的顶角与斜面4021的垂直距离小于导电层301的顶角与斜面4021的垂直距离。其中过渡层302顶角为在垂直于基底且垂直与位线结构30延伸方向的截面中(如图5所示的截面中)，过渡层302顶端靠近斜面4021的第一顶点a；过渡层302顶角与斜面4021的垂直距离为第一顶点a到斜面4021之间的垂直距离d1。相应的，导电层301的顶角为在垂直于基底且垂直与位线结构30延伸方向的截面中(如图5所示的截面中)，导电层301顶端靠近斜面4021的第二顶点b；导电层301的顶角与斜面4021之间的距离为第二顶点b到斜面4021的垂直距离d2。

在其他示例中，过渡层302的顶角与斜面4021的垂直距离d1大于导电层301的顶角与斜面4021的垂直距离d2。如此设置，在过渡层302为导体时，既能减少位线结构30的电阻，又能进一步降低位线结构30和接触插塞40之间的寄生电容。

本实施例中，过渡层302的宽度为导电层301宽度的2/3-3/4，如此设置，可以在降低覆盖层3031对导电层301的影响，保证对覆盖层3031的支撑力，避免过渡层302的宽度过小导致的覆盖层3031塌陷。

本实施例提供的过渡层302的材质可以包括富金属氮化物(如氮化钨、氮化钼、氮化钛等)或者富金属硅化物(如硅化钛、硅化钨等)。如此设置富金属氮化物和富金属硅化物可以捕获覆盖层3031中迁移至导电层301中的氮原子，以进一步降低导电层301对覆盖层3031的影响，以避免导电层301的电阻变大。例如，覆盖层3031可以包括氮化硅等。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供基底；

在所述基底上形成间隔分布的若干位线结构，所述位线结构包括依次叠设的导电层、过渡层和覆盖层，所述过渡层的宽度小于所述导电层的宽度；

在所述导电层的顶面以及所述过渡层的侧面形成气隙。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述覆盖层的宽度大于所述导电层的宽度；所述气隙凸出于所述导电层的侧面。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，还包括：

在所述位线结构之间的所述基底上形成包括第一导电部分和第二导电部分的导电插塞，所述第二导电部分形成在所述第一导电部分的上方；

其中，所述第二导电部分的底部具有面向所述位线结构的斜面。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，

所述第二导电部分的底部还包括底面、第一直面和第二直面，所述底面与所述第一导电部分的顶面直接接触，所述底面的两端分别与所述第一直面和所述第二直面连接；

其中，所述第一直面还与所述斜面连接。

5.根据权利要求3所述的半导体结构的制备方法，其特征在于，

所述过渡层的顶角与所述斜面的垂直距离小于所述导电层的顶角与所述斜面的垂直距离。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述斜面的底部高于所述导电层的顶部且低于所述过渡层的顶部。

7.一种半导体结构，其特征在于，包括：

基底；

间隔分布于所述基底上的若干位线结构，所述位线结构包括依次叠设的导电层、过渡层和覆盖层，所述过渡层的宽度小于所述导电层的宽度；

气隙，所述气隙位于所述导电层的顶面以及所述过渡层的侧面。

8.根据权利要求7所述的半导体结构，其特征在于，所述覆盖层的宽度大于所述导电层的宽度。

9.根据权利要求7所述的半导体结构，其特征在于，所述气隙凸出于所述导电层的侧面。

10.根据权利要求7所述的半导体结构，其特征在于，还包括：

导电插塞，位于所述位线结构之间的所述基底上，所述导电插塞包括第一导电部分和位于所述第一导电部分上方的第二导电部分；

其中，所述第二导电部分的底部具有面向所述位线结构的斜面。

11.根据权利要求10所述的半导体结构，其特征在于，还包括：

所述第二导电部分的底部还包括底面、第一直面和第二直面，所述底面与所述第一导电部分直接接触，所述底面的两端分别与所述第一直面和所述第二直面连接；

其中，所述第一直面还与所述斜面连接。

12.根据权利要求10所述的半导体结构，其特征在于，所述过渡层的顶角与所述斜面的垂直距离小于所述导电层的顶角与所述斜面的垂直距离。

13.根据权利要求12所述的半导体结构，其特征在于，所述斜面的底部高于所述导电层的顶部且低于所述过渡层的顶部。

14.根据权利要求12或13所述的半导体结构，其特征在于，所述过渡层的宽度为所述导电层宽度的2/3-3/4。

15.根据权利要求7-13任一所述的半导体结构，其特征在于，所述过渡层的材质包括富金属氮化物或富金属硅化物，所述覆盖层包括氮化硅。

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