JP2024509969A - 半導体構造の製造方法及び半導体構造 - Google Patents

半導体構造の製造方法及び半導体構造 Download PDF

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Abstract

本願の実施例は、半導体製造技術の分野に属し半導体構造の性能を向上させる半導体構造の製造方法及び半導体構造に関する。該半導体構造の製造方法は、ベース上にビット線構造を形成するステップであって、ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、過渡層の幅は、導電層の幅より小さいステップと、導電層の上面と過渡層の側面に空気間隙を形成するステップと、を含む。空気間隙は、カバー層から導電層に対する影響を低減させて導電層の抵抗の増加を防止するだけではなく、ビット線構造とその周辺構造との間の寄生容量も低減させることができる。それによって、半導体構造の性能を向上させる。

Description

（関連出願への相互参照）
本願は、２０２１年０３月１２日に中国特許局に提出された、出願番号が２０２１１０２６９７４９．６であり、発明の名称が「半導体構造の製造方法及び半導体構造」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。
本願の実施例は、半導体製造技術の分野に関し、特に、半導体構造の製造方法及び半導体構造に関する。
記憶機器技術の発展に伴い、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、その高密度及び高速な読み出し・書き込みで、様々な電子機器にだんだん適用される。ダイナミック・ランダム・アクセス・メモリは、ビット線構造、コンデンサ構造、及びトランジスタ構造、を含む。ビット線構造とコンデンサ構造のそれぞれは、トランジスタ構造に接続され、トランジスタ構造によってコンデンサ構造に記憶されたデータの読み出しを制御する。
しかしながら、現在、ダイナミック・ランダム・アクセス・メモリの性能をまだ向上させる必要がある。
第１態様によれば、本願の実施例は、半導体構造の製造方法を提供する。該方法は、
ベースを提供するステップと、
前記ベース上に間隔をあけて配置された複数のビット線構造を形成するステップであって、前記ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、前記過渡層の幅は、前記導電層の幅より小さい、ステップと、
前記導電層の上面と前記過渡層の側面に空気間隙を形成するステップと、を含む。
第２態様によれば、本願の実施例はさらに、半導体構造を提供する。該半導体構造は、
ベースと、
前記ベース上に間隔をあけて配置された複数のビット線構造であって、前記ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、前記過渡層の幅は、前記導電層の幅より小さい、ビット線構造と、
前記導電層の上面と前記過渡層の側面に位置する空気間隙と、を含む。
本実施例において半導体構造の製造方法及び半導体構造を提供し、ベース上に複数のビット線構造が配置され、ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、過渡層の幅は、導電層の幅より小さい。さらに、導電層の上面と過渡層の側面に空気間隙を形成する。導電層の上面と過渡層の側面に空気間隙を形成することによって、カバー層から導電層に対する影響を低減させて導電層の抵抗の増加を防止することができる。さらに、ビット線構造とその周辺構造との間の寄生容量を低減させることができる。それによって、半導体構造の性能を向上させる。
本願の実施例に提供される半導体構造の製造方法のフローチャートである。 本願の実施例に提供される半導体構造の製造方法においてマスク層を形成した後の構造概略図である。 本願の実施例に提供される半導体構造の製造方法において溝を形成した後の構造概略図である。 本願の実施例に提供される半導体構造の製造方法において絶縁密封層を形成した後の構造概略図である。 本願の実施例に提供される半導体構造の構造概略図である。
本願の実施例又は相関技術における技術的解決策をより明確に説明するために、上記において実施例又は相関技術の説明に使用必要な図面を簡単に紹介する。明らかなこととして、上記の図面は、本願のいくつかの実施例であり、当業者は、創造的な労力を払わなくても、これらの図面に基づいて他の図面を得ることができる。
本願の実施例の目的、技術的解決策と利点をより明確にするために、以下では、本願の実施例における図面を参照して、本願の実施例における技術的解決策を明確で完全に説明する。明らかなこととして、説明される実施例は、本願の実施例の一部に過ぎず、全ての実施例ではない。本願の実施例に基づいて、創造的な労力を払うことなく、当業者に得られる他のすべての実施例は、本願の保護範囲に含まれるものである。
本実施例は、半導体構造の製造方法及び半導体構造を提供し、半導体構造の性能を向上させることができる。
図１に示すように、本実施例に提供される半導体構造の製造方法は、下記のステップを含む。
ステップＳ１０１において、ベースを提供する。
ここで、ベースは、後続の膜層の基礎として、後続の膜層に対してサポート作用を果たす。例示的に、ベースの材質は、半導体材料であり得、例えば、シリコン、ゲルマニウム、シリコンゲルマニウムなどを含む。本実施例は、ベースの材質について限定しない。
図２～図５を参照すると、ベース（図示されていない）上に間隔をあけて設けられた浅トレンチ隔離構造１０とアクティブ領域構造２０を形成することができ、それによって、トランジスタ構造を形成することに便利である。
本実施例に提供される半導体構造の製造方法はさらに、ベースを形成した後に、下記のステップを含む。
ステップＳ１０２において、ベース上に間隔をあけて配置された複数のビット線構造を形成する。ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、過渡層の幅は、導電層の幅より小さい。
引き続き図２～図５を参照すると、導電層３０１、過渡層３０２、及びカバー層３０３１は、積層して設けられる。過渡層３０２は、カバー層３０３１と導電層３０１との間に位置し、導電層３０１は、ベースに近く設けられる。例えば、導電層３０１は、アクティブ構造２０に接続されることができ、例示的に、アクティブ構造２０のソース又はゲートに接続されることができる。
導電層３０１を形成する具体的なステップは、下記のステップを含むことができる。図２に示すように、導電初期層３１１を形成し、例示的に、ベースから離れる方向に沿って、第１導電初期層３１１１、導電接触初期層３１１２、及び第２導電初期層３１１３を順に積層して形成する。ここで、導電接触初期層３１１２は、第１導電初期層３１１１と第２導電初期層３１１３との間に位置し、導電接触初期層３１１２は、第１導電初期層３１１１と第２導電初期層３１１３を構成する材質の浸透を阻止することができ、第１導電初期層３１１１と第２導電初期層３１１３との間の接触抵抗を低減させることもできる。例示的に、第１導電初期層３１１１の材質は、ポリシリコンを含むことができ、第２導電初期層３１１３の材質は、タングステンを含むことができ、導電接触初期層３１１２の材質は、窒化チタン又は窒化タングステンなどを含むことができる。
いくつかの実施において、過渡層３０２の幅は、導電層３０１の幅より小さい（図３に示す方位を例として、幅が水平方向であるサイズである）。導電初期層３１１を形成した後に、積層する過渡初期層３１２とカバー初期層３１３を形成し、カバー初期層３１３上にマスク模様を有するマスク層５０を形成する。図３に示すように、次に、マスク層５０をマスクとしてカバー初期層３１３、過渡初期層３１２、及び導電初期層３１１をエッチングし、それによって、カバー層３０３１、過渡層３０２、及び導電層３０１を形成する。こういう時に、カバー層３０３１、過渡層３０２、及び導電層３０１の幅は等しい。その後に、過渡層３０２を横方向にエッチングすることができ、それによって、過渡層３０２の一部を除去し、溝３０４を形成し、それによって、最終的に形成された過渡層３０２の幅は、導電層３０１の幅より小さい。例示的に、ウェットプロセスを利用して過渡層３０２の一部を除去することができる。他の例において、マスク層５０をマスクとしてカバー初期層３１３、過渡初期層３１２、及び導電初期層３１１をエッチングするときに、カバー層３０３１の下方に位置する過渡初期層３１２の一部を同期的にエッチングすることができ、それによって、形成された過渡層３０２の幅は、導電層３０１の幅より小さい。例示的に、過渡初期層３１２までエッチングするときに、過渡初期層３１２と導電初期層３１１及びカバー初期層３１３とのエッチング選択比が高い気体を選択してエッチングを行うことができ、それによって、幅方向に沿ってカバー層３０３１の真下に位置する過渡初期層３１２の一部をエッチングし、それによって、最終的に形成された過渡層３０２の幅は、導電層３０１の幅より小さい。
本実施例において、複数のビット線構造３０は、間隔をあけて配置される。例示的に、複数のビット線構造３０は、ベースに平行する方向に沿って線状に延在する。複数のビット線構造３０は、ベースに平行する同一の平面内に位置することができ、且つ、複数のビット線構造３０は、平行で間隔をあけて設けられる。無論、本実施例におけるビット線構造３０はさらに、他の形態でベースに配置されることができ、本実施例は、これについて限定しない。
本実施例に提供される半導体構造の製造方法はさらに、複数の間隔をあけて配置されたビット線構造３０を形成した後に、下記のステップを含む。
ステップＳ１０４において、導電層の上面と過渡層の側面に空気間隙を形成する。
図４～図５に示すように、例示的に、ビット線構造３０における過渡層３０２の幅は、導電層３０１の幅より小さく、それによって、ビット線構造３０は、過渡層３０２の幅方向の両側に溝３０４を形成する。空気間隙３０５を形成するために、ビット線構造３０は、導電層３０１の側壁とカバー層３０３１の側壁を覆う絶縁密封層３０３２と、を含むことができる。こういう時に、絶縁密封層３０３２が溝３０４を密封することによって、過渡層３０２の幅方向の両側に位置する空気間隙３０５を形成する。
例示的に、ＣＶＤ又はＡＬＤの方式を採用して絶縁密封層３０３２を形成することができ、同時に、絶縁密封層３０３２を溝３０４に満杯に充填することを避け、それによって、絶縁密封層３０３２、導電層３０１、過渡層３０２、及びカバー層３０３１は、空気間隙３０５を囲んで設ける。
例示的に、絶縁密封層３０３２の材質は、カバー層３０３１の材質と同じであっても良い。例えば、絶縁密封層３０３２とカバー層３０３１の材質は、いずれも窒化ケイ素、酸化ケイ素などであり得る。絶縁密封層３０３２とカバー層３０３１の材質は同じであり、絶縁密封層３０３２を形成した後に、カバー層３０３１と絶縁密封層３０３２を、一体構造に形成することができ、それによって、被覆層３０３の強度を向上させる。
本実施例に提供される半導体構造の製造方法を適用して、ベース上に複数のビット線３０構造が配置され、ビット線構造３０は、順に積層して設けられた導電層３０１、過渡層３０２、及びカバー層３０３１、を含み、過渡層３０２の幅は、導電層３０１の幅より小さい。さらに、導電層３０１の上面と過渡層３０２の側面に空気間隙３０５を形成する。導電層３０１の上面と過渡層３０２の側面に空気間隙３０５を形成することによって、カバー層３０３１から導電層３０１に対する影響を低減させることができる。例えば、カバー層３０３１の材質が窒化ケイ素であり、導電層３０１の材質がタングステンである場合、空気間隙３０５によって、カバー層３０３１における窒素が導電層３０１に遷移して導電層３０１を窒化して窒化タングステンを形成する程度を低減させ、導電層３０１の抵抗の増加を避けることができる。同時に、ビット線構造３０とその周辺構造との間の寄生容量を低減させることができ、それによって、半導体構造の性能を向上させる。
いくつかの実施において、カバー層３０３１の幅は、導電層３０１の幅より大きくても良く、形成された空気間隙３０５は、導電層３０１の側面から突出することができる。このように設けることによって、空気間隙３０５と導電層３０１の上面との接触面積を増加させ、それによって、導電層３０１の上面に対する保護効果を向上させることができる。同時に、空気間隙３０５の体積を増加させ、ビット線構造３０と周辺構造（例えば、導電プラグ４０）との間の寄生容量をさらに改善することができる。
引き続き図５を参照すると、本実施例に提供される半導体構造の製造方法はさらに、ビット線構造３０の間のベース上に導電プラグ４０を形成するステップを含む。導電プラグ４０は、隣接するビット線構造３０の間に位置し、導電プラグ４０は、アクティブ領域構造２０を接続するためのものである。半導体構造がダイナミック・ランダム・アクセス・メモリである実現方式において、導電プラグ４０はさらに、コンデンサ記憶構造を接続するためのものである。
例示的に、導電プラグ４０は、ベースに垂直する方向に沿って順に積層して設けられた第１導電部４０１と第２導電部４０２を含み、即ち、第２導電部４０２は、第１導電部４０１の上方に位置する。ここで、第１導電部４０１はアクティブ領域構造２０に接続され、第２導電部４０２はコンデンサを接続するためのものであり得る。例示的に、第１導電部４０１の材質はポリシリコンなどを含むことができ、第２導電部４０２の材質はタングステンなどを含むことができる。第１導電部４０１と第２導電部４０２の材質の相互浸透を阻止するために、第１導電部４０１と第２導電部４０２との間に導電阻止膜を設けることができ、導電阻止膜の材質は、窒化チタンなどを含むことができる。
ここで、第２導電部４０２の底部は、ビット線構造３０に向かう斜面４０２１を有する。
いくつかの実施において、斜面４０２１の底部は導電層３０１の頂部より高く、斜面４０２１の頂部は過渡層３０２の頂部より低い。それによって、過渡層３０２の頂部は斜面４０２１の頂部と底部との間に位置する。この場合、形成された導電層３０１はできるだけ高く、小さい抵抗を有することができる。
例示的に、第２導電部４０２の底部はさらに、底面４０２４、第１ストレート面４０２２、及び第２ストレート面４０２３、を含む。底面４０２４は、第１導電部４０１の上面に直接的に接触し、底面４０２４の両端のそれぞれは、第１ストレート面４０２２と第２ストレート面４０２３に接続される。ここで、第１ストレート面４０２２はさらに、斜面４０２１に接続される。
上記の実現方式において、過渡層３０２の頂角と斜面４０２１との垂直距離は、導電層３０１の頂角と斜面４０２１との垂直距離より小さい。ここで、過渡層３０２の頂角は、ベースに垂直してビット線構造３０の延在方向に垂直する断面（図５に示す断面）において、過渡層３０２の頂端の斜面４０２１に近い第１頂点ａである。過渡層３０２の頂角と斜面４０２１との垂直距離は、第１頂点ａから斜面４０２１までの垂直距離ｄ１である。対応的に、導電層３０１の頂角は、ベースに垂直してビット線構造３０の延在方向に垂直する断面（図５に示す断面）において、導電層３０１の頂端の斜面４０２１に近い第２頂点ｂである。導電層３０１の頂角と斜面４０２１との間の距離は、第２頂点ｂから斜面４０２１までの垂直距離ｄ２である。
他の例において、過渡層３０２の頂角と斜面４０２１との垂直距離ｄ１は、導電層３０１の頂角と斜面４０２１との垂直距離ｄ２より大きい。このように設けることによって、過渡層３０２が導体である場合、ビット線構造３０の抵抗だけではなく、ビット線構造３０と導電プラグ４０との間の寄生容量もさらに低減させることができる。
本実施例において、過渡層３０２の幅は、導電層３０１の幅の２／３～３／４である。このように設けることによって、カバー層３０３１から導電層３０１に対する影響を低減させ、カバー層３０３１に対するサポート力を保証し、過渡層３０２の幅が小さすぎてカバー層３０３１が崩壊することを避けることができる。
本実施例に提供される過渡層３０２の材質は、金属リッチ窒化物（例えば、窒化タングステン、窒化モリブデン、窒化チタンなど）又は金属リッチケイ化物（例えば、ケイ化チタン、ケイ化タングステンなど）を含むことができる。このように設けることによって、金属リッチ窒化物と金属リッチケイ化物は、カバー層３０３１から導電層３０１に遷移した窒素原子を捕獲することができ、それによって、導電層３０１からカバー層３０３１に対する影響をさらに避け、導電層３０１の抵抗の増加を防止する。例えば、金属リッチ窒化物とは、金属原子と窒素原子のモル比率が１より大きく、例えば、２、３、４、５、６、７などである。金属リッチケイ化物とは、金属原子とシリコン原子のモル比率が１より大きく、例えば、２、３、４、５、６、７などである。
引き続き図５を参照すると、本実施例はさらに、半導体構造を提供し、上記のいずれかの実施例に提供される半導体構造の製造方法によって製造して得られることができる。このようにして、半導体構造のビット線構造は、順に積層して設けられた導電層３０１、過渡層３０２、及びカバー層３０３１、を含み、過渡層３０２の幅は、導電層３０１の幅より小さい。さらに、導電層３０１の上面と過渡層３０２の側面に空気間隙３０５を形成する。過渡層３０２と空気間隙３０５は、カバー層３０３１から導電層３０１に対する影響を低減させ、それによって、導電層３０１の抵抗の増加を避けることができ、半導体構造の性能を向上させる。
本実施例に提供される半導体構造は、ベースと、ベース上に間隔をあけて配置された複数のビット線構造と、を含む。ビット線構造は、順に積層して設けられた導電層３０１、過渡層３０２、及びカバー層３０３１、を含み、過渡層３０２の幅は、導電層３０１の幅より小さい。
例示的に、ベースの材質は、シリコン、ゲルマニウム、シリコンゲルマニウムなどを含むことができ、本実施例は、ベースの材質について限定しない。ベース上に間隔をあけて設けられた浅トレンチ隔離構造１０とアクティブ領域構造２０を形成することができ、それによって、トランジスタ構造を形成することに便利である。
導電層３０１、過渡層３０２、及びカバー層３０３１は、積層して設けられる。過渡層３０２は、カバー層３０３１と導電層３０１との間に位置し、導電層３０１は、ベースに近く設けられる。導電層３０１は、ベースから離れる方向に沿って順に積層して形成された第１導電層３０１１、導電接触層３０１２、及び第２導電層３０１３、を含むことができる。ここで、導電接触層３０１２は、第１導電層３０１１と第２導電層３０１３との間に位置し、導電接触層３０１２は、第１導電層３０１１と第２導電層３０１３を構成する材質の浸透を阻止することができる。例示的に、第１導電層３０１１の材質は、ポリシリコンを含むことができ、第２導電層３０１３の材質は、タングステンを含むことができ、導電接触層３０１２の材質は、窒化チタンを含むことができる。
本実施例において、複数のビット線構造は、間隔をあけて配置される。例示的に、複数のビット線構造は、ベースに平行する方向に沿って線状に延在する。複数のビット線構造は、ベースに平行する同一の平面内に位置することができ、且つ、複数のビット線構造は、平行で間隔をあけて設けられる。無論、本実施例におけるビット線構造はさらに、他の形態でベースに配置されることができ、本実施例は、これについて限定しない。
引き続き図５を参照すると、空気間隙３０５は、導電層３０１の上面と過渡層３０２の側面に位置する。即ち、過渡層３０２の側面と導電層３０１の上面との間に、空気間隙３０５を形成する。
いくつかの実現方式において、被覆層３０３は、過渡層３０２の上部に位置するカバー層３０３１と、カバー層３０３１の側壁と導電層３０１の側壁を覆う絶縁密封層３０３２と、を含むことができる。過渡層３０２の幅が導電層３０１の幅より小さいため、過渡層３０２の両側に溝を形成することができる。絶縁密封層を形成した後に、絶縁密封層３０３２は溝の上を覆い、それによって、空気間隙３０５を形成する。
いくつかの実施において、カバー層３０３１の幅は、導電層３０１の幅より大きい。
いくつかの実施において、空気間隙３０５は、導電層３０１の側面から突出し、即ち、空気間隙３０５は、導電層３０１の側面から外へ突出する。このように設けることによって、空気間隙３０５と導電層３０１の上面との接触面積を増加させ、それによって、導電層３０１の上面に対する保護効果を向上させることができる。同時に、空気間隙３０５の体積を増加させ、ビット線構造３０と周辺構造（例えば、導電プラグ４０）との間の寄生容量をさらに改善することができる。
引き続き図５を参照すると、本実施例に提供される半導体構造はさらに、ビット線構造の間に位置する導電プラグ４０を含む。導電プラグ４０は、隣接するビット線構造３０の間に位置し、導電プラグ４０は、アクティブ領域構造２０を接続するためのものである。半導体構造がダイナミック・ランダム・アクセス・メモリである実現方式において、導電プラグ４０はさらに、コンデンサ記憶構造を接続するためのものである。
例示的に、導電プラグ４０は、ベースに垂直する方向に沿って順に積層して設けられた第１導電部４０１と第２導電部４０２を含み、即ち、第２導電部４０２は、第１導電部４０１の上方に位置する。ここで、第１導電部４０１は、アクティブ領域構造２０に接続され、第２導電部４０２は、コンデンサ記憶構造を接続するためのものである。例示的に、第１導電部４０１の材質は、ポリシリコンなどを含むことができ、第２導電部４０２の材質は、タングステンなどを含むことができる。第１導電部４０１と第２導電部４０２の材質の相互浸透を阻止するために、第１導電部４０１と第２導電部４０２との間に導電阻止膜を設けることができ、導電阻止膜の材質は、窒化チタンなどを含むことができる。
ここで、第２導電部４０２の底部は、ビット線構造３０に向かう斜面４０２１を有する。斜面４０２１の底部は、導電層３０１の頂部より高く、且つ過渡層３０２の頂部より低い。それによって、過渡層３０２の頂部は、斜面４０２１の頂部と底部との間に位置する。
例示的に、第２導電部の底部はさらに、底面４０２４、第１ストレート面４０２２、及び第２ストレート面４０２３、を含む。底面４０２４は、第１導電部４０１の上面に直接的に接触し、底面４０２４の両端のそれぞれは、第１ストレート面４０２２と第２ストレート面４０２３に接続される。ここで、第１ストレート面４０２２はさらに、斜面４０２１に接続される。第１ストレート面４０２２と第２ストレート面４０２３を設けることによって、過渡層３０２と導電プラグ４０の第２導電部４０２との間の距離をさらに増加させ、両者の間の寄生容量を低減させ、同時に、短絡欠陥を減少させ、合格率を向上させることができる。
上記の実現方式において、過渡層３０２の頂角と斜面４０２１との垂直距離は、導電層３０１の頂角と斜面４０２１との垂直距離より小さい。ここで、過渡層３０２の頂角は、ベースに垂直してビット線構造３０の延在方向に垂直する断面（図５に示す断面）において、過渡層３０２の頂端の斜面４０２１に近い第１頂点ａである。過渡層３０２の頂角と斜面４０２１との垂直距離は、第１頂点ａから斜面４０２１までの垂直距離ｄ１である。対応的に、導電層３０１の頂角は、ベースに垂直してビット線構造３０の延在方向に垂直する断面（図５に示す断面）において、導電層３０１の頂端の斜面４０２１に近い第２頂点ｂである。導電層３０１の頂角と斜面４０２１との間の距離は、第２頂点ｂから斜面４０２１までの垂直距離ｄ２である。
他の例において、過渡層３０２の頂角と斜面４０２１との垂直距離ｄ１は、導電層３０１の頂角と斜面４０２１との垂直距離ｄ２より大きい。このように設けることによって、過渡層３０２が導体である場合、ビット線構造３０の抵抗だけではなく、ビット線構造３０と導電プラグ４０との間の寄生容量もさらに低減させることができる。
本実施例において、過渡層３０２の幅は、導電層３０１の幅の２／３～３／４である。このように設けることによって、カバー層３０３１から導電層３０１に対する影響を低減させ、カバー層３０３１に対するサポート力を保証し、過渡層３０２の幅が小さすぎてカバー層３０３１が崩壊することを避けることができる。
本実施例に提供される過渡層３０２の材質は、金属リッチ窒化物（例えば、窒化タングステン、窒化モリブデン、窒化チタンなど）又は金属リッチケイ化物（例えば、ケイ化チタン、ケイ化タングステンなど）を含むことができる。このように設けることによって、金属リッチ窒化物と金属リッチケイ化物は、カバー層３０３１から導電層３０１に遷移した窒素原子を捕獲することができ、それによって、導電層３０１からカバー層３０３１に対する影響をさらに低減させ、導電層３０１の抵抗の増加を避ける。例えば、カバー層３０３１は、窒化ケイ素などを含むことができる。
最後に説明すべきこととして、上記の各実施例は、本願の技術的解決策を説明するためのものであり、本願を限定するものではない。上記の各実施例を参照して本願を詳細に説明したが、当業者が理解可能なこととして、当業者は、上記の各実施例に記載された技術的解決策に対して変更を行い、又は、そのうちの一部又は全部の技術特徴に対して等価置換を行うことができる。これらの変更又は置換は、相応的な技術的解決策の本質を本願の各実施例の技術的解決策の範囲から脱離させない。

Claims (15)

  1. 半導体構造の製造方法であって、
    ベースを提供するステップと、
    前記ベース上に間隔をあけて配置された複数のビット線構造を形成するステップであって、前記ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、前記過渡層の幅は、前記導電層の幅より小さい、ステップと、
    前記導電層の上面と前記過渡層の側面に空気間隙を形成するステップと、を含む、半導体構造の製造方法。
  2. 前記カバー層の幅は前記導電層の幅より大きく、前記空気間隙は前記導電層の側面から突出する、
    請求項１に記載の半導体構造の製造方法。
  3. 前記半導体構造の製造方法はさらに、
    前記ビット線構造の間の前記ベース上に、第１導電部と第２導電部を含む導電プラグを形成するステップを含み、前記第２導電部は前記第１導電部の上方に形成され、
    前記第２導電部の底部は、前記ビット線構造に向かう斜面を有する、
    請求項１に記載の半導体構造の製造方法。
  4. 前記第２導電部の底部はさらに、底面、第１ストレート面、及び第２ストレート面、を含み、前記底面は前記第１導電部の上面に直接的に接触し、前記底面の両端のそれぞれは、前記第１ストレート面と前記第２ストレート面に接続され、
    前記第１ストレート面はさらに前記斜面に接続される、
    請求項３に記載の半導体構造の製造方法。
  5. 前記過渡層の頂角と前記斜面との垂直距離は、前記導電層の頂角と前記斜面との垂直距離より小さい、
    請求項３に記載の半導体構造の製造方法。
  6. 前記斜面の底部は前記導電層の頂部より高く、且つ前記過渡層の頂部より低い、
    請求項５に記載の半導体構造の製造方法。
  7. 半導体構造であって、
    ベースと、
    前記ベース上に間隔をあけて配置された複数のビット線構造であって、前記ビット線構造は、順に積層して設けられた導電層、過渡層、及びカバー層、を含み、前記過渡層の幅は、前記導電層の幅より小さい、ビット線構造と、
    前記導電層の上面と前記過渡層の側面に位置する空気間隙と、を含む、半導体構造。
  8. 前記カバー層の幅は前記導電層の幅より大きい、
    請求項７に記載の半導体構造。
  9. 前記空気間隙は前記導電層の側面から突出する、
    請求項７に記載の半導体構造。
  10. 前記半導体構造はさらに、
    前記ビット線構造の間の前記ベース上に位置する導電プラグを含み、前記導電プラグは、第１導電部と、前記第１導電部の上方に位置する第２導電部と、を含み、
    前記第２導電部の底部は、前記ビット線構造に向かう斜面を有する、
    請求項７に記載の半導体構造。
  11. 前記第２導電部の底部はさらに、底面、第１ストレート面、及び第２ストレート面、を含み、前記底面は、前記第１導電部に直接的に接触し、前記底面の両端のそれぞれは、前記第１ストレート面と前記第２ストレート面に接続され、
    前記第１ストレート面はさらに前記斜面に接続される、
    請求項１０に記載の半導体構造。
  12. 前記過渡層の頂角と前記斜面との垂直距離は、前記導電層の頂角と前記斜面との垂直距離より小さい、
    請求項１０に記載の半導体構造。
  13. 前記斜面の底部は前記導電層の頂部より高く、且つ前記過渡層の頂部より低い、
    請求項１２に記載の半導体構造。
  14. 前記過渡層の幅は、前記導電層の幅の２／３～３／４である、
    請求項１２に記載の半導体構造。
  15. 前記過渡層の材質は、金属リッチ窒化物又は金属リッチケイ化物を含み、前記カバー層は、窒化ケイ素を含む、
    請求項７に記載の半導体構造。
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