KR102104061B1 - 금속 패턴 및 압전 패턴을 포함하는 반도체 소자 - Google Patents

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Abstract

기판의 제1 면 상의 층간 절연층, 기판의 제2 면 상의 금속 패턴 및 패시베이션 층, 기판의 제2 면 상에 금속 패턴과 패시베이션 층 사이에 형성된 압전 패턴, 및 압전 패턴의 측면 및 바닥 면을 감싸는 라이닝 층을 포함하는 반도체 소자가 설명된다.

Description

금속 패턴 및 압전 패턴을 포함하는 반도체 소자{Semiconductor Device Having a Metal Pattern and a Piezoelectric Pattern}
본 발명은 금속 패턴 및 압전 패턴(piezoelectric pattern)를 포함하는 반도체 소자에 관한 것이다.
반도체 소자에 금속 패턴을 형성하고, 상기 금속 패턴을 서로 직접적으로 연결 또는 본딩하여 고집적 반도체 소자를 형성하는 방법이 제안되었다. 일반적으로, 상기 금속 패턴을 서로 연결 또는 본딩하는 공정은 상기 반도체 소자를 고온으로 가열하는 것을 필요로 한다. 상기 가열 공정은 반도체 소자의 미세한 회로 패턴들에 열적 부담을 주어 회로 패턴들을 물질적, 물리적, 화학적, 또는 전기적으로 파괴할 수 있으므로 되도록 피하는 것이 좋다.
본 발명이 해결하고자 하는 과제는 압전 패턴을 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 압전 패턴을 가진 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 가열 공정 없이 실리콘 관통 비아 및/또는 패드를 본딩할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 압전 패턴을 가진 반도체 소자들의 본딩 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 기판의 제1 면 상의 층간 절연층, 상기 기판의 제2 면 상의 금속 패턴 및 패시베이션 층, 상기 기판의 상기 제2 면 상에 상기 금속 패턴과 상기 패시베이션 층 사이에 형성된 압전 패턴, 및 상기 압전 패턴의 측면 및 바닥 면을 감싸는 라이닝 층을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판의 제1 면 상의 제1 패시베이션 층, 상기 기판의 제2 면 상의 제2 패시베이션 층, 상기 기판과 상기 제1 패시베이션 층을 수직으로 관통하는 관통 비아 구조체, 및 상기 관통 비아 구조체와 상기 제2 패시베이션 층 사이에 형성된 압전 패턴을 포함 할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자들은 본딩용 실리콘 관통 비아 또는 패드를 감싸는 압전 패턴들을 포함한다. 따라서, 본 발명의 실시예들에 의한 반도체 소자들은 가열 공정을 수행하지 않고, 단지 압력만을 가하여 실리콘 관통 비아 및/또는 패드를 다른 실리콘 관통 비아 및/또는 패드와 직접적으로 본딩될 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 소자들은 열적 부담을 받지 않고 서로 연결 또는 본딩될 수 있으므로, 반도체 소자의 성능 및 수명이 양호하게 유지될 수 있다.
도 1a 내지 1f 및 도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자들을 설명하는 종단면도들이다.
도 3a 내지 3f는 본 발명의 다양한 실시예들에 의한 다양한 실리콘 관통 비아 구조체들의 본딩 구조들을 개략적으로 도시한 도면들이다.
도 4a 내지 4f 및 도 5a 내지 5r은 본 발명의 다양한 실시예들에 의한 실리콘 관통 비아 구조체들과 패드 구조체들의 본딩 구조들을 개략적으로 도시한 도면들이다.
도 6a 및 6b는 본 발명의 실시예들에 의한 패드 구조체들의 본딩 구조들을 개략적으로 도시한 도면들이다.
도 7a 내지 7t, 8a 내지 8c, 9a 및 9b, 10 내지 13, 14a 및 14b, 및 15는 본 발명의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 종단면도들이다.
도 16a 내지 16f는 본 발명의 다양한 실시예에 의한 다양한 금속 배선들의 본딩 구조들을 개략적으로 도시한 도면들이다.
도 17a 내지 17f는 본 발명의 다양한 실시예들에 의한 금속 배선들의 본딩 구조들을 개략적으로 도시한 도면들이다.
도 18a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 18b 및 18c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
도 1a 내지 1f는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자들(10a-10f)을 설명하는 종단면도들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 기판(100, substrate)의 제1 면 상에 형성된 트랜지스터(110), 하부 층간 절연층(115, lowe interlayer dielectric layer), 하부 금속층(130, lower metal interconnection), 중간 층간 절연층(135), 상부 금속층(140), 상부 층간 절연층(145), 전면 패시베이션 층(146), 및 패드 구조체(150, pad structure), 기판(100)을 관통하는 실리콘 관통 비아 구조체(120, TSV structure), 및 기판(100)의 제2 면 상에 형성된 후면 패시베이션 층(163) 및 후면 압전 패턴(170, piezoelectric pattern)을 포함할 수 있다.
상기 기판(100)은 단결정 실리콘 벌크 웨이퍼, 화합물 반도체 웨이퍼, 또는 SOI (silicon-on-insulator) 웨이퍼를 포함할 수 있다.
상기 트랜지스터들(110)은 게이트 스택(110g) 및 소스/드레인 영역들(110s, 110d)을 포함할 수 있다. 상기 게이트 스택(110g)은 적층된 게이트 절연층(111), 게이트 전극(112), 게이트 캡핑층(113), 및/또는 상기 게이트 절연층(111), 상기 게이트 전극(112), 및/또는 상기 게이트 캡핑층(113)을 감싸는 게이트 스페이서(114)를 선택적으로 포함할 수 있다. 상기 게이트 절연층(111)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(112)은 도핑된 실리콘, 실리사이드, 금속 또는 금속 화합물 같은 전도체를 포함할 수 있다. 상기 게이트 캡핑층(113)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서(114)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 소스/드레인 영역들(110s, 110d)은 상기 기판(100) 내에 주입된 붕소(B), 인(P), 또는 비소(As) 중 어느 하나를 포함할 수 있다. 또는, 상기 소스/드레인 영역들(110s, 110d)은 금속 실리사이드를 포함할 수도 있다.
상기 하부 층간 절연층(115)은 상기 트랜지스터(110)를 덮도록 상기 기판(100) 상에 형성될 수 있다. 상기 하부 층간 절연층(115)은 실리콘 산화물을 포함할 수 있다.
상기 하부 금속층(130)은 상기 하부 층간 절연층(115) 상에 형성된 실리콘 관통 비아 패드(131, TSV pad), 하부 비아 플러그(132, lower via plug), 및 하부 금속 배선(133)을 포함할 수 있다. 상기 실리콘 관통 비아 패드(131)는 상기 실리콘 관통 비아 구조체(120)와 수직으로 정렬될 수 있다. 상기 하부 비아 플러그(132)는 상기 실리콘 관통 비아 패드(131) 상에 배치될 수 있다. 평면도에서(in a plan view) 상기 실리콘 관통 비아 패드(131) 및 상기 하부 비아 플러그(132)는 원형 또는 다각형 모양을 가질 수 있고, 및 상기 하부 금속 배선(133)은 수평 방향으로 연장하는 선(line) 모양을 가질 수 있다. 도면에 보이듯이, 종단면 또는 측면도에서(in a cross-sectional or side views), 상기 하부 비아 플러그(132)는 상기 중간 층간 절연층(135)을 수직으로 관통하는 기둥 모양을 가질 수 있다. 상기 하부 금속층(130)은 텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni) 알루미늄(Al) 또는 구리(Cu) 같은 금속을 포함할 수 있다.
상기 중간 층간 절연층(135)은 상기 하부 금속층(130)을 덮도록 상기 하부 층간 절연층(115) 상에 형성될 수 있다. 상기 중간 층간 절연층(135)은 실리콘 산화물을 포함할 수 있다.
상기 상부 금속층(140)은 상기 중간 층간 절연층(135) 상에 형성된 인터-비아 패드(141, inter-via pad), 상부 비아 플러그(142), 및 상부 금속 배선(143)을 포함할 수 있다. 상기 인터-비아 패드(141)는 상기 하부 비아 플러그(132)와 정렬될 수 있다. 상기 상부 비아 플러그(142)는 상기 인터-비아 패드(141) 상에 배치될 수 있다. 평면도에서 상기 인터-비아 패드(141) 및 상기 상부 비아 플러그(142)는 원형 또는 다각형 모양을 가질 수 있고, 및 상기 상부 금속 배선(143)은 수평 방향으로 연장하는 선 모양을 가질 수 있다. 도면에 보이듯이, 종단면 또는 측면도에서 상기 상부 비아 플러그(142)는 상기 상부 층간 절연층(145)을 수직으로 관통하는 기둥 모양을 가질 수 있다. 상기 상부 금속층(140)은 텅스텐, 티타늄, 코발트, 알루미늄 또는 구리 같은 금속을 포함할 수 있다.
상기 상부 층간 절연층(145)은 상기 상부 금속층(140)을 덮도록 상기 중간 층간 절연층(135) 상에 형성될 수 있다. 상기 상부 층간 절연층(145)은 실리콘 산화물을 포함할 수 있다.
상기 전면 패시베이션 층(146)이 상기 상부 층간 절연층(145) 상에 형성될 수 있다. 상기 전면 패시베이션 층(146)은 실리콘 질화물, 실리콘 산화물, 및/또는 폴리이미드(polyimide)를 포함할 수 있다.
상기 패드 구조체(150)는 상기 상부 비아 플러그(142)와 정렬될 수 있다. 상기 패드 구조체(150)의 하부는 상기 전면 패시베이션 층(146)을 수직으로 관통하여 상기 상부 비아 플러그(142)와 연결될 수 있다. 상기 패드 구조체(150)는 패드 배리어 층(152), 패드 씨드 층(153) 및 패드 코어(154)를 포함할 수 있다. 상기 패드 배리어 층(152)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 텅스텐(TiW), 또는 텅스텐 질화물(WN)같은 배리어용 금속 또는 금속 화합물을 포함할 수 있다. 상기 패드 씨드 층(153)은 구리(Cu), 텅스텐(W), 또는 니켈(Ni) 같은 씨드용 금속을 포함할 수 있다. 상기 패드 코어(154)는 메사 형태를 가질 수 있다. 상기 패드 코어(154)는 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다. 상기 패드 씨드 층(153)과 상기 패드 코어(154)는 동일한 금속을 포함할 수 있다. 다른 실시예에서, 상기 패드 씨드 층(153)과 상기 패드 코어(154)는 서로 다른 금속을 포함할 수 있다. 따라서, 상기 패드 씨드 층(153)과 상기 패드 코어(154)의 경계면이 실선(solid line)으로 표시되었다. 상기 패드 구조체(150)는 상기 전면 패시베이션 층(146)으로부터 돌출할 수 있다.
상기 후면 패시베이션 층(163)은 상기 기판(100)의 후면 상에 형성될 수 있다. 상기 후면 패시베이션 층(163)은 실리콘 질화물, 실리콘 산화물, 및/또는 폴리이미드(polyimide)를 포함할 수 있다.
상기 실리콘 관통 비아 구조체(120)는 상기 기판(100), 상기 하부 층간 절연층(115), 및 상기 후면 패시베이션 층(163)을 수직으로 관통할 수 있다. 상기 실리콘 관통 비아 구조체(120)의 일 단부는 노출될 수 있고, 타 단부는 상기 실리콘 관통 비아 패드(131)와 접촉할 수 있다. 상기 실리콘 관통 비아 구조체는 상기 하부 층간 절연층을 관통하여 상기 실리콘 관통 비아 패드와 접촉할 수 있다. 상기 실리콘 관통 비아 구조체(120)는 실리콘 관통 비아 라이너(121, TSV liner), 실리콘 관통 비아 배리어 층(122, TSV barrier layer), 및 실리콘 관통 비아 코어(124, TSV core)를 포함할 수 있다. 상기 실리콘 관통 비아 코어(124)는 평면도에서 원형 또는 다각형 모양을 가질 수 있고, 및 종단면도에서 기둥 모양을 가질 수 있다. 상기 실리콘 관통 비아 배리어 층(122)은 상기 실리콘 관통 비아 코어(124)를 감싸도록 상기 실리콘 관통 비아 코어(124)의 측면 상에 형성될 수 있다. 상기 실리콘 관통 비아 라이너(121)는 상기 실리콘 관통 비아 배리어 층(122)을 감싸도록 상기 실리콘 관통 비아 배리어 층(122)의 외측벽 상에 형성될 수 있다. 상기 실리콘 관통 비아 라이너(121)는 실리콘 산화물 또는 실리콘 질화물 같은 절연물을 포함할 수 있고, 상기 실리콘 관통 비아 배리어 층(122)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 텅스텐(TiW), 또는 텅스텐 질화물(WN)같은 배리어용 금속 또는 금속 화합물을 포함할 수 있고, 상기 실리콘 관통 비아 코어(124)는 구리(Cu)를 포함할 수 있다.
상기 후면 압전 패턴(170)은 상기 기판(100)의 상기 후면 상에 상기 실리콘 관통 비아 구조체(120)의 측면들을 둘러싸도록 형성될 수 있다. 예를 들어, 상기 후면 압전 패턴(170)은 상기 실리콘 관통 비아 코어(124)의 단부(an end portion)의 측면을 부분적으로 감쌀 수 있다. 상기 후면 압전 패턴(170)은 평면도 또는 상면도(in a top view)에서 상기 실리콘 관통 비아 코어(124)를 둘러싸는 디스크(disk) 모양 또는 링(ring) 모양을 가질 수 있다.
상기 후면 압전 패턴(170)의 측면들 및 바닥 면은 후면 라이닝 층(165)으로 감싸일 수 있다. 상기 후면 라이닝 층(165)의 측면들은 후면 패시베이션 층(163)으로 감싸일 수 있다. 예를 들어, 상기 후면 압전 패턴(170)과 상기 후면 패시베이션 층(163) 사이에 상기 후면 라이닝 층(165)이 개재될 수 있다. 상기 후면 라이닝 층(165)은 평면도 또는 상면도에서 단일(single) 또는 이중(double) 디스크, 이중 링, 또는 동심원 모양을 가질 수 있고, 종단면도에서 "U"자 모양을 가질 수 있다. 상기 후면 라이닝 층(165)은 블랙다이아몬드(Blackdiamond, trade name, manufactured by Applied Materials, Inc.), SiCHO, porous SiO2, SILK(trade name, Dow Chemical) 같은 저유전율 절연물(low-k insulating materials)을 포함할 수 있다. 다른 실시예에서, 상기 후면 라이닝 층(165)은 실리콘 질화물을 포함할 수도 있다. 상기 실리콘 관통 비아 구조체(120)의 단부, 예를 들어, 상기 실리콘 관통 비아 코어(124)의 단부 표면(end surface)과 상기 후면 압전 패턴(170)의 상면, 상기 후면 라이닝 층(165)의 상면, 및/또는 상기 후면 패시베이션 층(163)의 상면은 평탄(co-planar)할 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10b)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146) 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 기판(100)의 제2 면 상에 형성된 후면 버퍼 절연층(161, back-side buffer insulator), 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 후면 버퍼 절연층(161)은 상기 기판(100)의 후면과 상기 후면 패시베이션 층(163) 사이에 개재될 수 있다. 상기 후면 버퍼 절연층(161)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 후면 버퍼 절연층(161)은 상기 후면 압전 패턴(170)의 측면의 일부를 감쌀 수 있다. 예를 들어, 상기 후면 버퍼 절연층(161)은 상기 후면 라이닝 층(165)의 측면의 일부와 접촉할 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10c)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146) 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 버퍼 절연층(161), 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 후면 버퍼 절연층(161)은 상기 기판(100)의 후면과 상기 후면 패시베이션 층(163) 사이에 개재될 수 있다. 상기 후면 버퍼 절연층(161)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 후면 버퍼 절연층(161)은 상기 기판(100)과 상기 후면 압전 패턴(170) 사이에 개재될 수 있다. 예를 들어, 상기 후면 버퍼 절연층(161)은 상기 후면 라이닝 층(165)의 하면(또는 상면)과 접촉할 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10d)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146) 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 후면 패시베이션 층(163)은 상기 후면 압전 패턴(170)의 측면들과 직접적으로 접촉할 수 있다. 상기 후면 압전 패턴(170)은 상기 실리콘 관통 비아 구조체(120), 예를 들어 상기 실리콘 관통 비아 코어(124)의 측면들의 일부와 직접적으로 접촉할 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10e)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146) 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 버퍼 절연층(161), 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 후면 버퍼 절연층(161)은 상기 기판(100)의 후면과 상기 후면 패시베이션 층(163) 사이에 개재될 수 있다. 상기 후면 버퍼 절연층(161)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 후면 버퍼 절연층(161)은 상기 후면 압전 패턴(170)의 측면의 일부를 감싸도록 직접적으로 접촉할 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10f)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146) 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 버퍼 절연층(161), 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 후면 버퍼 절연층(161)은 상기 기판(100)의 후면과 상기 후면 패시베이션 층(163) 사이에 개재될 수 있다. 상기 후면 버퍼 절연층(161)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 후면 버퍼 절연층(161)은 상기 기판(100)과 상기 후면 압전 패턴(170) 사이에 개재될 수 있다. 예를 들어, 상기 후면 버퍼 절연층(161)은 상기 후면 압전 패턴(170)의 하면(또는 상면)과 접촉할 수 있다.
상기 실시예들에 의한 다양한 반도체 소자들(10a-10f)은 직접적으로 가열하는 공정을 생략하고, 상기 후면 압전 패턴(170)에 물리적인 압력만 가함으로써 상기 실리콘 관통 비아 구조체(120)가 다른 전도성 구성 요소(conductive elements)와 전기적 및 물리적으로 본딩될 수 있다. 따라서, 반도체 소자들(10a-10f) 내부의 회로 요소들(circuit elements)들에 열적 부담(heat budget)을 주지 않으므로 반도체 소자들(10a-10f)가 안정적으로 제조될 수 있고, 동작할 수 있다.
도 2a 내지 2c는 본 발명의 기술적 사상의 다양한 실시예들에 따른 반도체 소자들(20a-20c)을 설명하는 종단면도들이다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20a)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146), 랩핑층(147, wrapping layer), 및 패드 구조체(150), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 랩핑층(147)은 상기 전면 패시베이션 층(146) 상에 상기 패드 구조체(150)의 측면들을 감싸도록 형성될 수 있다. 상기 랩핑층(147)은 실리콘 산화물, 실리콘 질화물, 및/또는 폴리이미드를 포함할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20b)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146), 랩핑층(147), 패드 구조체(150), 및 전면 압전 패턴(190), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 랩핑층(147)은 상기 전면 패시베이션 층(146) 상에 상기 패드 구조체(150) 및 상기 전면 압전 패턴(190)의 측면들을 감싸도록 형성될 수 있다.
상기 전면 압전 패턴(190)은 상기 기판(100)의 전면 및/또는 상기 전면 패시베이션 층(146) 상에 상기 패드 구조체(150)의 측면들을 둘러싸도록 형성될 수 있다. 상기 전면 압전 패턴(190)은 평면도 또는 상면도에서 디스크 모양 또는 링 모양을 가질 수 있다.
상기 전면 압전 패턴(190)의 측면들 및 바닥 면은 전면 라이닝 층(185)으로 감싸일 수 있다. 상기 전면 라이닝 층(185)의 측면들은 상기 랩핑층(147)으로 감싸일 수 있다. 예를 들어, 상기 전면 압전 패턴(190)과 상기 랩핑층(147) 사이에 후면 라이닝 층(165)이 개재될 수 있다. 상기 전면 라이닝 층(185)의 하면은 상기 전면 패시베이션 층(146)과 접촉할 수 있다. 상기 전면 라이닝 층(185)은 평면도 또는 상면도에서 단일(single) 또는 이중(double) 디스크 또는 링 모양을 가질 수 있고, 종단면도에서 "U"자 모양을 가질 수 있다. 상기 전면 라이닝 층(185)은 블랙다이아몬드(Blackdiamond, trade name, manufactured by Applied Materials, Inc.), SiCHO, porous SiO2, SILK(trade name, Dow Chemical) 같은 저유전율 절연물(low-k insulating materials)을 포함할 수 있다. 다른 실시예에서, 상기 전면 라이닝 층(185)은 실리콘 질화물을 포함할 수도 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20c)는 기판(100)의 제1 면 상에 형성된 트랜지스터(110), 상기 트랜지스터(110)를 덮는 하부 층간 절연층(115), 상기 하부 층간 절연층(115) 상의 하부 금속층(130), 상기 하부 금속층(130)을 덮는 중간 층간 절연층(135), 상기 중간 층간 절연층(135) 상의 상부 금속층(140), 상기 상부 금속층(140)을 덮는 상부 층간 절연층(145), 상기 상부 층간 절연층(145) 상의 전면 패시베이션 층(146), 랩핑층(147), 패드 구조체(150), 및 전면 압전 패턴(190), 상기 기판(100)을 관통하는 실리콘 관통 비아 구조체(120), 및 상기 기판(100)의 제2 면 상에 형성된 후면 패시베이션 층(163) 및 후면 압전 패턴(170)을 포함할 수 있다.
상기 전면 압전 패턴(190)은 상기 전면 패시베이션 층(146) 상에 상기 패드 구조체(150)의 측면들을 직접적으로 감싸도록 형성될 수 있다. 상기 전면 압전 패턴(190)의 하면은 상기 전면 패시베이션 층(146)과 직접적으로 접촉할 수 있다. 상기 랩핑층(147)은 상기 전면 패시베이션 층(146) 상에 상기 전면 압전 패턴(190)의 측면들을 직접적으로 감싸도록 형성될 수 있다.
도 1a 내지 1f에 도시 및 설명된 반도체 소자들(10a-10f)의 상기 후면 압전 패턴(170) 및 상기 후면 라이닝 층(165)들의 특징들과, 도 2a 내지 2c에 도시 및 설명된 반도체 소자들(20a-20c)의 상기 전면 압전 패턴(190) 및 상기 전면 라이닝 층(185)들의 특징들은 다양하게 조합될 수 있다. 예를 들어, 도 2a 내지 2c에 도시된 상기 후면 압전 패턴(170) 및 상기 후면 라이닝 층(165)은 도 1a에 도시된 모양이지만, 도 1b 내지 1f에 도시 및 설명된 특징들로 대체될 수 있다.
도 3a 내지 3f는 본 발명의 다양한 실시예들에 의한 다양한 실리콘 관통 비아 구조체들(120U, 120L)의 본딩 구조들(30a-30f)을 개략적으로 도시한 도면들이다.
도 3a 내지 3f를 참조하면, 본 발명의 다양한 실시예들에 의한 본딩 구조들(30a-30f)은, 도 1a 내지 1f를 각각, 더 참조하여, 본딩된 상부 반도체 소자들(10U)과 하부 반도체 소자들(10L)을 포함할 수 있다. 예를 들어, 상기 상부 반도체 소자들(10U)의 상부 실리콘 관통 비아 구조체들(120U)과 상기 하부 반도체 소자들(10L)의 하부 실리콘 관통 비아 구조체들(120L)이 직접적으로 본딩될 수 있다.
상기 상부 실리콘 관통 비아 구조체들(120U)과 상기 하부 실리콘 관통 비아 구조체들(120L)이 각각, 대칭 또는 동일한 모양을 가질 수 있고, 직접적으로 접촉하도록 수직으로 정렬될 수 있다. 부가하여, 상기 상부 후면 압전 패턴들(170U)과 하부 후면 압전 패턴들(170L)이 직접적으로 접촉하도록 수직으로 정렬될 수 있고, 및 상부 후면 라이닝 층들(165U)과 하부 후면 라이닝 층들(165L)이 직접적으로 접촉하도록 수직으로 정렬될 수 있다. 동일한 물질들이 접촉하므로, 상부 구성 요소들(10U, 120U, 161U, 165U, 170U)과 하부 구성 요소들(10L, 120L, 161L, 165L, 170L)의 경계들이 점선으로 표시되었다.
도 4a 내지 4f는 본 발명의 다양한 실시예들에 의한 실리콘 관통 비아 구조체들(120)과 패드 구조체들(150)의 본딩 구조들(40a-40f)을 개략적으로 도시한 도면들이다.
도 4a 내지 4f를 참조하면, 본 발명의 다양한 실시예들에 의한 본딩 구조들(40a-40f)은, 도 1a 내지 1f에 도시된 상기 반도체 소자들(10a-10f)의 상기 실리콘 관통 비아 구조체들(120) 및 상기 후면 압전 패턴들(170)과, 도 1a 내지 1f 또는 2a에 도시된 상기 반도체 소자들(10a-10f, 20a)의 상기 패드 구조체들(150)이 직접적으로 본딩될 수 있다. 예를 들어, 상기 후면 압전 패턴들(170)이 상기 패드 구조체(150)의 상기 패드 코어(154) 상에 위치할 수 있다. 점선은 동일한 물질들이 접촉하는 것을 의미하고, 실선은 동일하지 않은 물질들이 접촉할 수도 있다는 것을 의미한다.
도 5a 내지 5r은 본 발명의 다양한 실시예들에 의한 실리콘 관통 비아 구조체들(120)과 패드 구조체들(150)의 본딩 구조들(50a-50r)을 개략적으로 도시한 도면들이다.
도 5a 내지 5r을 참조하면, 본 발명의 다양한 실시예들에 의한 본딩 구조들(50a-50r)은 도 1a 내지 1f에 도시된 상기 반도체 소자들(10a-10f)의 상기 실리콘 관통 비아 구조체들(120) 및 상기 후면 압전 패턴들(150)과 도 2a 내지 2c에 도시된 상기 반도체 소자들(20a-20c)의 상기 패드 구조체들(150) 및 상기 전면 압전 패턴들(190)이 다양하게 본딩될 수 있다. 상기 실리콘 관통 비아 구조체들(120)과 상기 패드 구조체들(150)이 수직으로 정렬하는 것으로 가정, 도시되었다. 예를 들어, 상기 실리콘 관통 비아 구조체들(120)의 상기 실리콘 관통 비아 코어(124)와 상기 패드 구조체들(150)의 상기 패드 코어(154)가 정렬되고, 상기 후면 압전 패턴들(170)과 상기 전면 압전 패턴들(190)이 정렬되는 것으로 가정, 도시되었다.
도 6a 및 6b는 본 발명의 실시예들에 의한 패드 구조체들(150)의 본딩 구조들(60a, 60b)을 개략적으로 도시한 도면들이다.
도 6a 및 6b를 참조하면, 본 발명의 실시예들에 의한 본딩 구조들(60a, 60b)은 도 2b 및 2c를 더 참조하여, 상기 상부 반도체 소자들(10U)의 상기 상부 패드 구조체들(150U)과 상기 하부 반도체 소자들(10L)의 상기 하부 패드 구조체들(150L)이 각각, 본딩될 수 있다.
도 7a 내지 7t는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다.
도 7a를 참조하면, 상기 방법은 기판(100) 상에 트랜지스터들(110) 및 하부 층간 절연층(115)을 형성하는 것을 포함할 수 있다. 상기 기판(100)은 단결정 실리콘 벌크 웨이퍼, 화합물 반도체 웨이퍼, 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다. 상기 트랜지스터들(110)은 게이트 스택(110g) 및/또는 소스/드레인 영역들(110s, 110d)을 포함할 수 있다. 상기 게이트 스택(110g)은 상기 게이트 절연층(111), 상기 게이트 전극(112), 상기 게이트 캡핑층(113), 및/또는 상기 게이트 스페이서(114)를 선택적으로 포함할 수 있다. 상기 게이트 절연층(111)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 상기 게이트 전극(112)은 도핑된 실리콘, 실리사이드, 금속 또는 금속 화합물을 포함할 수 있다. 상기 게이트 캡핑층(113)은 실리콘 질화물을 포함할 수 있다. 상기 게이트 스페이서(114)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 소스/드레인 영역들(110s, 110d)은 상기 기판(100) 내에 주입된 붕소(B), 인(P), 또는 비소(As) 중 어느 하나를 포함할 수 있다. 상기 소스/드레인 영역들(110s, 110d)은 금속 실리사이드를 포함할 수도 있다. 상기 하부 층간 절연층(115)은 실리콘 산화물을 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 실리콘 관통 비아 홀(TSV hole, 120h)을 형성하는 것을 포함할 수 있다. 상기 실리콘 관통 비아 홀(120h)은 상기 하부 층간 절연층(115)을 수직으로 관통하고 상기 기판(100) 내로 연장할 수 있다. 상기 실리콘 관통 비아 홀(120h)은 바닥은 상기 기판(100) 내부에 위치할 수 있다.
도 7c를 참조하면, 상기 방법은 상기 실리콘 관통 비아 홀(120h) 내부에 실리콘 관통 비아 라이너(121), 실리콘 관통 비아 배리어 층(122), 및 실리콘 관통 비아 씨드 층(123)을 형성하는 것을 포함할 수 있다. 상기 실리콘 관통 비아 라이너(121)는 준상압 화학적 기상 증착 공정 (SACVD process, Sub-Atmosphere Chemical Vapor Deposition process) 또는 원자층 증착 공정(ALD, atomic layerd deposition process)을 이용하여 형성될 수 있다. 상기 실리콘 관통 비아 라이너(121)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 실리콘 관통 비아 배리어 층(122)은 스퍼터링 공정 (sputtering process) 같은 물리적 기상 증착 공정(PVD, Physical Vapor Depositon process)을 이용하여 형성될 수 있다. 상기 실리콘 관통 비아 배리어 층(122)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐 합금(TiW), 또는 기타 배리어용 금속, 합금 및/또는 금속 화합물을 포함할 수 있다. 상기 실리콘 관통 비아 씨드 층(123)도 스퍼터링 공정 같은 물리적 기상 증착 공정을 이용하여 형성될 수 있다. 상기 실리콘 관통 비아 씨드 층(123)은 구리, 니켈 또는 기타 씨드용 금속을 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 실리콘 관통 비아 코어(124)를 형성하고, 및 상기 하부 층간 절연층(115)을 노출시키는 것을 포함할 수 있다. 상기 실리콘 관통 비아 코어(124)는 도금 공정을 이용하여 형성될 수 있다. 상기 실리콘 관통 비아 코어(124)는 구리를 포함할 수 있다. 예를 들어, 상기 실리콘 관통 비아 씨드 층(123)과 상기 실리콘 관통 비아 코어(124)가 동일한 금속을 포함할 경우, 그 경계면이 사라질 수 있다. 따라서, 도면에는 상기 실리콘 관통 비아 씨드 층(123)과 상기 실리콘 관통 비아 코어(124)의 경계면이 점선으로 표시되었다. 이후의 도면부터 상기 실리콘 관통 비아 씨드 층(123)과 상기 실리콘 관통 비아 코어(124)의 경계면은 생략될 것이다.
상기 하부 층간 절연층(115) 상의 상기 실리콘 관통 비아 라이너(121), 상기 실리콘 관통 비아 배리어 층(122), 상기 실리콘 관통 비아 씨드 층(123), 및 상기 실리콘 관통 비아 코어(124)는 CMP (chemical mechanical deposition) 같은 평탄화 공정을 수행하여 제거될 수 있다. 이 공정에 의하여, 상기 실리콘 관통 비아 라이너(121), 상기 실리콘 관통 비아 배리어 층(122), 상기 실리콘 관통 비아 씨드 층(123) 및 상기 실리콘 관통 비아 코어(124)를 포함하는 상기 실리콘 관통 비아 구조체(120)가 형성될 수 있다.
도 7e를 참조하면, 상기 방법은 상기 하부 층간 절연층(115) 상에 하부 금속층(130) 및 중간 층간 절연층(135)을 형성하는 것을 포함할 수 있다. 상기 하부 금속층(130)은 상기 실리콘 관통 비아 패드(131) 및 상기 하부 금속 배선들(133)을 포함할 수 있다. 예를 들어, 상기 하부 금속층(130)은 텅스텐, 구리, 알루미늄, 또는 기타 금속을 포함할 수 있다. 상기 중간 층간 절연층(135)은 실리콘 산화물을 포함할 수 있다.
도 7f를 참조하면, 상기 방법은 상기 중간 층간 절연층(135) 내에 하부 비아 플러그(132)를 형성하고, 상기 중간 층간 절연층(135) 상에 상부 금속층(140) 및 상부 층간 절연층(145)을 형성하는 것을 포함할 수 있다. 상기 하부 비아 플러그(132)는 상기 중간 층간 절연층(135)을 수직으로 관통하여 상기 실리콘 관통 비아 패드(131)와 연결될 수 있다. 상기 상부 금속층(140)은 인터-비아 패드(inter-via pad, 131) 및 상부 금속 배선들(143)을 포함할 수 있다. 상기 인터-비아 패드(141)는 상기 하부 비아 플러그(132)와 정렬 및 연결될 수 있다. 상기 하부 비아 플러그(132) 및 상기 상부 금속층(140)은 텅스텐, 구리, 알루미늄, 또는 기타 금속을 포함할 수 있다. 상기 상부 층간 절연층(145)은 실리콘 산화물을 포함할 수 있다.
도 7g를 참조하면, 상기 방법은 상기 상부 층간 절연층(145) 내에 상부 비아 플러그(142)를 형성하고, 및 상기 상부 층간 절연층(145) 상에 전면 패시베이션 층(146)을 형성하는 것을 포함할 수 있다. 상기 상부 비아 플러그(142)는 상기 상부 층간 절연층(145)을 수직으로 관통하여 상기 인터-비아 패드(141)와 접촉할 수 있다. 상기 상부 비아 플러그(142)는 텅스텐, 구리, 알루미늄, 또는 기타 금속을 포함할 수 있다. 상기 전면 패시베이션 층(146)은 상기 상부 비아 플러그(142)를 노출하는 패드 홀(PH)을 가질 수 있다. 상기 전면 패시베이션 층(146)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
도 7h를 참조하면, 상기 방법은 상기 패드 홀(PH) 내 및 상기 전면 패시베이션 층(146) 상에 패드 배리어 층(152) 및 패드 씨드 층(153)을 형성하는 것을 포함할 수 있다. 상기 패드 배리어 층(152)은 스퍼터링 공정 (sputtering process) 같은 물리적 기상 증착 공정(PVD, Physical Vapor Depositon process)을 이용하여 형성될 수 있다. 상기 패드 배리어 층(152)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐 합금(TiW), 또는 기타 배리어용 금속, 합금 및/또는 금속 화합물을 포함할 수 있다. 상기 패드 씨드 층(153)도 스퍼터링 공정 같은 물리적 기상 증착 공정을 이용하여 형성될 수 있다. 상기 실리콘 관통 비아 씨드 층(123)은 구리, 니켈 또는 기타 씨드용 금속을 포함할 수 있다.
도 7i를 참조하면, 상기 방법은 상기 패드 씨드 층(153) 상에 패드 마스크(PM)를 형성하는 것을 포함할 수 있다. 상기 패드 마스크(PM)는 상기 상부 비아 플러그(142) 및/또는 상기 패드 홀(PH)과 정렬되고 상기 패드 씨드 층(153)을 노출하는 마스크 홀(MH)을 가질 수 있다. 상기 패드 마스크(PM)는 포토레지스트 또는 유기 고분자물을 포함할 수 있다.
도 7j를 참조하면, 상기 방법은 상기 마스크 홀(MH) 내에 패드 코어(154)를 형성하는 것을 포함할 수 있다. 상기 패드 코어(154)는 도금 방법을 이용하여 형성될 수 있다. 상기 패드 코어(154)는 구리를 포함할 수 있다. 상기 패드 씨드 층(153)과 상기 패드 코어(154)가 동일한 금속을 포함하는 경우, 그 경계면이 사라질 수 있다. 상기 패드 씨드 층(153)과 상기 패드 코어(154)가 다른 금속을 포함할 수 있다는 것을 예시적으로 보이기 위하여 도면에는 상기 패드 씨드 층(153)과 상기 패드 코어(154)의 경계면이 도시될 것이다.
도 7k를 참조하면, 상기 방법은 상기 패드 마스크(PM)를 제거하여 상기 패드 씨드 층(153) 및 상기 패드 배리어 층(152)을 노출하는 것을 포함할 수 있다. 상기 패드 마스크(PM)는 황산 보일(boil) 공정 또는 산소 플라즈마를 이용한 애싱(ashing) 공정등을 수행하여 제거될 수 있다.
도 7l을 참조하면, 상기 방법은 노출된 상기 패드 씨드 층(153) 및 상기 패드 배리어 층(152)을 제거하는 것을 포함할 수 있다. 상기 패드 씨드 층(153)은 과산화수소수(hydrogen peroxide solution)와 구연산(citric acid), 및 물을 포함하는 화학 용액을 이용한 습식 식각 공정을 수행하여 제거될 수 있다. 상기 패드 배리어 층(152)은 과산화수소수(hydrogen peroxide solution)와 수산화칼슘(KOH), 및 물을 포함하는 화학 용액을 이용한 습식 식각 공정을 수행하여 제거될 수 있다. 이상의 공정들에 의하여, 상기 패드 배리어 층(152), 상기 패드 씨드 층(153), 및 상기 패드 코어(154)를 포함하는 상기 패드 구조체(150)가 형성될 수 있다.
도 7m을 참조하면, 상기 방법은 상기 기판(100)을 뒤집는 것을 포함할 수 있다. 상기 패드 구조체(150)는 웨이퍼 지지 캐리어(WSC, wafer support carrier)로 지지 및 보호될 수 있다.
도 7n을 참조하면, 상기 방법은 상기 기판(100)의 후면을 리세스하여 상기 실리콘 관통 비아 구조체(120)의 단부를 노출시키는 것을 포함할 수 있다. 예를 들어, 상기 실리콘 관통 비아 코어(124)의 단부가 상기 기판(100)의 후면 상으로 돌출할 수 있다.
도 7o를 참조하면, 상기 방법은 상기 기판(100)의 후면 상에 후면 패시베이션 층(163)을 형성하는 것을 포함할 수 있다. 상기 후면 패시베이션 층(163)은 CVD 공정을 이용하여 형성된 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 다른 실시예에서, 상기 기판(100)의 후면과 후면 상기 패시베이션 층(163) 사이에 추가적 절연층이 개재될 수도 있다.
도 7p를 참조하면, 상기 방법은 상기 실리콘 관통 비아 코어(124)의 주변의 상기 후면 패시베이션 층(163)을 제거하여 디스크(disk) 모양의 비아 주변 홀(via-surrounding hole, VSH)을 형성하는 것을 포함할 수 있다. 상기 비아 주변 홀(VSH)의 바닥에는 상기 기판(100)의 표면, 상기 실리콘 관통 비아 라이너(121), 및/또는 상기 실리콘 관통 비아 배리어 층(122)이 노출될 수 있다.
도 7q를 참조하면, 상기 방법은 상기 비아 주변 홀(VSH)의 내벽들, 바닥, 및 상기 후면 패시베이션 층(163)의 상면 상에 후면 라이닝 층(lining layer, 165)을 CVD 또는 ALD 공정을 이용하여 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 후면 라이닝 층(165)은 블랙다이아몬드(Blackdiamond, trade name, manufactured by Applied Materials, Inc.), SiCHO, porous SiO2, SILK(trade name, Dow Chemical) 같은 저유전율 절연물(low-k insulating materials)을 포함할 수 있다. 다른 실시예에서, 상기 후면 라이닝 층(165)은 실리콘 질화물을 포함할 수도 있다.
도 7r을 참조하면, 상기 방법은 상기 비아 주변 홀(VSH)을 채우도록 후면 압전 물질층(piezoelectric material, 170a)을 형성하는 것을 포함할 수 있다. 상기 후면 압전 물질층(170a)은 증착 공정, 스핀 코팅 공정, 디스펜싱 공정, 페이스팅 공정 등, 물질에 따라 다양한 방법을 이용하여 형성될 수 있다. 예를 들어, 상기 후면 압전 물질층(170a)은 갈륨 인산염(Gallium orthophosphate, GaPO4) 또는 랑가사이트(Langasite, La3Ga5SiO14) 같은 석영 아날로그 결정(quartz analogic crystal)을 가진 합성 크리스탈 물질(synthetic crystal materials), 바륨 티타네이트(Barium titanate, BaTiO3), 포타슘 니오베이트(Potassium niobate, KNbO3), 리튬 니오베이트(Lithium niobate, LiNbO3), 리튬 탄탈레이트(Lithium tantalite, LiTaO3), 소디움 텅스테이트(Sodium tungstate, Na2WO3), 징크 옥사이드(Zinc oxide, ZnO), 또는 바륨 나트륨 니오베이트 (Ba2NaNb5O5) 같은 합성 세라믹스(synthetic ceramics), 소디움 포타슘 니오베이트(Sodium potassium niobate, (K,Na)NbO3), 비스무트 페라이트(Bismuth ferrite, BiFeO3), 소디움 니오베이트(Sodium niobate, NaNbO3) 비스무트 티나네이트(Bismuth titanate, Bi4Ti3O12), 소디움 비스무트 티타네이트(Sodium bismuth titanate, Na0.5Bi0.5TiO3) 같은 무연(lead-free) 세라믹스, 폴리비닐리덴플루오라이드(PVDF, Polyvinylidene fluoride (-(C2H2F2)N-) 같은 고분자 물질(polymeric material), 또는 자기-조립 디페닐라아닌 펩타이드 나노 튜브(PNTs, self-assembled diphenylalanine peptide nanotubes) 같은 유기 나노구조(Organic Nanostructures) 중 어느 하나를 포함할 수 있다.
도 7s를 참조하면, 상기 방법은 상기 후면 압전 물질층(170a)에 이온 임플란테이션 공정을 수행하여 이온을 주입하는 것을 포함할 수 있다. 이온은 붕소(B), 인(P), 및 비소(As) 중 하나 이상을 포함할 수 있다. 예를 들어, 상기 후면 압전 물질층(170a) 내에 이온 상태의 붕소, 인, 또는 비소를 전계를 이용하여 주입하는 것을 포함할 수 있다. 다른 실시예에서, 상기 방법은 이온 임플란테이션 공정을 이용하지 않고, 가스 소스를 이용한 확산 공정을 수행하여 상기 후면 압전 물질층(170a)에 이온을 주입하는 것을 포함할 수 있다. 예를 들어, 진공 챔버 내에 상기 후면 압전 물질층(170a)을 가진 웨이퍼를 로딩하고, 상기 진공 챔버 내에 다이-보레인(Di-borane, B2H6), 보론 트리브로미드(boron tribromide, BBr3i), 포스핀(phosphine, PH3), 포스포러스 옥시클로라이드(phosphorous oxychloride, POCl3), 또는 아세닉 트리히드로젠 (AsH3) 중 어느 하나를 공급하고, 가열하여 붕소, 인, 또는 비소를 상기 후면 압전 물질층(170a) 내에 확산시키는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 방법은 도 7t를 참조하여, 상기 후면 압전 물질층(170a) 상에 붕소, 인, 및/또는 비소를 포함하는 확산 소스층(175)을 형성하고, 확산 공정을 수행하여 상기 확산 소스층(175) 내의 붕소, 인, 및/또는 비소를 상기 후면 압전 물질층(170a) 내부로 확산시키는 것을 포함할 수 있다. 상기 확산 소스층(175)은 고체 상태 (solid state)의 보론 실리케이트 글래스(BSG, boron silicate glass), 포스포로스 실리케이트 글래스(PSG, phosphorous silicate glass), 보론 포스포로스 실리케이트 글래스(BPSG, boron phosphorous silicate glass), 보론 질화물 (BN), 포스포로스 옥사이드 (P2O5), 알루미늄 옥사이드 (Al2O3), 또는 액체 상태 (liquid state)의 아세닉 클로라이드 (AsCl3)를 포함할 수 있다.
이후, 도 1a를 참조하면, 상기 방법은 에치-백 또는 CMP 같은 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 상기 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다. 상기 다른 실시예에서, 도 7t를 더 참조하여, 평탄화 공정을 수행하여 상기 후면 압전 물질층(170a) 상의 상기 확산 소스층(175)을 제거하는 것을 포함할 수 있다.
도 8a 내지 8c는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 8a를 참조하면, 상기 방법은 도 7a 내지 7n를 참조하여 설명된 공정들을 수행하여 상기 실리콘 관통 비아 구조체(120)를 노출시킨 후, 상기 기판(100)의 후면 상에 상기 후면 버퍼 절연층(161) 및 상기 후면 패시베이션 층(163)을 형성하는 것을 포함할 수 있다. 상기 후면 버퍼 절연층(161)은 실리콘 산화물을 포함할 수 있고, 상기 후면 패시베이션 층(163)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 상기 실리콘 관통 비아 코어(124)의 주변의 상기 후면 패시베이션 층(163) 및 상기 후면 버퍼 절연층(161)을 제거하여 디스크 모양의 비아 주변 홀(VSH)을 형성하는 것을 포함할 수 있다. 상기 비아 주변 홀(VSH)의 바닥에는 상기 기판(100)의 표면, 상기 실리콘 관통 비아 라이너(121), 및/또는 상기 실리콘 관통 비아 배리어 층(122)이 노출되고, 상기 비아 주변 홀(VSH)의 내부 측벽에 후면 상기 버퍼 절연층(161)이 노출될 수 있다.
도 8c를 참조하면, 상기 방법은 도 7q 내지 7r을 설명된 공정들을 수행하여, 상기 비아 주변 홀(VSH)의 내벽들, 바닥, 및 상기 후면 패시베이션 층(163)의 상면 상에 상기 후면 라이닝 층(165)을 형성하고, 및 상기 비아 주변 홀(VSH)을 채우도록 상기 후면 압전 물질층(170a)을 형성하는 것을 포함할 수 있다. 다음, 상기 방법은 도 7s 또는 7t를 참조하여 설명된 공정들을 수행하여 상기 후면 압전 물질층(170a) 내에 이온을 주입하는 것을 더 포함할 수 있다. 이후, 도 1b를 참조하면, 상기 방법은 에치-백 또는 CMP 같은 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 상기 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다. 상기 방법은, 도 7t를 더 참조하여, 상기 후면 압전 물질층(170a) 상의 상기 확산 소스층(175)을 제거하는 것을 더 포함할 수 있다.
도 9a 및 9b는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 9a를 참조하면, 상기 방법은 도 7a 내지 7n, 및 8a를 참조하여 설명된 공정들을 수행한 후, 상기 실리콘 관통 비아 코어(124)의 주변의 상기 후면 패시베이션 층(163) 및 상기 후면 버퍼 절연층(161)을 제거하여 디스크 모양의 비아 주변 홀(VSH)을 형성하는 것을 포함할 수 있다. 상기 비아 주변 홀(VSH)의 바닥에 상기 후면 버퍼 절연층(161)이 노출될 수 있다.
도 9b를 참조하면, 상기 방법은 도 7q 내지 7r를 참조하여 설명된 공정들을 수행하여, 상기 비아 주변 홀(VSH)의 내벽들, 바닥, 및 상기 후면 패시베이션 층(163)의 상면 상에 후면 라이닝 층(165)을 형성하고, 및 상기 비아 주변 홀(VSH)을 채우도록 후면 압전 물질층(170a)을 형성하는 것을 포함할 수 있다. 다음, 상기 방법은 도 7s 또는 7t를 참조하여 설명된 공정들을 수행하여 상기 후면 압전 물질층(170a) 내에 이온을 주입하는 것을 포함할 수 있다. 이후 도 1c를 참조하면, 상기 방법은 에치-백 또는 CMP 같은 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다. 도 7t를 더 참조하여, 상기 후면 압전 물질층(170a) 상의 상기 확산 소스층(175)을 제거하는 것을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다. 도 10을 참조하면, 상기 방법은 도 7a 내지 7p를 참조하여 설명된 공정들을 수행한 후, 상기 비아 주변 홀(VSH) 및 상기 후면 패시베이션 층(163) 상에 후면 압전 물질층(170a)을 형성하는 것을 포함할 수 있다. 예를 들어, 도 7q의 상기 후면 버퍼 절연층(161)이 생략될 수 있다. 이후, 도 7s 또는 7t를 참조하여 설명된 공정들을 수행하여 상기 후면 압전 물질층(170a) 내에 이온을 주입하고, 도 1d를 참조하여 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다.
도 11은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다. 도 11을 참조하면, 상기 방법은 도 7a 내지 7n, 8a, 및 8c를 참조하여 설명된 공정들을 수행하여 비아 주변 홀(VSH)을 형성한 후, 상기 비아 주변 홀(VSH)을 채우도록 후면 압전 물질층(170a)을 형성하는 것을 포함할 수 있다. 다음, 상기 방법은 도 7s 또는 7t를 참조하여 설명된 공정들을 수행하여 상기 후면 압전 물질층(170a) 내에 이온을 주입하고, 및 도 1e를 참조하여, 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다. 도 12를 참조하면, 상기 방법은 도 7a 내지 7n, 9a, 및 9b를 참조하여 설명된 공정들을 수행하여 비아 주변 홀(VSH)을 형성한 후, 상기 비아 주변 홀(VSH)을 채우도록 후면 압전 물질층(170a)을 형성하는 것을 포함할 수 있다. 다음, 상기 방법은 도 7s 또는 7t를 참조하여 설명된 공정들을 수행하여 상기 후면 압전 물질층(170a) 내에 이온을 주입하고, 및 도 1f를 더 참조하여, 평탄화 공정을 수행하여 상기 후면 패시베이션 층(163) 상의 상기 후면 압전 물질층(170a)을 제거하여 상기 실리콘 관통 비아 코어(124)의 주변을 감싸는 후면 압전 패턴(170)을 형성하는 것을 포함할 수 있다.
도 13은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다. 도 13을 참조하면, 상기 방법은 도 7a 내지 7l을 참조하여 설명된 공정들을 수행하여 패드 구조체(150)를 형성한 후, 랩핑층(147)을 형성하는 것을 포함할 수 있다. 상기 랩핑층(147)은 실리콘 산화물, 실리콘 질화물, 폴리이미드 같은 절연물을 포함할 수 있다. 이후, 도 2a를 더 참조하여, CMP 같은 평탄화 공정을 수행하여 상기 패드 구조체(150)의 표면을 노출시키고, 및 도 7m 내지 7t를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
도 14a 및 14b는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 14a를 참조하면, 상기 방법은 도 7a 내지 7l을 참조하여 설명된 공정들을 수행하여 패드 구조체(150)를 형성하고, 도 13을 참조하여 설명된 공정들을 수행하여 랩핑층(147)을 형성하고, 상기 패드 구조체(150)의 표면을 노출시키고 및 상기 패드 구조체(150)의 주변을 노출시키는 패드 주변 홀(PSH)을 형성하는 것을 포함할 수 있다.
도 14b를 참조하면, 상기 방법은 상기 패드 주변 홀(PSH)의 내부에 컨포멀하게 전면 라이닝 층(185)을 형성하고, 상기 패드 주변 홀(PSH)의 내부를 채우도록 전면 압전 물질층(190a)을 형성하는 것을 포함할 수 있다. 상기 전면 압전 물질층(190a)은 앞서 언급된 상기 후면 압전 물질층(170a)과 동일한 물질을 포함할 수 있다. 이후, 상기 방법은 도 2b를 더 참조하여, CMP 같은 평탄화 공정을 수행하여 상기 패드 구조체(150)의 표면을 노출시키고, 및 도 7m 내지 7t를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
도 15는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도이다. 도 15를 참조하면, 상기 방법은 도 7a 내지 7l을 참조하여 설명된 공정들을 수행하여 패드 구조체(150)를 형성하고, 도 13을 참조하여 설명된 공정들을 수행하여 랩핑층(147)을 형성하고 및 상기 패드 구조체(150)을 표면을 노출시키고, 및 도 14a를 참조하여 설명된 공정을 수행하여 상기 패드 구조체(150)의 주변을 노출시키는 패드 주변 홀(PSH)을 형성하고, 및 상기 패드 주변 홀(PSH)을 채우도록 전면 압전 물질층(190a)을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 도 2c를 더 참조하여, CMP 같은 평탄화 공정을 수행하여 상기 패드 구조체(150)의 표면을 노출시키고, 및 도 7m 내지 7t를 참조하여 설명된 공정들을 수행하는 것을 포함할 수 있다.
도 16a 내지 16f는 본 발명의 다양한 실시예에 의한 다양한 금속 배선들(220U, 220L)의 본딩 구조들(50a-50f)을 개략적으로 도시한 도면들이다.
도 16a 내지 16f를 참조하면, 본 발명의 다양한 실시예들에 의한 본딩 구조들(50a-50f)은 본딩된 상부 반도체 소자 (12U)와 하부 반도체 소자(12L)를 포함할 수 있다. 예를 들어, 상기 상부 반도체 소자(12U)의 상부 금속 패턴(220U)과 상기 하부 반도체 소자(12L)의 하부 금속 패턴(220L)이 직접적으로 본딩될 수 있다.
상기 상부 반도체 소자(12U)는 상부 소자 기판(200U) 상의 상부 소자 패시베이션 층(263U), 상부 소자 금속 패턴(220U) 및 상부 소자 압전 패턴(270U)을 포함할 수 있고, 상기 하부 반도체 소자(12L)는 하부 소자 기판(200L) 상의 하부 소자 패시베이션 층(263L), 하부 소자 금속 패턴(220L) 및 하부 소자 압전 패턴(270L)을 포함할 수 있다. 상기 상부 소자 패시베이션 층(263U)은 상기 상부 소자 금속 패턴(220U)을 정의할 수 있고, 상기 하부 소자 패시베이션 층(263L)은 상기 하부 소자 금속 패턴(220L)을 정의할 수 있다. 예를 들어, 상기 상부 소자 패시베이션 층(263U)은 상기 상부 소자 금속 패턴(220U)의 측면들을 둘러쌀 수 있고, 상기 하부 소자 패시베이션 층(263L)은 상기 하부 소자 금속 패턴(220L)의 측면들을 둘러쌀 수 있다.
상기 상부 소자 패시베이션 층(263U)과 상기 상부 소자 금속 패턴(220U) 사이에 상기 상부 소자 금속 패턴(220U)의 측면을 감싸는 상부 소자 압전 패턴(270U)이 형성될 수 있고, 상기 하부 소자 패시베이션 층(263L)과 상기 하부 소자 금속 패턴(220L) 사이에 상기 하부 소자 금속 패턴(220L)의 측면을 감싸는 하부 소자 압전 패턴(270L)이 형성될 수 있다.
도 16a, 16b, 및 16c를 더 참조하면, 상기 상부 반도체 소자(12U)는 상기 상부 소자 압전 패턴(270U)의 측면들 및 바닥 면을 감싸는 상부 소자 라이닝 층(265U)을 포함할 수 있고, 상기 하부 반도체 소자(12L)는 상기 하부 소자 압전 패턴(270L)의 측면들 및 바닥 면을 감싸는 하부 소자 라이닝 층(265L)을 포함할 수 있다.
도 16b, 16c, 16e, 및 16f를 더 참조하면, 상기 상부 반도체 소자(12U)는 상기 상부 소자 기판(200U)과 상기 상부 소자 패시베이션 층(263U) 사이의 상부 소자 버퍼 절연층(261U)을 더 포함할 수 있고, 상기 하부 반도체 소자(12L)는 상기 하부 소자 기판(200L)과 상기 하부 소자 패시베이션 층(263L) 사이의 하부 소자 버퍼 절연층(261L)을 더 포함할 수 있다.
도 16b를 참조하면, 상기 상부 소자 버퍼 절연층(261U)은 상기 상부 소자 라이닝 층(265U)의 측면과 접촉할 수 있고, 상기 하부 소자 버퍼 절연층(261L)은 상기 하부 소자 라이닝 층(265L)의 측면과 접촉할 수 있다.
도 16c를 참조하면, 상기 상부 소자 버퍼 절연층(261U)은 상기 상부 소자 라이닝 층(265U)의 하면과 접촉할 수 있고, 상기 하부 소자 버퍼 절연층(261L)은 상기 하부 소자 라이닝 층(265L)의 하면과 접촉할 수 있다.
도 16e를 참조하면, 상기 상부 소자 버퍼 절연층(261U)은 상기 상부 소자 압전 패턴(270U)의 측면과 접촉할 수 있고, 상기 하부 소자 버퍼 절연층(261L)은 상기 하부 소자 압전 패턴(261L)의 측면과 접촉할 수 있다.
도 16f를 참조하면, 상기 상부 소자 버퍼 절연층(261U)은 상기 상부 소자 압전 패턴(270U)의 하면과 접촉할 수 있고, 상기 하부 소자 버퍼 절연층(261L)은 상기 하부 소자 압전 패턴(261L)의 하면과 접촉할 수 있다.
도 16a 내지 16f에 도시된 본딩 구조들(50a-50f)은 본 명세서 및 도면을 근거로 설명된 다양한 실시예들을 참조하여 보다 구체적으로 이해될 수 있을 것이다.
도 17a 내지 17f는 본 발명의 다양한 실시예들에 의한 금속 배선들(220U, 220L)의 본딩 구조들(60a-60f)을 개략적으로 도시한 도면들이다.
도 17a 내지 17f를 참조하면, 본 발명의 다양한 실시예들에 의한 본딩 구조들(60a-60f)은 본딩된 상부 반도체 소자(13U)와 하부 반도체 소자(13L)를 포함할 수 있다. 예를 들어, 상기 상부 반도체 소자(13U)의 상부 금속 패턴(320U)과 상기 하부 반도체 소자(13L)의 하부 금속 패턴(320L)이 직접적으로 본딩될 수 있다.
상기 상부 반도체 소자(13U)는 상부 소자 기판(300U) 상의 상부 소자 패시베이션 층(363U) 및 상부 소자 금속 패턴(320U)을 포함할 수 있고, 상기 하부 반도체 소자(13L)는 하부 소자 기판(300L) 상의 하부 소자 패시베이션 층(363L), 하부 소자 금속 패턴(320L) 및 하부 소자 압전 패턴(370L)을 포함할 수 있다.
상기 하부 소자 패시베이션 층(363L)과 상기 하부 소자 금속 패턴(320L) 사이에 상기 하부 소자 금속 패턴(320L)의 측면을 감싸는 하부 소자 압전 패턴(370L)이 형성될 수 있다.
도 17a, 17b, 및 17c를 더 참조하면, 상기 하부 반도체 소자(13L)는 상기 하부 소자 압전 패턴(370L)의 측면들 및 바닥 면을 감싸는 하부 소자 라이닝 층(365L)을 포함할 수 있다.
도 17b, 17c, 17e, 및 17f를 더 참조하면, 상기 하부 반도체 소자(13L)는 상기 하부 소자 기판(300L)과 상기 하부 소자 패시베이션 층(363L) 사이의 하부 소자 버퍼 절연층(361L)을 더 포함할 수 있다.
도 17b를 참조하면, 상기 하부 소자 버퍼 절연층(361L)은 상기 하부 소자 라이닝 층(365L)의 측면과 접촉할 수 있다.
도 17c를 참조하면, 상기 하부 소자 버퍼 절연층(361L)은 상기 하부 소자 라이닝 층(365L)의 하면과 접촉할 수 있다.
도 17e를 참조하면, 상기 하부 소자 버퍼 절연층(361L)은 상기 하부 소자 압전 패턴(361L)의 측면과 접촉할 수 있다.
도 17f를 참조하면, 상기 하부 소자 버퍼 절연층(361L)은 상기 하부 소자 압전 패턴(361L)의 하면과 접촉할 수 있다.
도 17a 내지 17f에 도시된 본딩 구조들(60a-60f)은 본 명세서 및 도면을 근거로 설명된 다양한 실시예들을 참조하여 보다 구체적으로 이해될 수 있을 것이다.
도 18a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 18a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 패키지들(2230)을 포함할 수 있다. 프로세서(220) 또는 반도체 패키지들(2230)은 본 발명의 다양한 실시예들에 의한 반도체 소자들(10a-10f, 20a-20c) 또는 본딩 구조들(30a-30f, 40a-40f, 50a-50r, 60a-60b, 70a-70f, 80a-80f) 중 적어도 하나를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 18b 및 18c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들(2300, 2400)을 개념적으로 도시한 블록다이어그램들이다. 도 18b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 다양한 실시예들에 의한 반도체 소자들(10a-10f, 20a-20c) 또는 본딩 구조들(30a-30f, 40a-40f, 50a-50r, 60a-60b, 70a-70f, 80a-80f) 중 적어도 하나를 포함할 수 있다.
도 18c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(241)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템은 본 발명의 다양한 실시예들에 의한 반도체 소자들(10a-10f, 20a-20c) 또는 본딩 구조들(30a-30f, 40a-40f, 50a-50r, 60a-60b, 70a-70f, 80a-80f) 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10a-10f, 20a-20c: 반도체 소자
12U, 13U: 상부 반도체 소자 12L, 13L: 하부 반도체 소자
30a-30f, 40a-40f, 50a-50r, 60a-60b, 70a-70f, 80a-80f: 본딩 구조
100: 기판 110: 트랜지스터
110g: 게이트 스택 110s: 소스 영역
110d: 드레인 영역 111: 게이트 절연층
112: 게이트 전극 113: 게이트 캡핑층
114: 게이트 스페이서 115: 하부 층간 절연층
120: 실리콘 관통 비아 구조체 120h: 실리콘 관통 비아 홀
121: 실리콘 관통 비아 라이너 122: 실리콘 관통 비아 배리어 층
123: 실리콘 관통 비아 씨드 층 124: 실리콘 관통 비아 코어
130: 하부 금속층 131: 실리콘 관통 비아 패드
132: 하부 비아 플러그 133: 하부 금속 배선
135: 중간 층간 절연층 140: 상부 금속층
141: 인터-비아 패드 142: 상부 비아 플러그
143: 상부 금속 배선 145: 상부 층간 절연층
146: 전면 패시베이션 층 PH: 패드 홀
147: 랩핑층 PSH: 패드 주변 홀
PM: 패드 마스크 MH: 마스크 홀
150: 패드 구조체 152: 패드 배리어 층
153: 패드 씨드 층 154: 패드 코어
161: 후면 버퍼 절연층 163: 후면 패시베이션 층
VSH: 비아 주변 홀 165: 후면 라이닝 층
170: 후면 압전 패턴 170a: 후면 압전 물질층
175: 확산 소스층 185: 전면 라이닝 층
190: 전면 압전 패턴 190a: 전면 압전 물질층
200U, 300U: 상부 소자 기판
200L, 300L: 하부 소자 기판
220U, 320U: 상부 소자 금속 패턴
220L, 320L: 하부 소자 금속 패턴
261U: 상부 소자 버퍼 절연층
261L, 361L: 하부 소자 버퍼 절연층
263U, 363U: 상부 소자 패시베이션 층
263L, 363L: 하부 소자 패시베이션 층
265U: 상부 소자 라이닝 층
265L, 365L: 하부 소자 라이닝 층

Claims (10)

  1. 기판의 제1 면 상의 층간 절연층;
    상기 기판의 제2 면 상의 금속 패턴 및 패시베이션 층;
    상기 기판의 상기 제2 면 상에 상기 금속 패턴과 상기 패시베이션 층 사이에 형성된 압전 패턴; 및
    상기 압전 패턴의 측면 및 바닥 면을 감싸는 라이닝 층;
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 금속 패턴은 상기 기판을 수직으로 관통하는 관통 비아 구조체를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 압전 패턴은 상면도에서 상기 관통 비아 구조체를 둘러싸는 디스크 또는 링 형태인 반도체 소자.
  4. 제1항에 있어서,
    상기 층간 절연층 상에 형성된 패드 구조체를 더 포함하고, 및
    상기 패드 구조체는 상기 금속 패턴과 전기적으로 연결된 반도체 소자.
  5. 제4항에 있어서,
    상기 층간 절연층을 수직으로 관통하여 상기 패드 구조체와 전기적으로 연결된 비아 플러그를 더 포함하는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 라이닝 층은 상면도에서 이중 디스크, 이중 링, 또는 동심원 모양이고, 및 종단면도에서 "U"자 모양인 반도체 소자.
  8. 제1항에 있어서,
    상기 기판의 상기 제2 면과 상기 패시베이션 층 사이에 개재된 버퍼 절연층을 더 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 압전 패턴은 도핑된 붕소, 인, 또는 비소를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 금속 패턴의 상면과 상기 압전 패턴의 상면은 평탄한 (co-planar) 반도체 소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102110247B1 (ko) * 2013-11-29 2020-05-13 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
KR20170023643A (ko) * 2015-08-24 2017-03-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20180077803A1 (en) * 2016-09-09 2018-03-15 Qualcomm Incorporated Passives in thin film
US10566519B2 (en) 2017-08-18 2020-02-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a flat bottom electrode via (BEVA) top surface for memory
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
EP3807927A4 (en) * 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261801A1 (en) * 2011-04-18 2012-10-18 Taiyo Yuden Co., Ltd. Wiring Board, Semiconductor Device, and Method for Manufacturing Wiring Board

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141576A (ja) 2000-11-02 2002-05-17 Fujitsu Ltd ピエゾ素子と電極との接合方法及び該接合方法を使用したピエゾマイクロアクチュエータ
JP2005283393A (ja) * 2004-03-30 2005-10-13 Fujitsu Media Device Kk 慣性センサ
JP2010186813A (ja) 2009-02-10 2010-08-26 Mukaiyama Seisakusho:Kk 電子部品パッケージの実装用構造体とそれを用いた実装方法。
JP2011066201A (ja) 2009-09-17 2011-03-31 Sony Corp 接合構造体及び接合構造体の製造方法
KR100980455B1 (ko) 2009-11-02 2010-09-07 한국과학기술원 전도성 패턴 필름 및 이것의 접합 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120261801A1 (en) * 2011-04-18 2012-10-18 Taiyo Yuden Co., Ltd. Wiring Board, Semiconductor Device, and Method for Manufacturing Wiring Board

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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