KR102006569B1 - 메모리를 위한 평평한 하단 전극 비아(beva) 상부면을 형성하기 위한 방법 - Google Patents

메모리를 위한 평평한 하단 전극 비아(beva) 상부면을 형성하기 위한 방법 Download PDF

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Abstract

본 출원의 다양한 실시예들은 메모리용 평탄한 비아 상부면을 형성하기 위한 방법 뿐만 아니라 상기 방법으로부터 초래되는 집적 회로(IC)에 관한 것이다. 몇몇 실시예들에서, 개구를 형성하기 위해 유전체 층에 에칭이 수행된다. 유전체 층을 커버하고 개구를 라이닝하는 라이너 층이 형성된다. 유전체 층을 커버하고 라이너 층 위에 개구의 나머지를 채우도록 하부 몸체 층이 형성된다. 하부 몸체 층의 상부면 및 라이너 층의 상부면은 개구를 부분적으로 클리어하기 위해 유전체 층의 상부면 아래로 리세스된다. 유전체 층을 커버하고 개구를 부분적으로 채우도록 균질한 상부 몸체 층이 형성된다. 유전체 층이 도달될 때까지 균질한 상부 몸체 층에 평탄화가 수행된다.

Description

메모리를 위한 평평한 하단 전극 비아(BEVA) 상부면을 형성하기 위한 방법{METHOD FOR FORMING A FLAT BOTTOM ELECTRODE VIA (BEVA) TOP SURFACE FOR MEMORY}
이 출원은 2017년 8월 18일자로 출원된 미국 가특허 출원 제62/547,230호의 우선권을 청구하며, 이 가특허 출원의 내용은 전체가 참조로서 본 명세서에 통합된다.
오늘날의 많은 전자 디바이스들은 비휘발성 메모리를 포함한다. 비휘발성 메모리는 전력이 없을 때 데이터를 저장할 수 있는 전자 메모리이다. 차세대 비휘발성 메모리를 위한 몇몇 유망한 후보들은 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory) 및 자기 저항성 랜덤 액세스 메모리(MRAM, magnetoresistive random-access memory)를 포함한다. RRAM 및 MRAM은 비교적 간단한 구조들을 가지며, 상보성 금속 산화물 반도체(CMOS, complementary metal-oxide-semiconductor) 로직 제조 프로세스들과 호환가능하다.
본 개시물의 양상들은 첨부 도면들과 함께 읽을 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 평평한 하부 전극 비아(BEVA, bottom electrode via) 상부면 상에 메모리 셀을 포함하는 집적 회로(IC, integrated circuit)의 몇몇 실시예들의 단면도를 예시한다.
도 2는 도 1의 IC의 몇몇 더욱 상세한 실시예들의 단면도를 예시한다.
도 3는 도 2의 IC의 몇몇 더욱 상세한 실시예들의 단면도를 예시한다.
도 4 내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 20은 평평한 BEVA 상부면 상에 메모리 셀을 포함하는 IC를 형성하기 위한 방법의 몇몇 실시예들의 일련의 단면도들을 예시한다.
도 21은 도 4 내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 20의 방법의 몇몇 실시예들의 흐름도를 예시한다.
본 개시내용은 이 개시물의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략히 하기 위해 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
집적 회로(IC)를 형성하기 위한 방법에 따르면, 하부 전극 비아(BEVA) 유전체 층은 백-엔드-오브-라인(BEOL, back-end-of-line) 상호접속 구조의 금속 와이어를 커버하도록 형성된다. 금속 와이어를 노출시키는 BEVA 개구를 형성하기 위해 BEVA 유전체 층에 에칭이 수행된다. 금속 블로킹 층이 BEVA 개구를 부분적으로 채우도록, 금속 블로킹 층이 BEVA 유전체 층을 커버하고 BEVA 개구를 컨포멀하게 라이닝(lining)하도록 형성된다. 금속 블로킹 층을 커버하고 금속 블로킹 층 위에 BEVA 개구의 나머지를 채우는 금속 층이 형성된다. BEVA 유전체 층이 도달될 때까지 금속 층 및 금속 블로킹 층에 평탄화가 수행되어, BEVA 개구 내에 BEVA를 형성한다. BEVA는 금속 층으로부터 형성된 BEVA 몸체를 포함하고, BEVA 몸체를 라이닝하고 금속 블로킹 층으로부터 형성된 BEVA 라이너를 더 포함한다. 메모리 셀은 그 후 BEVA의 상부면 상에 직접 형성된다.
이 방법의 도전과제는 금속 층과 금속 블로킹 층이 상이한 경도(hardness) 값을 가져, 평탄화가 금속 층과 금속 블로킹 층을 상이한 속도로 제거한다는 것이다. 따라서, BEVA의 상부면은 고르지 않거나 거칠다. 예를 들어, BEVA 몸체의 상부면은 BEVA 라이너의 상부면으로부터 수직으로 오프셋될 수 있다. BEVA의 상부면이 고르지 않거나 거칠기 때문에, 메모리 셀에 걸친 전기장은 불균일하다. 불균일한 전기장은 결국 IC의 벌크 제조 동안 불량한 수율 및/또는 불균일한 성능을 초래할 수 있다. IC에서 피처 사이즈가 계속 축소됨에 따라, BEVA들 및 메모리 셀들 또한 축소되어, 전기장 균일성이 메모리 셀들에서 점차 중요해질 것이다.
전술한 견지에서, 본 출원의 다양한 실시예들은 메모리용 평평한 BEVA 상부면을 형성하기 위한 방법 뿐만 아니라 상기 방법으로부터 초래되는 IC에 관한 것이다. 몇몇 실시예들에서, 비아 유전체 층 아래 놓인 도전성 와이어 위에 놓이고 그를 노출시키는 개구를 형성하기 위해 비아 유전체 층에 에칭이 수행된다. 비아 유전체 층을 커버하고 개구를 라이닝하는 비아 라이너 층이 형성된다. 비아 라이너 층은 개구를 부분적으로 채운다. 비아 유전체 층을 커버하고 비아 라이너 층 위에 개구의 나머지를 채우는 하부 비아 몸체 층이 형성된다. 하부 비아 몸체 층의 상부면 및 비아 라이너 층의 상부면은 개구를 부분적으로 클리어하기 위해 그리고 개구 내에 비아 라이너 및 하부 비아 몸체를 형성하기 위해 비아 유전체 층의 상부면 아래로 리세스된다. 비아 유전체 층을 커버하고 리세싱에 의해 클리어된 개구의 일부를 채우는 상부 비아 몸체 층이 형성된다. 상부 비아 몸체 층은 균질하다. 하부 비아 몸체 및 비아 라이너 위에 놓이고 개구 내에 있는 상부 비아 몸체를 형성하기 위해 비아 유전체 층이 도달될 때까지 상부 비아 몸체 층에 평탄화가 수행된다. 집합적으로, 상부 비아 몸체, 하부 비아 몸체, 및 비아 라이너는 개구 내에 비아를 규정한다.
상부 비아 몸체 층은 균질하기 때문에, 상부 비아 몸체 층은 실질적으로 균일한 경도를 가지며, 평탄화는 실질적으로 균일한 속도로 상부 비아 몸체 층을 제거한다. 이것은 결국 균질하고 평평하거나 또는 실질적으로 평평한 상부면을 갖는 상부 비아 몸체를 형성한다. 또한, 하부 비아 몸체 및 비아 라이너의 상부면 각각은 개구에서 리세스되기 때문에, 상부 비아 몸체의 상부면은 비아의 상부면을 완전히 규정한다. 이로써, 비아의 상부면은 균질하고, 평평하거나 실질적으로 평평하다. 비아의 상부면이 평평하거나 실질적으로 평평하기 때문에, 상부 비아 몸체 상 바로 위의 메모리 셀에 걸쳐 생성된 전기장은 균일하거나 실질적으로 균일할 수 있다.
도 1을 참조하면, 메모리 셀(102)을 포함하는 IC의 몇몇 실시예들의 단면도(100)가 제공된다. 예시된 바와 같이, 메모리 셀(102)은 하부 유전체 층(104) 및 BEVA(106) 상에 있다. 메모리 셀(102)은 메모리 셀(102)에 걸쳐 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화한다. 몇몇 실시예들에서, 메모리 셀(102)은 저항성 랜덤 액세스 메모리(RRAM) 셀, 자기 저항성 랜덤 액세스 메모리(MRAM) 셀, 또는 몇몇 다른 적절한 타입의 메모리 셀이다. 또한, 몇몇 실시예들에서, 메모리 셀(102)은 하부 전극(108), 데이터 저장 엘리먼트(110) 및 상부 전극(112)을 포함한다.
하부 전극(108)은 하부 유전체 층(104) 및 BEVA(106) 위에 놓인다. 몇몇 실시예들에서, 하부 전극(108)은 BEVA(106)의 상부면(106t)과 직접 접촉하고 그리고/또는 하부 유전체 층(104)의 상부면(104t)과 직접 접촉한다. 하부 전극(108)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물, 백금, 이리듐, 루테늄, 텅스텐, 은, 구리, 몇몇 다른 적절한 도전성 재료(들) 또는 이들의 임의의 조합물일 수 있거나 이를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 전도성 재료)는 예를 들어 단수 또는 복수일 수 있다.
데이터 저장 엘리먼트(110)는 하부 전극(108) 위에 놓이고, 상부 전극은 데이터 저장 엘리먼트(110) 위에 놓인다. 데이터 저장 엘리먼트(110)는 메모리 셀(102)에 걸쳐 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화한다. 메모리 셀(102)이 RRAM 셀인 몇몇 실시예들에서, 데이터 저장 엘리먼트(110)는 하프늄 산화물, 몇몇 다른 적절한 하이-k 유전체(들), 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이다. 본 명세서에서 사용되는 바와 같이, 하이 k 유전체는 약 3.9, 5, 10, 15 또는 20보다 큰 유전상수 k를 갖는 유전체이다. 메모리 셀(102)이 MRAM 셀인 몇몇 실시예들에서, 데이터 저장 엘리먼트(110)는 자기 터널 접합(MTJ, magnetic tunnel junction) 또는 몇몇 다른 적절한 자기 데이터 저장 구조이거나 이를 포함한다. 상부 전극(112)은 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 백금, 이리듐, 텅스텐, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다.
하부 유전체 층(104)은 메모리 셀(102)과 BEVA(106) 아래 놓이는 하부 와이어(114)로부터 메모리 셀(102)을 분리한다. 하부 유전체 층(104)은 예를 들어, 실리콘 이산화물, 실리콘 산질화물, 로우 k 유전체, 실리콘 탄화물, 실리콘 질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 로우 k 유전체는 약 3.9, 3, 2 또는 1보다 작은 유전상수 k를 갖는 유전체이다. 하부 와이어(114)는 예를 들어, 알루미늄 구리, 구리, 알루미늄, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
BEVA(106)는 메모리 셀(102)의 하단부로부터 하부 유전체 층(104)을 통해 하부 와이어(114)까지 연장된다. 몇몇 실시예들에서, BEVA(106)는 하부 와이어(114)와 직접 접촉하고, 그리고/또는 BEVA(106)의 상부면(106t)은 하부 유전체 층(104)의 상부면(104t)과 평행하거나 거의 평행하다. BEVA(106)를 사용하여 메모리 셀(102)에 걸쳐 생성된 전기장이 균일하거나 실질적으로 균일하도록, BEVA(106)의 상부면(106t)은 평평하거나 실질적으로 평평하다. 또한, BEVA(106)의 상부면은 균질하다(예를 들어, 단일 재료). 몇몇 실시예들에서, BEVA(106)의 상부면(106t)은 BEVA(106)의 제1 측벽(106s1)으로부터 BEVA(106)의 제2 측벽(106s2)까지 연속적으로 연장되며, 제1 측벽 및 제2 측벽(106s1, 106s2)은 BEVA(106)의 양 측면 상에 있고 하부 유전체 층(104)의 측벽들과 접촉한다.
BEVA(106)는 BEVA 라이너(106l), 하부 BEVA 몸체(106lb) 및 상부 BEVA 몸체(106ub)를 포함한다. 상부 BEVA 몸체(106ub)는 하부 BEVA 몸체(106lb) 및 BEVA 라이너(106l) 위에 놓이고, BEVA(106)의 상부면(106t)을 규정한다. 또한, 하부 BEVA 몸체(106b) 및 상부 BEVA 몸체(106b)는 BEVA 몸체의 세그먼트들로서 또한 지칭될 수 있도록, 하부 BEVA 몸체(106lb) 및 상부 BEVA 몸체(106ub)는 집합적으로 BEVA 몸체를 규정한다. 몇몇 실시예들에서, 상부 BEVA 몸체(106ub)는 하부 BEVA 몸체(106lb)의 상부면(106t2)과 직접 접촉한다. 상부 BEVA 몸체(106ub) 및 하부 BEVA 몸체(106b)는 각각 예를 들어, 알루미늄, 구리, 알루미늄 구리, 텅스텐, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이들을 포함할 수 있다.
몇몇 실시예들에서, 상부 BEVA 몸체(106ub)는 하부 BEVA 몸체(106lb)와 동일한 재료이고 그리고/또는 하부 BEVA 몸체(106lb)와 일체화된다. 다른 실시예들에서, 상부 BEVA 몸체(106ub)는 하부 BEVA 몸체(106lb)와 상이한 재료이다. 몇몇 실시예들에서, 상부 BEVA 몸체(106ub)는 완전히 균질하고(예를 들어, 단일 재료) 그리고/또는 하부 BEVA 몸체(106b)는 완전히 균질하다(예를 들어, 단일 재료). 몇몇 실시예들에서, 상부 BEVA 몸체(106ub)는 하부 전극(108)과 동일한 재료이고 그리고/또는 하부 전극(108)과 일체화된다. 예를 들어, 상부 BEVA 몸체(106ub) 및 하부 전극(108)은 동일한 성막에 의해 형성될 수 있다. 다른 실시예들에서, 상부 BEVA 몸체(106ub)는 하부 전극(108)과 상이한 재료이다.
BEVA 라이너(106l)는 하부 BEVA 몸체(106lb)의 하부면과 하부 BEVA 몸체(106lb)의 측벽들을 라이닝하도록 하부 BEVA 몸체(106lb)의 밑면(underside)을 컵핑(cup)한다. BEVA 라이너(106l)는 하부 BEVA 몸체(106lb)로부터의 재료가 하부 BEVA 몸체(106lb)로부터 확산되거나 이동하는 것을 차단하고, 예를 들어, 티타늄 질화물, 티타늄, 탄탈룸 질화물, 탄탈룸, 하부 BEVA 몸체(106lb)를 위한 몇몇 다른 적절한 도전성 배리어 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, BEVA 라이너(106l)는 하부 BEVA 몸체(106lb)의 상부면(106t2) 위의 위치로 돌출한다. 또한, 몇몇 실시예들에서, BEVA 라이너(106l)는 상부 BEVA 몸체(106ub)의 측벽들을 부분적으로 라이닝한다.
상부 유전체 층(116)은 하부 유전체 층(104) 및 메모리 셀(102)을 커버하고, 또한 상부 와이어(118) 및 TEVA(120)를 수용한다. 상부 유전체 층(116)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 실리콘 탄화물, 실리콘 질화물, 몇몇 적절한 다른 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 와이어(118)는 예를 들어, 알루미늄 구리, 구리, 알루미늄, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
TEVA(120)는 바로 상부 와이어(118)와 메모리 셀(102) 사이에 있고, 상부 와이어(118)로부터 상부 유전체 층(116)을 통해 메모리 셀(102)까지 연장된다. 몇몇 실시예들에서, TEVA(120)는 균질하다(예를 들어, 단일 재료). 다른 실시예들에서, TEVA(120)는 불균질하며(heterogeneous), TEVA 몸체(120b) 및 TEVA 라이너(120l)를 포함한다. TEVA 몸체(120b)는 예를 들어, 구리, 알루미늄 구리, 알루미늄, 텅스텐, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. TEVA 라이너(120l)는 TEVA 몸체(120b)로부터의 재료가 TEVA(120)로부터 확산되거나 이동하는 것을 차단하고, 예를 들어, 티타늄 질화물, 탄탈룸 질화물, 탄탈룸, TEVA 몸체(120b)를 위한 몇몇 다른 적절한 도전성 배리어 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. TEVA(120)가 불균질한 몇몇 실시예들에서, TEVA(120)의 상부면(120t)은 불균질하며, 거칠거나 불균일하다.
도 2를 참조하면, 도 1의 IC의 몇몇 더욱 상세한 실시예들의 단면도(200)가 제공된다. 예시된 바와 같이, 하부 와이어(114)는 하부 층간 유전체(ILD) 층(202) 내에 있다. 하부 ILD 층(202)은 예를 들어, 실리콘 이산화물, 실리콘 옥시질화물, 로우 k 유전체, 실리콘 질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시 예에서, 하부 와이어(114)는 하부 와이어 몸체(114b) 및 하부 와이어 라이너(114l)를 포함한다. 하부 와이어 몸체(114b)는 예를 들어, 알루미늄 구리, 구리, 알루미늄, 몇몇 다른 적절한 금속, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하부 와이어 라이너(114l)는 하부 와이어 몸체(114b)의 하부면과 하부 와이어 몸체(114b)의 측벽들을 라이닝하도록 하부 와이어 몸체(114b)의 밑면을 컵핑한다. 또한, 하부 와이어 라이너(114l)는 하부 와이어 몸체(114b)로부터의 재료가 하부 와이어 몸체(114b)로부터 확산되거나 다른 방식으로 이동하는 것을 차단한다. 하부 와이어 라이너(114l)는 예를 들어, 탄탈륨, 티타늄, 티타늄 질화물, 탄탈룸 질화물, 하부 와이어 몸체(114b)를 위한 몇몇 다른 적절한 도전성 배리어 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
BEVA 유전체 층(204)은 하부 와이어(114) 및 하부 ILD 층(202) 위에 놓이고, BEVA(106)를 수용한다. 몇몇 실시예들에서, BEVA 유전체 층(204)은 하부 BEVA 유전체 층(204l) 및 하부 BEVA 유전체 층(204l) 위에 놓이는 상부 BEVA 유전체 층(204u)을 포함한다. 또한, 몇몇 실시예들에서, 상부 및 하부 BEVA 유전체 층(204u, 204l)은 상이한 재료이다. 상부 및 하부 BEVA 유전체 층(204u, 204l)은 각각 예를 들어, 실리콘 탄화물, 실리콘 질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 상부 BEVA 유전체 층(204u)은 실리콘 질화물, 몇몇 다른 적절한 질화물, 또는 몇몇 다른 적절한 유전체이거나 이를 포함하고 그리고/또는 하부 BEVA 유전체 층(204l)은 실리콘 탄화물 또는 몇몇 다른 적절한 유전체이다.
BEVA(106)는 BEVA 유전체 층(204)을 통해 하부 와이어(114)로부터 메모리 셀(102)까지 연장된다. 몇몇 실시예들에서, BEVA(106)의 폭(W)은 하부 와이어(114)로부터 상부 및 하부 BEVA 유전체 층들(204u, 204l) 사이의 계면까지 균일하거나 실질적으로 균일하다. 또한, 몇몇 실시예들에서, BEVA(106)의 폭(W)은 계면으로부터 BEVA(106)의 상부면(106t)까지 연속적으로 증가한다. BEVA(106)는 BEVA 라이너(106l), 하부 BEVA 몸체(106lb) 및 상부 BEVA 몸체(106ub)를 포함한다. 상부 BEVA 몸체(106ub)는 하부 BEVA 몸체(106lb) 위에 놓이고, BEVA(106)의 상부면(106t)을 규정한다. BEVA 라이너(106l)는 하부 BEVA 몸체의 밑면을 컵핑한다. BEVA(106)의 상부면(106t)은 메모리 셀(102)을 지지하고, 평평하거나 실질적으로 평평하여 메모리 셀(102)에 걸쳐 균일하거나 실질적으로 균일한 전기장을 촉진한다. 또한, BEVA(106)의 상부면(106t)은 또한 균질하다.
메모리 셀(102)은 메모리 셀(102)에 걸쳐 인가된 전압에 따라 제1 데이터 상태와 제2 데이터 상태 사이에서 가역적으로 변화하며, 예를 들어, RRAM 셀, MRAM 셀 또는 몇몇 다른 적절한 타입의 메모리 셀일 수 있다. 메모리 셀(102)이 RRAM 셀인 몇몇 실시예들에서, 메모리 셀(102)의 데이터 저장 엘리먼트(110)는 일반적으로 절연되어 있다. 그러나, 데이터 저장 엘리먼트(110)는 메모리 셀(102)에 걸쳐 적절한 전압을 인가함으로써 데이터 저장 엘리먼트(110)에 형성된 도전성 필라멘트들(110f)을 통해 전도되도록 만들어질 수 있다. 예시의 용이함을 위해, 도전성 필라멘트들(110f) 중 하나만이 110f로 라벨붙여진다. 일단 도전성 필라멘트들(110f)이 형성되면, 도전성 필라멘트들(110f)은 메모리 셀(102)에 걸쳐 적절한 전압을 인가함으로써 리셋(예를 들어, 파손되어 높은 저항을 초래) 또는 설정(예를 들어, 재형성되어 낮은 저항을 초래)될 수 있다. 낮은 또는 높은 저항은 디지털 신호(즉, "1" 또는 "0")를 표시하기 위해 사용되어, 데이터 저장을 허용할 수 있다.
하드 마스크(206)는 메모리 셀(102) 위에 놓이고, 스페이서(208)는 메모리 셀(102)의 데이터 저장 엘리먼트(110) 위에 놓인다. 스페이서 (208)는 각각 메모리 셀(102)의 상부 전극(112)의 대향 측벽들에 접하는 세그먼트들의 쌍을 포함한다. 몇몇 실시예들에서, 세그먼트들은 상부 전극(112)의 대향 측벽들과 각각 정렬되는 하드 마스크(206)의 대향 측벽들에 각각 접한다. 몇몇 실시예들에서, 스페이서(208)는 폐쇄된 경로에서 상부 전극(112)의 측벽들을 따라 측방으로 연장되어 상부 전극(112)을 완전히 둘러싼다. 이것은 도 2의 단면도(200) 내에 보이지 않는다는 것을 유의해야 한다. 몇몇 실시예들에서, 스페이서(208)는 (예를 들어, 과도 에칭으로 인해) 데이터 저장 엘리먼트(110)의 상부면 내로 가라앉는다. 하드 마스크(206) 및 스페이서(208)는 각각 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
캡핑 층(210)은 메모리 셀(102)의 측벽들 및 스페이서(208)의 측벽들을 라이닝하고, 또한 하드 마스크(206) 및 BEVA 유전체 층(204) 위에 놓인다. 또한, 디바이스 ILD 층(212)은 캡핑 층(210) 및 BEVA 유전체 층(204) 위에 놓인다. 캡핑 층(210)은 예를 들어 실리콘 산화물, 몇몇 다른 적절한 산화물(들), 몇몇 다른 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 디바이스 ILD 층(212)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 실리콘 질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
상부 와이어(118)는 상부 ILD 층(214) 내에서 메모리 셀(102) 및 디바이스 ILD 층(212) 위에 놓인다. 상부 ILD 층(214)은 예를 들어, 실리콘 이산화물, 로우 k 유전체, 실리콘 질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시 예에서, 상부 와이어(118)는 상부 와이어 몸체(118b) 및 상부 와이어 라이너(118l)를 포함한다. 상부 와이어 몸체(118b)는 예를 들어, 알루미늄 구리, 구리, 알루미늄, 몇몇 다른 적절한 금속(들), 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 와이어 라이너(118l)는 상부 와이어 몸체(118b)의 하부면과 상부 와이어 몸체(118b)의 측벽들을 라이닝하도록 상부 와이어 몸체(118b)의 밑면을 컵핑한다. 또한, 상부 와이어 라이너(118l)는 상부 와이어 몸체(118b)로부터의 재료가 상부 와이어 몸체(118b)로부터 확산되거나 다른 방식으로 움직이는 것을 차단하고, 예를 들어 탄탈룸, 티타늄, 티타늄 질화물, 탄탈룸 질화물, 상부 와이어 몸체(118b)를 위한 몇몇 다른 적절한 배리어 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
TEVA(120)는 디바이스 ILD 층(212) 내에 있고, 상부 와이어(118)로부터 디바이스 ILD 층(212)을 통해 메모리 셀(102)까지 연장된다. 몇몇 실시예들에서, TEVA(120)는 캡핑 층(210) 및 하드 마스크(206)를 통해 연장되고 그리고/또는 메모리 셀(102)의 상부 전극(112)의 상단부 내로 가라앉는다. TEVA(120)는 TEVA 몸체(120b) 및 TEVA 라이너(120l)를 포함한다. TEVA 라이너(120l)는 TEVA 몸체(120b)의 밑면을 컵핑하고, TEVA 몸체(120b)의 재료가 TEVA(120) 밖으로 이동하는 것을 차단한다.
도 3을 참조하면, 도 2의 IC의 몇몇 실시예들의 확대된 단면도(300)가 제공된다. 도 2의 단면도(200)는 예를 들어 박스(BX) 내에서 취해질 수 있다. 예시된 바와 같이, IC는 메모리 영역(302) 및 로직 영역(304)을 포함한다. 메모리 영역(302)은 메모리 셀(102)을 수용한다. 메모리 셀(102)은 BEVA(106) 상에 놓이고, TEVA(120) 아래에 놓인다. BEVA(106)는 균질한 상부면을 갖는다. 또한, BEVA(106)의 상부면은 메모리 셀(102)에 걸쳐 균일한 전기장을 생성하도록 평평하거나 실질적으로 평평하다.
몇몇 실시예들에서, 메모리 셀(102)은 메모리 영역(302) 내의 메모리 셀 어레이(라벨링되지 않음)를 규정하는 다수의 메모리 셀들 중 하나이다. 몇몇 실시예들에서, 메모리 셀 어레이의 각각의 메모리 셀은 도 1 및/또는 도 2와 관련하여 도시되고 설명된 메모리 셀(102)과 같다. 몇몇 실시예들에서, 메모리 셀 어레이의 각각의 메모리 셀은 BEVA 상에 놓이고 TEVA 아래 놓인다. 메모리 셀 어레이의 각각의 TEVA는, 예를 들어 도 1 및/또는 도 2와 관련하여 도시되고 설명되는 TEVA(120)와 같을 수 있다. 예를 들어, 대응 메모리 셀에 걸쳐 균일하거나 실질적으로 균일 한 전기장을 생성하도록, 메모리 셀 어레이의 각각의 BEVA는 예를 들어 도 1 및/또는 도 2와 관련하여 도시되고 설명되는 BEVA(106)와 같을 수 있다. 몇몇 실시예들에서, 메모리 셀 어레이의 각각의 메모리 셀은 액세스 디바이스(306) 위에 놓이고 그에 전기적으로 결합된다. 액세스 디바이스(306)는 메모리 셀 어레이 내의 대응 메모리 셀의 액세스 또는 선택을 용이하게 하며, 예를 들어 절연 전계 효과 트랜지스터(IGFET, insulated field-effect transistor), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET, metal-oxide-semiconductor field-effect transistor), 또는 다른 적절한 타입의 반도체 디바이스일 수 있다.
로직 영역(304)은 로직 디바이스(308)를 수용한다. 로직 디바이스(308)는 예를 들어 IGFET, MOFSET, 또는 몇몇 다른 적절한 타입의 반도체 디바이스이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 로직 디바이스(308)는 로직 코어(라벨링되지 않음)를 규정하는 다수의 로직 디바이스들 중 하나이다. 이러한 실시예들 중 일부에서, 로직 코어의 동작은 메모리 셀 어레이에 의해 지원 또는 보조되며, 그리고/또는 메모리 셀 어레이는 임베디드 메모리이다. 또한, 몇몇 실시예들에서, 로직 디바이스(308)는 메모리 셀(102) 및/또는 메모리 셀 어레이의 동작을 지원한다. 예를 들어, 로직 디바이스(308)는 메모리 셀(102) 및/또는 메모리 셀 어레이에 대한 데이터의 판독 및/또는 기록을 용이하게 할 수 있다.
메모리 셀(102) 및 로직 디바이스(308) 이외에, IC는 반도체 기판(310) 및 BEOL 상호접속 구조(312)를 더 포함한다. 반도체 기판(310)은 로직 디바이스(308)를, 그리고 몇몇 실시예들에서는 액세스 소자(306)를 지지하고 부분적으로 규정한다. 몇몇 실시예들에서, 반도체 기판(310)은 로직 디바이스(308)를 포함하는 로직 코어를 추가로 지지하고 부분적으로 규정한다. 반도체 기판(310)은 예를 들어, 벌크 실리콘 기판, SOI (silicon-on-insulator) 기판, 또는 다른 적절한 타입의 반도체 기판일 수 있다. BEOL 상호접속 구조(312)는 반도체 기판(310) 위에 놓이고 메모리 셀(102)을 수용한다. 몇몇 실시예들에서, BEOL 상호접속 구조(312)는 추가로 메모리 셀(102)을 포함하는 메모리 셀 어레이 위에 놓이고 이를 수용한다. BEOL 상호접속 구조(312)는 유전체 스택 및 복수의 도전성 피처들을 포함한다.
유전체 스택은 반도체 기판(310) 및 로직 디바이스(308)를 커버하는 하부 ILD 층(202)을 포함한다. 몇몇 실시예들에서, 하부 ILD 층(202)은 액세스 디바이스(306)를 추가로 커버한다. 유전체 스택은 하부 ILD 층(202)을 커버하는 BEVA 유전체 층(204), BEVA 유전체 층(204)을 커버하는 디바이스 ILD 층(212), 및 디바이스 ILD 층(212)을 커버하는 상부 ILD 층(214)을 더 포함한다.
도전성 피처들은 메모리 셀(102), 로직 디바이스(308), 및 IC의 다른 디바이스들(예를 들어, 액세스 디바이스(306))를 상호연결하는 도전성 경로들을 규정하기 위해 유전체 스택에 적층된다. 도전성 피처들은 하부 와이어(114), 상부 와이어(118), BEVA(106) 및 TEVA(120)를 포함한다. 또한, 도전성 피처들은 복수의 추가 비아들(314) 및 복수의 추가 와이어들(316)을 포함한다. 추가의 비아들(314) 및 추가의 와이어들(316)은 예를 들어 텅스텐, 구리, 알루미늄 구리, 알루미늄, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
도 1 내지 도 3에 대한 상기 설명은 BEVA(106)상의 메모리를 다루었지만, 다른 타입의 전자 디바이스들이 BEVA(106) 상에 있을 수 있다는 것을 이해해야 한다. 예를 들어, 금속-절연체-금속(MIM, metal-insulator-metal) 캐패시터, 몇몇 다른 적절한 타입의 MIM 구조, 또는 몇몇 다른 적절한 타입의 전자 디바이스가 BEVA(106) 상에 있을 수 있다.
도 4 내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 20을 참조하여, 평평한 BEVA 상부면 상에 메모리 셀을 포함하는 IC를 형성하기 위한 방법의 몇몇 실시예들의 일련의 단면도들(400-600, 700A-700C, 800-2000)이 제공된다. IC는 예를 들어 도 2의 IC일 수 있다.
도 4의 단면도(400)에 의해 예시된 바와 같이, 기판(402)이 제공 또는 형성된다. 기판(402)은 하부 ILD 층(202) 및 하부 와이어(114)를 포함한다. 또한, 몇몇 실시예들에서, 기판(402)은 도 3의 반도체 기판(310), BEVA 유전체 층(204) 아래 있는 도 3의 상호접속 구조(312)의 일부분, 도 3의 액세스 디바이스(306), 도 3의 로직 디바이스(308), 또는 이들의 임의의 조합을 포함한다. 하부 ILD 층(202)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 로우 k 유전체 층, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하부 와이어(114)는 하부 ILD 층(202)의 상단부 내로 리세스되어, 하부 와이어(114)의 상부면은 하부 ILD 층(202)의 상부면과 평행하거나(even) 거의 평행하다. 하부 와이어(114)는 예를 들어, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄, 알루미늄, 알루미늄 구리, 구리, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 몇몇 실시 예에서, 하부 와이어(114)는 불균질하며(예를 들어, 다수 재료), 하부 와이어 몸체(114b) 및 하부 와이어 라이너(114l)를 포함한다. 하부 와이어 라이너(114l)는 하부 와이어 몸체(114b)의 밑면을 컵핑하고, 하부 와이어 몸체(114b)의 재료가 주변 구조물로 이동하는 것을 차단한다. 하부 와이어 라이너(114l)는 예를 들어, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 하부 와이어 몸체(114b)를 위한 몇몇 다른 적절한 도전성 배리어 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 하부 와이어 몸체(114b)는 예를 들어, 구리, 알루미늄 구리, 알루미늄, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다.
또한 도 4의 단면도(400)에 의해 예시된 바와 같이, BEVA 유전체 층(204)은 기판(402)을 커버하도록 형성된다. BEVA 유전체 층(204)은 예를 들어, 실리콘 탄화물, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, BEVA 유전체 층(204)은 하부 BEVA 유전체 층(204l) 및 하부 BEVA 유전체 층(204l)을 커버하는 상부 BEVA 유전체 층(204u)을 포함한다. 하부 BEVA 유전체 층(204l)은 예를 들어, 실리콘 탄화물 또는 몇몇 다른 적절한 유전체이거나 또는 이를 포함할 수 있고 그리고/또는 상부 BEVA 유전체 층(204u)은 예를 들어, 실리콘 질화물 또는 몇몇 다른 적절한 유전체이거나 또는 이를 포함할 수 있다. 몇몇 실시예들에서, BEVA 유전체 층(204)을 형성하기 위한 프로세스는 화학 기상 증착(CVD, chemical vapor deposition), 물리 기상 증착(PVD, physical vapor deposition), 몇몇 다른 적절한 성막 프로세스 또는 이들의 임의의 조합을 포함한다. 본 명세서에서 사용된 바와 같이, "(들)"의 접미사를 갖는 용어(예를 들어, 프로세스)는 예를 들어 단수 또는 복수일 수 있다.
도 5의 단면도(500)에 의해 예시된 바와 같이, 제1 에칭이 BEVA 유전체 층(204)에 수행되어 하부 와이어(114) 위에 놓이고 이를 노출시키는 BEVA 개구(502)를 형성한다. 몇몇 실시예들에서, 제1 에칭의 완료시, 상부 BEVA 유전체 층(204u)은 BEVA 개구(502) 내의 그리고 각각 BEVA 개구(502)의 양 측면 상에 있는 경사진 측벽들(204s)의 쌍을 갖는 반면, 하부 BEVA 유전체 층(204l)은 BEVA 개구(502) 내의 그리고 각각 양 측면 상에 있는 수직한 또는 실질적으로 수직한 측벽들(204v)의 쌍을 갖는다.
몇몇 실시예들에서, 제1 에칭을 수행하기 위한 프로세스는 BEVA 유전체 층(204) 상에 포토레지스트 마스크(504)를 형성하는 단계를 포함한다. 포토레지스트 마스크(504)는 예를 들어, BEVA 유전체 층(204) 상에 포토레지스트 층을 성막하는 단계 및 BEVA 개구(502)의 레이아웃으로 포토레지스트 층을 패터닝하는 단계에 의해 형성될 수 있다. 성막은 예를 들어, 스핀 코팅 또는 몇몇 다른 적합한 성막 프로세스에 의해 수행될 수 있고 그리고/또는 패터닝은 예를 들어, 포토리소그래피 또는 몇몇 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다. BEVA 개구(502)를 부분적으로 형성하기 위해 제1 에천트(들)에 의해 하부 BEVA 유전체 층(204l)이 도달될 때까지 상부 BEVA 유전체 층(204u)에 하나 이상의 제1 에천트가 도포된다. BEVA 개구(502)를 형성하는 것을 끝내기 위해 제2 에천트(들)에 의해 하부 와이어(114)가 도달될 때까지, 하나 이상의 제2 에천트가 부분적으로 형성된 BEVA 개구(502)를 통해 하부 BEVA 유전체 층(204l)에 도포된다. 포토레지스트 마스크(504)는 그 후 제거된다.
도 6의 단면도(600)에 의해 예시된 바와 같이, BEVA 라이너 층(602)은 BEVA 유전체 층(204)을 커버하도록 형성되고, 또한 BEVA 개구(502)를 부분적으로 채우도록 BEVA 개구(502)(도 5 참조)를 라이닝하여 형성된다. 몇몇 실시예들에서, BEVA 라이너 층(602)은 BEVA 개구(502)를 컨포멀하게 라이닝한다. BEVA 라이너 층(602)은 도전성이며, 몇몇 실시예들에서 균질하다(예를 들어, 단일 재료). BEVA 라이너 층(602)은 예를 들어 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 몇몇 다른 적절한 도전성 재료(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 또한, BEVA 라이너 층(602)은 예를 들어 CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 6의 단면도(600)에 의해 또한 예시된 바와 같이, 하부 BEVA 몸체 층(604)은 BEVA 라이너 층(602) 위에 BEVA 유전체 층(204)을 커버하고 또한 BEVA 개구(502)(도 5 참조)의 나머지 부분을 채우도록 형성된다. 하부 BEVA 몸체 층(604)은 도전성이며, 몇몇 실시예들에서 균질하다(예를 들어, 단일 재료). 또한, 하부 BEVA 몸체 층(604)은 BEVA 라이너 층(602)과 상이한 재료이고, 몇몇 실시예들에서는 BEVA 라이너 층(602)과 상이한 경도 값을 갖는다. 하부 BEVA 몸체 층(604)은 예를 들어 구리, 알루미늄 구리, 알루미늄, 텅스텐, 몇몇 적절한 다른 금속(들), 몇몇 다른 적절한 도전성 재료(들) 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, BEVA 라이너 층(602)은 하부 BEVA 몸체 층(604)의 재료가 BEVA 라이너 층(602)을 통해 주변 구조물로 이동하는 것을 방지하도록 하부 BEVA 몸체 층(604)을 위한 배리어 재료를 포함한다. 하부 BEVA 몸체 층(604)은 예를 들어 CVD, PVD, 스퍼터링, 무전해 도금, 전기 도금, 몇몇 다른 적절한 도금 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 7a의 단면도(700A)에 의해 예시된 바와 같이, 제1 평탄화가 하부 BEVA 몸체 층(604)의 상부면(604t)에 수행되어, 상부면(604t)을 평평해지게 또는 실질적으로 평평해지게하고, 상부면(604t)을 리세스한다. 또한, 제1 평탄화는 BEVA 라이너 층(602)에 도달하기 전에 중단되어, BEVA 라이너 층(602)은 제1 평탄화의 완료시에 하부 BEVA 몸체 층(604)에 의해 완전히 커버되어 유지된다. 제1 평탄화는 예를 들어, 화학 기계적 연마(CMP) 또는 몇몇 다른 적절한 평탄화 프로세스에 의해 수행될 수 있다.
대안적으로, 도 7b의 단면도(700B)에 의해 예시된 바와 같이, 제1 평탄화는 BEVA 라이너 층(602)상에서 중단되어, BEVA 라이너 층(602)은 제1 평탄화의 완료시에 노출된다. 또한, 몇몇 실시예들에서, 하부 BEVA 몸체 층(604)의 상부면(604t)은 BEVA 라이너 층(602)의 상부면(602t)으로부터 수직으로 오프셋된다. 수직 오프셋은 예를 들어, 하부 BEVA 몸체 층(604)과 BEVA 라이너 층(602) 사이의 상이한 경도로 인한 것일 수 있다. 즉, 상이한 경도는 예를 들어, 하부 BEVA 몸체 층(604) 및 BEVA 라이너 층(602)으로 하여금 제1 평탄화 동안 상이한 속도로 제거되게하여, 수직 오프셋을 야기할 수 있다.
대안적으로, 도 7c의 단면도(700C)에 의해 예시된 바와 같이, 제1 평탄화는 BEVA 유전체 층(204)상에서 중단되어, BEVA 유전체 층(204)은 제1 평탄화의 완료시에 노출된다. 또한, 제1 평탄화는 추가로 BEVA 라이너 층(602)의 상부면(602t)을 리세스한다. 도 7b에서와 같이, 몇몇 실시예들에서, 하부 BEVA 몸체 층(604)의 상부면(604t)은 예를 들어 하부 BEVA 몸체 층(604)과 BEVA 라이너 층(602) 사이의 상이한 경도들로 인해, 하부 BEVA 몸체 층(604)의 상부면(604t)은 BEVA 라이너 층(602)의 상부면(602t)으로부터 수직으로 오프셋된다.
이해할 수 있는 바와 같이,도 7a 내지 도 7c는 동일한 프로세스 단계(들)(예를 들어, 제1 평탄화)의 대안적인 실시예들이다. 따라서, 몇몇 실시예들에서, 방법은 도 7a 내지 도 7c 중 임의의 하나를 통해 도 6에서 도 8로 진행한다. 예를 들어, 방법은 도 7a를 통해 도 6 내지 도 8로 진행할 수 있다. 다른 예로서, 방법은 도 7b를 통해 도 6 내지 도 8로 진행할 수 있다. 또 다른 예로서, 방법은 도 7c를 통해 도 6 내지 도 8로 진행할 수 있다. 몇몇 실시예들에서, 도 7a 내지 도 7c 간의 차이는 제1 평탄화에 의해 제거되는 도 6의 반도체 구조물의 양이다. 예를 들어, 도 6의 반도체 구조물의 제1 양은 도 7a에서 제거될 수 있고, 도 6의 반도체 기판의 제2 양은 도 7b에서 제거될 수 있으며, 도 6의 반도체 구조물의 제3 양은 도 7c에서 제거될 수 있으며, 여기서 제3 양은 제2 양보다 크고, 제2 양은 제1 양보다 크다. 대안적인 실시예들에서, 방법은 도 7a 내지 도 7c의 프로세스 단계(들) 없이 도 6의 프로세스 단계(들)로부터 도 8의 프로세스 단계(들)로 진행한다. 즉, 도 7a 내지 도 7c의 제1 평탄화는 대안적인 실시예들에서 생략될 수 있다.
도 8의 단면도(800)에 의해 예시된 바와 같이, 제2 에칭이 하부 BEVA 몸체 층(604)(도 6, 도 7a, 도 7b 또는 도 7c 참조) 및 BEVA 라이너 층(602)(도 6, 도 7a, 도 7b 또는 도 7c 참조)에 수행되어 하부 BEVA 몸체 층(604) 및 BEVA 라이너 층(602)을 에치 백(etch back)한다. 제2 에칭은 하부 BEVA 몸체 층(604)(도 6, 도 7a, 도 7b 또는 도 7c 참조)의 상부면(604t) 및 BEVA 라이너 층 (602)(도 6, 도 7a, 도 7b 또는 도 7c 참조)의 상부면(602t)을 BEVA 유전체 층(204)의 상부면(204t) 아래에 이격된 위치로 리세스하여, BEVA 개구(502)를 부분적으로 클리어하고 BEVA 라이너(106l) 및 하부 BEVA 몸체(106lb)를 형성한다. 몇몇 실시예들에서, BEVA 라이너 층(602)의 상부면(602t)은 하부 BEVA 몸체 층(604)의 상부면(604t) 위에 있다. 몇몇 실시예들에서, BEVA 라이너 층(602)의 상부면(602t)은 하부 BEVA 몸체 층(604)의 상부면(604t)과 평행하다. 몇몇 실시예들에서, BEVA 라이너 층(602)의 상부면(602t)은 하부 BEVA 몸체 층(604)의 상부면(604t) 아래에 있다. BEVA 라이너(106l)는 BEVA 라이너 층(602)으로부터 형성되고, 하부 BEVA 몸체(106lb)는 하부 BEVA 몸체 층(604)으로부터 형성된다. 몇몇 실시예들에서, 제2 에칭은 또한 BEVA 유전체 층(204)의 상부면(204t)을 (비록 하부 BEVA 몸체 층(604) 및 BEVA 라이너 층(602)보다 느린 속도라도) 리세스하여, BEVA 유전체 층(204)의 두께(T)를 감소시킨다.
제2 에칭은 BEVA 유전체 층(204)에 대해 하부 BEVA 몸체 층(604) 및 BEVA 라이너 층(602)을 우선적으로 에칭하는 에천트에 의해 수행되어, BEVA 유전체 층(204)은 최소로 에칭된다. 예를 들어, 에천트는 하부 BEVA 몸체 층(604)에 대한 제1 에칭 레이트, BEVA 라이너 층(602)에 대한 제2 에칭 레이트, 및 BEVA 유전체 층(204)에 대한 제3 에칭 레이트를 가질 수 있으며, 여기서 제1 에칭 레이트 및 제2 에칭 레이트는 제3 에칭 레이트를 초과한다. 몇몇 실시예들에서, 제1 에칭 레이트 및 제2 에칭 레이트는 동일하다. 몇몇 실시예들에서, 제1 에칭 레이트는 제2 에칭 레이트를 초과한다. 몇몇 실시예들에서, 제1 에칭 레이트는 제2 에칭 레이트 미만이다. 몇몇 실시예들에서, 제1 에칭 레이트(들)는 제2 에칭 레이트(들)의 약 3 내지 15 배, 제2 에칭 레이트(들)의 약 1 내지 20 배, 제2 에칭 레이트(들)의 약 1 내지 5 배, 제2 에칭 레이트(들)의 약 13 내지 27 배, 또는 제1 에칭 레이트와 제2 에칭 레이트 간에 몇몇 다른 적절한 관계이다. 제2 에칭은 예를 들어, 습식 에칭 또는 건식 에칭일 수 있다. 몇몇 실시예들에서, 제2 에칭의 에천트는 과산화수소, 몇몇 다른 적절한 화학 용액(들), 또는 이들의 임의의 조합을 포함한다. 다른 실시예들에서, 제2 에천트는 이온 또는 몇몇 다른 적절한 건식 에천트(들)를 포함한다.
몇몇 실시예들에서, 제2 에칭은 도 7a 내지 도 7c 중 임의의 것으로부터 진행한다. 예를 들어, 제2 에칭은 도 7a로부터 진행될 수 있다. 다른 예로서, 제2 에칭은 도 7b로부터 진행될 수 있다. 또 다른 예로서, 제2 에칭은 도 7c로부터 진행될 수 있다. 몇몇 실시예들에서, 도 8이 도 7a 내지 도 7c 중 어느 것으로부터 진행되는지에 따라, 제2 에칭을 위한 에칭 시간은 변한다. 또한, 몇몇 실시예들에서, 제2 에칭을 위한 에칭 시간은 도 7a 내지 도 7c의 제1 평탄화에 의해 제거되는 도 6의 반도체 구조물의 양에 반비례한다. 예를 들어, 제2 에칭은 도 7a로부터 진행할 때 제1 에칭 시간, 도 7b로부터 진행할 때 제2 에칭 시간, 및 도 7c로부터 진행할 때 제3 에칭 시간을 가지며, 여기서 제3 에칭 시간은 제2 에칭 시간 미만이고, 제2 에칭 시간은 제1 에칭 시간 미만이다.
도 9의 단면도(900)에 의해 예시된 바와 같이, 상부 BEVA 몸체 층(902)은 BEVA 유전체 층(204)을 커버하고 또한 제2 에칭에 의해 클리어된 BEVA 개구(502)(도 8 참조)의 일부를 채우도록 형성된다. 상부 BEVA 몸체 층(902)은 도전성이며, 균질하다(예를 들어, 단일 재료). 몇몇 실시예들에서, 상부 BEVA 몸체 층(902)은 하부 BEVA 몸체(106lb)와 동일한 재료이다. 다른 실시예들에서, 상부 BEVA 몸체 층(902)은 하부 BEVA 몸체(106lb)와 상이한 재료이다. 예를 들어, 상부 BEVA 몸체 층(902)은 BEVA 라이너(106l)와 동일한 재료 또는 하부 BEVA 몸체(106lb)를 위한 몇몇 다른 적절한 배리어 재료일 수 있다. 상부 BEVA 몸체 층(902)은 예를 들어 구리, 알루미늄 구리, 알루미늄, 텅스텐, 몇몇 적절한 다른 금속(들), 또는 몇몇 다른 적절한 도전성 재료(들)일 수 있다. 상부 BEVA 몸체 층(902)은 예를 들어 CVD, PVD, 스퍼터링, 무전해 도금, 전기 도금, 몇몇 다른 적절한 도금 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 10의 단면도(1000)에 의해 예시된 바와 같이, 상부 BEVA 몸체 층(902)으로부터 상부 BEVA 몸체(106ub)를 형성하기 위하여 BEVA 유전체 층(204)이 도달될 때까지 상부 BEVA 몸체 층(902)(도 9 참조)에 제2 평탄화가 수행된다. 제2 평탄화는 예를 들어, 화학 기계적 연마(CMP) 또는 몇몇 다른 적절한 평탄화 프로세스에 의해 수행될 수 있다. 상부 BEVA 몸체(106ub)는 BEVA 개구(502)(도 8 참조) 내에 있고, 하부 BEVA 몸체(106lb) 및 BEVA 라이너(106l) 위에 놓인다. 또한, 상부 BEVA 몸체(106ub), 하부 BEVA 몸체(106lb) 및 BEVA 라이너(106l)는 BEVA 개구(502) 내에 BEVA(106)를 집합 적으로 규정하고, 상부 BEVA 몸체(106ub)는 BEVA(106)의 상부면(106t)을 개별적으로 규정한다.
상부면(106t)이 상부 BEVA 몸체 층(902)으로부터 형성되기 때문에 그리고 상부 BEVA 몸체 층(902)이 균질하기 때문에, BEVA(106)의 상부면(106t)은 균질하다. 유사하게, 상부면(106t)이 상부 BEVA 몸체 층(902)으로부터 형성되기 때문에 그리고 상부 BEVA 몸체 층(902)이 균질하기 때문에, BEVA(106)의 상부면(106t)은 평평하거나 실질적으로 평평하다. 특히, 상부 BEVA 본체 층(902)은 균질하기 때문에, 이것은 전체적으로 실질적으로 균일한 경도를 가지며, 따라서 제2 평탄화 동안 실질적으로 균일한 제거 속도를 갖는다. 따라서, 제2 평탄화는 BEVA(106)의 상부면(106t)을 평탄하게 또는 실질적으로 평탄하게 형성하도록 상부 BEVA 몸체 층(902)의 재료를 균일하게 또는 실질적으로 균일하게 제거한다. BEVA(106)의 상부면(106t)은 평평하거나 실질적으로 평평하기 때문에, BEVA(106) 상에 뒤이어 형성된 메모리 셀에 걸친 전기장은 균일하거나 실질적으로 균일하다.
도 11의 단면도(1100)에 예시된 바와 같이, 하부 전극 층(1102), 데이터 저장 층(1104) 및 상부 전극 층(1106)은 BEVA(106) 및 BEVA 유전체 층(204) 상에 형성된다. 하부 전극 층(1102)은 BEVA 유전체 층(204) 및 BEVA(106)를 커버하도록 형성된다. 데이터 저장 층(1104)은 하부 전극 층(1102)을 커버하도록 형성된다. 상부 전극 층(1106)은 데이터 저장 층(1104)을 커버하도록 형성된다. 하부 및 상부 전극 층들(1102, 1106)은 도전성이며, 예를 들어 금속들, 금속 질화물들, 또는 몇몇 적절한 다른 도전성 재료(들)이거나 이를 포함할 수 있다. 데이터 저장 층(1104)은 데이터 저장 층(1104)에 걸쳐 인가된 전압에 따라 제1 데이터 상태(예를 들어, 제1 저항)와 제2 데이터 상태(예를 들어, 제2 저항) 사이에서 가역적으로 변화한다. 제조 중인 메모리 셀이 RRAM 셀인 몇몇 실시예들에서, 데이터 저장 층(1104)은 하프늄 산화물, 몇몇 다른 적절한 하이-k 유전체(들), 또는 몇몇 다른 적절한 유전체(들)이거나 이를 포함할 수 있다. 제조 중인 메모리 셀이 MRAM 셀인 몇몇 실시예들에서, 데이터 저장 층(1104)은 예를 들어 MTJ 층 또는 몇몇 다른 적절한 자기 저장 구조물이거나 이를 포함할 수 있다. MTJ 층은 예를 들어 제1 강자성 층, 제1 강자성 층 위에 놓이는 절연 층, 및 절연 층 위에 놓이는 제2 강자성 층을 포함할 수 있다. 몇몇 실시예들에서, 하부 및 상부 전극 층들(1102, 1106) 및 데이터 저장 층(1104)은 CVD, PVD, 무전해 도금, 전기 도금, 스퍼터링, 몇몇 적절한 다른 도금 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성된다.
도 12의 단면도(1200)에 의해 예시되는 바와 같이, 하드 마스크(206)는 BEVA(106) 위에 놓이는 상부 전극 층(1106)(도 11 참조)의 메모리 셀 영역을 커버하도록 형성된다. 하드 마스크(206)는 예를 들어 실리콘 질화물, 몇몇 다른 적절한 질화물(들), 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 또한, 하드 마스크(206)는 예를 들어 상부 전극 층(1106) 상에 하드 마스크 층을 성막하는 단계 및 하드 마스크(206)에 하드 마스크 층을 패터닝하는 단계에 의해 형성될 수 있다. 성막은 예를 들어, CVD, PVD, 또는 몇몇 다른 적합한 성막 프로세스에 의해 수행될 수 있고 그리고/또는 패터닝은 예를 들어, 포토리소그래피/에칭 프로세스 또는 몇몇 다른 적절한 패터닝 프로세스를 사용함으로써 수행될 수 있다.
도 12의 단면도(1200)에 의해 또한 예시되는 바와 같이, 하드 마스크(206) 아래 놓이는 상부 전극(112)을 형성하도록 제 위치에 하드 마스크(206)를 갖는 상부 전극 층(1106)(도 11 참조)에 제3 에칭이 수행된다. 몇몇 실시예들에서, 데이터 저장 층(1104)은 제3 에칭에 대한 에칭 스탑으로의 역할을 하고 그리고/또는 제3 에칭은 데이터 저장 층(1104)을 부분적으로 에칭하기 위해 데이터 저장 층(1104) 내로 연장된다.
도 13의 단면도(1300)에 의해 예시된 바와 같이, 스페이서 층(1302)은 도 12의 구조물을 커버하고 라이팅하도록 형성된다. 몇몇 실시예들에서, 스페이서 층(1302)은 컨포멀하게 형성되고 그리고/또는 CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다. 스페이서 층(1302)는 예를 들어 실리콘 질화물, 몇몇 다른 적절한 질화물(들), 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합일 수 있다.
도 14의 단면도(1400)에 의해 또한 예시되는 바와 같이, 스페이서 층(1302)을 에치백하도록 그리고 스페이서 층(1302)으로부터 스페이서(208)를 형성하도록 스페이서 층(1302)(도 13 참조)에 제4 에칭이 수행된다. 스페이서(208)는 각각 상부 전극(112)의 대향 측벽들 상의 세그먼트들의 쌍을 포함한다. 또한 몇몇 실시예들에서, 세그먼트들은 각각 하드 마스크(206)의 대향 측벽들 상에 있고 그리고/또는 하드 마스크(206)의 대향 측벽들은 상부 전극(112)의 대향 측벽들과 각각 평행하다. 몇몇 실시예들에서, 스페이서(208)는 폐쇄된 경로에서 상부 전극(112)의 측벽들을 따라 측방으로 연장되어 상부 전극(112)을 완전히 둘러싼다. 이것은 도 14의 단면도(1400) 내에 보이지 않는다는 것을 유의해야 한다. 제4 에칭을 수행하기 위한 프로세스는, 예를 들어, 수직 세그먼트들 중 적어도 하나가 스페이서(208)에 대응하도록, 스페이서 층(1302)의 수직 세그먼트들을 제거하지 않고 스페이서 층(1302)의 수평 세그먼트들을 제거하기 위해 스페이서 층(1302)에 하나 이상의 에천트를 도포하는 단계를 포함할 수 있다.
도 15의 단면도(1500)에 의해 예시된 바와 같이, 데이터 저장 엘리먼트(110) 및 하부 전극(108)을 형성하기 위해 제 위치에 스페이서(208) 및 하드 마스크(206)를 갖는 데이터 저장 층(1104)(도 14 참조) 및 하부 전극 층(1102)(도 14 참조)에 제5 에칭이 수행된다. 데이터 저장 엘리먼트(110)는 상부 전극(112) 아래 놓이고 데이터 저장 층(1104)으로부터 형성된다. 하부 전극(108)은 데이터 저장 엘리먼트(110) 아래 놓이고 하부 전극 층(1102)으로부터 형성된다. 제5 에칭을 수행하기 위한 프로세스는, 예를 들어, BEVA 유전체 층(204)이 에천트(들)에 의해 도달될 때까지 하나 이상의 에천트를 데이터 저장 층(1104) 및 하부 전극 층(1102)에 도포하는 단계를 포함할 수 있다. 스페이서(208) 및 하드 마스크(206)는 집합적으로 제5 에칭을 위한 마스크를 규정하고, BEVA 유전체 층(204)은 에칭 스탑으로서의 역할을 한다.
도 16의 단면도(1600)에 의해 예시된 바와 같이, BEVA 유전체 층(204), 스페이서 층(208) 및 하드 마스크(206)를 커버하도록 캡핑 층(210)이 형성된다. 또한, 캡핑 층(210)은 스페이서(208)의 측벽들, 데이터 저장 엘리먼트(110)의 측벽들, 및 하부 전극(108)의 측벽들을 라이닝하도록 형성된다. 캡핑 층(210)은 예를 들어 실리콘 질화물, 몇몇 다른 적절한 질화물(들), 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 캡핑 층(210)은 컨포멀한 성막에 의해 형성되고 그리고/또는 CVD, PVD, 몇몇 다른 적절한 성막 프로세스(들) 또는 이들의 임의의 조합에 의해 형성될 수 있다.
또한 도 16의 단면도(1600)에 의해 예시된 바와 같이, 디바이스 ILD 층(212)은 캡핑 층(210)을 커버하도록 형성된다. 또한, 디바이스 ILD 층(212)은 평면이거나 실질적으로 평면인 상부면을 가지고 형성된다. 디바이스 ILD 층(212)은 예를 들어, 실리콘 산화물, 로우 k 유전체, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 몇몇 실시예들에서, 디바이스 ILD 층(212)을 형성하기 위한 프로세스는 킵핑 층(210)을 커버하는 디바이스 ILD 층(212)을 성막하는 단계, 및 이어서 디바이스 ILD 층(212)의 상부면에 평탄화를 수행하는 단계를 포함한다. 디바이스 ILD 층(212)은 예를 들어 CVD, PVD, 스퍼터링, 몇몇 다른 적절한 성막 프로세스(들) 또는 이들의 임의의 조합에 의해 성막될 수 있다. 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스에 의해 수행될 수 있다.
도 17의 단면도(1700)에 의해 예시된 바와 같이, 상부 전극(112) 위에 놓이고 이를 노출시키는 TEVA 개구(1702)를 형성하기 위해 디바이스 ILD 층(212), 캡핑 층(210) 및 하드 마스크(206)에 제6 에칭이 수행된다. 몇몇 실시예들에서, 제6 에칭을 수행하기 위한 프로세스는 디바이스 ILD 층(212) 상에 포토레지스트 마스크(1704)를 형성하는 단계를 포함한다. 포토레지스트 마스크(1704)는 예를 들어, 디바이스 ILD 층(212) 상에 포토레지스트 층을 성막하는 단계 및 TEVA 개구(1702)의 레이아웃으로 포토레지스트 층을 패터닝하는 단계에 의해 형성될 수 있다. 성막은 예를 들어, 스핀 코팅 또는 몇몇 다른 적합한 성막 프로세스에 의해 수행될 수 있고 그리고/또는 패터닝은 예를 들어, 포토리소그래피 또는 몇몇 다른 적절한 패터닝 프로세스에 의해 수행될 수 있다. 하나 이상의 에천트는 그 후 포토레지스트 마스크(1704)를 제 위치에 두고 디바이스 ILD 층(212), 캡핑 층(210) 및 하드 마스크(206)에 도포되고, 그 후 포토레지스트 마스크(1704)는 제거된다.
도 18의 단면도(1800)에 의해 예시된 바와 같이, 디바이스 ILD 층(212)을 커버하고 TEVA 개구(1702)(도 17 참조)를 채우는 TEVA 층(1802)이 형성된다. TEVA 층(1802)은 TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)을 포함한다. TEVA 라이너 층(1802l)은 TEVA 개구(1702)를 부분적으로 채우도록, 디바이스 ILD 층(212)을 커버하고 TEVA 개구(1702)를 라이닝한다. 몇몇 실시예들에서, TEVA 라이너 층(1802l)은 TEVA 개구(1702)를 컨포멀하게 라이닝한다. TEVA 몸체 층(1802b)은 TEVA 라이너 층(1802l)을 커버하고 TEVA 라이너 층(1802l) 위에 TEVA 개구(1702)의 나머지를 채운다. TEVA 라이너 층(1802l)은 TEVA 몸체 층(1802b)과 상이한 재료이고, TEVA 몸체 층(1802b)과 상이한 경도를 갖는다. 또한, TEVA 라이너 층(1802l)은 TEVA 몸체 층(1802b)의 재료가 주변 구조물로 이동하는 것을 차단한다. TEVA 몸체 층(1802b)은 예를 들어, 텅스텐, 구리, 알루미늄 구리, 알루미늄, 몇몇 적절한 다른 금속, 또는 몇몇 다른 적절한 도전성 재료이거나 이를 포함할 수 있다. TEVA 라이너 층(1802l)은 예를 들어, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 또는 TEVA 몸체 층(1802b)을 위한 몇몇 다른 적절한 배리어 재료이거나 이를 포함할 수 있다. TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)은 예를 들어, CVD, PVD, 무전해 도금, 전기 도금, 몇몇 다른 적절한 도금 또는 성막 프로세스(들), 또는 이들의 임의의 조합에 의해 형성될 수 있다.
도 19의 단면도(1900)에 의해 예시된 바와 같이, TEVA 개구(1702)(도 17 참조) 내에 TEVA(120)를 형성하기 위하여 디바이스 ILD 층(212)이 도달될 때까지, TEVA 라이너 층(1802l)(도 18 참조)의 상단부 및 TEVA 몸체 층(1802b)(도 18 참조)의 상단부를 포함하는 TEVA 층(1802)(도 18 참조)의 상단부에 제3 평탄화가 수행된다. TEVA(120)는 TEVA 몸체(120b) 및 TEVA 라이너(120l)를 포함한다. TEVA 본체(120b)는 TEVA 본체 층(1802b)으로부터 형성되고, TEVA 라이너(120l)는 TEVA 라이너 층(1802l)으로부터 형성된다. 또한, TEVA 라이너(120l)는 TEVA 몸체(120b)의 하부면과 TEVA 몸체(120b)의 측벽들을 라이닝하도록 TEVA 몸체(120b)의 밑면을 컵핑한다. 제3 평탄화는 예를 들어, CMP 또는 몇몇 다른 적절한 평탄화 프로세스에 의해 수행될 수 있다.
TEVA(120)는 TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b) 양자 모두로부터 형성되기 때문에, 그리고 TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)은 상이한 재료이기 때문에, TEVA(120)는 불균질하고(heterogeneous)(예를 들어, 다수의 재료) 불균질한 상부면(120t)을 갖는다. 또한, TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)은 상이한 재료이기 때문에, TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)은 상이한 경도를 가지며, 따라서 제3 평탄화 동안 상이한 제거 속도를 갖는다. 따라서, 제3 평탄화는 TEVA 라이너 층(1802l) 및 TEVA 몸체 층(1802b)으로부터 재료를 불균일하게 제거한다. 이것은 결국 TEVA(120)를 형성하여, 거칠거나 고르지 않은 TEVA(120)의 상부면(120t)을 만든다.
도 20의 단면도(2000)에 의해 예시된 바와 같이, 상부 ILD 층(214) 및 상부 와이어(118)가 디바이스 ILD 층(212) 및 TEVA(120) 상에 형성된다. 상부 ILD 층(214)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 로우 k 유전체 층, 몇몇 다른 적절한 유전체(들), 또는 이들의 임의의 조합이거나 이를 포함할 수 있다. 상부 와이어(118)는 상부 ILD 층(214)의 하단부 내로 리세스되어, 상부 와이어(118)의 하부면은 상부 ILD 층(214)의 하부면과 평행하거나(even) 거의 평행하다. 또한, 상부 와이어(118)는 TEVA(120) 위에 놓이고 거기 전기적으로 결합된다. 상부 와이어(118)는 예를 들어, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄, 알루미늄, 알루미늄 구리, 구리, 몇몇 다른 적절한 도전성 재료(들), 또는 이들의 임의의 조합일 수 있거나 이를 포함할 수 있다. 몇몇 실시 예에서, 상부 와이어(118)는 불균질하며(예를 들어, 다수 재료), 상부 와이어 몸체(118b) 및 상부 와이어 라이너(118l)를 포함한다. 상부 와이어 몸체(118b)는 예를 들어, 구리, 알루미늄 구리, 알루미늄, 또는 몇몇 다른 적절한 도전성 재료(들)이거나 이를 포함할 수 있다. 상부 와이어 라이너(118l)는 상부 와이어 몸체(118b)의 밑면을 컵핑하고, 상부 와이어 몸체(118b)의 재료가 주변 구조물로 이동하는 것을 차단한다. 상부 와이어 라이너(118l)는 예를 들어, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 또는 상부 와이어 몸체(118b)를 위한 몇몇 다른 적절한 도전성 배리어 재료일 수 있다.
데이터 저장 엘리먼트(110)가 RRAM에 대응하는 몇몇 실시예들에서, 포밍 전압(forming voltage)이 데이터 저장 엘리먼트(110)를 가로질러 하부 전극(108)으로부터 상부 전극(112)으로 인가되어, 데이터 저장 엘리먼트(110) 내에 하나 이상의 도전성 필라멘트를 형성한다. 도전성 필라멘트(들)의 예들이 도 2에 도시된다(도 2의 도전성 필라멘트들(110f) 참조).
도 21을 참조하면, 도 4내지 도 6, 도 7a 내지 도 7c, 도 8 내지 도 20의 방법의 몇몇 실시예들의 흐름도(2100)가 제공된다.
단계(2102)에서, 기판을 커버하도록 BEVA 유전체 층이 형성된다. 예컨대, 도 4을 참조하라. 기판은 하부 ILD 층 및 하부 와이어를 포함한다. 하부 와이어는 하부 ILD 층의 상단부 내로 리세스되어, 하부 와이어의 상부면은 하부 ILD 층의 상부면과 평행하거나 거의 평행하다. 하부 ILD 층 및 하부 와이어는 예를 들어 BEOL 상호접속 구조의 컴포넌트들일 수 있다.
단계(2104)에서, 제1 에칭이 BEVA 유전체 층에 수행되어 하부 와이어 위에 놓이고 그를 노출시키는 BEVA 개구를 형성한다. 예컨대, 도 5을 참조하라.
단계(2106)에서, BEVA 라이너 층 및 하부 BEVA 몸체 층이 BEVA 유전체 층을 커버하록 BEVA 개구를 채우도록 형성된다. 예컨대, 도 6을 참조하라. BEVA 라이너 층은 BEVA 개구를 부분적으로 채우기 위해 BEVA 개구를 라이닝하고, 하부 BEVA 몸체 층은 BEVA 라이너 층 위에 BEVA 개구의 나머지를 채운다. 하부 BEVA 몸체 층은 도전성이며, 몇몇 실시예들에서 균질하다. BEVA 라이너는 도전성이며, 하부 BEVA 몸체 층의 재료가 BEVA 개구로부터 이동(예를 들어, 확산)하는 것을 차단한다.
단계(2108)에서, BEVA 라이너 층의 상부면 및 하부 BEVA 몸체 층의 상부면은 BEVA 개구 내에 BEVA 라이너 및 하부 BEVA 몸체를 형성하도록, 그리고 BEVA 개구를 부분적으로 클리어하도록 리세스된다. 예컨대, 도 7a 내지 도 7c 및 도 8을 참조하라. 리세싱은 예를 들어, 평탄화에 뒤이은 에치백(etch back)에 의해 수행될 수 있다.
단계(2110)에서, BEVA 유전체 층을 커버하고 BEVA 개구의 클리어된 부분을 채우는 상부 BEVA 몸체 층이 형성된다. 예컨대, 도 9을 참조하라. 상부 BEVA 몸체 층은 균질하다.
단계 (2112)에서, BEVA 개구 내에 상부 BEVA 몸체를 형성하기 위해 BEVA 유전체 층이 도달될 때까지 상부 BEVA 몸체 층에 평탄화가 수행된다. 예컨대, 도 10을 참조하라. BEVA 라이너, 상부 BEVA 몸체, 및 하부 BEVA 몸체는 균질하고 평평하거나 실질적으로 평평한 상부면을 갖는 BEVA를 규정한다. BEVA의 상부면은 평평하거나 실질적으로 평평한데, 이는 상부면이 상부 BEVA 몸체 층으로부터 형성되기 때문이다. 즉, 상부 BEVA 몸체 층이 균질하기 때문에, 상부 BEVA 몸체 층은 평탄화 동안 균일하거나 실질적으로 균일한 속도로 제거되어, BEVA의 상부면을 평평하게 또는 실질적으로 평평하게 형성한다. BEVA의 상부면은 평평하거나 실질적으로 평평하기 때문에, BEVA를 사용하여 생성된 전기장은 균일하거나 실질적으로 균일하다.
단계(2114)에서, 메모리 셀이 BEVA 상에 형성된다. 예컨대, 도 11 내지 도 15을 참조하라. 메모리 셀은 예를 들어, RRAM 셀, MRAM 셀, 또는 몇몇 다른 적절한 타입의 메모리 셀일 수 있다. 다른 실시예들에서, 다른 타입의 전자 디바이스는 예를 들어, 금속-절연체-금속(MIM) 캐패시터 또는 몇몇 다른 적절한 타입의 전자 디바이스와 같은 BEVA 상에 형성된다.
단계(2116)에서, 메모리 셀 및 BEVA 유전체 층을 덮는 디바이스 ILD 층이 형성된다. 예컨대, 도 16을 참조하라.
단계(2118)에서, 디바이스 ILD 층을 통해 메모리 셀의 상부 전극까지 연장되는 TEVA가 형성된다. 예컨대, 도 17 내지 도 19를 참조하라.
단계(2120)에서, 상부 ILD 층 및 상부 와이어가 디바이스 ILD 층 및 TEVA 상에 형성된다. 예컨대, 도 20을 참조하라. 상부 와이어(118)는 TEVA 위에 놓이고 상부 ILD 층의 하단부 내로 리세스되어, 상부 와이어의 하부면은 상부 ILD 층의 하부면과 평행하거나(even) 거의 평행하다. 하부 ILD 층 및 하부 와이어는 예를 들어 BEOL 상호접속 구조의 컴포넌트들일 수 있다.
본 명세서에서 도 21의 흐름도(2100)는 일련의 동작들 또는 이벤트들로서 도시되고 설명되지만, 이러한 동작들 또는 이벤트들의 나타난 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 도시되고 및/또는 설명된 것 이외에도 이와 다른 순서로 발생할 수 있고 및/또는 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 예시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양상 또는 실시예를 구현하도록 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 양상에서 실행될 수 있다.
따라서, 몇몇 실시예들에서, 본 출원은 도전성 와이어; 도전성 와이어 위에 놓이는 비아 유전체 층; 비아 유전체 층을 통해 도전성 와이어로 연장되는 비아 ― 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 도전성 라이너는 도전성 몸체의 밑면(underside)을 컵핑(cup)하고 비아의 상부면(top surface) 아래에 리세스된 상부면을 가지며, 도전성 몸체는 도전성 라이너의 상부면 위에 돌출하고 비아의 상부면을 규정함 ― ; 및 비아의 상부면 바로 위의 메모리 셀을 포함하는, 집적 회로에 관한 것이다. 몇몇 실시예들에서, 비아의 상부면은 비아의 제1 측벽으로부터 비아의 제2 측벽까지 연속적으로 연장되고, 비아의 제1 측벽 및 제2 측벽은 비아의 양 측면 상에 있고 비아 유전체와 직접 접촉한다. 몇몇 실시예들에서, 메모리 셀은 하부 전극, 하부 전극 위에 놓이는 데이터 저장 엘리먼트, 및 데이터 저장 엘리먼트 위에 놓이는 상부 전극을 포함하며, 하부 전극의 하부면은 비아의 상부면 및 비아 유전체 층의 상부면에 직접 접촉한다. 몇몇 실시예들에서, 도전성 라이너는 연속적이고 비아 유전체 층의 측벽들 및 도전성 몸체의 측벽들에 직접 접촉하며, 도전성 라이너는 도전성 라이너의 상부면 아래에 리세스된 윗면(upper surface)을 갖고, 도전성 몸체는 도전성 라이너의 상부면 및 도전성 라이너의 윗면에 직접 접촉한다. 몇몇 실시예들에서, 도전성 라이너는 도전성 와이어에 직접 접촉한다. 몇몇 실시예들에서, 도전성 라이너는 도전성 몸체로부터 비아 유전체 층 및 도전성 와이어로의 재료의 확산을 차단한다. 몇몇 실시예들에서, 비아 유전체 층은 하부 유전체 층 및 하부 유전체 층 위에 놓이고 하부 유전체 층과 직접 접촉하는 상부 유전체를 포함하고, 비아의 폭은 비아의 상부면으로부터 하부 유전체 층과 상부 유전체 층 사이의 계면까지 연속적으로 감소하며, 비아의 폭은 계면으로부터 도전성 와이어까지 실질적으로 균일하다. 몇몇 실시예들에서, 비아의 상부면은 균질하다. 몇몇 실시예들에서, 도전성 몸체는 구리를 포함하고, 도전성 라이너는 티타늄 질화물, 티타늄, 탄탈룸 질화물, 또는 탄탈룸을 포함한다.
다른 실시예들에서, 본 출원은 비아 유전체 층 아래 놓인 도전성 와이어 위에 놓이고 도전성 와이어를 노출시키는 개구를 형성하기 위하여, 비아 유전체 층에 에칭을 수행하는 단계; 비아 유전체 층을 커버하고 개구를 라이닝하고 개구를 부분적으로 채우는 비아 라이너 층을 형성하는 단계; 비아 유전체 층을 커버하고 비아 라이너 층 위에 개구의 나머지를 채우는 하부 비아 몸체 층을 형성하는 단계; 개구를 부분적으로 클리어(clear)하기 위하여 그리고 개구에 비아 라이너 및 하부 비아 몸체를 형성하기 위하여, 하부 비아 몸체 층의 상부면 및 비아 라이너 층의 상부면을 비아 유전체 층의 상부면 아래로 리세싱하는 단계; 비아 유전체 층을 커버하는 상부 비아 몸체 층을 형성하고, 리세싱하는 단계에 의해 클리어된 개구의 일부를 채우는 단계; 및 개구 내에 상부 비아 몸체를 형성하기 위하여 비아 유전체 층이 도달될 때까지, 상부 비아 몸체에 평탄화를 수행하는 단계를 포함하는, 집적 회로를 형성하기 위한 방법에 관한 것이다. 몇몇 실시예들에서, 하부 비아 몸체, 상부 비아 몸체, 및 비아 라이너는 집합적으로 개구 내에 비아를 규정하고, 상부 비아 몸체는 비아의 상부면을 완전히 규정한다. 몇몇 실시예들에서, 상부 비아 몸체 층은 단일 재료이다. 몇몇 실시예들에서, 리세싱하는 단계는: 하부 비아 몸체 층의 상부면에 제2 평탄화를 수행하는 단계; 및 비아 라이너 및 하부 비아 몸체를 형성하기 위하여, 하부 비아 몸체 층의 상부면 및 비아 라이너 층의 상부면에 제2 에칭을 수행하는 단계를 포함한다. 몇몇 실시예들에서, 비아 라이너 층이 제2 평탄화의 완료시 개구 외부의 하부 비아 몸체 층에 의해 커버되도록, 제2 평탄화는 비아 라이너 층 및 비아 유전체 층에 도달하기 전에 중단한다. 몇몇 실시예들에서, 비아 라이너 층이 제2 평탄화의 완료시 개구 외부의 하부 비아 몸체 층에 의해 커버되지 않도록, 제2 평탄화는 비아 유전체 층에 도달하기 전에 비아 라이너 층 상에서 중단한다. 몇몇 실시예들에서, 제2 평탄화는 비아 유전체 층 상에서 중단하고, 비아 라이너 층의 상부면은 제2 평탄화의 완료시 하부 비아 몸체 층의 상부면으로부터 수직으로 오프셋된다. 몇몇 실시예들에서, 제2 에칭은, 비아 유전체 층보다 더 빠른 속도로 하부 비아 몸체 층 및 비아 라이너 층을 에칭하는 에천트를 사용하여 수행된다. 몇몇 실시예들에서, 비아 라이너 층은 개구 내의 비아 유전체 층의 측벽들과 직접 접촉하고, 하부 비아 몸체 층은 비아 라이너 층과 직접 접촉하고 비아 라이너 층에 의해 비아 유전체 층으로부터 이격된다. 몇몇 실시예들에서, 상부 비아 몸체 층은 개구 내의 비아 유전체 층의 측벽들, 비아 라이너의 측벽들, 비아 라이너의 상부면, 및 하부 비아 몸체의 상부면과 직접 접촉한다.
다른 실시예들에서, 본 출원은 도전성 와이어; 도전성 와이어 위에 놓이는 비아 유전체 층; 비아 유전체 층을 통해 상기 도전성 와이어로 연장되는 비아 ― 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 도전성 몸체는 한 쌍의 제1 측벽들 및 한 쌍의 제2 측벽들을 포함하고, 제1 측벽들은 제2 측벽들 위에 있고 각각 비아의 양 측면 상에 있고, 제2 측벽들은 각각 비아의 양 측면 상에 있고, 제2 측벽들은 제1 측벽들 사이에 측방으로 있고 제1 측벽들로부터 측방으로 이격되며, 도전성 라이너는 제1 측벽들 중 하나의 제1 측벽의 하단 에지로부터 제2 측벽들을 따라 제1 측벽들 중 다른 제1 측벽의 하단 에지까지 연속적으로 연장됨 ― ; 및 비아 바로 위의 메모리 셀
을 포함하는, 집적 회로에 관련된다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 집적 회로(IC, integrated circuit)에 있어서,
도전성 와이어;
상기 도전성 와이어 위에 놓이는 비아 유전체 층;
상기 비아 유전체 층을 통해 상기 도전성 와이어로 연장되는 비아 ― 상기 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 상기 도전성 라이너는 상기 도전성 몸체의 밑면(underside)을 컵핑(cup)하고 상기 비아의 상부면(top surface)아래에 리세스된 상부면을 가지며, 상기 도전성 몸체는 상기 도전성 라이너의 상부면 위에 돌출하고 상기 비아의 상부면을 규정함 ― ; 및
상기 비아의 상부면 바로 위의 메모리 셀
을 포함하는, 집적 회로.
실시예 2. 실시예 1에 있어서,
상기 비아의 상부면은 상기 비아의 제1 측벽으로부터 상기 비아의 제2 측벽까지 연속적으로 연장되고, 상기 비아의 제1 측벽 및 제2 측벽은 상기 비아의 양 측면 상에 있고 상기 비아 유전체 층과 직접 접촉하는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서,
상기 메모리 셀은 하부 전극, 상기 하부 전극 위에 놓이는 데이터 저장 엘리먼트, 및 상기 데이터 저장 엘리먼트 위에 놓이는 상부 전극을 포함하며,
상기 하부 전극의 하부면은 상기 비아의 상부면 및 상기 비아 유전체 층의 상부면에 직접 접촉하는 것인, 집적 회로.
실시예 4. 실시예 1에 있어서,
상기 도전성 라이너는 연속적이고 상기 비아 유전체 층의 측벽들 및 상기 도전성 몸체의 측벽들에 직접 접촉하며, 상기 도전성 라이너는 상기 도전성 라이너의 상부면 아래에 리세스된 윗면(upper surface)을갖고,상기 도전성 몸체는 상기 도전성 라이너의 상부면 및 상기 도전성 라이너의 윗면에 직접 접촉하는 것인, 집적 회로.
실시예 5. 실시예 4에 있어서,
상기 도전성 라이너는 상기 도전성 와이어에 직접 접촉하는 것인, 집적 회로.
실시예 6. 실시예 1에 있어서,
상기 도전성 라이너는 상기 도전성 몸체로부터 상기 비아 유전체 층 및 상기 도전성 와이어로의 재료의 확산을 차단하는 것인, 집적 회로.
실시예 7. 실시예 1에 있어서,
상기 비아 유전체 층은 하부 유전체 층 및 상기 하부 유전체 층 위에 놓이고 상기 하부 유전체 층과 직접 접촉하는 상부 유전체 층을 포함하고, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 계면까지 연속적으로 감소하며, 상기 비아의 폭은 상기 계면으로부터 상기 도전성 와이어까지 실질적으로 균일한 것인, 집적 회로.
실시예 8. 실시예 1에 있어서,
상기 비아의 상부면은 균질한 것인, 집적 회로.
실시예 9. 실시예 1에 있어서,
상기 도전성 몸체는 구리를 포함하고, 상기 도전성 라이너는 티타늄 질화물, 티타늄, 탄탈룸 질화물, 또는 탄탈룸을 포함하는 것인, 집적 회로.
실시예 10. 집적 회로를 형성하기 위한 방법에 있어서,
비아 유전체 층 아래 놓인 도전성 와이어 위에 놓이고 상기 도전성 와이어를 노출시키는 개구를 형성하기 위하여, 상기 비아 유전체 층에 에칭을 수행하는 단계;
상기 비아 유전체 층을 커버하고 상기 개구를 라이닝하고 상기 개구를 부분적으로 채우는 비아 라이너 층을 형성하는 단계;
상기 비아 유전체 층을 커버하고 상기 비아 라이너 층 위에 상기 개구의 나머지를 채우는 하부 비아 몸체 층을 형성하는 단계;
상기 개구를 부분적으로 클리어(clear)하기 위하여 그리고 상기 개구에 비아 라이너 및 하부 비아 몸체를 형성하기 위하여, 상기 하부 비아 몸체 층의 상부면 및 상기 비아 라이너 층의 상부면을 상기 비아 유전체 층의 상부면 아래로 리세싱하는 단계;
상기 비아 유전체 층을 커버하고 상기 리세싱하는 단계에 의해 클리어된 상기 개구의 일부를 채우는 상부 비아 몸체 층을 형성하는 단계; 및
상기 개구 내에 상부 비아 몸체를 형성하기 위하여 상기 비아 유전체 층이 도달될 때까지, 상기 상부 비아 몸체 층에 평탄화를 수행하는 단계
를 포함하는, 집적 회로를 형성하기 위한 방법.
실시예 11. 실시예 10에 있어서,
상기 하부 비아 몸체, 상기 상부 비아 몸체, 및 상기 비아 라이너는 집합적으로 상기 개구 내에 비아를 규정하고, 상기 상부 비아 몸체는 상기 비아의 상부면을 완전히 규정하는 것인, 집적 회로를 형성하기 위한 방법.
실시예 12. 실시예 10에 있어서,
상기 상부 비아 몸체 층은 단일 재료인 것인, 집적 회로를 형성하기 위한 방법.
실시예 13. 실시예 10에 있어서,
상기 리세싱하는 단계는:
상기 하부 비아 몸체 층의 상부면에 제2 평탄화를 수행하는 단계; 및
상기 비아 라이너 및 상기 하부 비아 몸체를 형성하기 위하여, 상기 하부 비아 몸체 층의 상부면 및 상기 비아 라이너 층의 상부면에 제2 에칭을 수행하는 단계
를 포함하는 것인, 집적 회로를 형성하기 위한 방법.
실시예 14. 실시예 13에 있어서,
상기 비아 라이너 층이 상기 제2 평탄화의 완료시 개구 외부의 상기 하부 비아 몸체 층에 의해 커버되도록, 상기 제2 평탄화는 상기 비아 라이너 층 및 상기 비아 유전체 층에 도달하기 전에 중단하는 것인, 집적 회로를 형성하기 위한 방법.
실시예 15. 실시예 13에 있어서,
상기 비아 라이너 층이 상기 제2 평탄화의 완료시 개구 외부의 상기 하부 비아 몸체 층에 의해 커버되지 않도록, 상기 제2 평탄화는 상기 비아 유전체 층에 도달하기 전에 상기 비아 라이너 층 상에서 중단하는 것인, 집적 회로를 형성하기 위한 방법.
실시예 16. 실시예 13에 있어서,
상기 제2 평탄화는 상기 비아 유전체 층 상에서 중단하고, 상기 비아 라이너 층의 상부면은 상기 제2 평탄화의 완료시 상기 하부 비아 몸체 층의 상부면으로부터 수직으로 오프셋되는 것인, 집적 회로를 형성하기 위한 방법.
실시예 17. 실시예 13에 있어서,
상기 제2 에칭은, 상기 비아 유전체 층보다 더 빠른 속도로 상기 하부 비아 몸체 층 및 상기 비아 라이너 층을 에칭하는 에천트를 사용하여 수행되는 것인, 집적 회로를 형성하기 위한 방법.
실시예 18. 실시예 10에 있어서,
상기 비아 라이너 층은 상기 개구 내의 비아 유전체 층의 측벽들과 직접 접촉하고, 상기 하부 비아 몸체 층은 상기 비아 라이너 층과 직접 접촉하고 상기 비아 라이너 층에 의해 상기 비아 유전체 층으로부터 이격되는 것인, 집적 회로를 형성하기 위한 방법.
실시예 19. 실시예 10에 있어서,
상기 상부 비아 몸체 층은 상기 개구 내의 상기 비아 유전체 층의 측벽들, 상기 비아 라이너의 측벽들, 상기 비아 라이너의 상부면, 및 상기 하부 비아 몸체의 상부면과 직접 접촉하는 것인, 집적 회로를 형성하기 위한 방법.
실시예 20. 집적 회로에 있어서,
도전성 와이어;
상기 도전성 와이어 위에 놓이는 비아 유전체 층;
상기 비아 유전체 층을 통해 상기 도전성 와이어로 연장되는 비아 ― 상기 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 상기 도전성 몸체는 한 쌍의 제1 측벽들 및 한 쌍의 제2 측벽들을 포함하고, 상기 제1 측벽들은 상기 제2 측벽들 위에 있고 각각 상기 비아의 양 측면 상에 있고, 상기 제2 측벽들은 각각 상기 비아의 양 측면 상에 있고, 상기 제2 측벽들은 상기 제1 측벽들 사이에 측방으로 있고 상기 제1 측벽들로부터 측방으로 이격되며, 상기 도전성 라이너는 상기 제1 측벽들 중 하나의 제1 측벽의 하단 에지로부터 상기 제2 측벽들을 따라 상기 제1 측벽들 중 다른 제1 측벽의 하단 에지까지 연속적으로 연장됨 ― ; 및
상기 비아 바로 위의 메모리 셀
을 포함하는, 집적 회로.

Claims (10)

  1. 집적 회로(IC, integrated circuit)에 있어서,
    도전성 와이어;
    상기 도전성 와이어 위에 놓이는 비아 유전체 층;
    상기 비아 유전체 층을 통해 상기 도전성 와이어로 연장되는 비아 ― 상기 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 상기 도전성 라이너는 상기 도전성 몸체의 밑면(underside)을 컵핑(cup)하고 상기 비아의 상부면(top surface)아래에 리세스된 상부면을 가지며, 상기 도전성 몸체는 상기 도전성 라이너의 상부면 위에 돌출하고 상기 비아의 상부면을 규정함 ― ; 및
    상기 비아의 상부면 바로 위의 메모리 셀
    을 포함하고,
    상기 비아 유전체 층은 하부 유전체 층 및 상기 하부 유전체 층 위에 놓이고 상기 하부 유전체 층과 직접 접촉하는 상부 유전체 층을 포함하고, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 계면까지 연속적으로 감소하며, 상기 비아의 폭은 상기 계면으로부터 상기 도전성 와이어까지 균일한 것인, 집적 회로.
  2. 제1항에 있어서,
    상기 비아의 상부면은 상기 비아의 제1 측벽으로부터 상기 비아의 제2 측벽까지 연속적으로 연장되고, 상기 비아의 제1 측벽 및 제2 측벽은 상기 비아의 양 측면 상에 있고 상기 비아 유전체 층과 직접 접촉하는 것인, 집적 회로.
  3. 제1항에 있어서,
    상기 메모리 셀은 하부 전극, 상기 하부 전극 위에 놓이는 데이터 저장 엘리먼트, 및 상기 데이터 저장 엘리먼트 위에 놓이는 상부 전극을 포함하며,
    상기 하부 전극의 하부면은 상기 비아의 상부면 및 상기 비아 유전체 층의 상부면에 직접 접촉하는 것인, 집적 회로.
  4. 제1항에 있어서,
    상기 도전성 라이너는 연속적이고 상기 비아 유전체 층의 측벽들 및 상기 도전성 몸체의 측벽들에 직접 접촉하며, 상기 도전성 라이너는 상기 도전성 라이너의 상부면 아래에 리세스된 윗면(upper surface)을갖고, 상기 도전성 몸체는 상기 도전성 라이너의 상부면 및 상기 도전성 라이너의 윗면에 직접 접촉하는 것인, 집적 회로.
  5. 제1항에 있어서,
    상기 도전성 라이너는 상기 도전성 몸체로부터 상기 비아 유전체 층 및 상기 도전성 와이어로의 재료의 확산을 차단하는 것인, 집적 회로.
  6. 삭제
  7. 제1항에 있어서,
    상기 비아의 상부면은 균질한 것인, 집적 회로.
  8. 제1항에 있어서,
    상기 도전성 몸체는 구리를 포함하고, 상기 도전성 라이너는 티타늄 질화물, 티타늄, 탄탈룸 질화물, 또는 탄탈룸을 포함하는 것인, 집적 회로.
  9. 집적 회로를 형성하기 위한 방법에 있어서,
    비아 유전체 층 아래 놓인 도전성 와이어 위에 놓이고 상기 도전성 와이어를 노출시키는 개구를 형성하기 위하여, 상기 비아 유전체 층에 에칭을 수행하는 단계;
    상기 비아 유전체 층을 커버하고 상기 개구를 라이닝하고 상기 개구를 부분적으로 채우는 비아 라이너 층을 형성하는 단계;
    상기 비아 유전체 층을 커버하고 상기 비아 라이너 층 위에 상기 개구의 나머지를 채우는 하부 비아 몸체 층을 형성하는 단계;
    상기 개구를 부분적으로 클리어(clear)하기 위하여 그리고 상기 개구에 비아 라이너 및 하부 비아 몸체를 형성하기 위하여, 상기 하부 비아 몸체 층의 상부면 및 상기 비아 라이너 층의 상부면을 상기 비아 유전체 층의 상부면 아래로 리세싱하는 단계;
    상기 비아 유전체 층을 커버하고 상기 리세싱하는 단계에 의해 클리어된 상기 개구의 일부를 채우는 상부 비아 몸체 층을 형성하는 단계; 및
    상기 개구 내에 상부 비아 몸체를 형성하기 위하여 상기 비아 유전체 층이 도달될 때까지, 상기 상부 비아 몸체 층에 평탄화를 수행하는 단계
    를 포함하며,
    상기 비아 유전체 층은 하부 유전체 층 및 상기 하부 유전체 층 위에 놓이고 상기 하부 유전체 층과 직접 접촉하는 상부 유전체 층을 포함하고, 비아의 폭은 상기 비아의 상부면으로부터 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 계면까지 연속적으로 감소하며, 상기 비아의 폭은 상기 계면으로부터 상기 도전성 와이어까지 균일한 것인, 집적 회로를 형성하기 위한 방법.
  10. 집적 회로에 있어서,
    도전성 와이어;
    상기 도전성 와이어 위에 놓이는 비아 유전체 층;
    상기 비아 유전체 층을 통해 상기 도전성 와이어로 연장되는 비아 ― 상기 비아는 도전성 몸체 및 도전성 라이너를 포함하고, 상기 도전성 몸체는 한 쌍의 제1 측벽들 및 한 쌍의 제2 측벽들을 포함하고, 상기 제1 측벽들은 상기 제2 측벽들 위에 있고 각각 상기 비아의 양 측면 상에 있고, 상기 제2 측벽들은 각각 상기 비아의 양 측면 상에 있고, 상기 제2 측벽들은 상기 제1 측벽들 사이에 측방으로 있고 상기 제1 측벽들로부터 측방으로 이격되며, 상기 도전성 라이너는 상기 제1 측벽들 중 하나의 제1 측벽의 하단 에지로부터 상기 제2 측벽들을 따라 상기 제1 측벽들 중 다른 제1 측벽의 하단 에지까지 연속적으로 연장됨 ― ; 및
    상기 비아 바로 위의 메모리 셀
    을 포함하고,
    상기 비아 유전체 층은 하부 유전체 층 및 상기 하부 유전체 층 위에 놓이고 상기 하부 유전체 층과 직접 접촉하는 상부 유전체 층을 포함하고, 상기 비아의 폭은 상기 비아의 상부면으로부터 상기 하부 유전체 층과 상기 상부 유전체 층 사이의 계면까지 연속적으로 감소하며, 상기 비아의 폭은 상기 계면으로부터 상기 도전성 와이어까지 균일한 것인, 집적 회로.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
US10622551B2 (en) * 2017-11-29 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and devices for magnetic tunnel junction devices
US10734579B2 (en) * 2018-01-03 2020-08-04 International Business Machines Corporation Protuberant contacts for resistive switching devices
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US10854813B2 (en) 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11088323B2 (en) 2018-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode last scheme for memory cell to prevent metal redeposit
US10943983B2 (en) * 2018-10-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits having protruding interconnect conductors
WO2020131179A2 (en) * 2018-11-21 2020-06-25 The Research Foundation For The State University Of New York Resistive random access memory device
US11158640B2 (en) * 2019-04-22 2021-10-26 Micron Technology, Inc. Apparatus comprising compensation capacitors and related memory devices and electronic systems
CN112018146B (zh) 2019-05-31 2024-01-05 联华电子股份有限公司 磁阻式随机存取存储器
US11227994B2 (en) 2019-06-17 2022-01-18 Hefei Reliance Memory Limited Non-volatile memory cell, non-volatile memory cell array, and method of manufacturing the same
US11282788B2 (en) 2019-07-25 2022-03-22 International Business Machines Corporation Interconnect and memory structures formed in the BEOL
US11107989B2 (en) * 2019-08-05 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with magnetic layers for reset operation
US11195751B2 (en) 2019-09-13 2021-12-07 International Business Machines Corporation Bilayer barrier for interconnect and memory structures formed in the BEOL
US11133457B2 (en) * 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
US11121308B2 (en) * 2019-10-15 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure for memory cell
US11158574B2 (en) 2019-12-24 2021-10-26 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
US11121087B2 (en) * 2019-12-24 2021-09-14 Globalfoundries U.S. Inc. Methods of forming a conductive contact structure to an embedded memory device on an IC product and a corresponding IC product
US11245072B2 (en) * 2019-12-26 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Phase-change memory and method of forming same
US11121315B2 (en) * 2020-01-03 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure improving reliability of top electrode contact for resistance switching RAM having cells of varying height
CN113192929B (zh) * 2020-01-14 2023-07-25 联华电子股份有限公司 电阻式存储器结构及其制作方法
CN113471244B (zh) * 2020-03-30 2023-09-12 联华电子股份有限公司 半导体元件及其制作方法
US11302630B2 (en) 2020-04-08 2022-04-12 International Business Machines Corporation Electrode-via structure
CN113517393A (zh) * 2020-04-28 2021-10-19 台湾积体电路制造股份有限公司 相变存储器件及其形成方法
US11411180B2 (en) 2020-04-28 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method
US11574929B2 (en) 2020-05-28 2023-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
DE102020132926A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. 3d ferroelektrischer speicher
US20210399207A1 (en) * 2020-06-23 2021-12-23 Taiwan Semiconductor Manufacturing Company Limited Memory cell with low resistance top electrode contact and methods for forming the same
CN112736198B (zh) * 2020-12-31 2023-06-02 上海集成电路装备材料产业创新中心有限公司 一种阻变存储器及其制备方法
US11769791B2 (en) 2021-01-27 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. High capacitance MIM device with self aligned spacer
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6086777A (en) 1998-07-02 2000-07-11 Advanced Micro Devices, Inc. Tantalum barrier metal removal by using CF4 /o2 plasma dry etch
US7189626B2 (en) 2004-11-03 2007-03-13 Micron Technology, Inc. Electroless plating of metal caps for chalcogenide-based memory devices
KR20060074757A (ko) * 2004-12-28 2006-07-03 주식회사 하이닉스반도체 반도체소자의 제조방법
US8659155B2 (en) * 2009-11-05 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming copper pillar bumps
US9385308B2 (en) * 2010-03-26 2016-07-05 Qualcomm Incorporated Perpendicular magnetic tunnel junction structure
WO2013094169A1 (ja) * 2011-12-19 2013-06-27 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US9123706B2 (en) 2011-12-21 2015-09-01 Intel Corporation Electroless filled conductive structures
JP2014127566A (ja) * 2012-12-26 2014-07-07 Panasonic Corp 不揮発性記憶装置の製造方法および不揮発性記憶装置
US9514983B2 (en) * 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
KR20150053088A (ko) * 2013-11-07 2015-05-15 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
KR102104061B1 (ko) * 2013-11-15 2020-04-23 삼성전자 주식회사 금속 패턴 및 압전 패턴을 포함하는 반도체 소자
JP6391009B2 (ja) * 2014-03-17 2018-09-19 パナソニックＩｐマネジメント株式会社 抵抗変化型不揮発性記憶素子の製造方法
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US10109674B2 (en) * 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
US10043852B2 (en) * 2015-08-11 2018-08-07 Toshiba Memory Corporation Magnetoresistive memory device and manufacturing method of the same
US10586102B2 (en) 2015-08-18 2020-03-10 Qualcomm Incorporated Systems and methods for object tracking
US9847481B2 (en) 2015-10-27 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing on top electrode of RRAM
US10043705B2 (en) * 2016-12-05 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of forming thereof
KR20180082709A (ko) * 2017-01-10 2018-07-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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