CN113270544A

CN113270544A - 半导体器件及方法

Info

Publication number: CN113270544A
Application number: CN202110016446.3A
Authority: CN
Inventors: 彭泰彦; 尹煜峰; 张安胜; 蔡瀚霆; 傅强
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2020-05-29
Filing date: 2021-01-07
Publication date: 2021-08-17
Also published as: KR102623754B1; KR102427528B1; KR20220108022A; US20230255120A1; US20210376228A1; DE102020115168A1; KR20210148796A; TW202147575A; TWI801885B; US11665977B2

Abstract

本公开涉及半导体器件及方法。在实施例中，一种器件包括：磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，列中的第一列包括：第一底部电极，沿着第一列布置；第一磁性隧道结(MTJ)堆叠，位于第一底部电极之上；第一共享电极，位于每个第一MTJ堆叠之上；第二底部电极，沿着第一列布置；第二MTJ堆叠，位于第二底部电极之上；第二共享电极，位于每个第二MTJ堆叠之上；位线，电连接到第一共享电极和第二共享电极。

Description

半导体器件及方法

技术领域

本公开涉及半导体器件及方法。

背景技术

半导体存储器用于电子应用(例如，包括无线电器件、电视、蜂窝电话和个人计算设备)的集成电路中。一种类型的半导体存储器是磁阻随机存取存储器(MRAM)，其涉及将半导体技术与磁性材料和器件进行组合的自旋电子器件。电子的自旋(通过其磁矩)用于指示位值。MRAM单元通常包括磁性隧道结(MTJ)堆叠，其包括由薄绝缘体分隔开的两个铁磁体。

发明内容

根据本公开的一个实施例，提供了一种半导体器件，包括：磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，所述列中的第一列包括：第一底部电极，沿着所述第一列布置；第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；第一共享电极，位于每个所述第一MTJ堆叠之上；第二底部电极，沿着所述第一列布置；第二MTJ堆叠，位于所述第二底部电极之上；第二共享电极，位于每个所述第二MTJ堆叠之上；以及位线，电连接到所述第一共享电极和所述第二共享电极。

根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在衬底之上形成第一金属间电介质(IMD)层；在所述第一IMD层之上形成底部电极层；在所述底部电极层之上形成磁性隧道结(MTJ)膜堆叠；在所述MTJ膜堆叠之上形成顶部电极层；对所述顶部电极层、所述MTJ膜堆叠和所述底部电极层进行图案化以形成第一磁阻随机存取存储器(MRAM)单元和第二MRAM单元；在所述第一MRAM单元和所述第二MRAM单元的侧壁周围形成间隔件；在所述第一IMD层的暴露部分和所述间隔件之上沉积蚀刻停止层；在所述蚀刻停止层之上沉积第二IMD层；暴露所述第一MRAM单元和所述第二MRAM单元的部分；以及在所述第一MRAM单元和所述第二MRAM单元的暴露部分上形成共享电极。

根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在衬底之上形成磁阻随机存取存储器(MRAM)单元，所述MRAM单元包括：第一底部电极，位于所述衬底之上；第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；第一顶部电极，位于所述第一MTJ堆叠之上；形成横向围绕所述第一底部电极、所述第一MTJ堆叠和所述第一顶部电极的第一电介质层；使所述第一电介质层凹陷以暴露所述第一顶部电极的侧壁的部分；形成与所述第一顶部电极的所述侧壁的暴露部分接触的保护结构；在所述MRAM单元之上沉积第一金属间电介质(IMD)层；以及形成延伸穿过所述第一IMD层的导电特征，所述导电特征与所述第一顶部电极和所述保护结构接触。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1是根据一些实施例的MRAM器件的横截面视图。

图2是根据一些实施例的MRAM器件的框图。

图3至图23是根据一些实施例的处于制造MRAM器件的互连结构的中间阶段的各种视图。

图24和图25是根据一些实施例的MRAM器件的各种视图。

图26至图40是根据一些其他实施例的处于制造MRAM器件的互连结构中的中间阶段的横截面视图。

图41是根据一些其他实施例的MRAM器件的横截面视图。

图42是根据一些其他实施例的MRAM器件的横截面视图。

具体实施方式

下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。

根据一些实施例，在互连结构中形成MRAM阵列，其中MRAM阵列包括用于MRAM阵列中的MTJ堆叠的共享电极。具体地，电极由沿着MRAM阵列的列的多个MTJ堆叠共享，并且电连接到同一位线。形成用于MTJ堆叠的共享电极有助于减小与MTJ堆叠的接触电阻，并且降低在后续形成上覆金属化层(overlying metallization layer)期间损坏MTJ堆叠的风险。根据一些其他实施例，在形成上覆金属化层之前，在MRAM单元周围形成电介质保护结构。保护结构防止在后续形成上覆金属化层期间对MTJ堆叠的蚀刻。通过形成共享电极和/或保护结构，可以避免在处理期间(特别是当在互连结构的较高水平中形成MRAM阵列时)对MRAM单元的损坏。

图1是根据一些实施例的MRAM器件50的框图。MRAM器件50包括MRAM阵列52、行解码器54和列解码器56。MRAM阵列52包括以行和列布置的MRAM单元58。行解码器54可以是例如静态CMOS解码器、伪NMOS解码器等。在操作期间，行解码器54通过激活MRAM阵列52的一行的相应字线WL，来选择该行中的期望的MRAM单元58。列解码器56可以是例如静态CMOS解码器、伪NMOS解码器等，并且可以包括写入器驱动器、读出放大器、其组合等。在操作期间，列解码器56从所选行中的MRAM阵列52的列中选择用于期望的MRAM单元58的位线BL，并且利用位线BL从所选MRAM单元58读取数据、或将数据写入所选MRAM单元58。

图2是根据一些实施例的MRAM器件50的横截面视图。图2是简化图，并且为清楚起见，省略了(下面讨论的)一些特征。MRAM器件50包括逻辑区域50L和存储器区域50M。在存储器区域50M中形成存储器器件(例如，MRAM)，并且在逻辑区域50L中形成逻辑器件(例如，逻辑电路)。例如，可以在存储器区域50M中形成MRAM阵列52(参见图1)，并且可以在逻辑区域50L中形成行解码器54和列解码器56(参见图1)。逻辑区域50L可以占据MRAM器件50的大部分面积。例如，逻辑区域50L可以占据MRAM器件50的95％到99％的面积，而存储器区域50M占据MRAM器件50的剩余面积。存储器区域50M可以设置在逻辑区域50L的边缘处，或者逻辑区域50L可以围绕存储器区域50M。

在同一半导体衬底60之上形成逻辑区域50L和存储器区域50M。半导体衬底60可以是硅(掺杂的或未掺杂的)、或绝缘体上半导体(SOI)衬底的有源层。半导体衬底60可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。还可以使用其他衬底，例如，多层衬底或梯度衬底。

在半导体衬底60的有源表面处形成器件62。器件62可以是有源器件或无源器件。例如，电气组件可以是通过任何合适的形成方法形成的晶体管、二极管、电容器、电阻器等。器件62被互连以形成MRAM器件50的存储器器件和逻辑器件。例如，一些器件62可以是存取晶体管。

在半导体衬底60上形成一个或多个层间电介质(ILD)层64，并且导电特征(例如，接触插塞66)被形成为电连接到器件62。(一个或多个)ILD层64可以由任何合适的电介质材料形成，例如，氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或类似材料。可以通过任何可接受的沉积工艺(例如，旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合)来形成(一个或多个)ILD层。可以通过任何合适的工艺(例如，沉积、金属镶嵌(例如，单金属镶嵌、双金属镶嵌等)、或其组合)来形成(一个或多个)ILD层中的导电特征。

在半导体衬底60之上形成互连结构68。互连结构68使器件62互连以在逻辑区域50L和存储器区域50M中的每一者中形成集成电路。互连结构68包括多个金属化层M1-M6。虽然示出了六个金属化层，但是应当理解，可以包括更多或更少的金属化层。金属化层M1-M6中的每一者在电介质层中包括金属化图案。金属化图案电耦合到半导体衬底60的器件62，并且分别包括形成在一个或多个金属间电介质(IMD)层中的金属线L1-L6和金属通孔V1-V6。互连结构68可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。在一些实施例中，接触插塞66也是金属化图案的一部分，例如，金属通孔V1的最低层的一部分。图2还标有将在下面进一步描述的一些附图标号。

在互连结构68中形成MRAM单元58。MRAM单元58可以被形成在金属化层M1-M6中的任一者中，并且被示出为形成在中间金属化层M5中。每个MRAM单元58包括导电通孔72、位于导电通孔72上的底部电极74、位于底部电极74上的MTJ堆叠76、以及位于MTJ堆叠76上的顶部电极78。可以在MRAM单元58周围形成附加IMD层80，其中导电通孔72延伸穿过IMD层80。还可以在MRAM单元58周围形成间隔件82。IMD层80和/或间隔件82围绕并且保护MRAM单元58的组件。MTJ堆叠76的电阻是可编程(programmable)的，并且可以在高电阻(R_ap)和低电阻(R_p)之间改变，高电阻(R_ap)可以表示诸如逻辑“1”之类的值，低电阻(R_p)可以表示诸如逻辑“0”之类的值。这样，可以通过利用其相应存取晶体管对MTJ堆叠76的电阻进行编程来将值写入MRAM单元58，并且可以通过利用存取晶体管对MTJ堆叠76的电阻进行测量来从MRAM单元58读取值。

MRAM单元58电连接到器件62。导电通孔72实体耦合和电耦合到下方金属化图案，例如在所示示例中耦合到金属线L4。顶部电极78实体耦合和电耦合到上覆金属化图案，例如在所示示例中耦合到金属通孔V6。MRAM单元58布置在具有存储器的行和列的MRAM阵列中。金属化图案包括用于MRAM阵列的存取线(例如，字线和位线)。例如，下方金属化图案可以包括沿着MRAM阵列的行设置的字线，而上覆金属化图案可以包括沿着MRAM阵列的列设置的位线。

图3至图23是根据一些实施例的处于制造MRAM器件50的互连结构的中间阶段的各种视图。互连结构包括存储器单元的MRAM阵列。如下面进一步讨论的，沿着MRAM阵列的列的存储器单元组共享电极，这允许减小与存储单元的接触电阻。

在图3中，形成互连结构的金属化层(例如，M4，参见图2)。金属化层包括IMD层102和导电特征104(其可以对应于金属线L4，参见图2)。IMD层102被形成在(一个或多个)ILD层64之上。IMD层102可以由任何合适的电介质材料形成，例如，氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或类似材料。IMD层102可以通过任何可接受的沉积工艺形成，例如，旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合。IMD层102可以是由k值小于约3.0的低k电介质材料形成的层。IMD层102可以是由k值小于2.5的超低k(ELK)电介质材料形成的层。

导电特征104被形成在IMD层102中，并且被电连接到器件62。根据一些实施例，导电特征104包括扩散阻挡层和位于扩散阻挡层之上的导电材料。使用例如蚀刻工艺在IMD层102中形成开口。开口暴露出下方导电特征，例如，下方金属通孔。扩散阻挡层可以由TaN、Ta、TiN、Ti、CoW等形成，并且可以通过沉积工艺(例如，原子层沉积(ALD)等)形成在开口中。导电材料可以包括铜、铝、钨、银及其组合等，并且可以通过电化学镀覆工艺、CVD、ALD、PVD等、或其组合形成在开口中的扩散阻挡层之上。在实施例中，导电材料是铜，并且扩散阻挡层是防止铜扩散到IMD层102中的薄阻挡层。在形成扩散阻挡层和导电材料之后，可以例如通过平坦化工艺(例如，化学机械抛光(CMP)工艺)来移除过量的扩散阻挡层和导电材料。在一些实施例中，导电特征104是金属线。

在导电特征104和IMD层102上形成一个或多个蚀刻停止层106。(一个或多个)蚀刻停止层106可以由电介质材料形成，例如，氮化铝、氧化铝、氧化硅、氮化硅、氮氧化硅、碳化硅、其组合等。(一个或多个)蚀刻停止层106可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、ALD、旋涂电介质工艺等、或其组合来形成。(一个或多个)蚀刻停止层106还可以是由多个电介质层形成的复合层。在该实施例中，(一个或多个)蚀刻停止层106包括第一蚀刻停止层106A和位于第一蚀刻停止层106A之上的第二蚀刻停止层106B。第一蚀刻停止层106A可以由诸如碳化硅之类的第一电介质材料形成，并且第二蚀刻停止层106B可以由诸如氧化铝之类的第二电介质材料形成。碳化硅层用作胶合层以改善氧化铝层和IMD层102之间的粘合性。(一个或多个)蚀刻停止层106可以被形成为组合厚度在约

到约

的范围内。

IMD层108被形成在(一个或多个)蚀刻停止层106上。在一些实施例中，IMD层108由原硅酸四乙酯(TEOS)氧化物(例如，使用例如以TEOS为前驱体的化学气相沉积(CVD)方法沉积的氧化硅)形成。在一些实施例中，可以使用PSG、BSG、BPSG、未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动的氧化物、多孔氧化物等、或其组合来形成IMD层108。例如，IMD层108还可以由k值小于约3.0的低k电介质材料形成。IMD层108可以被形成为厚度在约

到约

的范围内。

形成延伸穿过IMD层108和(一个或多个)蚀刻停止层106的导电通孔110。导电通孔110也可以被称为底部通孔。在一些实施例中，导电通孔110包括导电区域114和内衬于(lining)导电区域114的侧壁和底表面的导电阻挡层112。导电阻挡层112可以由钛、氮化钛、钽、氮化钽、钴、其组合等来形成。导电区域114可以由诸如铜、铝、钨、钴、其合金等之类的金属形成。导电通孔110的形成可以包括：蚀刻IMD层108和(一个或多个)蚀刻停止层106以形成通孔开口；形成延伸到通孔开口中的毯式覆盖(blanket)导电阻挡层；在毯式覆盖导电阻挡层之上沉积金属材料；并且执行平坦化工艺(例如，CMP工艺或机械研磨工艺)以移除毯式覆盖导电阻挡层和金属材料的多余部分。

一个或多个底部电极层116被形成在导电通孔110和IMD层108上。在一些实施例中，(一个或多个)底部电极层116被形成为毯式覆盖层，并且可以使用CVD、物理气相沉积(PVD)、电化学镀(ECP)、无电镀等来形成。(一个或多个)底部电极层116可以由诸如Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、其组合、其多层等之类的导电材料形成。例如，(一个或多个)底部电极层116可以包括第一底部电极层116A和位于第一底部电极层116A之上的第二底部电极层116B。第一底部电极层116A可以由诸如TaN之类的第一导电材料形成，并且第二底部电极层116B可以由诸如TiN之类的第二导电材料形成。底部电极层116可以被形成为组合厚度在约

到约

的范围内。

在图4中，在(一个或多个)底部电极层116上形成MTJ膜堆叠118。MTJ膜堆叠118是多层，该多层包括反铁磁层118A、位于反铁磁层118A之上的钉扎层(pinned layer)118B、位于钉扎层118B之上的隧道势垒层(tunnel barrier layer)118C和位于隧道势垒层118C之上的自由层118D。MTJ膜堆叠118的总厚度在约

至约

的范围内。可以使用一种或多种沉积方法(例如，CVD、PVD、ALD、其组合等)来沉积MTJ膜堆叠118的每一层。

反铁磁层118A可以由包括锰(Mn)和一种或多种其他金属(例如，铂(Pt)、铱(Ir)、铑(Rh)、镍(Ni)、钯(Pd)、铁(Fe)、锇(Os)等)的金属合金形成。例如，反铁磁层118A可以由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、OsMn等形成。反铁磁层118A的厚度可以在约

到约

的范围内。

钉扎层118B可以由具有与自由层118D相比更大的矫顽力场(coercivity field)的铁磁材料形成，例如，钴铁(CoFe)、钴铁硼(CoFeB)、其组合等。钉扎层118B的厚度可以在约

至约

的范围内。在一些实施例中，钉扎层118B具有合成铁磁(SFM)结构，其中磁性层之间的耦合是铁磁耦合。钉扎层118B还可以采用合成反铁磁(SAF)结构，该SAF结构包括由多个非磁性间隔件层分隔开的多个磁性金属层。磁性金属层可以由Co、Fe、Ni等形成。非磁性间隔件层可以由Cu、Ru、Ir、Pt、W、Ta、Mg等形成。例如，钉扎层118B可以具有Co层和位于Co层之上的重复的(Pt/Co)_x层，其中x表示重复数目，该重复数目可以是等于或大于1的任何整数，例如，20。

隧道势垒层118C可以由诸如MgO、AlO、AlN、其组合等之类的电介质材料形成。隧道势垒层118C可以具有在约0.5nm至约3nm的范围内的厚度。隧道势垒层118C与MTJ膜堆叠118的其他层相比更厚。

自由层118D可以由诸如CoFe、NiFe、CoFeB、CoFeBW、其组合等之类的铁磁材料形成。自由层118D还可以采用类似于SAF结构的合成铁磁结构，其中调整非磁性间隔件层的厚度以实现分离的磁性金属之间的铁磁耦合，例如，使得磁矩在同一方向耦合。自由层118D的磁矩是可编程的，并且所得MTJ堆叠的电阻因此是可编程的。具体地，基于自由层118D的编程磁矩，可以在高电阻(R_ap)和低电阻(R_p)之间改变所得MTJ堆叠的电阻。这样，所得MTJ堆叠也可以被称为可编程电阻元件或可编程电阻器。隧道势垒层118C的厚度有助于所得MTJ堆叠的R_ap和R_p。

应当理解，MTJ膜堆叠118的材料和结构可以具有许多变化，这些变化也落入本公开的范围内。例如，层118A、118B、118C和118D可以以与上述顺序相反的顺序形成。因此，自由层118D可以是MTJ膜堆叠118的底层，并且反铁磁层118A可以是MTJ膜堆叠118的顶层。

顶部电极层120被形成在MTJ膜堆叠118上。在一些实施例中，顶部电极层120被形成为毯式覆盖层，并且可以使用CVD、PVD、ECP、无电镀等形成。顶部电极层120的材料可以包括诸如钛、钽、钨、铝、铜、其合金等之类的金属。例如，顶部电极层120可以由TiN、Ta、TaN、Ti、Ru、W、WC、Ru、其多层等形成。在一些实施例中，顶部电极层120由氮化钛形成。在一些实施例中，顶部电极层120的厚度在约

到约

的范围内。在一些实施例中，顶部电极层120的厚度大于(一个或多个)底部电极层116的组合厚度。顶部电极层120在MTJ膜堆叠118的后续图案化中用作硬掩模。

在图5中，在顶部电极层120之上形成一个或多个掩模。掩模将用于对各个层同时进行图案化并且形成MRAM单元。在一些实施例中，一个或多个掩模可以包括一个或多个硬掩模、三层掩模、其组合等。例如，可以在顶部电极层120之上形成硬掩模层126，并且可以在硬掩模层126之上形成光敏掩模128。在一些实施例中，硬掩模层126由诸如氧化钛、氧化硅、其组合等之类的氧化物形成。光敏掩模128可以是光致抗蚀剂，例如，单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等。光敏掩模128被形成在存储器区域50M中，其中光敏掩模128的图案对应于后续形成的MRAM单元的图案。

在图6中，将光敏掩模128用作蚀刻掩模来对硬掩模层126进行蚀刻和图案化。然后，将经图案化的硬掩模层126用作蚀刻掩模来对顶部电极层120、MTJ膜堆叠118和(一个或多个)底部电极层116进行蚀刻和图案化。图案化可以包括一个或多个蚀刻工艺，并且可以在IMD层108中形成凹槽130。蚀刻方法可以包括等离子体蚀刻方法，例如，离子束蚀刻(IBE)。IBE具有高水平的精度(例如，高各向异性)，这可以有助于控制所得MRAM单元的轮廓(profile)。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实现蚀刻。光敏掩模128和硬掩模层126可以在蚀刻工艺中被消耗，或者可以在蚀刻工艺之后被移除。

蚀刻工艺形成底部电极132、MTJ堆叠134和顶部电极136，其一起形成MRAM单元58。每个MRAM单元58包括底部电极132、MTJ堆叠134和顶部电极136。底部电极132包括(一个或多个)底部电极层116的剩余部分。MTJ堆叠134包括MTJ膜堆叠118的剩余部分。顶部电极136包括顶部电极层120的剩余部分。在一些实施例中，蚀刻工艺部分蚀刻IMD层108和导电通孔110。在这样的实施例中，IMD层108的剩余部分具有倾斜侧壁，并且在所示横截面中具有梯形形状。在蚀刻工艺之后，逻辑区域50L中的IMD层108的剩余部分的厚度可以在约

至约

的范围内。MTJ堆叠134和底部电极132也具有倾斜侧壁，并且在所示横截面中具有梯形形状。

在图7中，间隔件140被形成在MRAM单元58的侧壁上。间隔件140围绕并且保护MRAM单元58的组件。间隔件140可以由氧化物(例如，氧化硅，氧化铝等)、氮化物(例如，氮化硅，氮化铝等)、碳化物(例如，碳化硅)、其组合(例如，氮氧化硅、碳氮化硅等)、其多层等形成。

在其中间隔件140包括多层的实施例中，间隔件140包括钝化层142和144、以及氧化物层146。作为形成间隔件140的示例，钝化层142可以被形成为毯式覆盖在MRAM单元58之上并且毯式覆盖在凹槽130(参见图6)中。在一些实施例中，钝化层142可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合等，并且可以使用CVD、等离子体增强化学气相沉积(PECVD)、ALD、等离子体增强原子层沉积(PEALD)、PVD、其组合等来形成。在一些实施例中，钝化层142可以在后续处理期间减少或防止湿气(例如，H₂O)扩散到MRAM单元58中。然后，钝化层142被图案化以暴露出顶部电极136的部分。在一些实施例中，图案化是干法蚀刻工艺，例如，各向异性蚀刻工艺。图案化移除钝化层142的水平部分。随后，在钝化层142之上形成另一钝化层144。在一些实施例中，钝化层144由用于钝化层142的候选材料和方法中的一种材料和方法形成，但是由与钝化层142相比不同的材料形成。例如，钝化层142可以由诸如氧化硅之类的氧化物形成，并且钝化层144可以由诸如氮化硅之类的氮化物形成。然后在钝化层144之上形成氧化物层146。在一些实施例中，氧化物层146可以包括氧化硅等，并且可以使用CVD、PECVD、ALD、PEALD、其组合等形成。随后，执行一个或多个干法蚀刻工艺以蚀刻钝化层144和氧化物层146并且暴露顶部电极136的部分。在一些实施例中，一个或多个干法蚀刻工艺是各向异性蚀刻工艺并且移除氧化物层146的水平部分。钝化层142、钝化层144和氧化物层146的剩余部分形成间隔件140。在间隔件140被图案化之后，暴露出逻辑区域50L中的IMD层108。

在图8中，在间隔件140、顶部电极136和IMD层108的暴露部分之上形成蚀刻停止层148。然后在蚀刻停止层148上形成IMD层150。蚀刻停止层148可以由诸如氮化铝、氧化铝、碳化硅、碳氮化硅、其组合、其多层等之类的电介质材料形成。在一些实施例中，使用与IMD层108类似的材料和方法来形成IMD层150。在一些实施例中，蚀刻停止层148由氮化铝形成，并且IMD层150由氧化硅形成。相对于将用于对IMD层150进行图案化的蚀刻工艺(将在下面进一步讨论)，氮化铝和氧化硅具有高选择性。IMD层150被形成为厚度在约

至约

的范围内。由于图案加载，IMD层150在存储器区域50M中的部分可以延伸高于IMD层150在逻辑区域50L中的部分。IMD层150被形成为具有足够的厚度，以使得IMD层150在逻辑区域50L中的部分具有与MRAM单元58相比更大的厚度。

在图9中，执行平坦化工艺以对IMD层150进行平坦化。平坦化工艺可以是CMP工艺、机械研磨工艺等。在平坦化工艺之后，MRAM单元58保持被掩埋，并且在平坦化工艺之后，IMD层150在逻辑区域50L和存储器区域50M中的部分共享平坦最上表面。

在图10中，硬掩模152被形成在IMD层150的平坦最上表面上。硬掩模152可以包括电介质材料(例如，氧化硅、氮化硅、氧化钛、BSG、BPSG、USG、FSG、SiOCH、可流动的氧化物、多孔氧化物等)；导电材料(例如，钛、钽，钨、其合金等)；其多层等。例如，硬掩模152可以包括碳化硅层和形成在碳化硅层上的氮化钛层，其中氮化钛层的厚度在约

至约

的范围内，并且碳化硅层的厚度在约

至约

的范围内。碳化硅层用作胶合层以改善氮化钛层和IMD层150之间的粘附性。在形成硬掩模152的掩模材料之后，执行图案化工艺，其中掩模材料的剩余部分形成硬掩模152。图案化可以是使用光致抗蚀剂作为蚀刻掩模的干法蚀刻工艺(例如，各向异性蚀刻工艺)。光致抗蚀剂可以是单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等。所得硬掩模152具有开口154，暴露出IMD层150的下方部分。

图11是在形成硬掩模152之后的MRAM器件50的俯视图。如以下进一步讨论的，硬掩模152将用于对IMD层150中的开口156(见图12)进行图案化，暴露出下方MRAM单元58。硬掩模152中的开口154各自设置在沿着MRAM阵列52(参见图1)的列的几个MRAM单元58之上。这样，后续在IMD层150中形成的每个开口156(参见图12)将暴露沿着所得MRAM阵列52的列的多个MRAM单元58。

每个开口154将用于暴露存储器区域50M中相同数量的MRAM单元58。硬掩模152中的开口154具有统一尺寸，例如，统一宽度W₁和统一长度L₁。开口154的宽度W₁可以在约

到约

的范围内，并且大于MRAM单元58的直径D₁，例如，顶部电极136的直径。直径D₁可以在约

到约

的范围内。长度L₁可以在约

到约50μm的范围内，并且足够大以跨越几个MRAM单元58。在所示实施例中，开口154在开口154的中心区域中完全暴露出MRAM单元58，并且在开口154的端部区域部分暴露出MRAM单元58。具体地，开口154可以在开口154的端部区域以距离D₂与MRAM单元58重叠，该距离D₂可以小于约

图11进一步示出了在后续附图中使用的参考横截面。横截面A-A沿着MRAM阵列52(参见图1)的一列，并且在例如MRAM阵列52的位线的方向上。横截面B-B垂直于横截面A-A，并且沿着MRAM阵列52的一行并且在例如MRAM阵列52的字线的方向上。为了清楚起见，后续附图参考这些参考截面。具体地，沿着横截面A-A示出了图12A、13A和14A，并且沿着横截面B-B示出了图12B、13B和14B。

在图12A和图12B中，将硬掩模152用作蚀刻掩模来对IMD层150和蚀刻停止层148进行图案化。图案化可以包括一个或多个蚀刻工艺，并且在IMD层150和蚀刻停止层148中形成开口156。如图所示，开口156具有与硬掩模152中的开口154(参见图11)基本相同的俯视形状和尺寸(例如，相同的宽度W₁和相同的长度L₁)。具体地，可以执行第一蚀刻工艺以在IMD层150中形成开口156，并且可以执行第二蚀刻工艺以使开口156延伸穿过蚀刻停止层148。在一些实施例中，图案化是一个或多个干法蚀刻工艺，例如，一个或多个各向异性蚀刻工艺。蚀刻停止层148有助于保护顶部电极136(并且从而保护MTJ堆叠134)免受IMD层150的蚀刻期间的过度蚀刻损害。因为开口156的宽度W₁大于MRAM单元58(参见图11)的直径D₁，在图12B所示的横截面中开口156暴露出顶部电极136的侧壁。在一些实施例中，蚀刻停止层148的残留部分148R可以保留在相邻的顶部电极136之间。虽然蚀刻停止层148的残留部分148R可以保留，但是顶部电极136的顶表面被暴露。

开口156具有从IMD层150的平坦最上表面测量的多个深度。开口156在顶部电极136之上具有深度D₃，该深度D₃可以在约

到约

的范围内。开口156在蚀刻停止层148的残留部分148R之上具有深度D₄，该深度D₄可以在约

到约

的范围内。在该实施例中，开口156没有完全暴露所有顶部电极136的顶表面。相反，顶部电极136的一些顶表面仅被部分暴露。在其他实施例中(下面进一步讨论)，开口156完全暴露所有顶部电极136的顶表面。

在图13A和图13B中，共享电极层158被形成在硬掩模152上和开口156(参见图12A和图12B)中。共享电极层158可以由导电材料形成。在一些实施例中，在其中硬掩模152包括导电材料的实施例中，共享电极层158使用与顶部电极层120(参见图4)和/或硬掩模152类似的材料和方法形成。共享电极层158可以被形成为厚度在约

到约

的范围内。

在图14A和图14B中，执行平坦化工艺以对共享电极层158和IMD层150进行平坦化。平坦化工艺可以是CMP工艺、机械研磨工艺等。通过平坦化工艺移除共享电极层158在开口156外部的多余部分(参见图13A和图13B)和硬掩模152。平坦化工艺形成共享电极160，该共享电极160包括共享电极层158的剩余部分。

图15是形成共享电极160之后的MRAM器件50的俯视图。如图所示，共享电极160具有与硬掩模152中的开口154(参见图11)基本相同的俯视形状和尺寸(例如，相同的宽度W₁和相同的长度L₁)。在该实施例中，共享电极160在共享电极160的中心区域中与MRAM单元58完全重叠，但是在共享电极160的端部区域仅与MRAM单元58部分重叠。

在图16中，对IMD层150、蚀刻停止层148和IMD层108进行图案化，以暴露出逻辑区域50L中的(一个或多个)蚀刻停止层106。在一些实施例中，图案化工艺可以包括合适的光刻和蚀刻工艺。在图案化工艺之后，IMD层150、蚀刻停止层148和IMD层108在存储器区域50M中的部分保留。

在图17中，可以可选地移除(一个或多个)蚀刻停止层106中的一些，例如在其中(一个或多个)蚀刻停止层106包括多层的实施例中。例如，当(一个或多个)蚀刻停止层106包括第一蚀刻停止层106A和第二蚀刻停止层106B时，可以移除第二蚀刻停止层106B在逻辑区域50L中的部分以暴露下方第一蚀刻停止层106A。可以使用对第二蚀刻停止层106B的材料具有选择性的各向同性湿法清洁工艺来移除第二蚀刻停止层106B。用于移除第二蚀刻停止层106B的蚀刻工艺可以不同于用于对IMD层150、蚀刻停止层148和IMD层108进行图案化的蚀刻工艺(例如，可以使用不同的蚀刻剂和/或其他蚀刻工艺参数)。在一些实施例中，使用多层(一个或多个)蚀刻停止层106可以是有利的。例如，用于蚀刻IMD层150、蚀刻停止层148和IMD层108的(一个或多个)蚀刻工艺(参见图16)对第二蚀刻停止层106B的蚀刻可能比第一蚀刻停止层106A更慢。同样，后续将被用于对逻辑区域50L中的导电特征的开口进行图案化的一个或多个蚀刻工艺(参见图21)对第一蚀刻停止层106A的蚀刻可能比第二蚀刻停止层106B更慢。

在图18中，在共享电极160、IMD层150和第一蚀刻停止层106A上形成IMD层162。在一些实施例中，使用与IMD层108类似的材料和方法来形成IMD层162。IMD层162可以被形成为厚度在约

到约

的范围内。然后，在IMD层162上形成抗反射层164。抗反射层164可以是无氮抗反射层(NFARL)，并且可以由无氮电介质材料(例如，碳氧化硅)形成。抗反射层164可以被形成为厚度在约

到约

的范围内。抗反射层164将用于在逻辑区域50L的后续处理期间保护存储器区域50M。

在图19中，在逻辑区域50L中形成开口166，暴露出逻辑区域50L中的导电特征104。具体地，开口166被形成为穿过抗反射层164、IMD层162和第一蚀刻停止层106A。开口166可以通过合适的光刻和蚀刻工艺来图案化。每个开口166具有在其中将形成导电线的上部(例如，沟槽)部分和在其中将形成导电通孔的下部(例如，通孔)部分。在一些实施例中，开口166是通过先通孔工艺(via-first process)形成的。在其他实施例中，开口166是通过先沟槽工艺(trench-first process)形成的。如下面进一步讨论的，在形成开口166之前，可以可选地执行回蚀工艺以移除IMD层162和抗反射层164在MRAM单元58之上的部分。

在图20中，导电材料168被形成在开口166中。导电材料168可以填充开口166，并且还可以被形成在IMD层162和抗反射层164之上。导电材料168可以是铜、铝、钨、金、其组合等，并且可以通过电化学镀覆工艺、CVD、ALD、PVD等、或其组合被形成在开口166中。

在图21中，执行平坦化工艺以移除在开口166之外的过量的导电材料168。平坦化工艺可以是CMP工艺、机械研磨工艺等。平坦化工艺可以移除抗反射层164，并且暴露IMD层150和共享电极160的最上表面。平坦化工艺形成导电特征170，该导电特征170包括导电材料168在开口166中的剩余部分。导电特征170包括形成在开口166的下部(例如，通孔)部分中的导电通孔170V，以及形成在开口166的上部(例如，沟槽)部分中的导电线170L。存储器区域50M可以没有导电通孔170V和导电线170L。虽然每个导电通孔170V和相应导电线170L被示为单独的元件，但是应当理解，它们可以是连续的导电特征，例如，在通过双镶嵌工艺形成它们的实施例中。在平坦化工艺之后，导电特征170、IMD层162、IMD层150和共享电极160的顶表面是平坦的。

在平坦化工艺之后，共享电极160具有从IMD层150的平坦最上表面测量的几个高度。共享电极160在顶部电极136之上具有高度H₁，该高度H₁可以在约

到约

的范围内。共享电极160在蚀刻停止层148的残留部分148R(参见图12A)之上具有高度H₂，该高度H₂可以在约

至约

的范围内。

在图22中，形成互连结构的另一个金属化层(例如，M6，参见图2)。金属化层包括一个或多个蚀刻停止层172、IMD层174和导电特征176。导电特征包括导电通孔176V(其可以对应于金属通孔V6，参见图2)和导电线176L(其可以对应于金属线L6，参见图2)，并且被形成在逻辑区域50L和存储器区域50M两者中。在一些实施例中，可以使用与(一个或多个)蚀刻停止层106类似的材料和方法来形成(一个或多个)蚀刻停止层172。在一些实施例中，使用与IMD层162类似的材料和方法来形成IMD层174。在一些实施例中，分别使用与导电通孔176V和导电线176L类似的材料和方法来形成导电通孔176V和导电线176L。虽然每个导电通孔176V和相应导电线176L被示为单独的元件，但是应当理解，它们可以是连续的导电特征，例如，在通过双镶嵌工艺形成它们的实施例中。值得注意的是，导电通孔176V和导电线176L可以由与共享电极160不同的导电材料形成。对各种导电材料的选择允许调整与共享电极160的接触电阻。导电特征176电连接到形成在存储器区域50M中的存储器器件(例如，MRAM)和形成在逻辑区域50L中的逻辑器件(例如，逻辑电路)。具体地，一些导电通孔176V实体连接和电连接到共享电极160。在一些实施例中，导电通孔176V和导电线176L将存储器区域50M中的存储器器件电连接到逻辑区域50L中的逻辑器件。在一些实施例中，逻辑区域50L和存储器区域50M中的导电特征176是用相同的工艺形成的。在一些实施例中，逻辑区域50L中的导电特征176和存储器区域50M中的导电特征176是用不同的工艺形成的。例如，因为共享电极160提供增加的着陆面积(landing area)，所以存储器区域50M中的导电特征176可以被形成为与逻辑区域50L中的导电特征176相比更大(例如，更宽)，这可以有助于减小与MRAM单元58的接触电阻。

图23是在形成导电通孔176V和导电线176L之后的MRAM器件50的俯视剖视图。如图所示，导电线176L包括用于MRAM阵列52(参见图1)的位线BL。每个位线BL通过导电通孔176V电连接到多个共享电极160。进而，每个共享电极160电连接到多个MRAM单元58(参见图15)。导电通孔176V具有宽度W₂，该宽度W₂可以在约

到约

的范围内。共享电极160的宽度W₁大于导电通孔176V的宽度W₂。

实施例可以实现优点。MRAM单元58的直径D₁(参见图11)可以很小。具体地，MRAM单元58的直径D₁小于导电通孔176V的宽度W₂，特别是当在互连结构的较高水平(例如，图2中的M5)中形成MRAM单元58时。然而，共享电极160的宽度W₁大于导电通孔176V的宽度W₂。有利地，共享电极160因此为导电通孔176V提供足够尺寸的着陆焊盘，这可以防止在导电通孔176V的形成期间穿通到下方的层。例如，当蚀刻用于导电通孔176V的开口时，可以保护顶部电极136和MTJ堆叠134免受过度蚀刻损坏。此外，通过提供更大的接触面积，可以减小导电通孔176V的接触电阻。最终，如上所述，为共享电极160选择的导电材料可以与上覆的导电特征176的导电材料不同，这允许调整与共享电极160的接触电阻。

图24和图25是根据一些实施例的MRAM器件50的各种视图。图24以与图15相似的制造阶段示出，并且图25以与图22相似的制造阶段示出。在该实施例中，共享电极160被形成为与先前实施例相比更大的长度L₁。例如，在该实施例中，长度L₁可以在约

至约50μm的范围内。由于其较长的长度L₁，共享电极160在共享电极160的端部区域处不与MRAM单元58部分重叠。相反，在该实施例中，共享电极160与和共享电极160接触的所有MRAM单元58完全重叠。增大接触面积可以允许进一步减小与MRAM单元58的接触电阻。

图26至图40是根据一些其他实施例的处于制造MRAM器件50的互连结构的中间阶段的横截面视图。互连结构也包括存储器单元的MRAM阵列。如以下进一步讨论的，将在MRAM阵列的存储器单元周围形成保护结构，该保护结构有助于在后续的上覆金属化层的形成期间保护存储器单元。图26至图40所示的一些特征与图3至图23所示的特征相似，因此不再重复描述。使用类似的附图标记示出了这类特征。

在图26中，获得类似于针对图6所描述的中间结构。然后，钝化层202被形成为毯式覆盖在MRAM单元58之上并且毯式覆盖在凹槽130(参见图6)中。在一些实施例中，钝化层202可以包括氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、其组合等，并且可以使用CVD、等离子体增强化学气相沉积(PECVD)、ALD、等离子体增强原子层沉积(PEALD)、PVD、其组合等来形成。在一些实施例中，钝化层202是氮化物，例如，氮化硅。钝化层202可以在后续处理期间减少或防止水分(例如，H₂O)扩散到MRAM单元58中。钝化层202被形成为厚度在约

至约

的范围内。具体地，钝化层202被形成为具有足够的厚度以填充凹槽130并且掩埋MRAM单元58。

然后，在钝化层202之上形成电介质层204。在一些实施例中，使用与IMD层108类似的材料和方法来形成电介质层204。例如，电介质层204可以由氧化物形成，例如，氧化硅。电介质层204可以被形成为厚度在约

至约

的范围内。

然后，在电介质层204上形成平坦化停止层206。平坦化停止层206可以是无氮层，并且可以由无氮电介质材料形成。例如，平坦化停止层206可以由掺杂的或未掺杂的氧化物(例如，碳氧化硅)形成。平坦化停止层206可以被形成为厚度在约

到约

的范围内。平坦化停止层206将用于在后续处理期间保护逻辑区域50L(在下面进一步讨论)。

然后，在平坦化停止层206之上形成电介质层208。在一些实施例中，使用与IMD层108和电介质层204类似的材料和方法来形成电介质层208。例如，电介质层208可以由氧化硅形成。电介质层208可以被形成为厚度在约

到约

的范围内。

然后，在电介质层208之上形成涂层210。涂层210用作缓冲层，以有助于在后续回蚀工艺期间减少形貌变化。可以使用诸如旋涂工艺之类的涂覆工艺来形成涂层210。涂层210可以由可灰化且流体的材料形成，例如光致抗蚀剂的底层。在旋涂工艺之后，材料可以被固化。对材料进行固化使涂层210硬化。在一些实施例中，对材料进行固化包括将材料暴露于高温。

在图27中，执行回蚀工艺以移除涂层210、电介质层208和平坦化停止层206的部分。具体地，回蚀工艺移除平坦化停止层206在存储器区域50M中的部分，以暴露电介质层204在MRAM单元58之上的部分。逻辑区域50L被平坦化停止层206的剩余部分覆盖。回蚀工艺可以是干法蚀刻工艺，使用诸如CH_xF_y、CF₄、He、O₂、N₂、Ar、NF₃、SF₆、其组合等之类的蚀刻剂作为蚀刻气体。可以通过回蚀工艺来消耗涂层210，或者可以在回蚀工艺之后通过例如合适的灰化或剥离工艺来移除涂层210。在一些实施例中，涂层210的一些部分在回蚀工艺之后保留在逻辑区域50L中，并且在回蚀工艺之后移除这些部分。

在图28中，执行平坦化工艺以暴露MRAM单元58的顶部电极136。平坦化工艺可以是CMP工艺、机械研磨工艺等。平坦化工艺移除电介质层208的剩余部分，并且还移除电介质层204在MRAM单元58之上的部分。相对于平坦化工艺，平坦化停止层206具有与电介质层204和208相比较低的移除速率。这样，可以执行平坦化工艺直到暴露出平坦化停止层206(并且因此暴露出顶部电极136)为止。在一些实施例中，平坦化停止层206的最上表面被形成为具有足够的厚度，使得其在顶部电极136的最上表面之上延伸，并且顶部电极136通过例如可在平坦化工艺期间发生的凹塌(dishing)而被暴露。平坦化停止层206的暴露部分覆盖逻辑区域50L，并且可以覆盖存储器区域50M的一部分。虽然平坦化工艺没有移除平坦化停止层206，但是其可以减小平坦化停止层206的厚度。在平坦化工艺之后，平坦化停止层206的厚度T₁可以在约

到约

的范围内。

在图29中，执行回蚀工艺212以使钝化层202凹陷并且在MRAM单元58的顶部电极136周围形成凹槽214。凹槽214被形成为具有深度D₅，该深度D₅可以在约

到约

的范围内。凹槽214暴露出顶部电极136的侧壁，但是不暴露出MTJ堆叠134的侧壁。在回蚀工艺212之后，MTJ堆叠134的侧壁保持被钝化层202覆盖和保护。

回蚀工艺212对钝化层202的材料是选择性的。如上所述，在一些实施例中，钝化层202是氮化物，并且电介质层204和平坦化停止层206是氧化物。在这类实施例中，回蚀工艺212可以以与电介质层204和平坦化停止层206的(一种或多种)材料(例如，氧化物)相比更高的速率来蚀刻钝化层202的材料(例如，氮化物)。例如，相对于回蚀工艺212，钝化层202的蚀刻速率与电介质层204和平坦化停止层206的蚀刻速率的比率可以在约3:1至约10:1的范围内。作为回蚀工艺212的示例，可以使用诸如HBr、CF₄、He、O₂、N₂、CH_xF_y、其组合等之类的蚀刻剂作为蚀刻气体，来执行诸如IBE、反应离子蚀刻(RIE)等之类的干法蚀刻工艺。N₂、Ar、He、其组合等可以用作蚀刻气体的载气。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实现蚀刻。蚀刻可以在约100瓦特至约1500瓦特的范围内的源功率下执行，并且可以在高达约1000伏特的偏置电压下执行。蚀刻可以被执行在约7秒至约300秒的范围内的持续时间。利用这类参数执行回蚀工艺212允许实现钝化层202的材料(例如，氮化物)与电介质层204和平坦化停止层206的材料(例如，氧化物)之间的高蚀刻选择性。

虽然回蚀工艺212对于钝化层202的材料是选择性的，但是仍然可能发生对平坦化停止层206的一些蚀刻。例如，回蚀工艺212可以将平坦化停止层206的厚度减小到在约

到约

的范围内的厚度T₂。平坦化停止层206的新厚度T₂小于平坦化停止层206的原始厚度T₁，但是仍具有足够的厚度以承受后续处理。在一些实施例中，平坦化停止层206的新厚度T₂是平坦化停止层206的原始厚度T₁的至少一半。

在图30中，在凹槽214中并且在MRAM单元58、电介质层204和平坦化停止层206的暴露表面上形成保护层216。保护层216由诸如氮化铝、氧化铝、碳化硅、碳氮化硅、其组合、其多层等之类的电介质材料形成，并且通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)、ALD、其组合等之类的沉积工艺形成。保护层216由相对于将用于对互连结构的后续形成的金属化层进行图案化的蚀刻工艺(在下面进一步讨论)具有高选择性的材料形成。例如，保护层216可以是碳化硅层、氧化铝层、或包括碳化硅子层和位于碳化硅子层上的氧化铝子层的多层。在形成之后，保护层216围绕MRAM单元58的顶部电极136。有利地，在凹槽214中形成保护层216允许保护层216与顶部电极136自对准。

在图31中，执行平坦化工艺以暴露MRAM单元58的顶部电极136。平坦化工艺移除保护层216在凹槽214(参见图29)之外的部分，例如，保护层216在MRAM单元58、电介质层204和平坦化停止层206之上的部分。平坦化工艺可以是CMP工艺、机械研磨工艺等。相对于平坦化工艺，平坦化停止层206具有与保护层216相比较低的移除速率。这样，可以执行平坦化工艺直到暴露出平坦化停止层206为止。在平坦化工艺之后，暴露出顶部电极136。平坦化工艺形成保护结构218，该保护结构218包括在平坦化工艺之后保护层216保留在凹槽214中的部分。

使用平坦化停止层206执行多个平坦化工艺。具体地，执行图28和图31的平坦化工艺两者，并且两者都停止在平坦化停止层206上。执行多个平坦化工艺有助于减少可能由逻辑区域50L和存储器区域50M之间的图案密度变化而引起的不平形貌，有助于确保逻辑区域50L和存储器区域50M中的特征共享平坦顶表面。

在平坦化工艺之后，保护结构218具有厚度T₃，该厚度T₃可以在约

到约

的范围内，并且顶部电极136具有厚度T₄，该厚度T₄可以在约

到约

的范围内。厚度T₃小于厚度T₄。具体地，保护结构218的厚度T₃足以确保在后续处理中保护MRAM单元58，但又足够小以确保MTJ堆叠134的侧壁没有不期望的材料(并且因此保持它们期望的高电阻(R_ap)和低电阻(R_p)值)，例如，(将在下面进一步讨论的)后续接触蚀刻工艺产生的残留物。

在图32中，抗反射层220被形成在中间结构的平坦表面上。具体地，抗反射层220被形成在保护结构218、顶部电极136、平坦化停止层206和电介质层204的平坦表面上。抗反射层220可以是无氮抗反射层(NFARL)，并且可以由无氮电介质材料(例如，碳氧化硅)形成。在一些实施例中，抗反射层220由与保护结构218不同的材料形成。抗反射层220可以被形成为厚度在约

到约

的范围内。在逻辑区域50L的后续处理期间，抗反射层220将用于保护存储器区域50M。

在图33中，对中间结构进行图案化以暴露逻辑区域50L中的(一个或多个)蚀刻停止层106。图案化可以包括合适的光刻和蚀刻工艺。例如，可以使用蚀刻掩模222来执行一个或多个干法蚀刻工艺以蚀刻抗反射层220、平坦化停止层206、电介质层204、钝化层202和IMD层108。蚀刻掩模222可以是光致抗蚀剂，例如，单层光致抗蚀剂、双层光致抗蚀剂、三层光致抗蚀剂等。在一些实施例中，通过(一个或多个)蚀刻工艺来移除平坦化停止层206的剩余部分。在(下面讨论的)一些实施例中，平坦化停止层206的部分可以在(一个或多个)蚀刻工艺之后保留。电介质层204的一些部分可以在(一个或多个)蚀刻工艺之后保留在存储器区域50M中。(一个或多个)蚀刻工艺形成一个或多个开口224，该一个或多个开口224暴露出(一个或多个)蚀刻停止层106，例如，在其中(一个或多个)蚀刻停止层106包括多层的实施例中的第二蚀刻停止层106B。蚀刻掩模222可以被(一个或多个)蚀刻工艺消耗，或者蚀刻掩模222可以在(一个或多个)蚀刻工艺之后通过例如适当的灰化或剥离工艺被移除。

在图34中，可选地可以移除(一个或多个)蚀刻停止层106中的一些，例如在其中(一个或多个)蚀刻停止层106包括多层的实施例中。例如，当(一个或多个)蚀刻停止层106包括第一蚀刻停止层106A和第二蚀刻停止层106B时，可以移除第二蚀刻停止层106B在(一个或多个)开口224中的部分以暴露下方的第一蚀刻停止层106A。可以使用对第二蚀刻停止层106B的材料具有选择性的各向同性湿法清洁工艺来移除第二蚀刻停止层106B。用于移除第二蚀刻停止层106B的蚀刻工艺可以不同于用于初始形成(一个或多个)开口224的(一个或多个)蚀刻工艺(例如，可以使用不同的蚀刻剂和/或其他蚀刻工艺参数)。在一些实施例中，使用多层(一个或多个)蚀刻停止层106可能是有利的。例如，用于蚀刻抗反射层220、平坦化停止层206、电介质层204、钝化层202和IMD层108的(一个或多个)蚀刻工艺(参见图32)对于第二蚀刻停止层106B的蚀刻可以比第一蚀刻停止层106A更慢。同样地，后续将被用于对逻辑区域50L中的导电特征的开口进行图案化的一个或多个蚀刻工艺(参见图39)对于第一蚀刻停止层106A的蚀刻可以比第二蚀刻停止层106B更慢。

在图35中，IMD层162被形成在(一个或多个)开口224中以及在MRAM单元58和保护结构218之上，例如，在抗反射层220上。然后在IMD层162上形成抗反射层164。抗反射层164将用于在逻辑区域50L的后续处理期间保护存储器区域50M。

在图36中，可以可选地执行回蚀工艺以移除IMD层162和抗反射层164在MRAM单元58之上的部分，从而暴露出抗反射层220。逻辑区域50L的部分(例如，位于导电特征104之上的部分)在回蚀工艺期间可以被蚀刻掩模226覆盖。回蚀工艺可以是干法蚀刻工艺，使用诸如CH_xF_y、CF₄、He、O₂，N₂、Ar、NF₃、SF₆、其组合等之类的蚀刻剂作为蚀刻气体。可以通过回蚀工艺来消耗蚀刻掩模226，或者可以在回蚀工艺之后通过例如合适的灰化或剥离工艺来移除蚀刻掩模226。在回蚀工艺之后，抗反射层164的剩余部分设置在逻辑区域50L中，并且不延伸到存储器区域50M中。在一些实施例中，回蚀工艺被省略，并且IMD层162和抗反射层164在MRAM单元58之上的部分可以在后续平坦化工艺期间被移除(下面进一步讨论)。

在图37中，开口166被形成在逻辑区域50L中，从而暴露出逻辑区域50L中的导电特征104。具体地，开口166被形成为穿过保留在逻辑区域50L中的抗反射层164、IMD层162、以及任何(一个或多个)蚀刻停止层106(例如，第一蚀刻停止层106A)。开口166可以使用与以上针对图19所讨论的那些工艺和材料类似的工艺和材料来形成。

在图38中，导电材料168被形成在开口166中。导电材料168可以过度填充开口166，并且还可以被形成在IMD层162以及抗反射层164和220之上。导电材料168可以使用与以上针对图20所讨论的那些工艺和材料类似的工艺和材料来形成。

在图39中，执行平坦化工艺以移除在开口166之外的过量的导电材料168。平坦化工艺可以是CMP工艺、机械研磨工艺等。平坦化工艺可以移除抗反射层164和220，并且暴露出顶部电极136和保护结构218。平坦化工艺形成导电特征170。在平坦化工艺之后，导电特征170、IMD层162、保护结构218、电介质层204和顶部电极136的顶部表面是平坦的。

如上所述，图36所示的回蚀工艺是可选的。回蚀工艺可以有助于减少由逻辑区域50L和存储器区域50M之间的图案密度变化而引起的不平形貌。在一些实施例中，省略了图36所示的回蚀工艺，并且可以替代地在图39所示的平坦化工艺期间移除IMD层162和抗反射层164在MRAM单元58之上的部分。

在图40中，形成(一个或多个)蚀刻停止层172、IMD层174和导电特征176。在所示实施例中，(一个或多个)蚀刻停止层172包括单个蚀刻停止层172，例如，氮化硅层。存储器区域50M中的导电通孔176V实体连接和电连接到顶部电极136。MRAM单元58可以很小，特别是当需要高密度的存储器时。例如，顶部电极136的直径D₁可以小于上方的导电通孔176V的宽度W₂，特别是当在互连结构的较高水平(例如，图2中的M5)中形成MRAM单元58时。这样，导电通孔176V可以与保护结构218的部分和顶部电极136接触。

在一些实施例中，使用与导电特征170类似的材料和方法来形成导电特征176。例如，形成暴露导电特征170和顶部电极136的开口。开口填充有导电材料，并且然后执行平坦化工艺以形成导电特征176，该导电特征176包括导电材料在开口中的剩余部分。当形成用于导电特征176的开口时，IMD层174通过第一蚀刻工艺被图案化，并且蚀刻停止层172用于停止第一蚀刻工艺。第一蚀刻工艺可以包括合适的光刻和蚀刻步骤。然后通过第二蚀刻工艺打开蚀刻停止层172以暴露导电特征170和顶部电极136。第二蚀刻工艺可以包括合适的光刻和蚀刻步骤。在第二蚀刻工艺期间，保护结构218围绕并且保护MRAM单元58。保护可以通过几种方式来实现。保护结构218防止第二蚀刻工艺蚀刻MRAM单元58的MTJ堆叠134。因此可以避免对MRAM单元58的损坏。

在一些实施例中，保护结构218由与蚀刻停止层172类似的蚀刻停止材料形成。保护MRAM单元58的蚀刻停止材料的数量因此增加，从而扩大了第二蚀刻工艺的工艺窗口。因此减小了蚀刻MTJ堆叠134的可能性。

在一些实施例中，保护结构218由与蚀刻停止层172不同的蚀刻停止材料形成。具体地，第二蚀刻工艺可以对蚀刻停止层172的材料具有选择性。例如，在一些实施例中，保护结构218是碳化硅和/或氧化铝，并且蚀刻停止层172是氮化硅。在这类实施例中，第二蚀刻工艺可以以与蚀刻保护结构218的材料(例如，碳化硅和/或氧化铝)相比更高的速率来蚀刻蚀刻停止层172的材料(例如，氮化硅)。例如，相对于第二蚀刻工艺，蚀刻停止层172的蚀刻速率与保护结构218的蚀刻速率的比率可以在约1至约5的范围内。作为第二蚀刻工艺的示例，可以执行对蚀刻停止层172的材料具有选择性的各向同性湿法清洁工艺。可以利用包括水的溶液(例如，去离子水、碳酸去离子水等)来执行蚀刻。蚀刻可以被执行在约5秒至约600秒的范围内的持续时间。利用这类参数执行第二蚀刻工艺允许实现蚀刻停止层172的材料(例如，氮化硅)和保护结构218的材料(例如，碳化硅和/或氧化铝)之间的高蚀刻选择性。因此，蚀刻MTJ堆叠134的可能性进一步降低。

图41是根据一些其他实施例的MRAM器件50的横截面视图。图41示出了其中在导电特征176的形成期间发生对保护结构218的一些蚀刻的实施例。如图所示，即使当发生对保护结构218的部分穿孔时，保护结构218也有助于保护MTJ堆叠134。

图42是根据一些其他实施例的MRAM器件50的横截面视图。在该实施例中，平坦化停止层206的部分在图33的(一个或多个)蚀刻工艺之后保留。平坦化停止层206的这些剩余部分被设置在电介质层204的剩余部分和蚀刻停止层172之间。

实施例可以实现优点。在顶部电极136周围形成保护结构218有助于在形成上覆的金属化层时保护MRAM单元58。具体地，可以在形成导电特征176期间避免蚀刻MTJ堆叠134。保护结构218可以通过以下方式来保护顶部电极136：扩大用于形成导电特征176的工艺窗口，或用作蚀刻停止层以防止蚀刻MTJ堆叠134。因此可以避免对MRAM单元58的损坏，从而提高所得器件的制造良率。

虽然已经在MRAM单元的上下文中描述了实施例，但是应当理解，类似的技术可以用于形成具有可编程电阻元件的其他类型的存储器单元。例如，类似的技术可以用于形成相变存储器(PCRAM)单元、电阻性随机存取存储器(RRAM)单元等。

在实施例中，一种器件，包括：磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，列的第一列包括：第一底部电极，沿着第一列布置；第一磁性隧道结(MTJ)堆叠，位于第一底部电极之上；第一共享电极，位于每个第一MTJ堆叠之上；第二底部电极，沿着第一列布置；第二MTJ堆叠，位于第二底部电极之上；第二共享电极，位于每个第二MTJ堆叠之上；位线，电连接到第一共享电极和第二共享电极。

在器件的一些实施例中，第一底部电极、第二底部电极、第一共享电极和第二共享电极都包括氮化钛，并且位线包括铜。在器件的一些实施例中，第一列还包括：第一顶部电极，设置在第一MTJ堆叠和第一共享电极之间；第二顶部电极，设置在第二MTJ堆叠和第二共享电极之间；第一导电通孔，将位线实体连接和电连接到第一共享电极；以及第二导电通孔，将位线实体连接和电连接到第二共享电极，第一导电通孔和第二导电通孔的宽度大于每个第一顶部电极和每个第二顶部电极的宽度。在器件的一些实施例中，第一共享电极和第二共享电极的宽度大于第一顶部电极、第二顶部电极、第一导电通孔和第二导电通孔的宽度。在器件的一些实施例中，第一共享电极与每个第一顶部电极完全重叠。在器件的一些实施例中，第一共享电极与第一顶部电极的第一子集完全重叠，并且与第一顶部电极的第二子集部分重叠。在器件的一些实施例中，第一共享电极和第二共享电极沿着第一列具有相同的长度。在器件的一些实施例中，行中的每一行包括字线，该字线电连接到第一底部电极或第二底部电极中的一者，并且器件还包括：行解码器，电连接到行中的每一行的字线；列解码器，电连接到位线。在器件的一些实施例中，第一列还包括：第一间隔件，横向围绕第一底部电极和第一MTJ堆叠；以及蚀刻停止层，沿着第一间隔件的顶表面和侧壁延伸；以及第一金属间电介质(IMD)层，位于蚀刻停止层上，其中，第一共享电极延伸穿过第一IMD层和蚀刻停止层。在器件的一些实施例中，蚀刻停止层包括氮化铝。

在实施例中，一种方法，包括：在衬底之上形成第一金属间电介质(IMD)层；在第一IMD层之上形成底部电极层；在底部电极层之上形成磁性隧道结(MTJ)膜堆叠；在MTJ膜堆叠之上形成顶部电极层；对顶部电极层、MTJ膜堆叠和底部电极层进行图案化以形成第一磁阻随机存取存储器(MRAM)单元和第二MRAM单元；在第一MRAM单元和第二MRAM单元的侧壁周围形成间隔件；在第一IMD层的暴露部分和间隔件之上沉积蚀刻停止层；在蚀刻停止层之上沉积第二IMD层；暴露第一MRAM单元和第二MRAM单元的部分；以及在第一MRAM单元和第二MRAM单元的暴露部分上形成共享电极。

在方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二IMD层中蚀刻开口，并且形成共享电极包括：在开口中沉积导电材料；以及对导电材料进行平坦化以移除导电材料在开口外部的部分，共享电极包括导电材料在平坦化之后的剩余部分。在一些实施例中，方法还包括：在共享电极和第二IMD层之上沉积第三IMD层；对第三IMD层进行平坦化，使得第三IMD层、第二IMD层和共享电极的表面是平坦的；以及在第三IMD层中形成导电特征。在一些实施例中，方法还包括：在第三IMD层、第二IMD层和共享电极之上沉积第四IMD层；在第四IMD层中形成导电通孔；以及在第四IMD层中形成位线，导电通孔将位线实体连接和电连接到共享电极。在方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二IMD层和蚀刻停止层中蚀刻开口，该开口完全暴露第一MRAM单元的第一顶表面并且部分地暴露第二MRAM单元的第二顶表面。在该方法的一些实施例中，暴露第一MRAM单元和第二MRAM单元的部分包括在第二IMD层和蚀刻停止层中蚀刻开口，该开口完全暴露第一MRAM单元的第一顶表面和第二MRAM单元的第二顶表面。

在实施例中，一种方法，包括：在衬底之上形成磁阻随机存取存储器(MRAM)单元，该MRAM单元包括：第一底部电极，位于衬底之上；第一磁性隧道结(MTJ)堆叠，位于第一底部电极之上；第一顶部电极，位于第一MTJ堆叠之上；形成横向围绕第一底部电极、第一MTJ堆叠和第一顶部电极的第一电介质层；使第一电介质层凹陷以暴露第一顶部电极的侧壁的部分；形成与第一顶部电极的侧壁的暴露部分接触的保护结构；在MRAM单元之上沉积第一金属间电介质(IMD)层；以及形成延伸穿过第一IMD层的导电特征，该导电特征与第一顶部电极和保护结构接触。

在方法的一些实施例中，使第一电介质层凹陷形成凹槽，并且形成保护结构包括：在凹陷中沉积第二电介质层；以及对第二电介质层进行平坦化以形成保护结构，保护结构和第一顶部电极的表面是平坦的。在一些实施例中，方法还包括：在保护结构之上形成蚀刻停止层，第一IMD层是沉积在蚀刻停止层之上的，蚀刻停止层和保护结构包括不同的电介质材料。在一些实施例中，方法还包括：在保护结构之上形成蚀刻停止层，第一IMD层是沉积在蚀刻停止层之上的，蚀刻停止层和保护结构包括相同的电介质材料。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。

示例1.一种半导体器件，包括：磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，所述列中的第一列包括：第一底部电极，沿着所述第一列布置；第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；第一共享电极，位于每个所述第一MTJ堆叠之上；第二底部电极，沿着所述第一列布置；第二MTJ堆叠，位于所述第二底部电极之上；第二共享电极，位于每个所述第二MTJ堆叠之上；以及位线，电连接到所述第一共享电极和所述第二共享电极。

示例2.根据示例1所述的半导体器件，其中，所述第一底部电极、所述第二底部电极、所述第一共享电极和所述第二共享电极都包括氮化钛，并且其中，所述位线包括铜。

示例3.根据示例1所述的半导体器件，其中，所述第一列还包括：第一顶部电极，设置在所述第一MTJ堆叠和所述第一共享电极之间；第二顶部电极，设置在所述第二MTJ堆叠和所述第二共享电极之间；第一导电通孔，将所述位线实体连接和电连接到所述第一共享电极；以及第二导电通孔，将所述位线实体连接和电连接到所述第二共享电极，所述第一导电通孔和所述第二导电通孔的宽度大于每个所述第一顶部电极和每个所述第二顶部电极的宽度。

示例4.根据示例3所述的半导体器件，其中，所述第一共享电极和所述第二共享电极的宽度大于所述第一顶部电极、所述第二顶部电极、所述第一导电通孔和所述第二导电通孔的宽度。

示例5.根据示例3所述的半导体器件，其中，所述第一共享电极与每个所述第一顶部电极完全重叠。

示例6.根据示例3所述的半导体器件，其中，所述第一共享电极与所述第一顶部电极的第一子集完全重叠，并且与所述第一顶部电极的第二子集部分重叠。

示例7.根据示例1所述的半导体器件，其中，所述第一共享电极和所述第二共享电极沿着所述第一列具有相同的长度。

示例8.根据示例1所述的半导体器件，其中，所述行中的每一行包括字线，所述字线电连接到所述第一底部电极或所述第二底部电极中的一者，并且所述器件还包括：行解码器，电连接到所述行中的每一行的所述字线；以及列解码器，电连接到所述位线。

示例9.根据示例1所述的半导体器件，其中，所述第一列还包括：第一间隔件，横向围绕所述第一底部电极和所述第一MTJ堆叠；蚀刻停止层，沿着所述第一间隔件的顶表面和侧壁延伸；以及第一金属间电介质(IMD)层，位于所述蚀刻停止层上，其中，所述第一共享电极延伸穿过所述第一IMD层和所述蚀刻停止层。

示例10.根据示例9所述的半导体器件，其中，所述蚀刻停止层包括氮化铝。

示例11.一种制造半导体器件的方法，包括：在衬底之上形成第一金属间电介质(IMD)层；在所述第一IMD层之上形成底部电极层；在所述底部电极层之上形成磁性隧道结(MTJ)膜堆叠；在所述MTJ膜堆叠之上形成顶部电极层；对所述顶部电极层、所述MTJ膜堆叠和所述底部电极层进行图案化以形成第一磁阻随机存取存储器(MRAM)单元和第二MRAM单元；在所述第一MRAM单元和所述第二MRAM单元的侧壁周围形成间隔件；在所述第一IMD层的暴露部分和所述间隔件之上沉积蚀刻停止层；在所述蚀刻停止层之上沉积第二IMD层；暴露所述第一MRAM单元和所述第二MRAM单元的部分；以及在所述第一MRAM单元和所述第二MRAM单元的暴露部分上形成共享电极。

示例12.根据示例11所述的方法，其中，暴露所述第一MRAM单元和所述第二MRAM单元的所述部分包括在所述第二IMD层中蚀刻开口，并且其中，形成所述共享电极包括：在所述开口中沉积导电材料；以及对所述导电材料进行平坦化以移除所述导电材料在所述开口外部的部分，所述共享电极包括所述导电材料在所述平坦化之后的剩余部分。

示例13.根据示例11所述的方法，还包括：在所述共享电极和所述第二IMD层之上沉积第三IMD层；对第三IMD层进行平坦化，使得所述第三IMD层、所述第二IMD层和所述共享电极的表面是平坦的；以及在所述第三IMD层中形成导电特征。

示例14.根据示例13所述的方法，还包括：在所述第三IMD层、所述第二IMD层和所述共享电极之上沉积第四IMD层；在所述第四IMD层中形成导电通孔；以及在所述第四IMD层中形成位线，所述导电通孔将所述位线实体连接和电连接到所述共享电极。

示例15.根据示例11所述的方法，其中，暴露所述第一MRAM单元和所述第二MRAM单元的所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所述第一MRAM单元的第一顶表面，并且部分暴露所述第二MRAM单元的第二顶表面。

示例16.根据示例11所述的方法，其中，暴露所述第一MRAM单元和所述第二MRAM单元的所述部分包括在所述第二IMD层和所述蚀刻停止层中蚀刻开口，所述开口完全暴露所述第一MRAM单元的第一顶表面和所述第二MRAM单元的第二顶表面。

示例17.一种制造半导体器件的方法，包括：在衬底之上形成磁阻随机存取存储器(MRAM)单元，所述MRAM单元包括：第一底部电极，位于所述衬底之上；第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；第一顶部电极，位于所述第一MTJ堆叠之上；形成横向围绕所述第一底部电极、所述第一MTJ堆叠和所述第一顶部电极的第一电介质层；使所述第一电介质层凹陷以暴露所述第一顶部电极的侧壁的部分；形成与所述第一顶部电极的所述侧壁的暴露部分接触的保护结构；在所述MRAM单元之上沉积第一金属间电介质(IMD)层；以及形成延伸穿过所述第一IMD层的导电特征，所述导电特征与所述第一顶部电极和所述保护结构接触。

示例18.根据示例17所述的方法，其中，使所述第一电介质层凹陷形成凹槽，并且其中，形成所述保护结构包括：在所述凹槽中沉积第二电介质层；以及对所述第二电介质层进行平坦化以形成所述保护结构，所述保护结构和所述第一顶部电极的表面是平坦的。

示例19.根据示例17所述的方法，还包括：在所述保护结构之上形成蚀刻停止层，所述第一IMD层是沉积在所述蚀刻停止层之上的，所述蚀刻停止层和所述保护结构包括相同的电介质材料。

示例20.根据示例17所述的方法，还包括：在所述保护结构之上形成蚀刻停止层，所述第一IMD层是沉积在所述蚀刻停止层之上的，所述蚀刻停止层包括氮化硅，所述保护结构包括碳化硅或氧化铝。

Claims

1.一种半导体器件，包括：

磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，所述列中的第一列包括：

第一底部电极，沿着所述第一列布置；

第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；

第一共享电极，位于每个所述第一MTJ堆叠之上；

第二底部电极，沿着所述第一列布置；

第二MTJ堆叠，位于所述第二底部电极之上；

第二共享电极，位于每个所述第二MTJ堆叠之上；以及

位线，电连接到所述第一共享电极和所述第二共享电极。

2.根据权利要求1所述的半导体器件，其中，所述第一底部电极、所述第二底部电极、所述第一共享电极和所述第二共享电极都包括氮化钛，并且其中，所述位线包括铜。

3.根据权利要求1所述的半导体器件，其中，所述第一列还包括：

第一顶部电极，设置在所述第一MTJ堆叠和所述第一共享电极之间；

第二顶部电极，设置在所述第二MTJ堆叠和所述第二共享电极之间；

第一导电通孔，将所述位线实体连接和电连接到所述第一共享电极；以及

第二导电通孔，将所述位线实体连接和电连接到所述第二共享电极，所述第一导电通孔和所述第二导电通孔的宽度大于每个所述第一顶部电极和每个所述第二顶部电极的宽度。

4.根据权利要求3所述的半导体器件，其中，所述第一共享电极和所述第二共享电极的宽度大于所述第一顶部电极、所述第二顶部电极、所述第一导电通孔和所述第二导电通孔的宽度。

5.根据权利要求3所述的半导体器件，其中，所述第一共享电极与每个所述第一顶部电极完全重叠。

6.根据权利要求3所述的半导体器件，其中，所述第一共享电极与所述第一顶部电极的第一子集完全重叠，并且与所述第一顶部电极的第二子集部分重叠。

7.根据权利要求1所述的半导体器件，其中，所述第一共享电极和所述第二共享电极沿着所述第一列具有相同的长度。

8.根据权利要求1所述的半导体器件，其中，所述行中的每一行包括字线，所述字线电连接到所述第一底部电极或所述第二底部电极中的一者，并且所述器件还包括：

行解码器，电连接到所述行中的每一行的所述字线；以及

列解码器，电连接到所述位线。

9.一种制造半导体器件的方法，包括：

在衬底之上形成第一金属间电介质(IMD)层；

在所述第一IMD层之上形成底部电极层；

在所述底部电极层之上形成磁性隧道结(MTJ)膜堆叠；

在所述MTJ膜堆叠之上形成顶部电极层；

对所述顶部电极层、所述MTJ膜堆叠和所述底部电极层进行图案化以形成第一磁阻随机存取存储器(MRAM)单元和第二MRAM单元；

在所述第一MRAM单元和所述第二MRAM单元的侧壁周围形成间隔件；

在所述第一IMD层的暴露部分和所述间隔件之上沉积蚀刻停止层；

在所述蚀刻停止层之上沉积第二IMD层；

暴露所述第一MRAM单元和所述第二MRAM单元的部分；以及

在所述第一MRAM单元和所述第二MRAM单元的暴露部分上形成共享电极。

10.一种制造半导体器件的方法，包括：

在衬底之上形成磁阻随机存取存储器(MRAM)单元，所述MRAM单元包括：

第一底部电极，位于所述衬底之上；

第一磁性隧道结(MTJ)堆叠，位于所述第一底部电极之上；

第一顶部电极，位于所述第一MTJ堆叠之上；

形成横向围绕所述第一底部电极、所述第一MTJ堆叠和所述第一顶部电极的第一电介质层；

使所述第一电介质层凹陷以暴露所述第一顶部电极的侧壁的部分；

形成与所述第一顶部电极的所述侧壁的暴露部分接触的保护结构；

在所述MRAM单元之上沉积第一金属间电介质(IMD)层；以及

形成延伸穿过所述第一IMD层的导电特征，所述导电特征与所述第一顶部电极和所述保护结构接触。