CN101449379A - 具有低电阻共同源极及高电流可驱动性的内存单元阵列 - Google Patents
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Abstract
在本发明的电阻式内存阵列中，包含的有基板、于该基板中的多个源极区域、以及连接该多个源极区域之导体，该导体系定位在相邻于该基板，以与多个源极区域一起形成共同源极。在一实施例中，该导体具有T形剖面的狭长金属体(elongated metal body)(378)。在另一实施例中，该导体系碟状(plate－like)金属体(766)。
Description
技术领域
本发明系大致有关内存器件，且详言之，系有关包含多个电阻式内存器件之内存阵列。
背景技术
图1系对一兆位(1-mega-bit)等级密度所提议之DRAM内存阵列100之部分概略图式。该阵列100包含复数条字符线(两条显示在WL0，WL1处)及复数条位线(一条显示在BL0)。该阵列包含大量类似的内存单元(两个内存单元MC0，MC1显示于图1中)。该内存单元MC0包含具有连接至位线BL0之一极板(plate)C0P1的电容C0，及连接至MOS晶体管T0之汲极D0的另一极板C0P2。该字符线WL0系连接至该晶体管T0之栅极G0。同样地，该内存单元MC1包含具有连接至位线BL0之一极板C1P1之电容C1及连接至MOS晶体管T1之汲极D1的另一极板C1P2。这些晶体管T0，T1之源极S0，S1系连接一起，造成所谓的共同源极(CS)内存阵列100。应了解，所显示及描述之该二单元之MC0，MC1为在该阵列100中之大量此种内存单元之部分。
各内存单元之资料储存机制系根据累积于电容中之电荷的存在或缺乏。在电容中该电荷的存在或缺乏可藉由在该位线BL0中感测电流之感测放大器SA(连接至位线BL0)来感测。
图2系图1之结构的实施方式的剖面图。如图所示，图2之结构包含P型硅半导体基板SS，其具有隔开n+个扩散区域n+1，n+2，n+3于半导体中。该区域n+1及该区域n+2组成包含栅极氧化物与栅极WL0(G0)之晶体管T0之汲极与源极，而该区域n+3与该区域n+2组成包含栅极氧化物与栅极WL1(G1)之晶体管T1之汲极与源极。多晶硅层C0P2，C1P2系设置与该晶体管T0，T1之个别的汲极区域n+1，n+3接触，且设置如图所示之介电膜I将该层C0P2，C1P2从该晶体管T0，T1之栅极WL0与WL1隔开。金属层BL0在该介电膜I上形成。该介电膜I将该金属层BL0从该多晶硅层C0P2，C1P2隔开，使得金属层BL0与层COP2形成电容C0，而金属层BL0与层C1P2形成电容C1。该晶体管T0，T1共同使用之中央n+之区域n+2作为该晶体管T0，T1之共同源极。
图3系根据在晶体管之栅极至源极电压(VGS)中增加的步骤而图标通过如上述阵列的晶体管之典型汲极至源极(IDS)之电流的图，用于增加汲极至源极的电压(VDS)。若VDS及VGS维持相当低(例如VGS限制到2V，而VDS限制到3V)，通过该晶体管之电流系限制为30微安培(ua)。
图4图标两端金属-绝缘体-金属(metal-insulator -metal，MIM)电阻式半导体器件130。该内存器件130包含金属(例如铜电极132)、例如在该电极132上且与该电极132接触之氧化铜的主动层134、以及例如在该主动层134上且与该主动层134接触之铜电极136的金属。参考图5，最初假设该内存器件130系未程序化，为了程序化该内存器件130，将接地施加至电极132，而正电压施加至电极136，这样就能将电位Vpg(程序化电位)施加跨越内存器件130从较高至较低电位而与电极136至电极132同方向。一旦移除此种电位，该内存器件130维持导电或具有接通电阻(on-state resistance)之低电阻状态。
在内存器件130处于其程序化(导电)状态之读取步骤中，将电位Vr(“读取”电位)施加跨越内存器件130从较高至较低电位而与电极136至电极132同方向。此电位系低于施加跨越用于程序化之内存器件130(见上述)的该电位Vpg。在此情况下，该内存器件130将立即导通电流，此乃指示该内存器件130系处于程序化状态下。
为了抹除内存器件130，将正电压施加至电极132，而将电极136接地，这样就能将电位Ver(“抹除”电位)施加跨越该内存器件130，从较高至较低电位而与电极132至电极136同方向。
在内存器件130处于其抹除(几乎不导电)状态之读取步骤中，将电位Vr(“读取”电位)再次施加跨越内存器件130从较高至较低电位而如上述与电极136至电极132同方向。由于主动层134(和内存器件130)处于高电阻或几乎不导电的状态，该内存器件130将不会明显导通电流，其乃指示该内存器件130系处于抹除状态下。
图6系典型的电阻式内存器件阵列200之部分的概略图式。该阵列200包含复数条字符线(在WL0，WL1处显示两条)及复数条位线(在BL0处显示一条)。该阵列200包含许多的类似内存单元(图6中显示两个内存单元M0，M1)。该内存单元M0包含如上所述电阻式内存器件RM0且如图4所示，其具有连接至位线BL0之一电极RM0E1，及连接至MOS晶体管T0之汲极D0之另一电极RM0E2。该字符线WL0系连接至晶体管T0之栅极G0。同样地，该内存单元M1包含电阻式内存器件RM1，其具有连接至位线BL0之一电极RM1E1，及连接至MOS晶体管T1之汲极D1之另一电极RM1E2。这些晶体管T0，T1之源极S0，S1均连接一起，产生共同源极(CS)内存阵列。应该了解，所显示及描述之两个单元M1，M2系许多在阵列200中的此种内存单元的部分。感测放大器SA系连接至位线。
应该可看出图6之结构类似于图1之结构，但以电阻式内存器件取代电容。
图7图标图6之阵列200的较大部分，且该共同源极CS连接接地。典型地，该阵列200的电阻式内存器件之程序化及抹除比上述DRAM单元电流需要实质上更大的电流流过。此外，且参考图7，由于许多位线连接至各字符线(例如，连接至字符线WL0之位线BL0至BL7或于实际的实施方式中，连接至相同区块驱动线路超过256条位线以将阵列区最小化)，可看出一但选取字符线(例如字符线WL0)，所有在位线BL0至BL7中的电流将流经该共同源极CS用以接地。这些条件导致该共同源极CS传送高位准的电流。在此种情况下，提供低共同源极电阻是高度需要的，以减少其中的电压降(voltage drop)，才能在适当的位准下维持操作速度，且同样提供归因于该接地源极偏压条件之高晶体管可驱动性，用以确保该阵列之高效能。
因此，需要电阻式内存器件阵列，包含低电阻共同源极与高可驱动性特征。
发明内容
大体而言，本发明之半导体器件包括基板、在基板中的多个源极区域、以及连接该多个源极区域的狭长导体，该狭长导体沿着其长度定位在相邻于该基板，以与该多个源极区域一起形成共同源极。
根据考虑以下之详细说明并结合附加的图式会更佳了解本发明。从以下描述，在此技术领域具有通常技艺者将立即明了，本发明所显示及说明的实施例仅藉由最佳模式的示范来实现本发明。将如所了解，在不脱离本发明之范畴下，本发明可有其它实施例，且其数个细节系可修改及有各种明显之态样。因此，该等图式及详细说明在本质上将视为举例说明且不作为限制。
附图说明
本发明之新颖特征据信的特性系如附加的申请专利范围所述。然而，本发明本身(以及使用该较佳模式)及其进一步目的与优点于藉由当读取伴随附加图式时参考以下示范实施例的详细说明将会最佳了解，其中：
图1系DRAM内存阵列部分之概略图式；
图2系图1之阵列之实施方式的剖面图；
图3系经过图1之阵列之晶体管，图标典型的汲极至源极(drain-to-source，IDS)图；
图4系本发明之用于实作的电阻式内存器件的剖面图；
图5系图标图4之内存器件之操作特性之电流对电压的绘图；
图6系本电阻式内存阵列之部分之概略图式；
图7系图6的电阻式内存阵列之较大部分的概略图式；
图8系如以上所显示及说明整合内存元的电阻式内存器件阵列之本实施例之概略图式；
图9至图23系根据图8图标用于制造阵列的第一实施例的制程步骤；
图24至图33系根据图8图标用于制造阵列的第二实施例的制程步骤；
图34系如上所显示及说明整合内存单元的电阻式内存器件阵列之另一实施例的概略图式；以及
图35至图55系根据图34图标用于制造阵列之实施例的制程步骤。
具体实施方式
现对本发明之特定实施例详细参考，其阐明最佳模式系为发明人目前所深思熟虑，用于实行本发明。在所示及说明的平面图中，为了清晰起见，而将一些结构移除。
图8系根据本发明所作的电阻式内存器件阵列300之概略图式。应该会了解，图8图标该整体阵列非常小的部分。该阵列300包含复数条字符线WL0、WL1、WL2、WL3、WL4、…及垂直该字符线之复数条位线BL0、BL1、…。如图所示，共同源极线CS0系设置在字符线WL0、WL1之间，共同源极线CS1系设置在WL2、WL3之间等。如图所示，字符线WL1、WL2被隔离区域ISO0所分隔、字符线WL3、WL4被绝缘区域ISO1所分隔。设有多个内存单元M0、M1、M2、M3、…，各内存单元包含电阻式内存器件(分别为RM0、RM1、RM2、RM3、…)，其可采用上面有关图3与图4所显示及描述的形式，以及与相关电阻式内存器件串联之存取MOS晶体管(T0、T1、T2、T3)。也就是，例如，内存单元M0包含具有连接至位线BL0之一电极RM0E1的电阻式内存器件RM0，及另一电极RM0E2，其连接至晶体管T0之汲极D0，和连接至该共同源极线CS0之晶体管T0的源极S0。同样地，内存单元M1包含具有连接至位线BL0之一电极RM1E1的电阻式内存器件RM1，及另一电极RM1E2，其连接至晶体管T1之汲极D1，使该晶体管之源极S1连接至该共同源极线CS1。绝缘区域ISO0、ISO1…分割内存器件之邻近对。可看出已组构之该阵列300之另一内存单元且以所示及描述之方式连接。
制造图8之阵列300的方法系图标于图9至图23。刚开始参考图9与图10，设有P型硅半导体基板302，且经由使用已知的技术，将多个隔离n+扩散区域304至334设在该基板302中。如所示，将隔开的氧化物带(oxide strip)336至348设置在该基板302上，设置在该氧化物带336至348上方及上面的为个别的多晶硅带350至362。下一步，参考图11与图12，将介电层364设在所产生结构之上方，光阻层(photoresist)366设在该介电层364之上方，且将该光阻层366图案化以在该光阻层366之间设置具有狭长开口367、369、371之光阻体366A、366B、366C、366D。使用剩余的光阻作为屏蔽，将该介电层364蚀刻以在那里设置狭长开口368、370、372至下方之n+区域。于移除该光阻后(图13)，将金属层374设在所产生结构之上方，该金属层374接触该个别n+区域306、312、318、322、328、334。参考图14与图15，将光阻层376设在该金属层374上方，且如图所示，将该光阻层376图案化以设置狭长的光阻体376A、376B、376C。使用剩余的光阻作为屏蔽，将该金属层374蚀刻，而移除光阻以提供图16与图17所示之结构。此步骤提供分隔开的狭长金属导体378、380、382，其平行于多晶硅带350至362，狭长金属导体378接触且连接该n+区域306、322，狭长金属导体380接触且连接该n+区域312、328，以及狭长金属导体382接触且连接该n+区域318与334。
接着，参考图18与图19，将附加的介电质设置在所产生结构之上方以形成介电层383，光阻层384设置在该介电层383上方，且如图所示，该光阻层384被图案化。使用剩余的光阻作为屏蔽，将该介电层383蚀刻以提供那里开口至个别n+区域(以下说明参考开口386、388、390、392及n+区域324、326、330、332，但应了解此说明亦适用于n+区域308、310、314、316)。将导电金属栓(metal plug)394、396、398、400设置在藉由此蚀刻而形成之开口，以分别接触该暴露n+区域324、326、330、332。将介电层402于所产生结构上方来形成且以上述方式图案化，用以在那里提供开口至该个别的栓394、396、398、400(图19)。参考图20与图21，该介电层402中的开口404、406、408、410部分地填充铜412、414、416、418，而与该个别的栓394、396、398、400接触。然后将该开口404、406、408、410填充主动材料层，例如氧化铜420、422、424、426。将所产生的结构平坦化，且将例如铜带428、430之金属于垂直该多晶硅带350至362之所产生结构上方形成，如图所示，各带428、430与连续的氧化铜主动层接触(图22与图23)。
该多晶硅带350、352、356、358、362系个别存取晶体管(accesstransistor)434、436、438、440、442之栅极(在该栅极氧化物下方)且组成该阵列300之字符线，而该金属带428、430组成其位线。举例，该存取晶体管434包含n+汲极区域320、栅极350以及n+源极区域322，而该存取晶体管436包含n+汲极区域324、栅极352、以及n+汲极区域322。该栓394接触存取晶体管436之汲极区域324，连接其汲极区域324至铜体412、氧化铜体420、以及铜位线430所组成之该电阻式内存器件450。同样地，该存取晶体管438包含n+汲极326、栅极356以及n+源极区域328，而该存取晶体管440包含n+汲极区域330、栅极358以及n+源极区域328。此栓396接触存取晶体管438之汲极区域326，连接其汲极区域326至由铜体414、氧化铜体422、以及铜位线430组成之该电阻式内存器件452。该电阻式内存器件450、452然后定位于该源极区域306、322与该源极区域312、328之间，且依序定位于该导体378与该导体380之间。该相邻内存器件间之结构(例如在内存器件450、452之间)作用为阵列300中的绝缘区域。
如将看到的，各狭长金属导体378、380、382系定位与该基板302相邻且在该基板302上，且连接以源极区域之行而配置的多个隔开源极区域。就其本身而言，各狭长金属导体378、380、382形成具有连接至共同源极之源极区域。各导体378、380、382沿着其长度实质上是直的，且该等导体378、380、382实质上平行且处于隔开关系。各导体在剖面上通常是T型的，即各导体包含较窄的第一部分(例如导体378之部分378A)而与源极区域(306，322)接触，该第一部分378A在剖面宽度上系较窄于各该相关源极区域306、322的剖面宽度。各导体进一步包含连接至第一部分(378A)且与基板302隔开之较宽的第二部分(例如导体378之部分378B)，其在剖面之宽度上比该第一部分的剖面宽度更宽，使得该第一部分与第二部分合起来定义其大致T型剖面。各导体的第二部分的部分在相邻晶体管之栅极之部分的上面(例如导体378之部分378B之部分在该栅极350、352之部分的上面)。
包含如连接连续的源极区域而所组构之导体378、380、382大幅减少共同源极电阻。各该导体378、380、382在剖面上系相当大的，而对流经其间的电流提供最小的电阻。有了如显示及描述之各导体378、380、382之特定剖面，因为与该基板302接触之区相当窄，所以各导体占用最小的基板区。同时，该导体系远宽于远离该基板之部分，其中，其它未使用的区系可利用的。因此，设有符合如上述电阻式内存器件之相当高电流需求之共同源极，同时使用最小基板区。
制造图8之阵列300的第二方法系图标于图24至图33中。参考图24与图25，类似于图9与图10，设有p型硅半导体基板302，且经由使用已知的技术，将多个隔离n+扩散区域304至334设置在基板302中。如图所示，将隔开之氧化物带336至348设置在该基板302上，在该氧化物带336至348之上方及上面设置个别的多晶硅带350至362。在进行类似于以上有关图11至图13所示及描述的制程步骤后，在该金属层374(图26与图27)上方设置光阻层600。该光阻层600如图所示而图案化，其中设有狭长体600A、600B、600C，类似于先前实施例的狭长体376A、376B、376C(图14与图15)。除此之外，作为相同微影(lithographic)制程的部分，大致矩形体600D至600K亦如图所示而维持。使用剩余的光阻作为屏蔽，将金属层374蚀刻且移除光阻，以设置如图28与图29所示之结构。此步骤设置平行于该多晶硅带350至362之分隔开狭长金属导体602、604、606，狭长金属导体602接触与连接该n+区域306、322，狭长金属导体604接触与连接该n+区域312、328，以及狭长金属导体606接触与连接该n+区域318、334，类似于先前的实施例。此外，此制程形成导电金属基座(pedestal)608至622，而与该基板302中的个别n+区域308、310、314、316、324、326、330、332接触。各基座(虽然不是狭长的)在构造上与剖面系类似于导体602、604、606。也就是说，各基座在剖面上系大致T形的，亦即，各基座包含相当窄的第一部分(例如与汲极区域(324)接触之基座616的第一部分616A)，该第一部分616A在剖面上宽度系较窄于该相关汲极区域324的剖面宽度。各基座进一步包含相当宽的第二部分(例如连接至该第一部分616A之基座616的第二部分616B)，其与该基板302分隔开，而在剖面宽度上较宽于该第一部分616A的剖面宽度，使得该第一与第二部分合起来定义其大致T型的剖面。
接着(图30与图31)，在所产生结构上方设置介电层628，且将介电层628图案化，用以对该基座(图31所示之开口630至636)设置开口。铜电极640至646与主动区域648至654系形成于如前所示及描述的开口中，且设有铜位线656、658(图32与图33)。
将可看到该基座608至622取代先前实施例之导电栓，且使用如形成该导电体378至382之相同屏蔽步骤来形成。因此，本发明方法比先前方法需要更少的制程步骤。
图34系根据本发明而作出电阻式内存器件700之另一实施例之概略图式。将会了解，图34图标该整个阵列之非常小的部分。该阵列700包含复数条字符线WL0、WL1、WL2、…，以及垂直该字符线之复数条位线BL0、BL1、BL2、BL3、BL4、BL5、BL6、BL7、…。设有多个内存单元MEM0、MEM1、MEM2、MEM3…，各内存单元包含可采用以上关于图3与图4所显示及描述的形式(包含第一与第二隔开电极及其间和与之接触之主动区域)的电阻式内存器件(例如，内存单元MEM0的电阻式内存器件RM0等)、与之串联之二极管(例如，与内存器件RM0串联之二极管DI0等)、以及存取晶体管(例如，存取晶体管TR0)。该内存器件MEM0、MEM1、MEM2、MEM3连接至该个别位线BL0、BL1、BL2、BL3，且二极管DI0、DI1、DI2、DI3经由共同线CL与该晶体管TR0之汲极D0连接个别的内存器件MEM0、MEM1、MEM2、MEM3，且各二极管系向前而指向与从其相关位线至该晶体管TR0之汲极D0同方向。将如所看到的，多组位线与电阻式内存器件-二极管(device-diode)的结构系结合单一、大区之晶体管(在本例子中，四组内存器件与结合晶体管之串联二极管)，且各此种内存器件-二极管的结构与晶体管之汲极连接位线。该字符线WL0系连接至该晶体管TR0之栅极。位线BL0、BL1、BL2、BL3之群组系藉由开关晶体管ST1来存取，该开关晶体管ST1将感测与写入放大器SA、WA连接至可被个别开关晶体管ST2、ST3、ST4、ST5连接至个别位线BL0、BL1、BL2、BL3之线路。例如，为了选择内存单元MEM1，选取了字符线WL0，关闭开关ST1，关闭开关ST3，而打开开关ST2、ST4、ST5，使得位线BL1被选取。于程序化内存单元MEM1之内存器件RM0中，电压系经由开关ST1与开关ST3施加至位线BL1，且该晶体管TR0之源极S0系接地，亦即，将共同源极CS接地。然后相对大的电流通过该内存器件MEM1与该二极管DI1(与此种电流同方向之前向偏压)至该晶体管TR0之汲极D0，并且至其接地源极S0。
在此高电流程序化情况下，大晶体管TR0提供高电流可驱动性以便达成该内存器件适当与快速的程序化。此大晶体管TR0(可操作连接此群组中之其它单元)对该群组之任何内存单元提供相同的优点。
该未选取的内存单元之二极管确保流动于该共同线CL中(从该选取的内存单元MEM1)的电流不能经由其它电阻式内存器件流回，该电流(若允许该电流流动)可能不需要改变此种内存器件之状态。
图34之阵列700的制造系图标于图35至图55中。最初参考图35与图36，设有p型硅半导体基板701，且经由使用已知的技术，使用氮化硅屏蔽(702，704，706，708，710)，设置隔开的栅极氧化物带712、714、716、718、720，及金属带722、724、726、728、730，以及多个隔离n+扩散区域732至754设置于基板701中，该n+扩散区域732至742系藉由硅沟槽绝缘区域756将该n+扩散区域744至754分隔开。接着，参考图37与图38，将氮化硅层758设置在所产生结构上方，并且将氮化硅层758平坦化以提供实质上平坦的上表面。将光阻层760设置在该氮化物层758上方，且如图所示图案化该光阻层760(图39与图40)。使用剩余的光阻作为屏蔽，将氮化层758蚀刻以设置其间狭长开口762、764，该开口762暴露n+区域736、748，该开口764暴露n+区域742、754(图41与图42)。于移除该光阻760后，将例如钨之金属层766设置在所产生结构上，该金属层766接触且连接该n+区域736、748、742、754(图43与图44)。将光阻层768设置在该金属层766上方，且如图所示将该光阻层768图案化(图45与图46)。使用剩余的光阻作为屏蔽，将该金属层766蚀刻以对氮化层758(图47与图48)设置其间的开口780至802，将该金属层766图案化同时保持该金属层766之碟状(plate-like)构造。
参考图49与图50，将另一氮化硅层804设置于所产生结构上，且使用适当的光阻屏蔽技术，将开口806至822蚀刻穿过该氮化层804及该氮化层758至该基板701中的n+区域(图50所示之开口812、814、816，其将作为所有开口806至822的例子，且至此之相关制程)。P型硅区域824、826、828系成长于该基板701之个别n+区域734、738、740上的开口812、814、816中(图51)。钨栓830、832、834系分别形成于该个别的开口812、814、816中，并且分别在该p型硅区域824、826、828之上且与之接触，以及将铜体836、838、840设置于该开口812、814、816中，且在该个别的钨栓830、832、834之上且与之接触(图52与图53)。进行氧化制程以在该个别铜体836、838、840上形成氧化铜842、844、846，且铜位线850(复数条铜位线848、850、852之其中一者，系形成于之前所描述之结构上方)接触该暴露的氧化铜842、844、846(图54与图55)(金属带724、726、728系如先前所示出及描述之该字符线)。
在与图34一致的此实施例中，各内存器件-二极管的结构系由n+区域和与之(二极管)接触之p型硅区域、和铜体、氧化铜部分、以及铜位线(内存器件)、串联连接该二极管与内存器件之该钨栓所组成。
该n+区域736、748、742、754均为该碟状金属导体766所共同连接的源极区域，该碟状金属导体766具有与这些源极区域接触的部分，和将该基板701分隔开之其它部分，以及连接至与该源极区域接触之部分。如将看到的，该碟状导体766与源极区域736、748、742、754一起形成共同源极。如上所示及描述的碟状导体766经由将该基板701分隔开之部分定义开口780至802，其中，该电阻式内存器件经由该碟状导体766中的个别开口与该基板701相通。类似于先前的实施例，将绝缘区域(例如绝缘区域756)设置于相邻多个源极区域之间。
如上所述使用屏蔽技术，将会看到该基板701之接点系自行对准于该个别n+源极区域(使用氮化硅作为屏蔽)，使得这些接点以有效方式达成适当的配置。
本发明之实施例之前面描述已提出用于示范及说明的目的。该描述并非要彻底或将本发明限制成揭露之精确形式。鉴于以上教示，其它的修改或变化是可能的。
所选择及描述的实施例系用以提供本发明之原理的最佳示范及其实际应用，从而使在此技术领域具有通常知识者能在各种实施例中利用本发明且使用各种修改如适用于深思过的特定使用。所有此种修改与变化均在本发明之范畴内，而如附加的申请专利范围所决定，同时根据其所赋予之正当、合法及平等之广度来诠释。
Claims (9)
1、一种半导体器件，包括：
基板(302)；
在该基板(302)中的多个源极区域；以及
连接该多个源极区域的狭长导体(378)，该狭长导体(378)沿着其长度相邻于该基板(302)被定位，从而与该多个源极区域一起形成共同源极。
2、如权利要求1所述的半导体器件，其中，该导体(378)包含与各该多个源极区域接触的第一部分(378A)，以及连接至该第一部分(378A)以及与该基板(302)分隔开的第二部分(378B)，该第二部分(378B)的剖面宽度比该第一部分(378A)宽。
3、一种半导体器件，包括：
基板(302)；
在该基板(302)中的第一多个源极区域；
在该基板(302)中的第二多个源极区域；
连接该第一多个源极区域以及定位在该基板(302)上的第一导体(378)；以及
连接该第二多个源极区域以及定位在该基板(302)上的第二导体(380)。
4、如权利要求3所述的半导体器件，其中，各该第一与第二导体(378，380)具有狭长的实质上笔直的配置。
5、如权利要求4所述的半导体器件，其中，该第一与第二导体(378，380)是实质上平行以及为分隔开的关系。
6、一种半导体器件，包括：
基板(701)；
在该基板(701)中的第一多个源极区域；
在该基板(701)中的第二多个源极区域；
碟状导体(766)，包括第一多个部分，该第一多个部分的其中一部分连接该第一多个源极区域以及定位在该基板(701)上，该第一多个部分的其中另一部分连接该第二多个源极区域以及定位在该基板(701)上；
该碟状导体(766)进一步包括连接该第一多个部分的第二多个部分，该第二多个部分与该基板(701)分隔开。
7、如权利要求6所述的半导体器件，其中，该碟状导体(766)定义穿通其中的开口，以及该半导体器件进一步包括在该基板(701)上方的电阻式内存器件，该电阻式内存器件通过该碟状导体(766)中的该开口与该基板(701)相通。
8、一种内存阵列(700)，包括：
字符线(WL)；
多个位线(BL)；
晶体管(TR)，包括第一与第二端以与栅极，该字符线(WL)将该栅极连接至该晶体管(TR)；
将第一位线(BL)与该晶体管(TR)的该第一端互连的第一结构，该第一结构包括电阻式内存器件(RM)；
将第二位线(BL)与该晶体管(TR)的该第一端互连的第二结构，该第二结构包括电阻式内存器件(RM)。
9、如权利要求8所述的内存阵列(700)，其中，该第一结构进一步包括与该电阻式内存器件(RM)串联的二极管(DI)，以及该第二结构包括与该电阻式内存器件(RM)串联的二极管(DI)。
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