JPH06291288A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法

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JPH06291288A
JPH06291288A JP5079930A JP7993093A JPH06291288A JP H06291288 A JPH06291288 A JP H06291288A JP 5079930 A JP5079930 A JP 5079930A JP 7993093 A JP7993093 A JP 7993093A JP H06291288 A JPH06291288 A JP H06291288A
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JP
Japan
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source
memory device
semiconductor memory
oxide film
resistance
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Application number
JP5079930A
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English (en)
Inventor
Hideharu Nakajima
英晴 中嶋
Takeshi Yamazaki
武 山崎
Kouichi Maari
浩一 真有
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B69/00Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 ソースラインが低抵抗で高速動作を行う不揮
発性半導体記憶装置を提供する。 【構成】 シリコン基板上にストライプ状のLOCOS
酸化膜2を形成し、全面に層間絶縁膜3を堆積させた
後、共通ソース部にコンタクトホール4を夫々に開口す
る。次に、低抵抗配線材料層をパターニングして、夫々
のコンタクトホール4をつなぐソースライン5Aを形成
する。このソースライン5Aにより、ソースがシャント
され、ソースラインの低抵抗化が図れ、高速動作が可能
となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、更に詳しくは、EPROM(Erasabl
e and Programmable ROM),マ
スクROM等の不揮発性メモリの製造分野に利用され得
る。
【0002】
【従来の技術及びこの発明が解決しようとする課題】近
年、高集積化・微細化に伴い、EPROMのセルサイズ
も縮小されてきている。このメモリセルサイズの縮小に
伴い、ソースラインの拡散層幅(アクティブスペース)
も縮小せざるを得なくなり、ソース抵抗の増大を来して
いる。このため、書き込み時に、共通ソースコンタクト
からAl配線にコンタクトをとっている部分より遠い位
置にあるメモリセルでは、メモリセルのソース電位が上
昇してしまう問題があった。これにより、バックバイア
スが印加された状態となり、書き込み特性が悪化する。
また、読み出し時は、トランジスタのオン抵抗に加え
て、ソース抵抗が直列につながり、オン電流が低下する
問題があった。この問題は、マスクROMでも同様であ
る。なお、図24は、従来構造のEPROMのレイアウ
トパターンを示している。図24中41は島状のLOC
OSのパターンを、42は第1ポリシリコン層のパター
ンを、43は第2ポリシリコン層を、44はAlコンタ
クトのパターンを、45はAl配線のパターンを示して
いる。図から判るように、各メモリセルのソースは必ず
しもコンタクト配線で結線されていないために、共通ソ
ースコンタクトからAl配線にコンタクトをとっている
部分より遠いメモリセルでは、ソース電位が上昇する。
本発明の解決しようとする課題は、ソース部の縮小を可
能とし、しかもソースラインの抵抗低減により高速動作
を可能にする不揮発性メモリを得るには、どのような手
段を講じればよいかという点にある。
【0003】また、従来EPROMをはじめとする不揮
発性メモリにおいて、素子分離手段として上記したよう
な島状LOCOSが用いられている。素子の高集積化を
実現するためには、素子の配線の微細化と同時に、メモ
リセルに対するLOCOSの占める割合を小さくするた
め、LOCOS分離幅をできるだけ狭めることが有効で
ある。しかし、LOCOSを形成すると、バーズビーク
の延びを無視することは出来ず、LOCOS間のバーズ
ビークの延びにより、LOCOSどうしがつながるとい
う問題がある。LOCOS間がつながる部分が、共通ソ
ースラインとなる場合、ソース・ドレインの注入イオン
がソース側に入らないために、高抵抗となり、アクセス
タイムが遅れるなどの不良を生じる可能性がある。一
方、EPROMやEEPROM(Electrical
ly Erasable andProgrammab
le ROM)では、書き込みを行うために、ドレイン
の拡散抵抗をPLD(Profiled Lightl
y Doped Drain)構造とすることが一般的
に用いられている。この場合、ソース側は、できるだけ
低抵抗化を図るため、通常のLDD(Lightly
Doped Drain)構造であればよく、ソース・
ドレインを非対称とすることが望ましい。本発明が解決
しようとする課題は、ドレイン側PLD構造を選択的に
形成出来るようにするには、どのような手段を構造を講
じればよいかという点にも置かれている。
【0004】さらに、従来フローティングゲートを持つ
半導体装置で、特にNOR型と称される高濃度のN型拡
散層で比較的長い距離を要するので、その部分だけでも
低抵抗にしたい。しかし、このソース部分は、素子の微
細化により、この拡散層抵抗は徐々に高くなっている。
これは、ソース・ドレイン間のパンチスルー耐圧を確保
するために接合深さXjを浅くしようとする考えから、
熱工程を低温化したために起こっている。このようなソ
ース抵抗の増大により、素子のスピードが遅くなる問題
があった。本発明のもう1つの解決しようとする課題
は、ソース抵抗を下げ高速化を図ると共に、パンチスル
ー耐圧を持つ半導体装置を得るにはどのような手段を講
じればよいかという点にある。
【0005】
【課題を解決するための手段】この出願の請求項1記載
の発明は、半導体基板に素子分離部を介して複数のメモ
リセルトランジスタが形成された不揮発性半導体記憶装
置において、上記メモリセルトランジスタの共通ソース
部を低抵抗配線で結線することを、解決手段としてい
る。
【0006】請求項2記載の発明は、上記素子分離部が
ストライプ状に配置されたLOCOS酸化膜であること
を特徴とする。
【0007】請求項3記載の発明は、上記低抵抗配線が
不純物拡散層であることを特徴とする。
【0008】また、この出願の請求項4記載の発明は、
半導体基板表面に島状のLOCOS酸化膜が複数配設さ
れる不揮発性半導体記憶装置の製造方法において、上記
LOCOS酸化膜を形成する前に予め高濃度の不純物を
共通ソースライン部に注入し、その後、酸化を行いLO
COS酸化膜のバーズビークを延ばしてLOCOS酸化
膜どうしを結合させることを、解決手段としている。
【0009】さらに、この出願の請求項5記載の発明
は、フローティングゲートを持つ不揮発性半導体記憶装
置の製造方法において、メモリセルのソース部への不純
物注入をコントロールゲート形成前に行うことを解決手
段としている。
【0010】
【作用】この出願の請求項1記載の発明においては、共
通ソース部が低抵抗配線で結線されているため高速動作
が可能となる。また書き込み時に、共通ソースコンタク
トから例えばAl配線にコンタクトをとっている部分よ
り遠いメモリセルのソース電位上昇を防止できる。ま
た、ソース抵抗が小さくなるために、読み出し時におい
ては、オン電流の減少を防止できる。請求項2記載の発
明においては、素子分離部がストライプ状に配置される
ため、フローディングゲートを形成するポリシリコンパ
ターンがずれた場合でも、フローディングゲートと半導
体基板間の容量が変わらず、安定したしきい値電圧及び
書き込み特性を維持する作用がある。請求項3記載の発
明は、共通ソース部を不純物拡散層をもって導通させる
ため、ソース部が縮小されても、ソースのシャントが形
成できる。
【0011】また、この出願の請求項4記載の発明にお
いては、LOCOS酸化膜を形成する前に、共通ソース
ライン部に不純物注入を行うため、ソース抵抗を下げス
ピードアップ化を図ることができる。また、LOCOS
酸化膜どうしを結合させた後、ドレイン部へイオン注入
を行うことにより、ソース・ドレインへ選択的に不純物
導入を行うことができる。
【0012】さらに、この出願の請求項5記載の発明に
おいては、メモリセルのソース部への不純物注入をコン
トロールゲート形成前に行うことにより、ソース抵抗を
容易に下げる作用を有する。このため、メモリの高速化
を図ることができる。
【0013】
【実施例】以下、この発明に係る不揮発性半導体記憶装
置の詳細を図面に示す実施例に基づいて説明する。
【0014】(実施例1)本実施例は、ストライプ状の
LOCOS酸化膜を有するEPROMの製造方法に係わ
る。
【0015】先ず、図1(a)に示すようなLOCOS
酸化膜2を形成する。この形成方法は、シリコン基板1
表面にパッドSiO2膜(厚さ10nm)を形成した
後、SiN膜(厚さ100nm)をCVD法で形成す
る。次に、フォトレジスト技術及びエッチング技術を用
いて、SiN膜を図2(a)に示すようなLOCOS酸
化膜2のパターンに形成する。そして、チャネルストッ
プ層(図示省略する)をイオン注入を行って形成する。
その後、LOCOS酸化膜2を酸化して形成し、SiN
膜及びパッドSiO2膜をエッチングして除去する。そ
の後、層間絶縁膜(SiO2)3を100nmの厚さに
堆積させる。なお、図1(b)は図1(a)のX−X断
面図、図1(c)は図1(a)のY−Y断面図である。
【0016】次に、ソース・ドレイン領域にイオン注入
を行う。なお、この際、共通ソースラインにもイオン注
入を行う。図中1Aはソースを示している。次いで、図
2(a)に示すように、各ソースにコンタクトホール4
を窓開けする。図2(b)は図2(a)のX−X断面
図、図2(c)はY−Y断面図である。
【0017】その後、第1ポリシリコン膜5をCVD法
により、厚さが100nmになるように堆積させる。次
に、この第1ポリシリコン膜5に不純物拡散を、900
℃,50分の条件で行う。この後、フォトリソグラフィ
ー技術及びドライエッチング技術を用いて、ソースライ
ン5Aをパターニングする。このソースライン5Aは、
図3(a)に示すように、各ソース1Aを結線して、ソ
ース抵抗を低減させる。なお、図3(b)は図3(a)
のX−X断面図、図3(c)はY−Y断面図である。
【0018】次に、酸化処理を施し、ゲート酸化膜(厚
さ30nm)6を形成した後、全面に第2ポリシリコン
膜をCVD法で堆積させた後、フォトリソグラフィー技
術及びドライエッチング技術を用いて第2ポリシリコン
膜をパターニングし、図4(a)に示すようなフローデ
ィングゲート7を形成する。なお、図4(b)は図4
(a)のX−X断面図、図4(c)は同図(a)のY−
Y断面図である。
【0019】次に、メモリセル領域全面に酸化膜(厚さ
10nm)と、CVD法によるSiN膜(厚さ20n
m)とからなる絶縁膜8を形成し、その表面に第3ポリ
シリコン膜をCVD法により堆積させる。そして、この
第3ポリシリコン膜に不純物拡散処理を施した後、周知
の技術を用いて第3ポリシリコン膜をパターニングし
て、図5(a)に示すようなコントロールゲート9を形
成する。
【0020】なお、図5(b)は図5(a)のX−X断
面図、図5(c)は図5(a)のY−Y断面図である。
【0021】次に、ソース・ドレインに、イオン注入を
行った後、図7(a)及び(b)に示すように、CVD
法によりSiO2で成る層間絶縁膜10を堆積させる。
なお、図7中1Bはドレインを示している。次に、図6
に示すように、ドレイン上にコンタクトホール11を開
口し、次いでAl(Al−1%Si)膜を堆積させて
(厚さ1μm)、パターニングを行いAl配線12を形
成する。さらに、全面にプラズマCVD法によりSiN
膜13を堆積させ、その後、パッド部等を形成して完了
する。
【0022】本実施例では、ストライプ状のLOCOS
酸化膜2を形成しているため、ワード線がマスクずれし
てもフローティングゲート7とシリコン基板1間の面積
が一定となるため、EPROMの容量カップリング比
(C1PS-Sub/C2PS1PSの容量比)を一定とすること
ができる。なお、図8は、本実施例のストライプ状のL
OCOS酸化膜2を適用した場合に、図示するように、
コントロールゲート9が幅方向にΔlずれても互いに逆
方向の斜線部の面積は不変であることを示している。こ
のため、第1ポリシリコン膜(フローティングゲート)
とシリコン基板間の容量C1PS-Subと、第2ポリシリコ
ン膜(コントロールゲート)と第1ポリシリコン膜(フ
ローティングゲート)間の容量C2PS-1PSの比(カップ
リング比)は変わらない。なお、図9は、島状のLOC
OS酸化膜2Aの場合のコントロールゲートのずれを示
す説明図である。この図からコントロールゲート9Aが
幅方向にΔlずれると互いに逆方向の斜線部の面積が増
大し、カップリング比が変化することが判る。本実施例
では、ストライプ状のLOCOS酸化膜を用いたことに
より、コントロールゲートにずれが生じてもカップリン
グ比が一定となり容量が変わらず安定したしきい値,書
き込み特性を維持できる。
【0023】また、本実施例では、ソースラインにシャ
ントが形成されるため、共通ソースラインの低抵抗化が
達成され、高速動作のEPROMが得られる。なお、本
実施例では、共通ソースライン5Aを第1ポリシリコン
膜で形成したが、フローティングゲートとコントロール
ゲートで成るスタックトゲートを形成した後に、各ソー
ス部にコンタクトホールを形成して導電膜をパターニン
グしてもよい。また、この他に、スタックトゲートを形
成した後にソースと導電型の同じ不純物をイオン注入し
て形成した拡散層でソースを結線してもよい。さらに、
本実施例においては、ソースシャント配線とスタックト
ゲートを重ねて形成したが、離れた構造としても勿論よ
い。また、本実施例はストライプ状のLOCOS酸化膜
に本発明を適用したが、島状のLOCOS酸化膜に適用
しても勿論よい。
【0024】さらに、本実施例では、EPROMに本発
明を適用して説明したが、EEPROMやマスクROM
にも適用することが可能である。
【0025】(実施例2)本実施例は、島状のLOCO
S酸化膜を形成する構造のEPROMにおいて、LOC
OS酸化を行う前に、予め共通ソースラインに高濃度の
不純物を注入する。この後に、LOCOS酸化を行って
バーズビークを延ばすことによりLOCOS酸化膜どう
しをつなぎ、ドレインにはPLD(Profiled
LDD)構造を形成する。
【0026】先ず、本実施例では、図10に示すよう
に、シリコン基板21表面にシリコン酸化膜22を形成
し、この後、図11に示すように、SiN膜23をCV
D法により堆積させる。その後、図12に示すようにレ
ジスト24をパターニングし、LOCOS酸化される部
分のSiN膜23をドライエッチングにより除去する
(図13)。
【0027】次に、図18に示すLOCOS酸化膜のパ
ターンLPにおいて、共通ソースライン部分(図18中
A−Aで示す)があくようにレジスト25のパターニン
グを行い、図14に示すようにイオン注入を行い不純物
を導入する。なお、本実施例では、この不純物イオンと
してリン(P)またはヒ素(As)を用いる。このとき
の注入エネルギーは30〜40KeV,ドーズ量は2E
13〜5E14/cm2が望ましい。その後、図15に
示すように、P型/N型領域に夫々チャネルストップイ
オン注入を通常の条件で行う。
【0028】次いで、LOCOS酸化を行い、図16に
示すように、LOCOS酸化膜26のバーズビーク26
Aを延ばして対向するLOCOS酸化膜26どうしをつ
なぐ。このとき、ソース部分の不純物は上記したよう
に、PまたはAsを用いているため、主にシリコン基板
側に偏析される。図17は、SiN膜23を除去した状
態を示している。
【0029】その後、ポリシリコン膜を全面に堆積させ
た後、図19に示すようにパターニングしてフローティ
ングゲート27を形成する。次に、絶縁膜を介して、ポ
リサイド膜を形成した後、このポリサイド膜をパターニ
ングして図19に示すようなコントロールゲート28を
形成してワード線とする。この後、ドレイン側は、PL
D構造にする。この構造は、EPROMやEEPROM
で書き込み効率を上げると同時に、ソース・ドレイン間
のパンチスルーを防止するなどの効果がある。書き込み
効率を上げ、且つドレイン障害を防止するには、ドレイ
ン側のn型層を最適化する必要がある。しかし、ソース
抵抗を上げるためには、高濃度のAsまたはPをドーピ
ングする必要があり、ドレイン側と整合をとることが困
難である。このような場合には、ソース・ドレインを各
々打ち分ける必要があるが、本実施例ではソース側のL
OCOS酸化膜間が酸化膜で覆われているため、選択的
にイオン注入をすることが可能である。
【0030】その後、周知の技術を用いてサイドウォー
ルを形成し、層間膜,Al配線,オーバーコートを形成
していく。
【0031】本実施例においては、EPROMに本発明
を適用したが、EEPROMなどの不揮発性半導体記憶
装置にも適用することができる。
【0032】(実施例3)本実施例は、フローティング
ゲートを持つ不揮発性半導体記憶装置、特にNOR型と
称されるEPROMの製造方法に関する。
【0033】まず、図20に本実施例におけるメモリセ
ルの配置を表した平面図を示す。同図中、31はLOC
OS酸化膜、32はフローティングゲート、33はコン
トロールゲート、34はコンタクト、35はドレイン、
36はソースを示している。本実施例は、ソース36の
抵抗を低減させる。
【0034】まず、LOCOS酸化膜31を形成し、フ
ローティングゲートのケート酸化膜を約20nmの厚さ
に形成する。次に、フローティングゲートとなるポリシ
リコン膜をCVD法で厚さ150nmとなるように堆積
させる。この後、フォトリソグラフィー技術により、抵
抗を下げたい拡散層の領域と従来どおりのフローティン
グゲートを分離するためのスペースを開口した後、ポリ
シリコン膜を反応性イオンエッチングによりエッチング
する(図21)。ここで、図21中37がフローティン
グゲートを分離するためのスペースで、38は抵抗を下
げたいソースに相当する。この状態で、例えば、Asを
50KeVの加速エネルギーで5E15/cm2注入す
る。このとき、フローティングゲートを分離するための
スペース37にはLOCOS酸化膜31があるため、そ
れがマスクとなり、また、メモリセルのソースのゲート
端にはこの後にコントロールゲートとセルファラインで
エッチングされるフローティングゲートがあり注入され
ない。即ち、多少接合深さ(Xj)が深くなって横拡散
が生じても、メモリセルのパンチスルーには影響しな
い。注入後、レジストを剥離した後、フローティングゲ
ートとコントロールゲートを絶縁する絶縁膜の形成が行
われる。このときの熱処理で注入されたAsはアニール
される。絶縁膜形成後さらに、不要な箇所のフローティ
ングゲートがエッチングされる。ここで、エッチングさ
れる不要な箇所とは、周辺トランジスタに相当する部分
である。エッチング後、コントロールゲート/周辺ゲー
トとなるポリシコン膜を200nmの厚さにCVDを行
い、フォトリソグラフィー技術で図22に示すようなレ
ジスト39をパターニングする。さらに、周辺ゲート部
分をレジストで覆ったまま、図23に示すように、セル
フアラインでフローティングゲートをエッチングする。
このとき、予め不純物を注入したソースには、フローテ
ィングゲートがないため、シリコン基板がエッチングさ
れる。通常のn+拡散層はこの状態で、もしくはゲート
にサイドウォールを形成した状態の後にその不純物注入
が行われる。
【0035】次に、周知の技術で層間絶縁膜を形成し、
コンタクトホールを形成する。そして、配線用のAlを
パターニングし、保護用の絶縁膜を形成してチップを製
造する。
【0036】本実施例によれば、ソースのn+拡散層
は、フローティングゲートとコントロールゲート間の絶
縁膜形成時の熱処理、さらにはサイドウォール用の絶縁
膜形成時の熱処理により充分アニールされるので他の拡
散領域より充分に抵抗の低い拡散層になる。
【0037】以上、実施例1〜3について説明したが、
本発明はこれらに限定されるものではなく、各種の不揮
発性半導体記憶装置に適用でき、また各種の条件の変更
可能である。
【0038】
【発明の効果】以上の説明から明らかなように、この出
願の請求項1記載の発明によれば、ソース拡散層を縮小
してもソースのシャントが形成されるため、ソース抵抗
を低下させ、高速動作を可能にする効果がある。また、
請求項2記載の発明によれば、LOCOS酸化膜がスト
ライプ状であるため、ゲートがずれてパターニングされ
ても、安定したしきい値電圧、書き込み特性を維持する
効果がある。さらに、請求項3記載の発明は、プロセス
を複雑化させることなくソースラインの低抵抗化を図れ
る効果がある。
【0039】この出願の請求項4記載の発明によれば、
LOCOS酸化膜の微細化を図ることができる。また、
ソース・ドレインを選択的にイオン注入できる効果があ
る。さらに、LOCOS酸化前にソースにイオン注入を
施すため、ソース抵抗を下げ高速動作を可能にする効果
がある。
【0040】この出願の請求項5記載の説明によれば、
ソース抵抗を容易に下げることができ、高速動作が可能
となる。また、工程数の増加を抑える効果がある。さら
に、接合深さ(Xi)を深くすることによるパンチスル
ー耐圧の低下を避られる効果がある。
【図面の簡単な説明】
【図1】(a)は実施例1の平面図、(b)は(a)の
X−X断面図、(c)は(a)のY−Y断面図。
【図2】(a)は実施例1の平面図、(b)は(a)の
X−X断面図、(c)は(a)のY−Y断面図。
【図3】(a)は実施例1の平面図、(b)は(a)の
X−X断面図、(c)は(a)のY−Y断面図。
【図4】(a)は実施例1の平面図、(b)は(a)の
X−X断面図、(c)は(a)のY−Y断面図。
【図5】(a)は実施例1の平面図、(b)は(a)の
X−X断面図、(c)は(a)のY−Y断面図。
【図6】実施例1の平面図。
【図7】(a)は図6のX−X断面図、(b)は図6の
Y−Y断面図。
【図8】ストライプ状のLOCOS酸化膜とゲートを示
す説明図。
【図9】島状のLOCOS酸化膜とゲートを示す説明
図。
【図10】実施例2の工程断面図。
【図11】実施例2の工程断面図。
【図12】実施例2の工程断面図。
【図13】実施例2の工程断面図。
【図14】実施例2の工程断面図。
【図15】実施例2の工程断面図。
【図16】実施例2の工程断面図。
【図17】実施例2の工程断面図。
【図18】実施例2のLOCOSパターンを示す平面
図。
【図19】実施例2の平面図。
【図20】実施例3の工程を示す平面図。
【図21】実施例3の工程を示す平面図。
【図22】実施例3の工程を示す平面図。
【図23】実施例3の工程を示す平面図。
【図24】従来例の平面図。
【符号の説明】
1…シリコン基板 1A…ソース 2…LOCOS酸化膜 4…コンタクトホール 5A…ソースライン 7…フローティングゲート 9…コントロールゲート 26…LOCOS酸化膜 26A…バーズビーク

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板に素子分離部を介して複数の
    メモリセルトランジスタが形成された不揮発性半導体記
    憶装置において、 上記メモリセルトランジスタの共通ソース部を低抵抗配
    線で結線することを特徴とする不揮発性半導体記憶装
    置。
  2. 【請求項2】 前記素子分離部は、ストライプ状に配置
    されたLOCOS酸化膜である請求項1記載の不揮発性
    半導体記憶装置。
  3. 【請求項3】 前記低抵抗配線が不純物拡散層である請
    求項1記載の不揮発性半導体記憶装置。
  4. 【請求項4】 半導体基板表面に島状のLOCOS酸化
    膜が複数配設される不揮発性半導体記憶装置の製造方法
    において、 上記LOCOS酸化膜を形成する前に予め高濃度の不純
    物を共通ソースライン部に注入し、その後、酸化を行い
    LOCOS酸化膜のバーズビークを延ばしてLOCOS
    酸化膜どうしを結合させることを特徴とする不揮発性半
    導体記憶装置の製造方法。
  5. 【請求項5】 フローティングゲートを持つ不揮発性半
    導体記憶装置の製造方法において、 メモリセルのソース部への不純物注入をコントロールゲ
    ート形成前に行うことを特徴とする不揮発性半導体記憶
    装置の製造方法。
JP5079930A 1993-04-07 1993-04-07 不揮発性半導体記憶装置及びその製造方法 Pending JPH06291288A (ja)

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JP5079930A JPH06291288A (ja) 1993-04-07 1993-04-07 不揮発性半導体記憶装置及びその製造方法

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JP5079930A JPH06291288A (ja) 1993-04-07 1993-04-07 不揮発性半導体記憶装置及びその製造方法

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