JPH06291288A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH06291288A JPH06291288A JP5079930A JP7993093A JPH06291288A JP H06291288 A JPH06291288 A JP H06291288A JP 5079930 A JP5079930 A JP 5079930A JP 7993093 A JP7993093 A JP 7993093A JP H06291288 A JPH06291288 A JP H06291288A
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Abstract
(57)【要約】
【目的】 ソースラインが低抵抗で高速動作を行う不揮
発性半導体記憶装置を提供する。 【構成】 シリコン基板上にストライプ状のＬＯＣＯＳ
酸化膜２を形成し、全面に層間絶縁膜３を堆積させた
後、共通ソース部にコンタクトホール４を夫々に開口す
る。次に、低抵抗配線材料層をパターニングして、夫々
のコンタクトホール４をつなぐソースライン５Ａを形成
する。このソースライン５Ａにより、ソースがシャント
され、ソースラインの低抵抗化が図れ、高速動作が可能
となる。
発性半導体記憶装置を提供する。 【構成】 シリコン基板上にストライプ状のＬＯＣＯＳ
酸化膜２を形成し、全面に層間絶縁膜３を堆積させた
後、共通ソース部にコンタクトホール４を夫々に開口す
る。次に、低抵抗配線材料層をパターニングして、夫々
のコンタクトホール４をつなぐソースライン５Ａを形成
する。このソースライン５Ａにより、ソースがシャント
され、ソースラインの低抵抗化が図れ、高速動作が可能
となる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、更に詳しくは、ＥＰＲＯＭ（Ｅｒａｓａｂｌ
ｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ），マ
スクＲＯＭ等の不揮発性メモリの製造分野に利用され得
る。
法に関し、更に詳しくは、ＥＰＲＯＭ（Ｅｒａｓａｂｌ
ｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ），マ
スクＲＯＭ等の不揮発性メモリの製造分野に利用され得
る。
【０００２】
【従来の技術及びこの発明が解決しようとする課題】近
年、高集積化・微細化に伴い、ＥＰＲＯＭのセルサイズ
も縮小されてきている。このメモリセルサイズの縮小に
伴い、ソースラインの拡散層幅（アクティブスペース）
も縮小せざるを得なくなり、ソース抵抗の増大を来して
いる。このため、書き込み時に、共通ソースコンタクト
からＡｌ配線にコンタクトをとっている部分より遠い位
置にあるメモリセルでは、メモリセルのソース電位が上
昇してしまう問題があった。これにより、バックバイア
スが印加された状態となり、書き込み特性が悪化する。
また、読み出し時は、トランジスタのオン抵抗に加え
て、ソース抵抗が直列につながり、オン電流が低下する
問題があった。この問題は、マスクＲＯＭでも同様であ
る。なお、図２４は、従来構造のＥＰＲＯＭのレイアウ
トパターンを示している。図２４中４１は島状のＬＯＣ
ＯＳのパターンを、４２は第１ポリシリコン層のパター
ンを、４３は第２ポリシリコン層を、４４はＡｌコンタ
クトのパターンを、４５はＡｌ配線のパターンを示して
いる。図から判るように、各メモリセルのソースは必ず
しもコンタクト配線で結線されていないために、共通ソ
ースコンタクトからＡｌ配線にコンタクトをとっている
部分より遠いメモリセルでは、ソース電位が上昇する。
本発明の解決しようとする課題は、ソース部の縮小を可
能とし、しかもソースラインの抵抗低減により高速動作
を可能にする不揮発性メモリを得るには、どのような手
段を講じればよいかという点にある。
年、高集積化・微細化に伴い、ＥＰＲＯＭのセルサイズ
も縮小されてきている。このメモリセルサイズの縮小に
伴い、ソースラインの拡散層幅（アクティブスペース）
も縮小せざるを得なくなり、ソース抵抗の増大を来して
いる。このため、書き込み時に、共通ソースコンタクト
からＡｌ配線にコンタクトをとっている部分より遠い位
置にあるメモリセルでは、メモリセルのソース電位が上
昇してしまう問題があった。これにより、バックバイア
スが印加された状態となり、書き込み特性が悪化する。
また、読み出し時は、トランジスタのオン抵抗に加え
て、ソース抵抗が直列につながり、オン電流が低下する
問題があった。この問題は、マスクＲＯＭでも同様であ
る。なお、図２４は、従来構造のＥＰＲＯＭのレイアウ
トパターンを示している。図２４中４１は島状のＬＯＣ
ＯＳのパターンを、４２は第１ポリシリコン層のパター
ンを、４３は第２ポリシリコン層を、４４はＡｌコンタ
クトのパターンを、４５はＡｌ配線のパターンを示して
いる。図から判るように、各メモリセルのソースは必ず
しもコンタクト配線で結線されていないために、共通ソ
ースコンタクトからＡｌ配線にコンタクトをとっている
部分より遠いメモリセルでは、ソース電位が上昇する。
本発明の解決しようとする課題は、ソース部の縮小を可
能とし、しかもソースラインの抵抗低減により高速動作
を可能にする不揮発性メモリを得るには、どのような手
段を講じればよいかという点にある。
【０００３】また、従来ＥＰＲＯＭをはじめとする不揮
発性メモリにおいて、素子分離手段として上記したよう
な島状ＬＯＣＯＳが用いられている。素子の高集積化を
実現するためには、素子の配線の微細化と同時に、メモ
リセルに対するＬＯＣＯＳの占める割合を小さくするた
め、ＬＯＣＯＳ分離幅をできるだけ狭めることが有効で
ある。しかし、ＬＯＣＯＳを形成すると、バーズビーク
の延びを無視することは出来ず、ＬＯＣＯＳ間のバーズ
ビークの延びにより、ＬＯＣＯＳどうしがつながるとい
う問題がある。ＬＯＣＯＳ間がつながる部分が、共通ソ
ースラインとなる場合、ソース・ドレインの注入イオン
がソース側に入らないために、高抵抗となり、アクセス
タイムが遅れるなどの不良を生じる可能性がある。一
方、ＥＰＲＯＭやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）では、書き込みを行うために、ドレイン
の拡散抵抗をＰＬＤ（Ｐｒｏｆｉｌｅｄ Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることが一般的
に用いられている。この場合、ソース側は、できるだけ
低抵抗化を図るため、通常のＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造であればよく、ソース・
ドレインを非対称とすることが望ましい。本発明が解決
しようとする課題は、ドレイン側ＰＬＤ構造を選択的に
形成出来るようにするには、どのような手段を構造を講
じればよいかという点にも置かれている。
発性メモリにおいて、素子分離手段として上記したよう
な島状ＬＯＣＯＳが用いられている。素子の高集積化を
実現するためには、素子の配線の微細化と同時に、メモ
リセルに対するＬＯＣＯＳの占める割合を小さくするた
め、ＬＯＣＯＳ分離幅をできるだけ狭めることが有効で
ある。しかし、ＬＯＣＯＳを形成すると、バーズビーク
の延びを無視することは出来ず、ＬＯＣＯＳ間のバーズ
ビークの延びにより、ＬＯＣＯＳどうしがつながるとい
う問題がある。ＬＯＣＯＳ間がつながる部分が、共通ソ
ースラインとなる場合、ソース・ドレインの注入イオン
がソース側に入らないために、高抵抗となり、アクセス
タイムが遅れるなどの不良を生じる可能性がある。一
方、ＥＰＲＯＭやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ ａｎｄＰｒｏｇｒａｍｍａｂ
ｌｅ ＲＯＭ）では、書き込みを行うために、ドレイン
の拡散抵抗をＰＬＤ（Ｐｒｏｆｉｌｅｄ Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることが一般的
に用いられている。この場合、ソース側は、できるだけ
低抵抗化を図るため、通常のＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造であればよく、ソース・
ドレインを非対称とすることが望ましい。本発明が解決
しようとする課題は、ドレイン側ＰＬＤ構造を選択的に
形成出来るようにするには、どのような手段を構造を講
じればよいかという点にも置かれている。
【０００４】さらに、従来フローティングゲートを持つ
半導体装置で、特にＮＯＲ型と称される高濃度のＮ型拡
散層で比較的長い距離を要するので、その部分だけでも
低抵抗にしたい。しかし、このソース部分は、素子の微
細化により、この拡散層抵抗は徐々に高くなっている。
これは、ソース・ドレイン間のパンチスルー耐圧を確保
するために接合深さＸｊを浅くしようとする考えから、
熱工程を低温化したために起こっている。このようなソ
ース抵抗の増大により、素子のスピードが遅くなる問題
があった。本発明のもう１つの解決しようとする課題
は、ソース抵抗を下げ高速化を図ると共に、パンチスル
ー耐圧を持つ半導体装置を得るにはどのような手段を講
じればよいかという点にある。
半導体装置で、特にＮＯＲ型と称される高濃度のＮ型拡
散層で比較的長い距離を要するので、その部分だけでも
低抵抗にしたい。しかし、このソース部分は、素子の微
細化により、この拡散層抵抗は徐々に高くなっている。
これは、ソース・ドレイン間のパンチスルー耐圧を確保
するために接合深さＸｊを浅くしようとする考えから、
熱工程を低温化したために起こっている。このようなソ
ース抵抗の増大により、素子のスピードが遅くなる問題
があった。本発明のもう１つの解決しようとする課題
は、ソース抵抗を下げ高速化を図ると共に、パンチスル
ー耐圧を持つ半導体装置を得るにはどのような手段を講
じればよいかという点にある。
【０００５】
【課題を解決するための手段】この出願の請求項１記載
の発明は、半導体基板に素子分離部を介して複数のメモ
リセルトランジスタが形成された不揮発性半導体記憶装
置において、上記メモリセルトランジスタの共通ソース
部を低抵抗配線で結線することを、解決手段としてい
る。
の発明は、半導体基板に素子分離部を介して複数のメモ
リセルトランジスタが形成された不揮発性半導体記憶装
置において、上記メモリセルトランジスタの共通ソース
部を低抵抗配線で結線することを、解決手段としてい
る。
【０００６】請求項２記載の発明は、上記素子分離部が
ストライプ状に配置されたＬＯＣＯＳ酸化膜であること
を特徴とする。
ストライプ状に配置されたＬＯＣＯＳ酸化膜であること
を特徴とする。
【０００７】請求項３記載の発明は、上記低抵抗配線が
不純物拡散層であることを特徴とする。
不純物拡散層であることを特徴とする。
【０００８】また、この出願の請求項４記載の発明は、
半導体基板表面に島状のＬＯＣＯＳ酸化膜が複数配設さ
れる不揮発性半導体記憶装置の製造方法において、上記
ＬＯＣＯＳ酸化膜を形成する前に予め高濃度の不純物を
共通ソースライン部に注入し、その後、酸化を行いＬＯ
ＣＯＳ酸化膜のバーズビークを延ばしてＬＯＣＯＳ酸化
膜どうしを結合させることを、解決手段としている。
半導体基板表面に島状のＬＯＣＯＳ酸化膜が複数配設さ
れる不揮発性半導体記憶装置の製造方法において、上記
ＬＯＣＯＳ酸化膜を形成する前に予め高濃度の不純物を
共通ソースライン部に注入し、その後、酸化を行いＬＯ
ＣＯＳ酸化膜のバーズビークを延ばしてＬＯＣＯＳ酸化
膜どうしを結合させることを、解決手段としている。
【０００９】さらに、この出願の請求項５記載の発明
は、フローティングゲートを持つ不揮発性半導体記憶装
置の製造方法において、メモリセルのソース部への不純
物注入をコントロールゲート形成前に行うことを解決手
段としている。
は、フローティングゲートを持つ不揮発性半導体記憶装
置の製造方法において、メモリセルのソース部への不純
物注入をコントロールゲート形成前に行うことを解決手
段としている。
【００１０】
【作用】この出願の請求項１記載の発明においては、共
通ソース部が低抵抗配線で結線されているため高速動作
が可能となる。また書き込み時に、共通ソースコンタク
トから例えばＡｌ配線にコンタクトをとっている部分よ
り遠いメモリセルのソース電位上昇を防止できる。ま
た、ソース抵抗が小さくなるために、読み出し時におい
ては、オン電流の減少を防止できる。請求項２記載の発
明においては、素子分離部がストライプ状に配置される
ため、フローディングゲートを形成するポリシリコンパ
ターンがずれた場合でも、フローディングゲートと半導
体基板間の容量が変わらず、安定したしきい値電圧及び
書き込み特性を維持する作用がある。請求項３記載の発
明は、共通ソース部を不純物拡散層をもって導通させる
ため、ソース部が縮小されても、ソースのシャントが形
成できる。
通ソース部が低抵抗配線で結線されているため高速動作
が可能となる。また書き込み時に、共通ソースコンタク
トから例えばＡｌ配線にコンタクトをとっている部分よ
り遠いメモリセルのソース電位上昇を防止できる。ま
た、ソース抵抗が小さくなるために、読み出し時におい
ては、オン電流の減少を防止できる。請求項２記載の発
明においては、素子分離部がストライプ状に配置される
ため、フローディングゲートを形成するポリシリコンパ
ターンがずれた場合でも、フローディングゲートと半導
体基板間の容量が変わらず、安定したしきい値電圧及び
書き込み特性を維持する作用がある。請求項３記載の発
明は、共通ソース部を不純物拡散層をもって導通させる
ため、ソース部が縮小されても、ソースのシャントが形
成できる。
【００１１】また、この出願の請求項４記載の発明にお
いては、ＬＯＣＯＳ酸化膜を形成する前に、共通ソース
ライン部に不純物注入を行うため、ソース抵抗を下げス
ピードアップ化を図ることができる。また、ＬＯＣＯＳ
酸化膜どうしを結合させた後、ドレイン部へイオン注入
を行うことにより、ソース・ドレインへ選択的に不純物
導入を行うことができる。
いては、ＬＯＣＯＳ酸化膜を形成する前に、共通ソース
ライン部に不純物注入を行うため、ソース抵抗を下げス
ピードアップ化を図ることができる。また、ＬＯＣＯＳ
酸化膜どうしを結合させた後、ドレイン部へイオン注入
を行うことにより、ソース・ドレインへ選択的に不純物
導入を行うことができる。
【００１２】さらに、この出願の請求項５記載の発明に
おいては、メモリセルのソース部への不純物注入をコン
トロールゲート形成前に行うことにより、ソース抵抗を
容易に下げる作用を有する。このため、メモリの高速化
を図ることができる。
おいては、メモリセルのソース部への不純物注入をコン
トロールゲート形成前に行うことにより、ソース抵抗を
容易に下げる作用を有する。このため、メモリの高速化
を図ることができる。
【００１３】
【実施例】以下、この発明に係る不揮発性半導体記憶装
置の詳細を図面に示す実施例に基づいて説明する。
置の詳細を図面に示す実施例に基づいて説明する。
【００１４】（実施例１）本実施例は、ストライプ状の
ＬＯＣＯＳ酸化膜を有するＥＰＲＯＭの製造方法に係わ
る。
ＬＯＣＯＳ酸化膜を有するＥＰＲＯＭの製造方法に係わ
る。
【００１５】先ず、図１（ａ）に示すようなＬＯＣＯＳ
酸化膜２を形成する。この形成方法は、シリコン基板１
表面にパッドＳｉＯ2膜（厚さ１０ｎｍ）を形成した
後、ＳｉＮ膜（厚さ１００ｎｍ）をＣＶＤ法で形成す
る。次に、フォトレジスト技術及びエッチング技術を用
いて、ＳｉＮ膜を図２（ａ）に示すようなＬＯＣＯＳ酸
化膜２のパターンに形成する。そして、チャネルストッ
プ層（図示省略する）をイオン注入を行って形成する。
その後、ＬＯＣＯＳ酸化膜２を酸化して形成し、ＳｉＮ
膜及びパッドＳｉＯ2膜をエッチングして除去する。そ
の後、層間絶縁膜（ＳｉＯ2）３を１００ｎｍの厚さに
堆積させる。なお、図１（ｂ）は図１（ａ）のＸ−Ｘ断
面図、図１（ｃ）は図１（ａ）のＹ−Ｙ断面図である。
酸化膜２を形成する。この形成方法は、シリコン基板１
表面にパッドＳｉＯ2膜（厚さ１０ｎｍ）を形成した
後、ＳｉＮ膜（厚さ１００ｎｍ）をＣＶＤ法で形成す
る。次に、フォトレジスト技術及びエッチング技術を用
いて、ＳｉＮ膜を図２（ａ）に示すようなＬＯＣＯＳ酸
化膜２のパターンに形成する。そして、チャネルストッ
プ層（図示省略する）をイオン注入を行って形成する。
その後、ＬＯＣＯＳ酸化膜２を酸化して形成し、ＳｉＮ
膜及びパッドＳｉＯ2膜をエッチングして除去する。そ
の後、層間絶縁膜（ＳｉＯ2）３を１００ｎｍの厚さに
堆積させる。なお、図１（ｂ）は図１（ａ）のＸ−Ｘ断
面図、図１（ｃ）は図１（ａ）のＹ−Ｙ断面図である。
【００１６】次に、ソース・ドレイン領域にイオン注入
を行う。なお、この際、共通ソースラインにもイオン注
入を行う。図中１Ａはソースを示している。次いで、図
２（ａ）に示すように、各ソースにコンタクトホール４
を窓開けする。図２（ｂ）は図２（ａ）のＸ−Ｘ断面
図、図２（ｃ）はＹ−Ｙ断面図である。
を行う。なお、この際、共通ソースラインにもイオン注
入を行う。図中１Ａはソースを示している。次いで、図
２（ａ）に示すように、各ソースにコンタクトホール４
を窓開けする。図２（ｂ）は図２（ａ）のＸ−Ｘ断面
図、図２（ｃ）はＹ−Ｙ断面図である。
【００１７】その後、第１ポリシリコン膜５をＣＶＤ法
により、厚さが１００ｎｍになるように堆積させる。次
に、この第１ポリシリコン膜５に不純物拡散を、９００
℃，５０分の条件で行う。この後、フォトリソグラフィ
ー技術及びドライエッチング技術を用いて、ソースライ
ン５Ａをパターニングする。このソースライン５Ａは、
図３（ａ）に示すように、各ソース１Ａを結線して、ソ
ース抵抗を低減させる。なお、図３（ｂ）は図３（ａ）
のＸ−Ｘ断面図、図３（ｃ）はＹ−Ｙ断面図である。
により、厚さが１００ｎｍになるように堆積させる。次
に、この第１ポリシリコン膜５に不純物拡散を、９００
℃，５０分の条件で行う。この後、フォトリソグラフィ
ー技術及びドライエッチング技術を用いて、ソースライ
ン５Ａをパターニングする。このソースライン５Ａは、
図３（ａ）に示すように、各ソース１Ａを結線して、ソ
ース抵抗を低減させる。なお、図３（ｂ）は図３（ａ）
のＸ−Ｘ断面図、図３（ｃ）はＹ−Ｙ断面図である。
【００１８】次に、酸化処理を施し、ゲート酸化膜（厚
さ３０ｎｍ）６を形成した後、全面に第２ポリシリコン
膜をＣＶＤ法で堆積させた後、フォトリソグラフィー技
術及びドライエッチング技術を用いて第２ポリシリコン
膜をパターニングし、図４（ａ）に示すようなフローデ
ィングゲート７を形成する。なお、図４（ｂ）は図４
（ａ）のＸ−Ｘ断面図、図４（ｃ）は同図（ａ）のＹ−
Ｙ断面図である。
さ３０ｎｍ）６を形成した後、全面に第２ポリシリコン
膜をＣＶＤ法で堆積させた後、フォトリソグラフィー技
術及びドライエッチング技術を用いて第２ポリシリコン
膜をパターニングし、図４（ａ）に示すようなフローデ
ィングゲート７を形成する。なお、図４（ｂ）は図４
（ａ）のＸ−Ｘ断面図、図４（ｃ）は同図（ａ）のＹ−
Ｙ断面図である。
【００１９】次に、メモリセル領域全面に酸化膜（厚さ
１０ｎｍ）と、ＣＶＤ法によるＳｉＮ膜（厚さ２０ｎ
ｍ）とからなる絶縁膜８を形成し、その表面に第３ポリ
シリコン膜をＣＶＤ法により堆積させる。そして、この
第３ポリシリコン膜に不純物拡散処理を施した後、周知
の技術を用いて第３ポリシリコン膜をパターニングし
て、図５（ａ）に示すようなコントロールゲート９を形
成する。
１０ｎｍ）と、ＣＶＤ法によるＳｉＮ膜（厚さ２０ｎ
ｍ）とからなる絶縁膜８を形成し、その表面に第３ポリ
シリコン膜をＣＶＤ法により堆積させる。そして、この
第３ポリシリコン膜に不純物拡散処理を施した後、周知
の技術を用いて第３ポリシリコン膜をパターニングし
て、図５（ａ）に示すようなコントロールゲート９を形
成する。
【００２０】なお、図５（ｂ）は図５（ａ）のＸ−Ｘ断
面図、図５（ｃ）は図５（ａ）のＹ−Ｙ断面図である。
面図、図５（ｃ）は図５（ａ）のＹ−Ｙ断面図である。
【００２１】次に、ソース・ドレインに、イオン注入を
行った後、図７（ａ）及び（ｂ）に示すように、ＣＶＤ
法によりＳｉＯ2で成る層間絶縁膜１０を堆積させる。
なお、図７中１Ｂはドレインを示している。次に、図６
に示すように、ドレイン上にコンタクトホール１１を開
口し、次いでＡｌ（Ａｌ−１％Ｓｉ）膜を堆積させて
（厚さ１μｍ）、パターニングを行いＡｌ配線１２を形
成する。さらに、全面にプラズマＣＶＤ法によりＳｉＮ
膜１３を堆積させ、その後、パッド部等を形成して完了
する。
行った後、図７（ａ）及び（ｂ）に示すように、ＣＶＤ
法によりＳｉＯ2で成る層間絶縁膜１０を堆積させる。
なお、図７中１Ｂはドレインを示している。次に、図６
に示すように、ドレイン上にコンタクトホール１１を開
口し、次いでＡｌ（Ａｌ−１％Ｓｉ）膜を堆積させて
（厚さ１μｍ）、パターニングを行いＡｌ配線１２を形
成する。さらに、全面にプラズマＣＶＤ法によりＳｉＮ
膜１３を堆積させ、その後、パッド部等を形成して完了
する。
【００２２】本実施例では、ストライプ状のＬＯＣＯＳ
酸化膜２を形成しているため、ワード線がマスクずれし
てもフローティングゲート７とシリコン基板１間の面積
が一定となるため、ＥＰＲＯＭの容量カップリング比
（Ｃ1PS-Sub／Ｃ2PS−1PSの容量比）を一定とすること
ができる。なお、図８は、本実施例のストライプ状のＬ
ＯＣＯＳ酸化膜２を適用した場合に、図示するように、
コントロールゲート９が幅方向にΔｌずれても互いに逆
方向の斜線部の面積は不変であることを示している。こ
のため、第１ポリシリコン膜（フローティングゲート）
とシリコン基板間の容量Ｃ1PS-Subと、第２ポリシリコ
ン膜（コントロールゲート）と第１ポリシリコン膜（フ
ローティングゲート）間の容量Ｃ2PS-1PSの比（カップ
リング比）は変わらない。なお、図９は、島状のＬＯＣ
ＯＳ酸化膜２Ａの場合のコントロールゲートのずれを示
す説明図である。この図からコントロールゲート９Ａが
幅方向にΔｌずれると互いに逆方向の斜線部の面積が増
大し、カップリング比が変化することが判る。本実施例
では、ストライプ状のＬＯＣＯＳ酸化膜を用いたことに
より、コントロールゲートにずれが生じてもカップリン
グ比が一定となり容量が変わらず安定したしきい値，書
き込み特性を維持できる。
酸化膜２を形成しているため、ワード線がマスクずれし
てもフローティングゲート７とシリコン基板１間の面積
が一定となるため、ＥＰＲＯＭの容量カップリング比
（Ｃ1PS-Sub／Ｃ2PS−1PSの容量比）を一定とすること
ができる。なお、図８は、本実施例のストライプ状のＬ
ＯＣＯＳ酸化膜２を適用した場合に、図示するように、
コントロールゲート９が幅方向にΔｌずれても互いに逆
方向の斜線部の面積は不変であることを示している。こ
のため、第１ポリシリコン膜（フローティングゲート）
とシリコン基板間の容量Ｃ1PS-Subと、第２ポリシリコ
ン膜（コントロールゲート）と第１ポリシリコン膜（フ
ローティングゲート）間の容量Ｃ2PS-1PSの比（カップ
リング比）は変わらない。なお、図９は、島状のＬＯＣ
ＯＳ酸化膜２Ａの場合のコントロールゲートのずれを示
す説明図である。この図からコントロールゲート９Ａが
幅方向にΔｌずれると互いに逆方向の斜線部の面積が増
大し、カップリング比が変化することが判る。本実施例
では、ストライプ状のＬＯＣＯＳ酸化膜を用いたことに
より、コントロールゲートにずれが生じてもカップリン
グ比が一定となり容量が変わらず安定したしきい値，書
き込み特性を維持できる。
【００２３】また、本実施例では、ソースラインにシャ
ントが形成されるため、共通ソースラインの低抵抗化が
達成され、高速動作のＥＰＲＯＭが得られる。なお、本
実施例では、共通ソースライン５Ａを第１ポリシリコン
膜で形成したが、フローティングゲートとコントロール
ゲートで成るスタックトゲートを形成した後に、各ソー
ス部にコンタクトホールを形成して導電膜をパターニン
グしてもよい。また、この他に、スタックトゲートを形
成した後にソースと導電型の同じ不純物をイオン注入し
て形成した拡散層でソースを結線してもよい。さらに、
本実施例においては、ソースシャント配線とスタックト
ゲートを重ねて形成したが、離れた構造としても勿論よ
い。また、本実施例はストライプ状のＬＯＣＯＳ酸化膜
に本発明を適用したが、島状のＬＯＣＯＳ酸化膜に適用
しても勿論よい。
ントが形成されるため、共通ソースラインの低抵抗化が
達成され、高速動作のＥＰＲＯＭが得られる。なお、本
実施例では、共通ソースライン５Ａを第１ポリシリコン
膜で形成したが、フローティングゲートとコントロール
ゲートで成るスタックトゲートを形成した後に、各ソー
ス部にコンタクトホールを形成して導電膜をパターニン
グしてもよい。また、この他に、スタックトゲートを形
成した後にソースと導電型の同じ不純物をイオン注入し
て形成した拡散層でソースを結線してもよい。さらに、
本実施例においては、ソースシャント配線とスタックト
ゲートを重ねて形成したが、離れた構造としても勿論よ
い。また、本実施例はストライプ状のＬＯＣＯＳ酸化膜
に本発明を適用したが、島状のＬＯＣＯＳ酸化膜に適用
しても勿論よい。
【００２４】さらに、本実施例では、ＥＰＲＯＭに本発
明を適用して説明したが、ＥＥＰＲＯＭやマスクＲＯＭ
にも適用することが可能である。
明を適用して説明したが、ＥＥＰＲＯＭやマスクＲＯＭ
にも適用することが可能である。
【００２５】（実施例２）本実施例は、島状のＬＯＣＯ
Ｓ酸化膜を形成する構造のＥＰＲＯＭにおいて、ＬＯＣ
ＯＳ酸化を行う前に、予め共通ソースラインに高濃度の
不純物を注入する。この後に、ＬＯＣＯＳ酸化を行って
バーズビークを延ばすことによりＬＯＣＯＳ酸化膜どう
しをつなぎ、ドレインにはＰＬＤ（Ｐｒｏｆｉｌｅｄ
ＬＤＤ）構造を形成する。
Ｓ酸化膜を形成する構造のＥＰＲＯＭにおいて、ＬＯＣ
ＯＳ酸化を行う前に、予め共通ソースラインに高濃度の
不純物を注入する。この後に、ＬＯＣＯＳ酸化を行って
バーズビークを延ばすことによりＬＯＣＯＳ酸化膜どう
しをつなぎ、ドレインにはＰＬＤ（Ｐｒｏｆｉｌｅｄ
ＬＤＤ）構造を形成する。
【００２６】先ず、本実施例では、図１０に示すよう
に、シリコン基板２１表面にシリコン酸化膜２２を形成
し、この後、図１１に示すように、ＳｉＮ膜２３をＣＶ
Ｄ法により堆積させる。その後、図１２に示すようにレ
ジスト２４をパターニングし、ＬＯＣＯＳ酸化される部
分のＳｉＮ膜２３をドライエッチングにより除去する
（図１３）。
に、シリコン基板２１表面にシリコン酸化膜２２を形成
し、この後、図１１に示すように、ＳｉＮ膜２３をＣＶ
Ｄ法により堆積させる。その後、図１２に示すようにレ
ジスト２４をパターニングし、ＬＯＣＯＳ酸化される部
分のＳｉＮ膜２３をドライエッチングにより除去する
（図１３）。
【００２７】次に、図１８に示すＬＯＣＯＳ酸化膜のパ
ターンＬＰにおいて、共通ソースライン部分（図１８中
Ａ−Ａで示す）があくようにレジスト２５のパターニン
グを行い、図１４に示すようにイオン注入を行い不純物
を導入する。なお、本実施例では、この不純物イオンと
してリン（Ｐ）またはヒ素（Ａｓ）を用いる。このとき
の注入エネルギーは３０〜４０ＫｅＶ，ドーズ量は２Ｅ
１３〜５Ｅ１４／ｃｍ2が望ましい。その後、図１５に
示すように、Ｐ型／Ｎ型領域に夫々チャネルストップイ
オン注入を通常の条件で行う。
ターンＬＰにおいて、共通ソースライン部分（図１８中
Ａ−Ａで示す）があくようにレジスト２５のパターニン
グを行い、図１４に示すようにイオン注入を行い不純物
を導入する。なお、本実施例では、この不純物イオンと
してリン（Ｐ）またはヒ素（Ａｓ）を用いる。このとき
の注入エネルギーは３０〜４０ＫｅＶ，ドーズ量は２Ｅ
１３〜５Ｅ１４／ｃｍ2が望ましい。その後、図１５に
示すように、Ｐ型／Ｎ型領域に夫々チャネルストップイ
オン注入を通常の条件で行う。
【００２８】次いで、ＬＯＣＯＳ酸化を行い、図１６に
示すように、ＬＯＣＯＳ酸化膜２６のバーズビーク２６
Ａを延ばして対向するＬＯＣＯＳ酸化膜２６どうしをつ
なぐ。このとき、ソース部分の不純物は上記したよう
に、ＰまたはＡｓを用いているため、主にシリコン基板
側に偏析される。図１７は、ＳｉＮ膜２３を除去した状
態を示している。
示すように、ＬＯＣＯＳ酸化膜２６のバーズビーク２６
Ａを延ばして対向するＬＯＣＯＳ酸化膜２６どうしをつ
なぐ。このとき、ソース部分の不純物は上記したよう
に、ＰまたはＡｓを用いているため、主にシリコン基板
側に偏析される。図１７は、ＳｉＮ膜２３を除去した状
態を示している。
【００２９】その後、ポリシリコン膜を全面に堆積させ
た後、図１９に示すようにパターニングしてフローティ
ングゲート２７を形成する。次に、絶縁膜を介して、ポ
リサイド膜を形成した後、このポリサイド膜をパターニ
ングして図１９に示すようなコントロールゲート２８を
形成してワード線とする。この後、ドレイン側は、ＰＬ
Ｄ構造にする。この構造は、ＥＰＲＯＭやＥＥＰＲＯＭ
で書き込み効率を上げると同時に、ソース・ドレイン間
のパンチスルーを防止するなどの効果がある。書き込み
効率を上げ、且つドレイン障害を防止するには、ドレイ
ン側のｎ型層を最適化する必要がある。しかし、ソース
抵抗を上げるためには、高濃度のＡｓまたはＰをドーピ
ングする必要があり、ドレイン側と整合をとることが困
難である。このような場合には、ソース・ドレインを各
々打ち分ける必要があるが、本実施例ではソース側のＬ
ＯＣＯＳ酸化膜間が酸化膜で覆われているため、選択的
にイオン注入をすることが可能である。
た後、図１９に示すようにパターニングしてフローティ
ングゲート２７を形成する。次に、絶縁膜を介して、ポ
リサイド膜を形成した後、このポリサイド膜をパターニ
ングして図１９に示すようなコントロールゲート２８を
形成してワード線とする。この後、ドレイン側は、ＰＬ
Ｄ構造にする。この構造は、ＥＰＲＯＭやＥＥＰＲＯＭ
で書き込み効率を上げると同時に、ソース・ドレイン間
のパンチスルーを防止するなどの効果がある。書き込み
効率を上げ、且つドレイン障害を防止するには、ドレイ
ン側のｎ型層を最適化する必要がある。しかし、ソース
抵抗を上げるためには、高濃度のＡｓまたはＰをドーピ
ングする必要があり、ドレイン側と整合をとることが困
難である。このような場合には、ソース・ドレインを各
々打ち分ける必要があるが、本実施例ではソース側のＬ
ＯＣＯＳ酸化膜間が酸化膜で覆われているため、選択的
にイオン注入をすることが可能である。
【００３０】その後、周知の技術を用いてサイドウォー
ルを形成し、層間膜，Ａｌ配線，オーバーコートを形成
していく。
ルを形成し、層間膜，Ａｌ配線，オーバーコートを形成
していく。
【００３１】本実施例においては、ＥＰＲＯＭに本発明
を適用したが、ＥＥＰＲＯＭなどの不揮発性半導体記憶
装置にも適用することができる。
を適用したが、ＥＥＰＲＯＭなどの不揮発性半導体記憶
装置にも適用することができる。
【００３２】（実施例３）本実施例は、フローティング
ゲートを持つ不揮発性半導体記憶装置、特にＮＯＲ型と
称されるＥＰＲＯＭの製造方法に関する。
ゲートを持つ不揮発性半導体記憶装置、特にＮＯＲ型と
称されるＥＰＲＯＭの製造方法に関する。
【００３３】まず、図２０に本実施例におけるメモリセ
ルの配置を表した平面図を示す。同図中、３１はＬＯＣ
ＯＳ酸化膜、３２はフローティングゲート、３３はコン
トロールゲート、３４はコンタクト、３５はドレイン、
３６はソースを示している。本実施例は、ソース３６の
抵抗を低減させる。
ルの配置を表した平面図を示す。同図中、３１はＬＯＣ
ＯＳ酸化膜、３２はフローティングゲート、３３はコン
トロールゲート、３４はコンタクト、３５はドレイン、
３６はソースを示している。本実施例は、ソース３６の
抵抗を低減させる。
【００３４】まず、ＬＯＣＯＳ酸化膜３１を形成し、フ
ローティングゲートのケート酸化膜を約２０ｎｍの厚さ
に形成する。次に、フローティングゲートとなるポリシ
リコン膜をＣＶＤ法で厚さ１５０ｎｍとなるように堆積
させる。この後、フォトリソグラフィー技術により、抵
抗を下げたい拡散層の領域と従来どおりのフローティン
グゲートを分離するためのスペースを開口した後、ポリ
シリコン膜を反応性イオンエッチングによりエッチング
する（図２１）。ここで、図２１中３７がフローティン
グゲートを分離するためのスペースで、３８は抵抗を下
げたいソースに相当する。この状態で、例えば、Ａｓを
５０ＫｅＶの加速エネルギーで５Ｅ１５／ｃｍ2注入す
る。このとき、フローティングゲートを分離するための
スペース３７にはＬＯＣＯＳ酸化膜３１があるため、そ
れがマスクとなり、また、メモリセルのソースのゲート
端にはこの後にコントロールゲートとセルファラインで
エッチングされるフローティングゲートがあり注入され
ない。即ち、多少接合深さ（Ｘｊ）が深くなって横拡散
が生じても、メモリセルのパンチスルーには影響しな
い。注入後、レジストを剥離した後、フローティングゲ
ートとコントロールゲートを絶縁する絶縁膜の形成が行
われる。このときの熱処理で注入されたＡｓはアニール
される。絶縁膜形成後さらに、不要な箇所のフローティ
ングゲートがエッチングされる。ここで、エッチングさ
れる不要な箇所とは、周辺トランジスタに相当する部分
である。エッチング後、コントロールゲート／周辺ゲー
トとなるポリシコン膜を２００ｎｍの厚さにＣＶＤを行
い、フォトリソグラフィー技術で図２２に示すようなレ
ジスト３９をパターニングする。さらに、周辺ゲート部
分をレジストで覆ったまま、図２３に示すように、セル
フアラインでフローティングゲートをエッチングする。
このとき、予め不純物を注入したソースには、フローテ
ィングゲートがないため、シリコン基板がエッチングさ
れる。通常のｎ+拡散層はこの状態で、もしくはゲート
にサイドウォールを形成した状態の後にその不純物注入
が行われる。
ローティングゲートのケート酸化膜を約２０ｎｍの厚さ
に形成する。次に、フローティングゲートとなるポリシ
リコン膜をＣＶＤ法で厚さ１５０ｎｍとなるように堆積
させる。この後、フォトリソグラフィー技術により、抵
抗を下げたい拡散層の領域と従来どおりのフローティン
グゲートを分離するためのスペースを開口した後、ポリ
シリコン膜を反応性イオンエッチングによりエッチング
する（図２１）。ここで、図２１中３７がフローティン
グゲートを分離するためのスペースで、３８は抵抗を下
げたいソースに相当する。この状態で、例えば、Ａｓを
５０ＫｅＶの加速エネルギーで５Ｅ１５／ｃｍ2注入す
る。このとき、フローティングゲートを分離するための
スペース３７にはＬＯＣＯＳ酸化膜３１があるため、そ
れがマスクとなり、また、メモリセルのソースのゲート
端にはこの後にコントロールゲートとセルファラインで
エッチングされるフローティングゲートがあり注入され
ない。即ち、多少接合深さ（Ｘｊ）が深くなって横拡散
が生じても、メモリセルのパンチスルーには影響しな
い。注入後、レジストを剥離した後、フローティングゲ
ートとコントロールゲートを絶縁する絶縁膜の形成が行
われる。このときの熱処理で注入されたＡｓはアニール
される。絶縁膜形成後さらに、不要な箇所のフローティ
ングゲートがエッチングされる。ここで、エッチングさ
れる不要な箇所とは、周辺トランジスタに相当する部分
である。エッチング後、コントロールゲート／周辺ゲー
トとなるポリシコン膜を２００ｎｍの厚さにＣＶＤを行
い、フォトリソグラフィー技術で図２２に示すようなレ
ジスト３９をパターニングする。さらに、周辺ゲート部
分をレジストで覆ったまま、図２３に示すように、セル
フアラインでフローティングゲートをエッチングする。
このとき、予め不純物を注入したソースには、フローテ
ィングゲートがないため、シリコン基板がエッチングさ
れる。通常のｎ+拡散層はこの状態で、もしくはゲート
にサイドウォールを形成した状態の後にその不純物注入
が行われる。
【００３５】次に、周知の技術で層間絶縁膜を形成し、
コンタクトホールを形成する。そして、配線用のＡｌを
パターニングし、保護用の絶縁膜を形成してチップを製
造する。
コンタクトホールを形成する。そして、配線用のＡｌを
パターニングし、保護用の絶縁膜を形成してチップを製
造する。
【００３６】本実施例によれば、ソースのｎ+拡散層
は、フローティングゲートとコントロールゲート間の絶
縁膜形成時の熱処理、さらにはサイドウォール用の絶縁
膜形成時の熱処理により充分アニールされるので他の拡
散領域より充分に抵抗の低い拡散層になる。
は、フローティングゲートとコントロールゲート間の絶
縁膜形成時の熱処理、さらにはサイドウォール用の絶縁
膜形成時の熱処理により充分アニールされるので他の拡
散領域より充分に抵抗の低い拡散層になる。
【００３７】以上、実施例１〜３について説明したが、
本発明はこれらに限定されるものではなく、各種の不揮
発性半導体記憶装置に適用でき、また各種の条件の変更
可能である。
本発明はこれらに限定されるものではなく、各種の不揮
発性半導体記憶装置に適用でき、また各種の条件の変更
可能である。
【００３８】
【発明の効果】以上の説明から明らかなように、この出
願の請求項１記載の発明によれば、ソース拡散層を縮小
してもソースのシャントが形成されるため、ソース抵抗
を低下させ、高速動作を可能にする効果がある。また、
請求項２記載の発明によれば、ＬＯＣＯＳ酸化膜がスト
ライプ状であるため、ゲートがずれてパターニングされ
ても、安定したしきい値電圧、書き込み特性を維持する
効果がある。さらに、請求項３記載の発明は、プロセス
を複雑化させることなくソースラインの低抵抗化を図れ
る効果がある。
願の請求項１記載の発明によれば、ソース拡散層を縮小
してもソースのシャントが形成されるため、ソース抵抗
を低下させ、高速動作を可能にする効果がある。また、
請求項２記載の発明によれば、ＬＯＣＯＳ酸化膜がスト
ライプ状であるため、ゲートがずれてパターニングされ
ても、安定したしきい値電圧、書き込み特性を維持する
効果がある。さらに、請求項３記載の発明は、プロセス
を複雑化させることなくソースラインの低抵抗化を図れ
る効果がある。
【００３９】この出願の請求項４記載の発明によれば、
ＬＯＣＯＳ酸化膜の微細化を図ることができる。また、
ソース・ドレインを選択的にイオン注入できる効果があ
る。さらに、ＬＯＣＯＳ酸化前にソースにイオン注入を
施すため、ソース抵抗を下げ高速動作を可能にする効果
がある。
ＬＯＣＯＳ酸化膜の微細化を図ることができる。また、
ソース・ドレインを選択的にイオン注入できる効果があ
る。さらに、ＬＯＣＯＳ酸化前にソースにイオン注入を
施すため、ソース抵抗を下げ高速動作を可能にする効果
がある。
【００４０】この出願の請求項５記載の説明によれば、
ソース抵抗を容易に下げることができ、高速動作が可能
となる。また、工程数の増加を抑える効果がある。さら
に、接合深さ（Ｘｉ）を深くすることによるパンチスル
ー耐圧の低下を避られる効果がある。
ソース抵抗を容易に下げることができ、高速動作が可能
となる。また、工程数の増加を抑える効果がある。さら
に、接合深さ（Ｘｉ）を深くすることによるパンチスル
ー耐圧の低下を避られる効果がある。
【図１】（ａ）は実施例１の平面図、（ｂ）は（ａ）の
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
【図２】（ａ）は実施例１の平面図、（ｂ）は（ａ）の
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
【図３】（ａ）は実施例１の平面図、（ｂ）は（ａ）の
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
【図４】（ａ）は実施例１の平面図、（ｂ）は（ａ）の
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
【図５】（ａ）は実施例１の平面図、（ｂ）は（ａ）の
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
Ｘ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図。
【図６】実施例１の平面図。
【図７】（ａ）は図６のＸ−Ｘ断面図、（ｂ）は図６の
Ｙ−Ｙ断面図。
Ｙ−Ｙ断面図。
【図８】ストライプ状のＬＯＣＯＳ酸化膜とゲートを示
す説明図。
す説明図。
【図９】島状のＬＯＣＯＳ酸化膜とゲートを示す説明
図。
図。
【図１０】実施例２の工程断面図。
【図１１】実施例２の工程断面図。
【図１２】実施例２の工程断面図。
【図１３】実施例２の工程断面図。
【図１４】実施例２の工程断面図。
【図１５】実施例２の工程断面図。
【図１６】実施例２の工程断面図。
【図１７】実施例２の工程断面図。
【図１８】実施例２のＬＯＣＯＳパターンを示す平面
図。
図。
【図１９】実施例２の平面図。
【図２０】実施例３の工程を示す平面図。
【図２１】実施例３の工程を示す平面図。
【図２２】実施例３の工程を示す平面図。
【図２３】実施例３の工程を示す平面図。
【図２４】従来例の平面図。
１…シリコン基板 １Ａ…ソース ２…ＬＯＣＯＳ酸化膜 ４…コンタクトホール ５Ａ…ソースライン ７…フローティングゲート ９…コントロールゲート ２６…ＬＯＣＯＳ酸化膜 ２６Ａ…バーズビーク
Claims (5)
- 【請求項１】 半導体基板に素子分離部を介して複数の
メモリセルトランジスタが形成された不揮発性半導体記
憶装置において、 上記メモリセルトランジスタの共通ソース部を低抵抗配
線で結線することを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 前記素子分離部は、ストライプ状に配置
されたＬＯＣＯＳ酸化膜である請求項１記載の不揮発性
半導体記憶装置。 - 【請求項３】 前記低抵抗配線が不純物拡散層である請
求項１記載の不揮発性半導体記憶装置。 - 【請求項４】 半導体基板表面に島状のＬＯＣＯＳ酸化
膜が複数配設される不揮発性半導体記憶装置の製造方法
において、 上記ＬＯＣＯＳ酸化膜を形成する前に予め高濃度の不純
物を共通ソースライン部に注入し、その後、酸化を行い
ＬＯＣＯＳ酸化膜のバーズビークを延ばしてＬＯＣＯＳ
酸化膜どうしを結合させることを特徴とする不揮発性半
導体記憶装置の製造方法。 - 【請求項５】 フローティングゲートを持つ不揮発性半
導体記憶装置の製造方法において、 メモリセルのソース部への不純物注入をコントロールゲ
ート形成前に行うことを特徴とする不揮発性半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079930A JPH06291288A (ja) | 1993-04-07 | 1993-04-07 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5079930A JPH06291288A (ja) | 1993-04-07 | 1993-04-07 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291288A true JPH06291288A (ja) | 1994-10-18 |
Family
ID=13704035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5079930A Pending JPH06291288A (ja) | 1993-04-07 | 1993-04-07 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291288A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007127031A2 (en) * | 2006-04-27 | 2007-11-08 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
-
1993
- 1993-04-07 JP JP5079930A patent/JPH06291288A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007127031A2 (en) * | 2006-04-27 | 2007-11-08 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
| WO2007127031A3 (en) * | 2006-04-27 | 2008-03-20 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
| US7692253B2 (en) | 2006-04-27 | 2010-04-06 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
| US7724563B2 (en) | 2006-04-27 | 2010-05-25 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
| US8008645B2 (en) | 2006-04-27 | 2011-08-30 | Spansion Llc | Memory cell array with low resistance common source and high current drivability |
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