JP4437479B2 - 相変化メモリ素子 - Google Patents
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Description
図1(a)および(b)は、本発明の第1の実施形態に係る積層型相変化メモリ素子1の構造を示す一部切り欠き断面図である。図(a)は相変化材料層がアモルファス相である場合、図(b)は相変化材料層が結晶相である場合をそれぞれ示している。図(a)および(b)において、2はSiの半導体基板、4はSiO2等を材料とする絶縁層、6および8はAl、Au等を材料とする第1、第2の電極層、10はカルコゲナイドのような一般の相変化メモリに使用される材料で構成された相変化材料薄膜の層(以下、相変化材料層)、12はC、W等を材料とする抵抗層を示す。相変化材料層10および抵抗層12は、相変化メモリ素子1のメモリ部14を構成する。また、13はメモリ部14を被覆する保護層であって、例えばSiO2等で構成されている。
P=IV=V2/R
として示される。相変化材料層10が抵抗値の小さい結晶相である場合と、抵抗値が大きいアモルファス相である場合に、両者で一定の電力Pを得るためには、
P=V12/R1=V22/R2
を満足する電圧V1(結晶相への印加電圧)、電圧V2(アモルファス相への印加電圧)が必要である。したがって、アモルファス相へ印加する電圧V2は、
V2=(R2/R1)1/2・V1
となり、電圧V2は電圧V1の(R2/R1)1/2倍としなければならない。現状では、R2/R1=102〜104であるため、電圧V2は電圧V1の10〜100倍の値が必要である。
V3=(R3/R1)1/2・V1
となり、R3/R1が5以下であれば、電圧V3は電圧V1の約2.2倍の電圧でよい。この結果、従来ではアモルファス相から結晶相への転移のために5V以上の印加電圧が必要であったものが、5V以下の電圧で相転移可能とすることができる。
図4は、本発明の第2の実施形態にかかる並列型相変化メモリ素子の構造を示す斜視図である。本実施形態の素子1cは、絶縁層4上の第1、第2の電極層6、8間に相変化材料層10bと抵抗層12bを並列に隣接して設けた構造を有している。図示はしていないが、相変化材料層10bと抵抗層12b上に保護膜を設けても良い。相変化材料層10bと抵抗層12bの電気的特性は、上記第1の実施形態に係る積層型相変化メモリ素子の場合と同様である。したがって、この構造のメモリ素子においても、相変化材料層10bがアモルファス相である場合は第1および第2の電極層6、8間で主に抵抗層12bを介して電流が流れ、相変化材料層10bは抵抗層の温度上昇により間接的に加熱される。そのため、第1の実施形態に係るメモリ素子の場合と同様に、相変化材料層10bをアモルファス相から結晶相に書き換える場合の印加電圧を低く抑えることができる。相変化材料層10bを結晶相からアモルファス相に相転移させる場合は、主に相変化材料層10bを介して電流が流れるので、抵抗層12bの存在による影響はない。
図5(a)および(b)は、本発明の第3の実施形態に係るメモリセルアレイ(PRAM)の構造を示す一部切り欠き断面図である。この図では、PRAMの一個のメモリセルのみを示しているが、実際は複数のメモリセルが同一基板上に形成され、高記憶容量の集積回路を構成している。なお、このようなメモリセルアレイにおける配線構造については周知であるので、ここでは説明しない。
図6乃至図8は、本発明の第4の実施形態に係る相変化チャンネルトランジスタの第1乃至第4実施例の一部切り欠き断面図である。図6乃至図8において、50は半導体基板、52はゲート電極、54はSiO2等の絶縁膜、56はソース電極さらに58はドレイン電極を示す。図6に示す第1の実施例では、ゲート電極52上に絶縁膜54を介して相変化材料層60を形成し、さらにその上に抵抗層62を形成した構成を有する。図7に示す第2の実施例では、ゲート電極52上に絶縁膜54を介して抵抗層62aを形成し、その上に層変化材料層60aを形成した構成を有する。図8(a)に示す第3の実施例では、半導体基板50上にゲート電極を形成せず、相変化材料層60a上に絶縁膜64を介してゲート電極52aを形成した構成を有する。また、図8(b)に示す第4の実施例では、相変化材料層60bと抵抗層62bを第1、第2の電極層56、58間で並列に隣接して配置した構造の相変化チャンネルトランジスタを示す。この相変化チャンネルトランジスタでは、相変化材料層60aおよび抵抗層62b上に絶縁膜64aを形成し、その上にゲート電極52aを設けている。
図10は、上記第4の実施形態に係る相変化チャンネルトランジスタを用いたメモリセルアレイの構造を示す一部切り欠き断面図であり、2個のメモリセルを示している。図において、80はSi半導体基板、82はSiO2等の絶縁膜を示し、この絶縁膜82上に、図8に示す構造の相変化チャンネルトランジスタ83a、83bが形成されている。相変化チャンネルトランジスタ83a、83bは、それぞれ、抵抗材料で構成された抵抗層84、相変化材料で構成された相変化材料層86、ゲート絶縁膜88、ゲート電極90およびソース、ドレイン電極を構成する第1、第2の電極92および94を備えている。
2、20 Si半導体基板
4 絶縁膜
6 第1の電極
8 第2の電極
10 相変化材料層
12 抵抗層
14 メモリ部
16 第2の抵抗層
50 Si半導体基板
52、52a ゲート電極
54 絶縁膜
56 ソース電極
58 ドレイン電極
60、60a 相変化材料層
62、62a 抵抗層
Claims (3)
- 半導体基板と、
前記半導体基板上に形成した絶縁膜と、
前記絶縁膜表面の一部が露出するように、前記絶縁膜上に間隔を置いて形成された第1、第2の電極と、
前記露出された表面の少なくとも一部を覆い、かつ前記第1、第2の電極に接触するように形成された相変化材料層と、
前記相変化材料層表面を覆うように形成された抵抗層と、を含み、
前記相変化材料層は、室温でアモルファス相および結晶相で安定する相変化材料で構成され、前記抵抗層の抵抗値は、前記相変化材料層がアモルファス相である場合の抵抗値よりも小さく、結晶相である場合の抵抗値よりも大きくなるように選択されている、相変化メモリ素子。 - 請求項1に記載の相変化メモリ素子において、前記相変化材料層は、カルコゲナイド系の材料で構成されることを特徴とする、相変化メモリ素子。
- 請求項1または2に記載の相変化メモリ素子において、前記抵抗層上に絶縁膜の保護層が形成されていることを特徴とする、相変化メモリ素子。
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