JPH1168072A - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 均一かつ確実に各素子を形成可能な不揮発性
半導体メモリ装置及びその製造方法を提供する。 【解決手段】 基板１０上にワード線１０６を構成する
不図示のゲート酸化膜と，フローティングゲート１２
と，ゲート間絶縁膜１４と，コントロールゲート１６
と，第１絶縁膜１００と，第２絶縁膜１０２を順次形成
して素子分離を行う。第１絶縁膜１００は，厚さが５０
０オングストローム以下のシリコン酸化膜から成り，第
２絶縁膜１０２は，厚さが２０００オングストローム以
下のシリコン窒化膜から成る。第１及び第２絶縁膜１０
０，１０２により，ワード線１０６表面にフォトリソグ
ラフィ処理時に使用される光が照射された際の反射率を
４０％以下に抑制でき，レジストパターン１０８を均一
に形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，不揮発性半導体メ
モリ装置及びその製造方法に関する。

【０００２】

【従来の技術】最近の半導体装置の超高集積化及び超小
型化傾向に伴って，不揮発性半導体メモリ装置（以下，
「メモリ」と称する。）においてもかかるセルサイズを
縮小するべく，ワード線をマスクとしてソース線とコン
タクトホール，例えばドレインコンタクトホールを自己
整合的に形成するいわゆるセルフアライメント技術が提
案されている。以下，図１２〜図１４を参照しながら，
従来より提案されているセルフアライメント技術をメモ
リの製造方法に適用した場合について説明する。なお，
同図中には，理解を容易にするためにメモリのセル部分
のみが記載されており，そのセル周辺に配される例えば
デコーダなどの回路は省略されている。

【０００３】（工程１） まず，図１２（ａ）に示した
ように，半導体材料，例えばｐ型単結晶シリコンから成
る基板１０上に，不図示のゲート酸化膜と，フローティ
ングゲート１２と，ゲート間絶縁膜１４と，コントロー
ルゲート１６と，第１絶縁膜１８と，第２絶縁膜２０を
順次形成して素子分離を行う。

【０００４】（工程２） 次いで，図１２（ｂ）に示し
たように，上記基板１０に対し，第２絶縁膜２０上に形
成された所定のレジストパターン２２をエッチングマス
クとして所定のエッチング処理を施し，上述した各素子
が積層されたワード線２４を形成する。

【０００５】（工程３） 次いで，図１２（ｃ）に示し
たように，後述する工程で形成されるドレイン領域３０
の両側に配置されているワード線２４間を覆うようにし
て，所定のレジストパターン２６を形成する。次いで，
このレジストパターン２６をエッチングマスクをして，
基板１０に対して所定のエッチング処理を施し，後述す
る工程で形成されるソース領域２８の両側に配置される
ワード線２４間に存在する不図示のフィールド酸化膜を
除去する。

【０００６】（工程４） 次いで，図１３（ｄ）に示し
たように，ワード線２４の両側に露出する基板１０の表
面に対して，所定のイオン注入処理と所定の熱処理を施
し，そのワード線２４を介してソース領域２８とドレイ
ン領域３０を各々交互に形成すると共に，ワード線２４
の側壁にサイドウォール３２を形成する。

【０００７】（工程５） 次いで，図１３（ｅ）に示し
たように，ワード線２４やサイドウォール３２などが形
成された基板１０の表面全体に対して所定の成膜処理を
施し，不図示のエッチングストッパ膜を形成する。次い
で，所定のフォトリソグラフィ処理によりエッチングス
トッパ膜上に所定のレジストパターンを形成した後，所
定のエッチング処理を施すことにより，ドレイン領域３
０の表面からこのドレイン領域３０の両側に配置されて
いるワード線２４の側壁及び上部表面の一部に至るまで
の部分，すなわちドレインコンタクトホール４０が開口
される部分にエッチングストッパパターン３４を形成す
る。

【０００８】（工程６） 次いで，図１４（ｆ）に示し
たように，再びワード線２４やサイドウォール３２など
が形成された基板１０の表面全体に対して所定の成膜処
理，例えばＣＶＤ処理を施し，中間絶縁膜３６を形成す
る。次いで，その中間絶縁膜３６上に所定のレジストパ
ターン３８を形成した後，そのレジストパターン２８を
エッチングマスクとして所定のエッチング処理を施すこ
とにより，ドレイン領域３０上にドレインコンタクトホ
ール４０を開口する。

【０００９】（工程７） 次いで，図１４（ｇ）に示し
たように，中間絶縁膜３６とドレインコンタクトホール
４０が形成された基板１０の表面に導電性材料，例えば
アルミニウムなどの金属から成る配線層４２を形成する
ことにより，メモリを製造する構成となっている。

【００１０】

【発明が解決しようとする課題】しかしながら，上述し
た従来の技術は，以下のような問題点を有していた。 （１）第１の問題点 まず，上記従来の技術が有する第１の問題点について，
図１５を参照しながら説明する。上述した図１２（ｃ）
に対応する工程３において，後のドレイン領域３０の両
側に配されるワード線２４間を覆うレジストパターン２
６を形成するが，その際，図１５（ａ）に示したよう
に，第１絶縁膜１８と第２絶縁膜２０の膜厚により，そ
のレジストパターン２６のエッジ（終端）が略波状に蛇
行して形成されてしまうことがある。

【００１１】すなわち，本来は，図１５（ａ）中のＡ−
Ａ線において切断した断面を表した図１５（ｂ）に示し
たように，レジストパターン２６のエッジがワード線２
４上の一部まで覆っていなければならない。しかしなが
ら，例えば図１５（ａ）中のＢ−Ｂ線において切断した
断面を表した図１５（ｃ）に示したように，レジストパ
ターン２６のエッジが後のドレイン領域３０上のみに形
成され，ワード線２４とレジストパターン２６との間に
空間部４４が形成されることがある。

【００１２】その結果，上述した図１２（ｃ）に対応す
る工程３で形成されたレジストパターン２６をエッチン
グマスクとして，後のソース領域２８の両側に配置され
るワード線２４間に存在する不図示のフィールド酸化膜
を除去する際，同時に，後のドレイン領域３０側に存在
する不図示のフィールド酸化膜も除去してしまい，ワー
ド線２４の配列方向に隣り合った各ドレインコンタクト
ホール４０同士が電気的にショートしてしまうことがあ
る。

【００１３】本発明は，従来の技術が有する上記のよう
な問題点に鑑み点されたものであり，かかる発明の第１
の目的は，後のソース領域の両側に配置されるワード線
間に形成されたフィールド酸化膜を除去する際に，後の
ドレイン領域の両側に配置されるワード線間に形成され
たフィールド酸化膜がエッチングされることを防ぎ，各
ドレインコンタクトホール同士のショートを防止するこ
とが可能な，新規かつ改良された不揮発性半導体メモリ
装置を提供することである。

【００１４】（２）第２の問題点 次に，上記従来の技術が有する第２の問題点について，
図１２を参照しながら説明する。上述した図１２（ａ）
に対応する工程１において，基板１０上に各素子と共に
コントロールゲート１６を形成するが，このコントロー
ルゲート１６の材料としては，一般的にタングステンシ
リサイド膜が使用されることが多い。しかしながら，こ
のタングステンシリサイド膜によりコントロールゲート
１６を形成した場合には，その後の工程，例えば第１絶
縁膜１８や第２絶縁膜２０の形成などの酸素雰囲気中で
の熱処理を伴う工程により，かかるコントロールゲート
１６が異常酸化されてしまい，いわゆるパターン不良が
生じることがある。

【００１５】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第２の
目的は，コントロールゲートの異常酸化を防止すること
ができ，かつパターン不良のない均一なコントロールゲ
ートを形成することが可能な，新規かつ改良された不揮
発性半導体メモリ装置の製造方法を提供することであ
る。

【００１６】（３）第３の問題点 まず，上記従来の技術が有する第３の問題点について，
図１６を参照しながら説明する。上述した図１４（ｆ）
に対応する工程６において，ドレイン領域３０上にドレ
インコンタクトホール４０を形成するが，同時にワード
線２４上にもかかるドレインコンタクトホール４０が形
成される。しかしながら，それらドレイン領域３０上と
ワード線２４上では，かかる被エッチング膜の膜厚や材
質が異なっている。

【００１７】すなわち，上述したドレインコンタクトホ
ール４０を形成する場合の被エッチング膜は，ドレイン
領域３０上では図１６（ａ）に示したように，中間絶縁
膜３６とエッチングストッパパターン３４である。これ
に対して，ワード線２４上での被エッチング膜は，図１
６（ｂ）に示したように，中間絶縁膜３６と第２絶縁膜
２０と第１絶縁膜１８である。従って，それら各部分で
の被エッチング膜の膜厚や材質の違いにより，一のエッ
チング処理では，均一なコンタクトホールを形成させる
ことが困難な場合が多い。また，いわゆるオーバーエッ
チングが生じた場合には，基板上に形成された各素子が
破壊されてしまうことがある。

【００１８】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第３の
目的は，一のコンタクトホールが形成される部分の被エ
ッチング材料が異なる膜厚及び材質であっても，所望の
形状のコンタクトホールを形成することが可能な，新規
かつ改良された不揮発性半導体メモリ装置を提供するこ
とである。

【００１９】（４）第４の問題点 まず，上記従来の技術が有する第４の問題点について，
図１７を参照しながら説明する。上述した図１３（ｅ）
に対応する工程５において，エッチングストッパ膜３
４’に対して所定のエッチング処理を施し，ドレインコ
ンタクトホール４０が形成される部分にエッチングスト
ッパパターン３４を形成するが，この際異なる膜厚の部
分を同時にエッチングすることとなり，所定の形状のコ
ンタクトホールを形成することが困難な場合がある。

【００２０】すなわち，図１７に示したように，エッチ
ングストッパパターン３４を形成すべく，エッチングス
トッパ膜３４’上に形成されたレジストパターン４６を
エッチングマスクとして所定のエッチング処理を施す
が，被エッチング膜の膜厚は，同図中の矢印Ｃに示した
ドレイン領域３０上の部分と，矢印Ｄに示したサイドウ
ォール３２側面上の部分では大きく異なっている。従っ
て，矢印Ｃの部分の膜厚分だけエッチングストッパ３
４’膜を除去した場合には，矢印Ｄの部分でエッチング
ストッパ３４’膜を完全に除去しきれなくなることがあ
る。

【００２１】また，矢印Ｄの部分の膜厚分だけエッチン
グストッパ３４’膜を除去した場合には，矢印Ｃの部分
のエッチングストッパ３４’膜の下方に形成されている
ドレイン領域３０までエッチングしてしまう場合があ
る。その結果，当該部分で導通不良や電気的な抵抗の変
化が生じ，メモリの歩留りが低下することがある。

【００２２】本発明は，従来の技術が有する上記のよう
な問題点に鑑みて成されたものであり，本発明の第４の
目的は，均一なエッチングストッパパターンを形成する
ことにより，所望の形状のコンタクトホールを形成する
ことができ，導通不良や電気的な抵抗の変化を防止する
ことが可能な，新規かつ改良された不揮発性半導体メモ
リ装置を提供することである。

【００２３】

【課題を解決するための手段】本発明は，マトリクス状
に配されたフローティングゲートとコントロールゲート
を含む複数の積層体を各々接続して成るワード線と，ワ
ード線の一の側方に配された複数のソース領域を各々接
続して成るソース線と，ワード線の他の側方に配された
複数のドレイン領域上に各々形成されるコンタクトホー
ルとを備え，ワード線によりソース線とコンタクトホー
ルが自己整合的に形成されて成る不揮発性半導体メモリ
装置に適用されるものである。そして，請求項１に記載
の発明は，ワード線に対してフォトリソグラフィ処理時
に使用される所定波長の光が照射された際に，ワード線
表面の前記光の反射率が４０％以下であることを特徴と
している。

【００２４】かかる構成によれば，フォトリソグラフィ
処理時に使用される所定波長の光が照射された際の反射
率を４０％以下にすることができるため，かかる光の乱
反射を抑制し，そのワード線表面に形成されるレジスト
パターン，例えばワード線のソース領域側に形成された
フィールド酸化膜を所定のエッチング処理により除去す
る際のエッチングマスクとなるレジストパターンを所望
の均一な形状に形成することができる。その結果，所定
のフィールド酸化膜のみを除去することが可能となり，
ワード線が形成されている方向と隣り合ったコンタクト
ホールの電気的なショートを防止することができるた
め，上述の如くワード線によりソース線とコンタクトホ
ール（ドレインコンタクトホール）が自己整合的に形成
されるメモリを均一製造し，かつ歩留りを向上させるこ
とができる。

【００２５】また，請求項２に記載の発明は，積層体に
は，厚さが５００オングストローム以下のシリコン酸化
膜から成る第１の絶縁膜と，厚さが２０００オングスト
ローム以下のシリコン窒化膜から成る第２の絶縁膜が順
次形成されることを特徴としている。かかる構成によれ
ば，積層体のメモリ基板側に配される第１の絶縁膜が，
上記厚さのシリコン酸化膜から形成され，その第１の絶
縁膜上，すなわち積層体の表面に配される第２の絶縁膜
が上記厚さのシリコン窒化膜から形成されるため，フォ
トリソグラフィ処理時に使用される所定波長の光が照射
された際の反射率を４０％以下にすることができる。そ
の結果，請求項１に記載の発明の如く，ワード線上に形
成されるレジストパターンを均一に形成することができ
るため，所定のフィールド酸化膜のみを除去することが
可能となり，ワード線が形成されている方向と隣り合っ
たコンタクトホールの電気的なショートを防止すること
ができる。

【００２６】また，請求項３に記載の発明は，コントロ
ールゲートと第１の絶縁膜の間には，反射防止膜が形成
されることを特徴としている。かかる構成によれば，メ
モリ基板側に配されるコントロールゲートと，このコン
トロールゲート上に配される第１の絶縁膜との間に反射
防止膜が介装されるため，第１の絶縁膜と第２の絶縁膜
の材質や膜厚などを特に変更しなくても，フォトリソグ
ラフィ処理時に使用される所定波長の光が照射された際
の反射率を４０％以下にすることができる。さらに，上
述した反射防止膜を，請求項４に記載の発明のように，
厚さが１００オングストローム以上のアモルファスシリ
コン膜から形成することにより，ワード線表面の光の反
射率をさらに効果的に低下させることができる。

【００２７】また，請求項５に記載の発明は，上述した
不揮発性半導体メモリ装置の製造方法において，積層体
に５５０℃以下の温度条件下で第１の絶縁膜と第２の絶
縁膜を成膜する工程を含むことを特徴としている。かか
る構成によれば，第１の絶縁膜と第２の絶縁膜は，５５
０℃以下の温度条件下で形成されるため，それら第１の
絶縁膜と第２の絶縁膜が成膜される前に形成される素
子，例えばコントロールゲートに異常酸化が生じて，パ
ターン不良が発生することを防止することができる。そ
の結果，均一なメモリを製造することができ，歩留りを
向上させることができる。

【００２８】また，請求項６に記載の発明は，上述した
不揮発性半導体メモリ装置において，積層体に形成され
る第１及び第２の絶縁膜と，不揮発性半導体メモリの被
エッチング面に形成され，第１及び第２の絶縁膜の積層
膜と，膜種と，膜厚と実質的に同一に構成されるエッチ
ングストッパ膜とを備えたことを特徴としている。

【００２９】かかる構成によれば，エッチングストッパ
膜は，第１の絶縁膜と第２の絶縁膜の如く２層の膜から
形成されると共に，それら各膜は，第１の絶縁膜と第２
の絶縁膜と略同一に形成されるため，例えばドレイン領
域上とワード線上にまたがって一のコンタクトホールを
形成する場合でも，それら各部分の被エッチング膜を実
質的に同一のものとすることができる。その結果，均一
かつ所望の状態のコンタクトホールを一のエッチング処
理で形成することができる。

【００３０】また，請求項７に記載の発明は，上述した
不揮発性半導体メモリ装置において，ソース領域を介し
て配された各ワード線間には，ドレイン領域側のワード
線側壁に形成されたサイドウォールと実質的に同一の材
料が充填されることを特徴としている。かかる構成によ
れば，上述したメモリの如くワード線間のソース領域上
に配線を形成する必要がない場合には，かかる部分をサ
イドウォール形成時にそのサイドウォールと略同一の材
料で埋め込むことにより，ソース領域を介する各ワード
線間の表面と，それら各ワード線の表面との高さを略同
一にすることができる。

【００３１】その結果，エッチングストッパ膜が，略同
一平面であるワード線上とソース領域上に均一な膜厚で
形成されるため，かかる部分でのエッチングストッパ膜
の除去を均一かつ容易に行うことができ，所望の形状の
エッチングストッパパターンを形成させることができ
る。また，ソース領域を介して配された各ワード線の間
隔を，例えば請求項８に記載の発明のように，サイドウ
ォール幅の２倍以下に設定することにより，かかる間隔
領域をサイドウォールと略同一の材料で確実に埋め込む
ことができるため，さらにエッチングストッパ膜を均一
かつ確実に除去することができる。

【００３２】

【発明の実施の形態】以下に，添付図面を参照しなが
ら，本発明にかかる不揮発性半導体メモリ装置及びその
製造方法をメモリの製造方法に適用した実施の形態につ
いて詳細に説明する。なお，以下の説明において，略同
一の機能及び構成を有する構成要素については，同一符
号を付することにより，重複説明を省略することとす
る。

【００３３】（Ａ）第１の実施の形態 まず，本発明の第１の実施の形態にかかるメモリの製造
方法について，詳細に説明する。なお，上述した従来の
技術と略同一の構成要素については，同一符号を付する
ことにより重複説明を省略する。始めに，本実施の形態
の理解を容易にするために，かかるメモリの製造工程に
ついて，図１〜図３を参照しながら概略的に説明する。
なお，同図中には，メモリのセル部分のみが記載されて
おり，そのセル周辺に配される例えばデコーダなどの回
路は省略されている。

【００３４】（工程１’） まず，図１（ａ）に示した
ように，半導体材料，例えばｐ型単結晶シリコンから成
る基板１０上に，不図示のゲート酸化膜と，タングステ
ンシリサイド膜から成るフローティングゲート１２と，
ゲート間絶縁膜１４と，コントロールゲート１６と，本
実施の形態にかかる第１絶縁膜１００と，本実施の形態
にかかる第２絶縁膜１０２を順次形成して素子分離を行
う。

【００３５】（工程２’） 次いで，第２絶縁膜１０２
の表面上に所定のフォトリソグラフィ処理によりレジス
トパターン１０４を形成した後，そのレジストパターン
１０４をエッチングマスクとしてかかる基板１０に対し
所定のエッチング処理を施すことにより，図２（ｂ）に
示したように，上述した各素子が積層されたワード線１
０６を形成する。

【００３６】（工程３’） 次いで，図１（ｃ）に示し
たように，後の工程で形成されるドレイン領域３０の両
側に配置されているワード線１０６間を覆うようにし
て，所定のレジストパターン１０８を形成する。次い
で，このレジストパターン１０８をエッチングマスクを
して，基板１０に対して所定のエッチング処理を施し，
後の工程で形成されるソース領域２８の両側に配置され
るワード線１０６間に存在する不図示のフィールド酸化
膜を除去する。

【００３７】（工程４’） 次いで，図２（ｄ）に示し
たように，ワード線１０６の両側に露出する基板１０の
表面に対して，所定のイオン注入処理と所定の熱処理を
施し，そのワード線１０６を介してソース領域２８とド
レイン領域３０を各々交互に形成すると共に，ワード線
１０６の側壁にサイドウォール３２を形成する。次い
で，ワード線１０６やサイドウォール３２などが形成さ
れた基板１０の表面全体に対して所定の成膜処理を施
し，不図示のエッチングストッパ膜を形成する。

【００３８】（工程５’） 次いで，図２（ｅ）に示し
たように，そのエッチングストッパ膜上に不図示のレジ
ストパターンを形成した後，所定のエッチング処理を施
すことにより，ドレイン領域３０の表面からこのドレイ
ン領域３０の両側に配置されているワード線１０６の側
壁及び上部表面の一部に至るまでの部分，すなわちドレ
インコンタクトホール４０が開口される部分にエッチン
グストッパパターン３４を形成する。次いで，再びワー
ド線１０６やサイドウォール３２などが形成された基板
１０の表面全体に対して所定の成膜処理，例えばＣＶＤ
処理を施し，中間絶縁膜３６を形成する。

【００３９】（工程６’） 次いで，図３（ｆ）に示し
たように，その中間絶縁膜３６上に所定のレジストパタ
ーン３８を形成した後，そのレジストパターン２８をエ
ッチングマスクとして所定のエッチング処理を施すこと
により，ドレイン領域３０上にドレインコンタクトホー
ル４０を開口する。

【００４０】（工程７’） 次いで，図３（ｇ）に示し
たように，中間絶縁膜３６とドレインコンタクトホール
４０が形成された基板１０の表面に導電性材料，例えば
アルミニウムなどの金属から成る配線層４２を形成する
ことにより，メモリを製造する構成となっている。

【００４１】次に，本実施の形態にかかる均一なレジス
トパターン１０８の形成方法について詳細に説明する。
上述の如く図１（ａ）に対応する工程１’では，基板１
０上にワード線１０６を形成すべく，順次不図示のゲー
ト酸化膜と，フローティングゲート１２と，ゲート間絶
縁膜１４と，コントロールゲート１６と，第１絶縁膜１
００と，第２絶縁膜１０２を積層する。

【００４２】この際，上述した図１（ｃ）に対応する工
程３’でレジストパターン１０８を形成する際のフォト
リソグラフィ処理時に使用される所定波長，例えば３６
５ｎｍの光をワード線１０６表面，すなわち第２絶縁膜
１０２表面に対して照射した際に，その光の反射率が４
０％以下となるように図１（ａ）に対応する工程１’に
おいて第１絶縁膜１００と第２絶縁膜１０２を形成する
構成となっている。すなわち，図４に示したように，か
かる反射率が４０％を超える場合には，上述した図１
（ｃ）に対応する工程３’において，後にソース領域２
８となる領域の両側のワード線１０６間に形成された不
図示のフィールド酸化膜の除去時に使用されるレジスト
パターン１０８が，例えば図５に示したように，略波状
に蛇行して形成されてしまうことがある。

【００４３】従って，このレジストパターン１０８を基
板１０上に均一に形成するためには，かかる反射率を４
０％以下に抑えることが必要となる。なお，同図中の縦
軸は，図５に示したように，レジストパターン１０８の
最大蛇行部１０８ａの側面１０８ａ’と最小蛇行部１０
８ｂの側面１０８ｂ’との距離（μｍ）を表し，また横
軸は，フォトリソグラフィ時に使用される光，例えば波
長が３６５ｎｍの光を照射した場合のワード線１０６表
面の反射率（％）を表している。

【００４４】そこで，発明者は，上述した４０％以下の
反射率を達成すべく，第１絶縁膜１００と第２絶縁膜１
０２の各膜厚を適宜変更し，ワード線１０６表面の反射
率を測定したところ，以下のような知見を得た。すなわ
ち，第１絶縁膜１００にシリコン酸化膜を適用し，第２
絶縁膜１０２にシリコン窒化膜を適用した場合には，図
６に示したように，第１絶縁膜１００の膜厚を５００オ
ングストローム以下にし，第２絶縁膜１０２の膜厚を２
０００オングストローム以下にすることにより，ワード
線１０６表面の反射率を４０％以下に抑えることができ
る。なお，同図中の縦軸は，フォトリソグラフィ時に使
用される光，例えば波長が３６５ｎｍの光を照射した場
合のワード線１０６表面の反射率（％）を表し，また横
軸は，第２絶縁膜１０２の膜厚を表している。

【００４５】従って，上述の如くシリコン酸化膜から成
る第１絶縁膜１００の膜厚を５００オングストローム以
下とし，またシリコン窒化膜から成る第２絶縁膜１０２
の膜厚を２０００オングストローム以下とすることによ
り，レジストパターン１０８を均一に形成することがで
きる。その結果，後にソース領域２８となる領域の両側
のワード線１０６間に形成された不図示のフィールド酸
化膜のみを所望の状態での除去することができるため，
後に形成されるドレインコンタクトホール４０の絶縁不
良を効果的に防止することができる。

【００４６】また，本実施の形態の如く第１絶縁膜１０
０と第２絶縁膜１０２の各膜厚を調整することができな
い場合には，図７（ａ）に示したように，第２絶縁膜１
０２の表面上に本実施の形態にかかる反射防止膜１１０
を形成して，上述した４０％以下の反射率を達成する構
成としても良い。ところで，発明者は，かかる反射防止
膜１１０を採用するにあたり，上述した４０％以下の反
射率を達成すべく，その反射防止膜１１０膜厚を適宜変
更し，ワード線１０６表面の反射率を測定したところ，
以下のような知見を得た。

【００４７】すなわち，アモルファスシリコン膜から成
る反射防止膜１１０を第２絶縁膜１０２上に形成した場
合には，図８に示したように，その反射防止膜１１０の
膜厚を１００オングストローム以上にすることにより，
かかるワード線１０６表面の反射率を４０％以下に抑え
ることができる。なお，同図中の縦軸は，フォトリソグ
ラフィ時に使用される光，例えば波長が３６５ｎｍの光
を照射した場合のワード線１０６表面の反射率（％）を
表し，また横軸は，反射防止膜１１０の膜厚を表してい
る。

【００４８】従って，このように１００オングストロー
ム以上の膜厚の反射防止膜１１０を第２絶縁膜１０２上
に形成することにより，上述の如く第１絶縁膜１００と
第２絶縁膜１０２の各膜厚を所定値に設定した場合と同
様に，レジストパターン１０８を均一に形成することが
できる。その結果，後にソース領域２８となる領域の両
側のワード線１０６間に形成された不図示のフィールド
酸化膜のみを所望の状態で除去することができる。

【００４９】また，上述の如く第２絶縁膜１０２上に反
射防止膜１１０を形成した場合には，レジストパターン
１０８を形成した後の工程で，かかる反射防止膜１１０
を除去する工程が必要となる。そこで，その反射防止膜
１１０の除去工程を省略する場合には，図７（ｂ）に示
したように，コントロールゲート１６と第１絶縁膜１０
０の間に反射防止膜１１０を形成すればよい。その結
果，第２絶縁膜１０２上に反射防止膜１１０が形成され
ないため，その反射防止膜１１０を除去する必要がなく
なると共に，ワード線１０６に対してフォトリソグラフ
ィ処理時に照射される光の反射を効果的に抑制すること
ができる。

【００５０】（Ｂ）第２の実施の形態 次に，本発明の第２の実施の形態について，詳細に説明
する。この第２の実施の形態にかかるメモリの製造方法
の基本的な構成は，上述した第１の実施の形態にかかる
同方法と同一であるため，略同一の構成要素については
同一の符号を付することにより，その詳細な説明は省略
することとする。ただし，上記第１の実施の形態は，第
１絶縁膜１００や第２絶縁膜１０２などを形成する際の
熱処理の温度については特に規定していなかったのに対
して，かかる第２の実施の形態には，上述した熱処理の
温度を規定したことを特徴としている。

【００５１】すなわち，上述した第１の実施の形態の図
１（ａ）に対応する工程１’において，基板１０上に複
数の各素子と共に第１絶縁膜１００と第２絶縁膜１０２
を形成するが，かかる絶縁膜の形成時には，基板１０を
高温条件下で酸素雰囲気中に曝すこととなる。その結
果，ワード線１０６内のタングステンシリサイド膜から
成るコントロールゲート１６が異常酸化されてしまうこ
とがある。

【００５２】しかしながら，発明者の知見によれば，図
９に示したように，それら第１絶縁膜１００と第２絶縁
膜１０２の各成膜工程において，かかる温度条件を５５
０℃以下に設定することにより，コントロールゲート１
６の異常酸化を防止することができることを見出した。
従って，本実施の形態においては，それら第１絶縁膜１
００と第２絶縁膜１０２の成膜工程や他の熱処理工程を
５５０℃以下の条件下で行うことにより，コントロール
ゲート１６の異常酸化によるパターン不良を防止するこ
とができる。

【００５３】（Ｃ）第３の実施の形態 次に，本発明の第３の実施の形態について，詳細に説明
する。この第３の実施の形態にかかるメモリの製造方法
の基本的な構成も，上述した第１及び第２の実施の形態
にかかる同方法と同一であるため，略同一の構成要素に
ついては同一の符号を付することにより，その詳細な説
明は省略することとする。ただし，上記第１及び第２の
実施の形態は，第１絶縁膜１００と第２絶縁膜１０２の
製造工程に関するものであるのに対して，かかる第３の
実施の形態は，均一なドレインコンタクトホール４０を
形成することを特徴としている。

【００５４】すなわち，上述の如く，第１の実施の形態
にかかる図３（ｆ）に対応する工程６’において所望の
形状のドレインコンタクトホール４０を形成するべく，
その前工程である図２（ｅ）に対応する工程５’におい
て，ドレイン領域３０表面からその両側に配置される各
ワード線１０６の表面の一部に至るまでエッチングスト
ッパパターン３４が形成される。しかし，ドレインコン
タクトホール４０は，上述の如くドレイン領域３０上に
形成される部分と，ワード線１０６上に形成される部分
があるため，被エッチング膜の膜厚がそれら各部分によ
って異なり，均一な形状のドレインコンタクトホール４
０を形成することは困難な場合が多い。

【００５５】そこで，本実施の形態においては，図１０
（ａ）に示したように，エッチングストッパパターン３
４に代えて，第１絶縁膜１００及び第２絶縁膜１０２と
略同一材料で略同一膜厚のエッチングストッパパターン
１１２を形成する構成となっている。なお，図１０
（ｂ）は，図１０（ａ）の紙面横方向から見た概略的な
断面図である。ここで，エッチングストッパパターン１
１２の成膜工程について説明すると，上述した図２
（ｄ）に対応する工程４’において，まずワード線１０
６やサイドウォール３２などが形成された基板１０の表
面に対し，第１絶縁膜１００と略同一材料で略同一膜厚
の第１エッチングストッパ膜１１２ａを形成する。

【００５６】次いで，その第１エッチングストッパ膜１
１２ａ上に，第２絶縁膜１０２と略同一材料で略同一膜
厚の第２エッチングストッパ膜１１２ｂを形成する。次
いで，上述した図２（ｄ）に対応する工程５’と同様
に，第２エッチングストッパ膜１１２ｂ上に形成された
所定のレジストパターンをエッチングマスクとして基板
１０に対して所定のエッチング処理を施すことにより，
エッチングストッパパターン１１２が形成される構成と
なっている。

【００５７】従って，ドレイン領域３０上の被エッチン
グ膜は，中間絶縁膜３６と本実施の形態にかかるエッチ
ングストッパパターン１１２であり，ワード線１０６上
の被エッチング膜は，中間絶縁膜３６と第２絶縁膜１０
２と第１絶縁膜１００となる。その結果，エッチングス
トッパパターン１１２は，上述の如く第１絶縁膜１００
と第２絶縁膜１０２と略同一に構成されているため，か
かるドレインコンタクトホール４０を均一かつ容易に形
成することができる。

【００５８】（Ｄ）第４の実施の形態 次に，本発明の第４の実施の形態について，詳細に説明
する。この第４の実施の形態にかかるメモリの製造方法
の基本的な構成も，上述した第１，第２及び第３の実施
の形態にかかる同方法と同一であるため，略同一の構成
要素については同一の符号を付することにより，その詳
細な説明は省略することとする。ただし，上記第３の実
施の形態は，ドレインコンタクトホール４０の製造工程
に関するものであるのに対して，かかる第４の実施の形
態は，そのドレインコンタクトホール４０の形成時に使
用されるエッチングストッパパターン３４を均一に形成
することを特徴としている。

【００５９】すなわち，上述した第１の実施の形態にか
かる図２（ｄ）に対応する工程４’で形成される不図示
のエッチングストッパ膜は，ドレイン領域３０上のみで
なくソース領域２８上や，ワード線１０６のソース領域
２８側に形成されたサイドウォール３０の表面上にも形
成される。かかる部分に形成されたエッチングストッパ
膜は，メモリの製造工程には何ら関与せず，不要なもの
であるため，図２（ｅ）に対応する工程５’において除
去される。

【００６０】しかしながら，かかる部分の膜厚，すなわ
ちソース領域２８上のエッチングストッパ膜と，サイド
ウォール３０表面のエッチングストッパ膜の膜厚は異な
っている。従って，ソース領域２８上などの不要なエッ
チングストッパ膜を除去すべく，同時にエッチング処理
を行った場合には，その異なる膜厚により均一な除去を
行うことは困難である。また，ワード線１０６のソース
領域２８側に形成されたサイドウォール３０も，メモリ
の製造工程においては必要なものではない。

【００６１】そこで，本実施の形態では，図１１に示し
たように，上述した図２（ｄ）に対応する工程４’にお
いてワード線１０６の側壁にサイドウォール３２を形成
する際に，ソース領域２８の両側に配置されるワード線
１０６間をそのサイドウォール３２で埋め込むと共に，
このサイドウォール３２の表面とワード線１０６の表面
が略同一の高さとなるように構成されている。その結
果，ソース領域２８上，すなわちかかる部分のサイドウ
ォール３２表面からその両側の各ワード線１０６表面に
かけて均一な面が形成されるため，上述した図２（ｄ）
に対応する工程４’で均一な膜厚のエッチングストッパ
膜を形成することができ，ソース領域２８上のエッチン
グストッパ膜の除去を均一かつ容易に行うことができ
る。

【００６２】以上，本発明の好適な実施の形態につい
て，添付図面を参照しながら説明したが，本発明はかか
る構成に限定されない。特許請求の範囲に記載された技
術的思想の範疇において，当業者であれば，各種の変更
例及び修正例に想到し得るものであり，それら変更例及
び修正例についても本発明の技術的範囲に属するものと
了解される。

【００６３】

【発明の効果】本発明によれば，ワード線にフォトリソ
グラフィ処理時に使用される所定波長の光が照射された
際のワード線表面の光の反射率が４０％以下であるた
め，かかる光の乱反射を防止し，ワード線上に均一なレ
ジストパターンを形成することができる。その結果，そ
のレジストパターンをエッチングマスクとして，かかる
メモリ基板上に正確かつ確実なエッチング処理を施すこ
とができるため，所望のメモリを製造することができ，
かつ歩留りを向上させることができる。

【００６４】また，ワード線を構成する第１の絶縁膜と
第２の絶縁膜は，５５０℃以下の温度条件下で成膜され
るため，この工程以前に形成された他の素子に対して損
傷を与えることがない。さらに，エッチングストッパ膜
が，第１及び第２の絶縁膜と略同一に構成されているた
め，不要なエッチングストッパ膜を均一かつ確実に除去
することができる。さらにまた，エッチングストッパパ
ターンが形成されない部分でのエッチングストッパ膜を
均一な平面上に形成することができるため，そのエッチ
ングストッパ膜の除去を容易に行うことができる。

【図面の簡単な説明】

【図１】 本発明を適用可能なメモリの製造工程を説明
するための概略的なメモリ基板の断面図である。

【図２】 本発明を適用可能なメモリの製造工程を説明
するための概略的なメモリ基板の断面図である。

【図３】 本発明を適用可能なメモリの製造工程を説明
するための概略的なメモリ基板の断面図である。

【図４】 かかるメモリの製造工程の一工程である第１
及び第２絶縁膜の成膜工程を説明するための概略的な説
明図である。

【図５】 かかるメモリの製造工程の一工程である第１
及び第２絶縁膜の成膜工程を説明するための概略的な説
明図である。

【図６】 かかるメモリの製造工程の一工程である第１
及び第２絶縁膜の成膜工程を説明するための概略的な説
明図である。

【図７】 かかるメモリの製造工程に適用可能な反射防
止膜を説明するための概略的なメモリ基板の断面図であ
る。

【図８】 図７に示した反射防止膜を説明するための概
略的な説明図である。

【図９】 他の実施の形態にかかるメモリの製造工程の
一工程である第１及び第２絶縁膜の成膜工程を説明する
ための概略的な説明図である。

【図１０】 本発明を適用可能な他のメモリの製造工程
を説明するための概略的なメモリ基板の断面図である。

【図１１】 本発明を適用可能な他のメモリの製造工程
を説明するための概略的なメモリ基板の断面図である。

【図１２】 従来のメモリの製造工程を説明するための
概略的なメモリ基板の断面図である。

【図１３】 従来のメモリの製造工程を説明するための
概略的なメモリ基板の断面図である。

【図１４】 従来のメモリの製造工程を説明するための
概略的なメモリ基板の断面図である。

【図１５】 従来のメモリの製造工程が有する問題点を
説明するための概略的な説明図である。

【図１６】 従来のメモリの製造工程が有する問題点を
説明するための概略的なメモリの断面図である。

【図１７】 従来のメモリの製造工程が有する問題点を
説明するための概略的なメモリの断面図である。

【符号の説明】

１０ 基板 １６ コントロールゲート ２８ ソース領域 ３０ ドレイン領域 ３２ サイドウォール ３４ エッチングストッパパターン １００ 第１絶縁膜 １０２ 第２絶縁膜 １０４，１０８ レジストパターン １０６ ワード線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配されたフローティング
   ゲートとコントロールゲートを含む複数の積層体を各々
   接続して成るワード線と；前記ワード線の一の側方に配
   された複数のソース領域を各々接続して成るソース線
   と；前記ワード線の他の側方に配された複数のドレイン
   領域上に各々形成されるコンタクトホールとを備え；前
   記ワード線により前記ソース線と前記コンタクトホール
   が自己整合的に形成されて成る不揮発性半導体メモリ装
   置において：前記ワード線に対してフォトリソグラフィ
   処理時に使用される所定波長の光が照射された際に，前
   記ワード線表面の前記光の反射率が４０％以下であるこ
   とを特徴とする，不揮発性半導体メモリ装置。
2. 【請求項２】 前記積層体には，厚さが５００オングス
   トローム以下のシリコン酸化膜から成る第１の絶縁膜
   と，厚さが２０００オングストローム以下のシリコン窒
   化膜から成る第２の絶縁膜が順次形成されることを特徴
   とする，請求項１に記載の不揮発性半導体メモリ装置。
3. 【請求項３】 前記コントロールゲートと前記第１の絶
   縁膜の間には，反射防止膜が形成されることを特徴とす
   る，請求項２に記載の不揮発性半導体メモリ装置。
4. 【請求項４】 前記反射防止膜は，厚さが１００オング
   ストローム以上のアモルファスシリコン膜であることを
   特徴とする，請求項３に記載の不揮発性半導体メモリ装
   置。
5. 【請求項５】 マトリクス状に配されたフローティング
   ゲートとコントロールゲートを含む複数の積層体を各々
   接続して成るワード線と；前記ワード線の一の側方に配
   された複数のソース領域を各々接続して成るソース線
   と；前記ワード線の他の側方に配された複数のドレイン
   領域上に各々形成されるコンタクトホールとを備え；前
   記ワード線により前記ソース線と前記コンタクトホール
   が自己整合的に形成されて成る不揮発性半導体メモリ装
   置の製造方法において：前記積層体に５５０℃以下の温
   度条件下で第１の絶縁膜と第２の絶縁膜を成膜する工程
   を含むことを特徴とする，不揮発性半導体メモリ装置の
   製造方法。
6. 【請求項６】 マトリクス状に配されたフローティング
   ゲートとコントロールゲートを含む複数の積層体を各々
   接続して成るワード線と；前記ワード線の一の側方に配
   された複数のソース領域を各々接続して成るソース線
   と；前記ワード線の他の側方に配された複数のドレイン
   領域上に各々形成されるコンタクトホールとを備え；前
   記ワード線により前記ソース線と前記コンタクトホール
   が自己整合的に形成されて成る不揮発性半導体メモリ装
   置において：前記積層体に形成される第１及び第２の絶
   縁膜と；前記不揮発性半導体メモリの被エッチング面に
   形成され，前記第１及び第２の絶縁膜の積層膜と，膜種
   と，膜厚と実質的に同一に構成されるエッチングストッ
   パ膜と；を備えたことを特徴とする，不揮発性半導体メ
   モリ装置。
7. 【請求項７】 マトリクス状に配されたフローティング
   ゲートとコントロールゲートを含む複数の積層体を各々
   接続して成るワード線と；前記ワード線の一の側方に配
   された複数のソース領域を各々接続して成るソース線
   と；前記ワード線の他の側方に配された複数のドレイン
   領域上に各々形成されるコンタクトホールとを備え；前
   記ワード線により前記ソース線と前記コンタクトホール
   が自己整合的に形成されて成る不揮発性半導体メモリ装
   置において：前記ソース領域を介して配された前記各ワ
   ード線間には，前記ドレイン領域側の前記ワード線側壁
   に形成されたサイドウォールと実質的に同一の材料が充
   填されることを特徴とする，不揮発性半導体メモリ装
   置。
8. 【請求項８】 前記ソース領域を介して配された前記各
   ワード線の間隔は，前記サイドウォール幅の２倍以下に
   設定されることを特徴とする，請求項７に記載の不揮発
   性半導体メモリ装置。