JP3805494B2 - 不揮発性半導体メモリ装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，不揮発性半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の超高集積化及び超小型化傾向に伴って，不揮発性半導体メモリ装置（以下，「メモリ」と称する。）においてもかかるセルサイズを縮小するべく，ワード線をマスクとしてソース線とコンタクトホール，例えばドレインコンタクトホールを自己整合的に形成するいわゆるセルフアライメント技術が提案されている。以下，図１２〜図１４を参照しながら，従来より提案されているセルフアライメント技術をメモリの製造方法に適用した場合について説明する。なお，同図中には，理解を容易にするためにメモリのセル部分のみが記載されており，そのセル周辺に配される例えばデコーダなどの回路は省略されている。
【０００３】
（工程１） まず，図１２（ａ）に示したように，半導体材料，例えばｐ型単結晶シリコンから成る基板１０上に，不図示のゲート酸化膜と，フローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，第１絶縁膜１８と，第２絶縁膜２０を順次形成して素子分離を行う。
【０００４】
（工程２） 次いで，図１２（ｂ）に示したように，上記基板１０に対し，第２絶縁膜２０上に形成された所定のレジストパターン２２をエッチングマスクとして所定のエッチング処理を施し，上述した各素子が積層されたワード線２４を形成する。
【０００５】
（工程３） 次いで，図１２（ｃ）に示したように，後述する工程で形成されるドレイン領域３０の両側に配置されているワード線２４間を覆うようにして，所定のレジストパターン２６を形成する。次いで，このレジストパターン２６をエッチングマスクをして，基板１０に対して所定のエッチング処理を施し，後述する工程で形成されるソース領域２８の両側に配置されるワード線２４間に存在する不図示のフィールド酸化膜を除去する。
【０００６】
（工程４） 次いで，図１３（ｄ）に示したように，ワード線２４の両側に露出する基板１０の表面に対して，所定のイオン注入処理と所定の熱処理を施し，そのワード線２４を介してソース領域２８とドレイン領域３０を各々交互に形成すると共に，ワード線２４の側壁にサイドウォール３２を形成する。
【０００７】
（工程５） 次いで，図１３（ｅ）に示したように，ワード線２４やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理を施し，不図示のエッチングストッパ膜を形成する。次いで，所定のフォトリソグラフィ処理によりエッチングストッパ膜上に所定のレジストパターンを形成した後，所定のエッチング処理を施すことにより，ドレイン領域３０の表面からこのドレイン領域３０の両側に配置されているワード線２４の側壁及び上部表面の一部に至るまでの部分，すなわちドレインコンタクトホール４０が開口される部分にエッチングストッパパターン３４を形成する。
【０００８】
（工程６） 次いで，図１４（ｆ）に示したように，再びワード線２４やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理，例えばＣＶＤ処理を施し，中間絶縁膜３６を形成する。次いで，その中間絶縁膜３６上に所定のレジストパターン３８を形成した後，そのレジストパターン２８をエッチングマスクとして所定のエッチング処理を施すことにより，ドレイン領域３０上にドレインコンタクトホール４０を開口する。
【０００９】
（工程７） 次いで，図１４（ｇ）に示したように，中間絶縁膜３６とドレインコンタクトホール４０が形成された基板１０の表面に導電性材料，例えばアルミニウムなどの金属から成る配線層４２を形成することにより，メモリを製造する構成となっている。
【００１０】
【発明が解決しようとする課題】
しかしながら，上述した従来の技術は，以下のような問題点を有していた。
（１）第１の問題点
まず，上記従来の技術が有する第１の問題点について，図１５を参照しながら説明する。上述した図１２（ｃ）に対応する工程３において，後のドレイン領域３０の両側に配されるワード線２４間を覆うレジストパターン２６を形成するが，その際，図１５（ａ）に示したように，第１絶縁膜１８と第２絶縁膜２０の膜厚により，そのレジストパターン２６のエッジ（終端）が略波状に蛇行して形成されてしまうことがある。
【００１１】
すなわち，本来は，図１５（ａ）中のＡ−Ａ線において切断した断面を表した図１５（ｂ）に示したように，レジストパターン２６のエッジがワード線２４上の一部まで覆っていなければならない。しかしながら，例えば図１５（ａ）中のＢ−Ｂ線において切断した断面を表した図１５（ｃ）に示したように，レジストパターン２６のエッジが後のドレイン領域３０上のみに形成され，ワード線２４とレジストパターン２６との間に空間部４４が形成されることがある。
【００１２】
その結果，上述した図１２（ｃ）に対応する工程３で形成されたレジストパターン２６をエッチングマスクとして，後のソース領域２８の両側に配置されるワード線２４間に存在する不図示のフィールド酸化膜を除去する際，同時に，後のドレイン領域３０側に存在する不図示のフィールド酸化膜も除去してしまい，ワード線２４の配列方向に隣り合った各ドレインコンタクトホール４０同士が電気的にショートしてしまうことがある。
【００１３】
本発明は，従来の技術が有する上記のような問題点に鑑み点されたものであり，かかる発明の第１の目的は，後のソース領域の両側に配置されるワード線間に形成されたフィールド酸化膜を除去する際に，後のドレイン領域の両側に配置されるワード線間に形成されたフィールド酸化膜がエッチングされることを防ぎ，各ドレインコンタクトホール同士のショートを防止することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００１４】
（２）第２の問題点
次に，上記従来の技術が有する第２の問題点について，図１２を参照しながら説明する。上述した図１２（ａ）に対応する工程１において，基板１０上に各素子と共にコントロールゲート１６を形成するが，このコントロールゲート１６の材料としては，一般的にタングステンシリサイド膜が使用されることが多い。しかしながら，このタングステンシリサイド膜によりコントロールゲート１６を形成した場合には，その後の工程，例えば第１絶縁膜１８や第２絶縁膜２０の形成などの酸素雰囲気中での熱処理を伴う工程により，かかるコントロールゲート１６が異常酸化されてしまい，いわゆるパターン不良が生じることがある。
【００１５】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第２の目的は，コントロールゲートの異常酸化を防止することができ，かつパターン不良のない均一なコントロールゲートを形成することが可能な，新規かつ改良された不揮発性半導体メモリ装置の製造方法を提供することである。
【００１６】
（３）第３の問題点
まず，上記従来の技術が有する第３の問題点について，図１６を参照しながら説明する。上述した図１４（ｆ）に対応する工程６において，ドレイン領域３０上にドレインコンタクトホール４０を形成するが，同時にワード線２４上にもかかるドレインコンタクトホール４０が形成される。しかしながら，それらドレイン領域３０上とワード線２４上では，かかる被エッチング膜の膜厚や材質が異なっている。
【００１７】
すなわち，上述したドレインコンタクトホール４０を形成する場合の被エッチング膜は，ドレイン領域３０上では図１６（ａ）に示したように，中間絶縁膜３６とエッチングストッパパターン３４である。これに対して，ワード線２４上での被エッチング膜は，図１６R>６（ｂ）に示したように，中間絶縁膜３６と第２絶縁膜２０と第１絶縁膜１８である。従って，それら各部分での被エッチング膜の膜厚や材質の違いにより，一のエッチング処理では，均一なコンタクトホールを形成させることが困難な場合が多い。また，いわゆるオーバーエッチングが生じた場合には，基板上に形成された各素子が破壊されてしまうことがある。
【００１８】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第３の目的は，一のコンタクトホールが形成される部分の被エッチング材料が異なる膜厚及び材質であっても，所望の形状のコンタクトホールを形成することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００１９】
（４）第４の問題点
まず，上記従来の技術が有する第４の問題点について，図１７を参照しながら説明する。上述した図１３（ｅ）に対応する工程５において，エッチングストッパ膜３４’に対して所定のエッチング処理を施し，ドレインコンタクトホール４０が形成される部分にエッチングストッパパターン３４を形成するが，この際異なる膜厚の部分を同時にエッチングすることとなり，所定の形状のコンタクトホールを形成することが困難な場合がある。
【００２０】
すなわち，図１７に示したように，エッチングストッパパターン３４を形成すべく，エッチングストッパ膜３４’上に形成されたレジストパターン４６をエッチングマスクとして所定のエッチング処理を施すが，被エッチング膜の膜厚は，同図中の矢印Ｃに示したドレイン領域３０上の部分と，矢印Ｄに示したサイドウォール３２側面上の部分では大きく異なっている。従って，矢印Ｃの部分の膜厚分だけエッチングストッパ３４’膜を除去した場合には，矢印Ｄの部分でエッチングストッパ３４’膜を完全に除去しきれなくなることがある。
【００２１】
また，矢印Ｄの部分の膜厚分だけエッチングストッパ３４’膜を除去した場合には，矢印Ｃの部分のエッチングストッパ３４’膜の下方に形成されているドレイン領域３０までエッチングしてしまう場合がある。その結果，当該部分で導通不良や電気的な抵抗の変化が生じ，メモリの歩留りが低下することがある。
【００２２】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第４の目的は，均一なエッチングストッパパターンを形成することにより，所望の形状のコンタクトホールを形成することができ，導通不良や電気的な抵抗の変化を防止することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性メモリの製造方法では、マトリクス状にフローティングゲートを形成する工程と、このフローティングゲート上に絶縁層を介してタングステンシリサイドからなるコントロールゲートを形成する工程と、前記コントロールゲート上にシリコン酸化膜及びシリコン窒化膜からなる積層絶縁体を順次形成する工程と、前記フローティングゲート、ワード線および積層絶縁体を含む積層構造の一方の側方に連続的に配置されたソース領域から成るソース線およびその他方の側方にドレイン領域を形成する工程と、前記積層構造の側面に絶縁物からなるサイドウォールを形成する工程と、前記サイドウォールに対してコンタクトホールを自己整合的に形成する工程とを含み、前記シリコン酸化膜および前記シリコン窒化膜の形成を300℃以上550℃以下の条件下で行うことを特徴とする。
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【発明の実施の形態】
以下に，添付図面を参照しながら，本発明にかかる不揮発性半導体メモリ装置及びその製造方法をメモリの製造方法に適用した実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略することとする。
【００３３】
（Ａ）第１の参考例
まず，本発明の第１の参考例にかかるメモリの製造方法について，詳細に説明する。なお，上述した従来の技術と略同一の構成要素については，同一符号を付することにより重複説明を省略する。始めに，本参考例の理解を容易にするために，かかるメモリの製造工程について，図１〜図３を参照しながら概略的に説明する。なお，同図中には，メモリのセル部分のみが記載されており，そのセル周辺に配される例えばデコーダなどの回路は省略されている。
【００３４】
（工程１’） まず，図１（ａ）に示したように，半導体材料，例えばｐ型単結晶シリコンから成る基板１０上に，不図示のゲート酸化膜と，タングステンシリサイド膜から成るフローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，本実施の形態にかかる第１絶縁膜１００と，本実施の形態にかかる第２絶縁膜１０２を順次形成して素子分離を行う。
【００３５】
（工程２’） 次いで，第２絶縁膜１０２の表面上に所定のフォトリソグラフィ処理によりレジストパターン１０４を形成した後，そのレジストパターン１０４をエッチングマスクとしてかかる基板１０に対し所定のエッチング処理を施すことにより，図２（ｂ）に示したように，上述した各素子が積層されたワード線１０６を形成する。
【００３６】
（工程３’） 次いで，図１（ｃ）に示したように，後の工程で形成されるドレイン領域３０の両側に配置されているワード線１０６間を覆うようにして，所定のレジストパターン１０８を形成する。次いで，このレジストパターン１０８をエッチングマスクをして，基板１０に対して所定のエッチング処理を施し，後の工程で形成されるソース領域２８の両側に配置されるワード線１０６間に存在する不図示のフィールド酸化膜を除去する。
【００３７】
（工程４’） 次いで，図２（ｄ）に示したように，ワード線１０６の両側に露出する基板１０の表面に対して，所定のイオン注入処理と所定の熱処理を施し，そのワード線１０６を介してソース領域２８とドレイン領域３０を各々交互に形成すると共に，ワード線１０６の側壁にサイドウォール３２を形成する。次いで，ワード線１０６やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理を施し，不図示のエッチングストッパ膜を形成する。
【００３８】
（工程５’） 次いで，図２（ｅ）に示したように，そのエッチングストッパ膜上に不図示のレジストパターンを形成した後，所定のエッチング処理を施すことにより，ドレイン領域３０の表面からこのドレイン領域３０の両側に配置されているワード線１０６の側壁及び上部表面の一部に至るまでの部分，すなわちドレインコンタクトホール４０が開口される部分にエッチングストッパパターン３４を形成する。次いで，再びワード線１０６やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理，例えばＣＶＤ処理を施し，中間絶縁膜３６を形成する。
【００３９】
（工程６’） 次いで，図３（ｆ）に示したように，その中間絶縁膜３６上に所定のレジストパターン３８を形成した後，そのレジストパターン２８をエッチングマスクとして所定のエッチング処理を施すことにより，ドレイン領域３０上にドレインコンタクトホール４０を開口する。
【００４０】
（工程７’） 次いで，図３（ｇ）に示したように，中間絶縁膜３６とドレインコンタクトホール４０が形成された基板１０の表面に導電性材料，例えばアルミニウムなどの金属から成る配線層４２を形成することにより，メモリを製造する構成となっている。
【００４１】
次に，本参考例にかかる均一なレジストパターン１０８の形成方法について詳細に説明する。上述の如く図１（ａ）に対応する工程１’では，基板１０上にワード線１０６を形成すべく，順次不図示のゲート酸化膜と，フローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，第１絶縁膜１００と，第２絶縁膜１０２を積層する。
【００４２】
この際，上述した図１（ｃ）に対応する工程３’でレジストパターン１０８を形成する際のフォトリソグラフィ処理時に使用される所定波長，例えば３６５ｎｍの光をワード線１０６表面，すなわち第２絶縁膜１０２表面に対して照射した際に，その光の反射率が４０％以下となるように図１（ａ）に対応する工程１’において第１絶縁膜１００と第２絶縁膜１０２を形成する構成となっている。すなわち，図４に示したように，かかる反射率が４０％を超える場合には，上述した図１（ｃ）に対応する工程３’において，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜の除去時に使用されるレジストパターン１０８が，例えば図５に示したように，略波状に蛇行して形成されてしまうことがある。
【００４３】
従って，このレジストパターン１０８を基板１０上に均一に形成するためには，かかる反射率を４０％以下に抑えることが必要となる。なお，同図中の縦軸は，図５に示したように，レジストパターン１０８の最大蛇行部１０８ａの側面１０８ａ’と最小蛇行部１０８ｂの側面１０８ｂ’との距離（μｍ）を表し，また横軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表している。
【００４４】
そこで，発明者は，上述した４０％以下の反射率を達成すべく，第１絶縁膜１００と第２絶縁膜１０２の各膜厚を適宜変更し，ワード線１０６表面の反射率を測定したところ，以下のような知見を得た。すなわち，第１絶縁膜１００にシリコン酸化膜を適用し，第２絶縁膜１０２にシリコン窒化膜を適用した場合には，図６R>６に示したように，第１絶縁膜１００の膜厚を５００オングストローム以下にし，第２絶縁膜１０２の膜厚を２０００オングストローム以下にすることにより，ワード線１０６表面の反射率を４０％以下に抑えることができる。なお，同図中の縦軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表し，また横軸は，第２絶縁膜１０２の膜厚を表している。
【００４５】
従って，上述の如くシリコン酸化膜から成る第１絶縁膜１００の膜厚を５００オングストローム以下とし，またシリコン窒化膜から成る第２絶縁膜１０２の膜厚を２０００オングストローム以下とすることにより，レジストパターン１０８を均一に形成することができる。その結果，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜のみを所望の状態での除去することができるため，後に形成されるドレインコンタクトホール４０の絶縁不良を効果的に防止することができる。
【００４６】
また，本参考例の如く第１絶縁膜１００と第２絶縁膜１０２の各膜厚を調整することができない場合には，図７（ａ）に示したように，第２絶縁膜１０２の表面上に本参考例にかかる反射防止膜１１０を形成して，上述した４０％以下の反射率を達成する構成としても良い。ところで，発明者は，かかる反射防止膜１１０を採用するにあたり，上述した４０％以下の反射率を達成すべく，その反射防止膜１１０膜厚を適宜変更し，ワード線１０６表面の反射率を測定したところ，以下のような知見を得た。
【００４７】
すなわち，アモルファスシリコン膜から成る反射防止膜１１０を第２絶縁膜１０２上に形成した場合には，図８に示したように，その反射防止膜１１０の膜厚を１００オングストローム以上にすることにより，かかるワード線１０６表面の反射率を４０％以下に抑えることができる。なお，同図中の縦軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表し，また横軸は，反射防止膜１１０の膜厚を表している。
【００４８】
従って，このように１００オングストローム以上の膜厚の反射防止膜１１０を第２絶縁膜１０２上に形成することにより，上述の如く第１絶縁膜１００と第２絶縁膜１０２の各膜厚を所定値に設定した場合と同様に，レジストパターン１０８を均一に形成することができる。その結果，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜のみを所望の状態で除去することができる。
【００４９】
また，上述の如く第２絶縁膜１０２上に反射防止膜１１０を形成した場合には，レジストパターン１０８を形成した後の工程で，かかる反射防止膜１１０を除去する工程が必要となる。そこで，その反射防止膜１１０の除去工程を省略する場合には，図７（ｂ）に示したように，コントロールゲート１６と第１絶縁膜１００の間に反射防止膜１１０を形成すればよい。その結果，第２絶縁膜１０２上に反射防止膜１１０が形成されないため，その反射防止膜１１０を除去する必要がなくなると共に，ワード線１０６に対してフォトリソグラフィ処理時に照射される光の反射を効果的に抑制することができる。
【００５０】
（Ｂ）第１の実施の形態
次に，本発明の第１の実施の形態について，詳細に説明する。この第１の実施の形態にかかるメモリの製造方法の基本的な構成は，上述した第１の参考例にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第１の参考例は，第１絶縁膜１００や第２絶縁膜１０２などを形成する際の熱処理の温度については特に規定していなかったのに対して，かかる第１の実施の形態には，上述した熱処理の温度を規定したことを特徴としている。
【００５１】
すなわち，上述した第１の参考例の図１（ａ）に対応する工程１’において，基板１０上に複数の各素子と共に第１絶縁膜１００と第２絶縁膜１０２を形成するが，かかる絶縁膜の形成時には，基板１０を高温条件下で酸素雰囲気中に曝すこととなる。その結果，ワード線１０６内のタングステンシリサイド膜から成るコントロールゲート１６が異常酸化されてしまうことがある。
【００５２】
しかしながら，発明者の知見によれば，図９に示したように，それら第１絶縁膜１００と第２絶縁膜１０２の各成膜工程において，かかる温度条件を５５０℃以下に設定することにより，コントロールゲート１６の異常酸化を防止することができることを見出した。従って，本実施の形態においては，それら第１絶縁膜１００と第２絶縁膜１０２の成膜工程や他の熱処理工程を５５０℃以下の条件下で行うことにより，コントロールゲート１６の異常酸化によるパターン不良を防止することができる。
【００５３】
（Ｃ）第２の参考例
次に，本発明の第２の参考例について，詳細に説明する。この第２の参考例にかかるメモリの製造方法の基本的な構成も，上述した第１の参考例および第１の実施の形態にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第１の参考例および第１の実施の形態は，第１絶縁膜１００と第２絶縁膜１０２の製造工程に関するものであるのに対して，かかる第２の参考例は，均一なドレインコンタクトホール４０を形成することを特徴としている。
【００５４】
すなわち，上述の如く，第１の参考例にかかる図３（ｆ）に対応する工程６’において所望の形状のドレインコンタクトホール４０を形成するべく，その前工程である図２（ｅ）に対応する工程５’において，ドレイン領域３０表面からその両側に配置される各ワード線１０６の表面の一部に至るまでエッチングストッパパターン３４が形成される。しかし，ドレインコンタクトホール４０は，上述の如くドレイン領域３０上に形成される部分と，ワード線１０６上に形成される部分があるため，被エッチング膜の膜厚がそれら各部分によって異なり，均一な形状のドレインコンタクトホール４０を形成することは困難な場合が多い。
【００５５】
そこで，本参考例においては，図１０（ａ）に示したように，エッチングストッパパターン３４に代えて，第１絶縁膜１００及び第２絶縁膜１０２と略同一材料で略同一膜厚のエッチングストッパパターン１１２を形成する構成となっている。なお，図１０（ｂ）は，図１０（ａ）の紙面横方向から見た概略的な断面図である。ここで，エッチングストッパパターン１１２の成膜工程について説明すると，上述した図２（ｄ）に対応する工程４’において，まずワード線１０６やサイドウォール３２などが形成された基板１０の表面に対し，第１絶縁膜１００と略同一材料で略同一膜厚の第１エッチングストッパ膜１１２ａを形成する。
【００５６】
次いで，その第１エッチングストッパ膜１１２ａ上に，第２絶縁膜１０２と略同一材料で略同一膜厚の第２エッチングストッパ膜１１２ｂを形成する。次いで，上述した図２（ｄ）に対応する工程５’と同様に，第２エッチングストッパ膜１１２ｂ上に形成された所定のレジストパターンをエッチングマスクとして基板１０に対して所定のエッチング処理を施すことにより，エッチングストッパパターン１１２が形成される構成となっている。
【００５７】
従って，ドレイン領域３０上の被エッチング膜は，中間絶縁膜３６と本実施の形態にかかるエッチングストッパパターン１１２であり，ワード線１０６上の被エッチング膜は，中間絶縁膜３６と第２絶縁膜１０２と第１絶縁膜１００となる。その結果，エッチングストッパパターン１１２は，上述の如く第１絶縁膜１００と第２絶縁膜１０２と略同一に構成されているため，かかるドレインコンタクトホール４０を均一かつ容易に形成することができる。
【００５８】
（Ｄ）第３の参考例
次に，本発明の第３の参考例について，詳細に説明する。この第３の参考例にかかるメモリの製造方法の基本的な構成も，上述した第１，第２の参考例及び第１の実施の形態にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第３の実施の形態は，ドレインコンタクトホール４０の製造工程に関するものであるのに対して，かかる第４の実施の形態は，そのドレインコンタクトホール４０の形成時に使用されるエッチングストッパパターン３４を均一に形成することを特徴としている。
【００５９】
すなわち，上述した第１の参考例にかかる図２（ｄ）に対応する工程４’で形成される不図示のエッチングストッパ膜は，ドレイン領域３０上のみでなくソース領域２８上や，ワード線１０６のソース領域２８側に形成されたサイドウォール３０の表面上にも形成される。かかる部分に形成されたエッチングストッパ膜は，メモリの製造工程には何ら関与せず，不要なものであるため，図２（ｅ）に対応する工程５’において除去される。
【００６０】
しかしながら，かかる部分の膜厚，すなわちソース領域２８上のエッチングストッパ膜と，サイドウォール３０表面のエッチングストッパ膜の膜厚は異なっている。従って，ソース領域２８上などの不要なエッチングストッパ膜を除去すべく，同時にエッチング処理を行った場合には，その異なる膜厚により均一な除去を行うことは困難である。また，ワード線１０６のソース領域２８側に形成されたサイドウォール３０も，メモリの製造工程においては必要なものではない。
【００６１】
そこで，本参考例では，図１１に示したように，上述した図２（ｄ）に対応する工程４’においてワード線１０６の側壁にサイドウォール３２を形成する際に，ソース領域２８の両側に配置されるワード線１０６間をそのサイドウォール３２で埋め込むと共に，このサイドウォール３２の表面とワード線１０６の表面が略同一の高さとなるように構成されている。その結果，ソース領域２８上，すなわちかかる部分のサイドウォール３２表面からその両側の各ワード線１０６表面にかけて均一な面が形成されるため，上述した図２（ｄ）に対応する工程４’で均一な膜厚のエッチングストッパ膜を形成することができ，ソース領域２８上のエッチングストッパ膜の除去を均一かつ容易に行うことができる。
【００６２】
以上，本発明の好適な実施の形態について，添付図面を参照しながら説明したが，本発明はかかる構成に限定されない。特許請求の範囲に記載された技術的思想の範疇において，当業者であれば，各種の変更例及び修正例に想到し得るものであり，それら変更例及び修正例についても本発明の技術的範囲に属するものと了解される。
【００６３】
【発明の効果】
本発明によれば，ワード線にフォトリソグラフィ処理時に使用される所定波長の光が照射された際のワード線表面の光の反射率が４０％以下であるため，かかる光の乱反射を防止し，ワード線上に均一なレジストパターンを形成することができる。その結果，そのレジストパターンをエッチングマスクとして，かかるメモリ基板上に正確かつ確実なエッチング処理を施すことができるため，所望のメモリを製造することができ，かつ歩留りを向上させることができる。
【００６４】
また，ワード線を構成する第１の絶縁膜と第２の絶縁膜は，５５０℃以下の温度条件下で成膜されるため，この工程以前に形成された他の素子に対して損傷を与えることがない。さらに，エッチングストッパ膜が，第１及び第２の絶縁膜と略同一に構成されているため，不要なエッチングストッパ膜を均一かつ確実に除去することができる。さらにまた，エッチングストッパパターンが形成されない部分でのエッチングストッパ膜を均一な平面上に形成することができるため，そのエッチングストッパ膜の除去を容易に行うことができる。
【図面の簡単な説明】
【図１】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図２】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図３】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図４】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図５】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図６】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図７】 かかるメモリの製造工程に適用可能な反射防止膜を説明するための概略的なメモリ基板の断面図である。
【図８】 図７に示した反射防止膜を説明するための概略的な説明図である。
【図９】 他の実施の形態にかかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図１０】 本発明を適用可能な他のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１１】 本発明を適用可能な他のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１２】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１３】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１４】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１５】 従来のメモリの製造工程が有する問題点を説明するための概略的な説明図である。
【図１６】 従来のメモリの製造工程が有する問題点を説明するための概略的なメモリの断面図である。
【図１７】 従来のメモリの製造工程が有する問題点を説明するための概略的なメモリの断面図である。
【符号の説明】
１０ 基板
１６ コントロールゲート
２８ ソース領域
３０ ドレイン領域
３２ サイドウォール
３４ エッチングストッパパターン
１００ 第１絶縁膜
１０２ 第２絶縁膜
１０４，１０８ レジストパターン
１０６ ワード線
【発明の属する技術分野】
本発明は，不揮発性半導体メモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
最近の半導体装置の超高集積化及び超小型化傾向に伴って，不揮発性半導体メモリ装置（以下，「メモリ」と称する。）においてもかかるセルサイズを縮小するべく，ワード線をマスクとしてソース線とコンタクトホール，例えばドレインコンタクトホールを自己整合的に形成するいわゆるセルフアライメント技術が提案されている。以下，図１２〜図１４を参照しながら，従来より提案されているセルフアライメント技術をメモリの製造方法に適用した場合について説明する。なお，同図中には，理解を容易にするためにメモリのセル部分のみが記載されており，そのセル周辺に配される例えばデコーダなどの回路は省略されている。
【０００３】
（工程１） まず，図１２（ａ）に示したように，半導体材料，例えばｐ型単結晶シリコンから成る基板１０上に，不図示のゲート酸化膜と，フローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，第１絶縁膜１８と，第２絶縁膜２０を順次形成して素子分離を行う。
【０００４】
（工程２） 次いで，図１２（ｂ）に示したように，上記基板１０に対し，第２絶縁膜２０上に形成された所定のレジストパターン２２をエッチングマスクとして所定のエッチング処理を施し，上述した各素子が積層されたワード線２４を形成する。
【０００５】
（工程３） 次いで，図１２（ｃ）に示したように，後述する工程で形成されるドレイン領域３０の両側に配置されているワード線２４間を覆うようにして，所定のレジストパターン２６を形成する。次いで，このレジストパターン２６をエッチングマスクをして，基板１０に対して所定のエッチング処理を施し，後述する工程で形成されるソース領域２８の両側に配置されるワード線２４間に存在する不図示のフィールド酸化膜を除去する。
【０００６】
（工程４） 次いで，図１３（ｄ）に示したように，ワード線２４の両側に露出する基板１０の表面に対して，所定のイオン注入処理と所定の熱処理を施し，そのワード線２４を介してソース領域２８とドレイン領域３０を各々交互に形成すると共に，ワード線２４の側壁にサイドウォール３２を形成する。
【０００７】
（工程５） 次いで，図１３（ｅ）に示したように，ワード線２４やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理を施し，不図示のエッチングストッパ膜を形成する。次いで，所定のフォトリソグラフィ処理によりエッチングストッパ膜上に所定のレジストパターンを形成した後，所定のエッチング処理を施すことにより，ドレイン領域３０の表面からこのドレイン領域３０の両側に配置されているワード線２４の側壁及び上部表面の一部に至るまでの部分，すなわちドレインコンタクトホール４０が開口される部分にエッチングストッパパターン３４を形成する。
【０００８】
（工程６） 次いで，図１４（ｆ）に示したように，再びワード線２４やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理，例えばＣＶＤ処理を施し，中間絶縁膜３６を形成する。次いで，その中間絶縁膜３６上に所定のレジストパターン３８を形成した後，そのレジストパターン２８をエッチングマスクとして所定のエッチング処理を施すことにより，ドレイン領域３０上にドレインコンタクトホール４０を開口する。
【０００９】
（工程７） 次いで，図１４（ｇ）に示したように，中間絶縁膜３６とドレインコンタクトホール４０が形成された基板１０の表面に導電性材料，例えばアルミニウムなどの金属から成る配線層４２を形成することにより，メモリを製造する構成となっている。
【００１０】
【発明が解決しようとする課題】
しかしながら，上述した従来の技術は，以下のような問題点を有していた。
（１）第１の問題点
まず，上記従来の技術が有する第１の問題点について，図１５を参照しながら説明する。上述した図１２（ｃ）に対応する工程３において，後のドレイン領域３０の両側に配されるワード線２４間を覆うレジストパターン２６を形成するが，その際，図１５（ａ）に示したように，第１絶縁膜１８と第２絶縁膜２０の膜厚により，そのレジストパターン２６のエッジ（終端）が略波状に蛇行して形成されてしまうことがある。
【００１１】
すなわち，本来は，図１５（ａ）中のＡ−Ａ線において切断した断面を表した図１５（ｂ）に示したように，レジストパターン２６のエッジがワード線２４上の一部まで覆っていなければならない。しかしながら，例えば図１５（ａ）中のＢ−Ｂ線において切断した断面を表した図１５（ｃ）に示したように，レジストパターン２６のエッジが後のドレイン領域３０上のみに形成され，ワード線２４とレジストパターン２６との間に空間部４４が形成されることがある。
【００１２】
その結果，上述した図１２（ｃ）に対応する工程３で形成されたレジストパターン２６をエッチングマスクとして，後のソース領域２８の両側に配置されるワード線２４間に存在する不図示のフィールド酸化膜を除去する際，同時に，後のドレイン領域３０側に存在する不図示のフィールド酸化膜も除去してしまい，ワード線２４の配列方向に隣り合った各ドレインコンタクトホール４０同士が電気的にショートしてしまうことがある。
【００１３】
本発明は，従来の技術が有する上記のような問題点に鑑み点されたものであり，かかる発明の第１の目的は，後のソース領域の両側に配置されるワード線間に形成されたフィールド酸化膜を除去する際に，後のドレイン領域の両側に配置されるワード線間に形成されたフィールド酸化膜がエッチングされることを防ぎ，各ドレインコンタクトホール同士のショートを防止することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００１４】
（２）第２の問題点
次に，上記従来の技術が有する第２の問題点について，図１２を参照しながら説明する。上述した図１２（ａ）に対応する工程１において，基板１０上に各素子と共にコントロールゲート１６を形成するが，このコントロールゲート１６の材料としては，一般的にタングステンシリサイド膜が使用されることが多い。しかしながら，このタングステンシリサイド膜によりコントロールゲート１６を形成した場合には，その後の工程，例えば第１絶縁膜１８や第２絶縁膜２０の形成などの酸素雰囲気中での熱処理を伴う工程により，かかるコントロールゲート１６が異常酸化されてしまい，いわゆるパターン不良が生じることがある。
【００１５】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第２の目的は，コントロールゲートの異常酸化を防止することができ，かつパターン不良のない均一なコントロールゲートを形成することが可能な，新規かつ改良された不揮発性半導体メモリ装置の製造方法を提供することである。
【００１６】
（３）第３の問題点
まず，上記従来の技術が有する第３の問題点について，図１６を参照しながら説明する。上述した図１４（ｆ）に対応する工程６において，ドレイン領域３０上にドレインコンタクトホール４０を形成するが，同時にワード線２４上にもかかるドレインコンタクトホール４０が形成される。しかしながら，それらドレイン領域３０上とワード線２４上では，かかる被エッチング膜の膜厚や材質が異なっている。
【００１７】
すなわち，上述したドレインコンタクトホール４０を形成する場合の被エッチング膜は，ドレイン領域３０上では図１６（ａ）に示したように，中間絶縁膜３６とエッチングストッパパターン３４である。これに対して，ワード線２４上での被エッチング膜は，図１６R>６（ｂ）に示したように，中間絶縁膜３６と第２絶縁膜２０と第１絶縁膜１８である。従って，それら各部分での被エッチング膜の膜厚や材質の違いにより，一のエッチング処理では，均一なコンタクトホールを形成させることが困難な場合が多い。また，いわゆるオーバーエッチングが生じた場合には，基板上に形成された各素子が破壊されてしまうことがある。
【００１８】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第３の目的は，一のコンタクトホールが形成される部分の被エッチング材料が異なる膜厚及び材質であっても，所望の形状のコンタクトホールを形成することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００１９】
（４）第４の問題点
まず，上記従来の技術が有する第４の問題点について，図１７を参照しながら説明する。上述した図１３（ｅ）に対応する工程５において，エッチングストッパ膜３４’に対して所定のエッチング処理を施し，ドレインコンタクトホール４０が形成される部分にエッチングストッパパターン３４を形成するが，この際異なる膜厚の部分を同時にエッチングすることとなり，所定の形状のコンタクトホールを形成することが困難な場合がある。
【００２０】
すなわち，図１７に示したように，エッチングストッパパターン３４を形成すべく，エッチングストッパ膜３４’上に形成されたレジストパターン４６をエッチングマスクとして所定のエッチング処理を施すが，被エッチング膜の膜厚は，同図中の矢印Ｃに示したドレイン領域３０上の部分と，矢印Ｄに示したサイドウォール３２側面上の部分では大きく異なっている。従って，矢印Ｃの部分の膜厚分だけエッチングストッパ３４’膜を除去した場合には，矢印Ｄの部分でエッチングストッパ３４’膜を完全に除去しきれなくなることがある。
【００２１】
また，矢印Ｄの部分の膜厚分だけエッチングストッパ３４’膜を除去した場合には，矢印Ｃの部分のエッチングストッパ３４’膜の下方に形成されているドレイン領域３０までエッチングしてしまう場合がある。その結果，当該部分で導通不良や電気的な抵抗の変化が生じ，メモリの歩留りが低下することがある。
【００２２】
本発明は，従来の技術が有する上記のような問題点に鑑みて成されたものであり，本発明の第４の目的は，均一なエッチングストッパパターンを形成することにより，所望の形状のコンタクトホールを形成することができ，導通不良や電気的な抵抗の変化を防止することが可能な，新規かつ改良された不揮発性半導体メモリ装置を提供することである。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の不揮発性メモリの製造方法では、マトリクス状にフローティングゲートを形成する工程と、このフローティングゲート上に絶縁層を介してタングステンシリサイドからなるコントロールゲートを形成する工程と、前記コントロールゲート上にシリコン酸化膜及びシリコン窒化膜からなる積層絶縁体を順次形成する工程と、前記フローティングゲート、ワード線および積層絶縁体を含む積層構造の一方の側方に連続的に配置されたソース領域から成るソース線およびその他方の側方にドレイン領域を形成する工程と、前記積層構造の側面に絶縁物からなるサイドウォールを形成する工程と、前記サイドウォールに対してコンタクトホールを自己整合的に形成する工程とを含み、前記シリコン酸化膜および前記シリコン窒化膜の形成を300℃以上550℃以下の条件下で行うことを特徴とする。
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【発明の実施の形態】
以下に，添付図面を参照しながら，本発明にかかる不揮発性半導体メモリ装置及びその製造方法をメモリの製造方法に適用した実施の形態について詳細に説明する。なお，以下の説明において，略同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略することとする。
【００３３】
（Ａ）第１の参考例
まず，本発明の第１の参考例にかかるメモリの製造方法について，詳細に説明する。なお，上述した従来の技術と略同一の構成要素については，同一符号を付することにより重複説明を省略する。始めに，本参考例の理解を容易にするために，かかるメモリの製造工程について，図１〜図３を参照しながら概略的に説明する。なお，同図中には，メモリのセル部分のみが記載されており，そのセル周辺に配される例えばデコーダなどの回路は省略されている。
【００３４】
（工程１’） まず，図１（ａ）に示したように，半導体材料，例えばｐ型単結晶シリコンから成る基板１０上に，不図示のゲート酸化膜と，タングステンシリサイド膜から成るフローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，本実施の形態にかかる第１絶縁膜１００と，本実施の形態にかかる第２絶縁膜１０２を順次形成して素子分離を行う。
【００３５】
（工程２’） 次いで，第２絶縁膜１０２の表面上に所定のフォトリソグラフィ処理によりレジストパターン１０４を形成した後，そのレジストパターン１０４をエッチングマスクとしてかかる基板１０に対し所定のエッチング処理を施すことにより，図２（ｂ）に示したように，上述した各素子が積層されたワード線１０６を形成する。
【００３６】
（工程３’） 次いで，図１（ｃ）に示したように，後の工程で形成されるドレイン領域３０の両側に配置されているワード線１０６間を覆うようにして，所定のレジストパターン１０８を形成する。次いで，このレジストパターン１０８をエッチングマスクをして，基板１０に対して所定のエッチング処理を施し，後の工程で形成されるソース領域２８の両側に配置されるワード線１０６間に存在する不図示のフィールド酸化膜を除去する。
【００３７】
（工程４’） 次いで，図２（ｄ）に示したように，ワード線１０６の両側に露出する基板１０の表面に対して，所定のイオン注入処理と所定の熱処理を施し，そのワード線１０６を介してソース領域２８とドレイン領域３０を各々交互に形成すると共に，ワード線１０６の側壁にサイドウォール３２を形成する。次いで，ワード線１０６やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理を施し，不図示のエッチングストッパ膜を形成する。
【００３８】
（工程５’） 次いで，図２（ｅ）に示したように，そのエッチングストッパ膜上に不図示のレジストパターンを形成した後，所定のエッチング処理を施すことにより，ドレイン領域３０の表面からこのドレイン領域３０の両側に配置されているワード線１０６の側壁及び上部表面の一部に至るまでの部分，すなわちドレインコンタクトホール４０が開口される部分にエッチングストッパパターン３４を形成する。次いで，再びワード線１０６やサイドウォール３２などが形成された基板１０の表面全体に対して所定の成膜処理，例えばＣＶＤ処理を施し，中間絶縁膜３６を形成する。
【００３９】
（工程６’） 次いで，図３（ｆ）に示したように，その中間絶縁膜３６上に所定のレジストパターン３８を形成した後，そのレジストパターン２８をエッチングマスクとして所定のエッチング処理を施すことにより，ドレイン領域３０上にドレインコンタクトホール４０を開口する。
【００４０】
（工程７’） 次いで，図３（ｇ）に示したように，中間絶縁膜３６とドレインコンタクトホール４０が形成された基板１０の表面に導電性材料，例えばアルミニウムなどの金属から成る配線層４２を形成することにより，メモリを製造する構成となっている。
【００４１】
次に，本参考例にかかる均一なレジストパターン１０８の形成方法について詳細に説明する。上述の如く図１（ａ）に対応する工程１’では，基板１０上にワード線１０６を形成すべく，順次不図示のゲート酸化膜と，フローティングゲート１２と，ゲート間絶縁膜１４と，コントロールゲート１６と，第１絶縁膜１００と，第２絶縁膜１０２を積層する。
【００４２】
この際，上述した図１（ｃ）に対応する工程３’でレジストパターン１０８を形成する際のフォトリソグラフィ処理時に使用される所定波長，例えば３６５ｎｍの光をワード線１０６表面，すなわち第２絶縁膜１０２表面に対して照射した際に，その光の反射率が４０％以下となるように図１（ａ）に対応する工程１’において第１絶縁膜１００と第２絶縁膜１０２を形成する構成となっている。すなわち，図４に示したように，かかる反射率が４０％を超える場合には，上述した図１（ｃ）に対応する工程３’において，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜の除去時に使用されるレジストパターン１０８が，例えば図５に示したように，略波状に蛇行して形成されてしまうことがある。
【００４３】
従って，このレジストパターン１０８を基板１０上に均一に形成するためには，かかる反射率を４０％以下に抑えることが必要となる。なお，同図中の縦軸は，図５に示したように，レジストパターン１０８の最大蛇行部１０８ａの側面１０８ａ’と最小蛇行部１０８ｂの側面１０８ｂ’との距離（μｍ）を表し，また横軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表している。
【００４４】
そこで，発明者は，上述した４０％以下の反射率を達成すべく，第１絶縁膜１００と第２絶縁膜１０２の各膜厚を適宜変更し，ワード線１０６表面の反射率を測定したところ，以下のような知見を得た。すなわち，第１絶縁膜１００にシリコン酸化膜を適用し，第２絶縁膜１０２にシリコン窒化膜を適用した場合には，図６R>６に示したように，第１絶縁膜１００の膜厚を５００オングストローム以下にし，第２絶縁膜１０２の膜厚を２０００オングストローム以下にすることにより，ワード線１０６表面の反射率を４０％以下に抑えることができる。なお，同図中の縦軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表し，また横軸は，第２絶縁膜１０２の膜厚を表している。
【００４５】
従って，上述の如くシリコン酸化膜から成る第１絶縁膜１００の膜厚を５００オングストローム以下とし，またシリコン窒化膜から成る第２絶縁膜１０２の膜厚を２０００オングストローム以下とすることにより，レジストパターン１０８を均一に形成することができる。その結果，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜のみを所望の状態での除去することができるため，後に形成されるドレインコンタクトホール４０の絶縁不良を効果的に防止することができる。
【００４６】
また，本参考例の如く第１絶縁膜１００と第２絶縁膜１０２の各膜厚を調整することができない場合には，図７（ａ）に示したように，第２絶縁膜１０２の表面上に本参考例にかかる反射防止膜１１０を形成して，上述した４０％以下の反射率を達成する構成としても良い。ところで，発明者は，かかる反射防止膜１１０を採用するにあたり，上述した４０％以下の反射率を達成すべく，その反射防止膜１１０膜厚を適宜変更し，ワード線１０６表面の反射率を測定したところ，以下のような知見を得た。
【００４７】
すなわち，アモルファスシリコン膜から成る反射防止膜１１０を第２絶縁膜１０２上に形成した場合には，図８に示したように，その反射防止膜１１０の膜厚を１００オングストローム以上にすることにより，かかるワード線１０６表面の反射率を４０％以下に抑えることができる。なお，同図中の縦軸は，フォトリソグラフィ時に使用される光，例えば波長が３６５ｎｍの光を照射した場合のワード線１０６表面の反射率（％）を表し，また横軸は，反射防止膜１１０の膜厚を表している。
【００４８】
従って，このように１００オングストローム以上の膜厚の反射防止膜１１０を第２絶縁膜１０２上に形成することにより，上述の如く第１絶縁膜１００と第２絶縁膜１０２の各膜厚を所定値に設定した場合と同様に，レジストパターン１０８を均一に形成することができる。その結果，後にソース領域２８となる領域の両側のワード線１０６間に形成された不図示のフィールド酸化膜のみを所望の状態で除去することができる。
【００４９】
また，上述の如く第２絶縁膜１０２上に反射防止膜１１０を形成した場合には，レジストパターン１０８を形成した後の工程で，かかる反射防止膜１１０を除去する工程が必要となる。そこで，その反射防止膜１１０の除去工程を省略する場合には，図７（ｂ）に示したように，コントロールゲート１６と第１絶縁膜１００の間に反射防止膜１１０を形成すればよい。その結果，第２絶縁膜１０２上に反射防止膜１１０が形成されないため，その反射防止膜１１０を除去する必要がなくなると共に，ワード線１０６に対してフォトリソグラフィ処理時に照射される光の反射を効果的に抑制することができる。
【００５０】
（Ｂ）第１の実施の形態
次に，本発明の第１の実施の形態について，詳細に説明する。この第１の実施の形態にかかるメモリの製造方法の基本的な構成は，上述した第１の参考例にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第１の参考例は，第１絶縁膜１００や第２絶縁膜１０２などを形成する際の熱処理の温度については特に規定していなかったのに対して，かかる第１の実施の形態には，上述した熱処理の温度を規定したことを特徴としている。
【００５１】
すなわち，上述した第１の参考例の図１（ａ）に対応する工程１’において，基板１０上に複数の各素子と共に第１絶縁膜１００と第２絶縁膜１０２を形成するが，かかる絶縁膜の形成時には，基板１０を高温条件下で酸素雰囲気中に曝すこととなる。その結果，ワード線１０６内のタングステンシリサイド膜から成るコントロールゲート１６が異常酸化されてしまうことがある。
【００５２】
しかしながら，発明者の知見によれば，図９に示したように，それら第１絶縁膜１００と第２絶縁膜１０２の各成膜工程において，かかる温度条件を５５０℃以下に設定することにより，コントロールゲート１６の異常酸化を防止することができることを見出した。従って，本実施の形態においては，それら第１絶縁膜１００と第２絶縁膜１０２の成膜工程や他の熱処理工程を５５０℃以下の条件下で行うことにより，コントロールゲート１６の異常酸化によるパターン不良を防止することができる。
【００５３】
（Ｃ）第２の参考例
次に，本発明の第２の参考例について，詳細に説明する。この第２の参考例にかかるメモリの製造方法の基本的な構成も，上述した第１の参考例および第１の実施の形態にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第１の参考例および第１の実施の形態は，第１絶縁膜１００と第２絶縁膜１０２の製造工程に関するものであるのに対して，かかる第２の参考例は，均一なドレインコンタクトホール４０を形成することを特徴としている。
【００５４】
すなわち，上述の如く，第１の参考例にかかる図３（ｆ）に対応する工程６’において所望の形状のドレインコンタクトホール４０を形成するべく，その前工程である図２（ｅ）に対応する工程５’において，ドレイン領域３０表面からその両側に配置される各ワード線１０６の表面の一部に至るまでエッチングストッパパターン３４が形成される。しかし，ドレインコンタクトホール４０は，上述の如くドレイン領域３０上に形成される部分と，ワード線１０６上に形成される部分があるため，被エッチング膜の膜厚がそれら各部分によって異なり，均一な形状のドレインコンタクトホール４０を形成することは困難な場合が多い。
【００５５】
そこで，本参考例においては，図１０（ａ）に示したように，エッチングストッパパターン３４に代えて，第１絶縁膜１００及び第２絶縁膜１０２と略同一材料で略同一膜厚のエッチングストッパパターン１１２を形成する構成となっている。なお，図１０（ｂ）は，図１０（ａ）の紙面横方向から見た概略的な断面図である。ここで，エッチングストッパパターン１１２の成膜工程について説明すると，上述した図２（ｄ）に対応する工程４’において，まずワード線１０６やサイドウォール３２などが形成された基板１０の表面に対し，第１絶縁膜１００と略同一材料で略同一膜厚の第１エッチングストッパ膜１１２ａを形成する。
【００５６】
次いで，その第１エッチングストッパ膜１１２ａ上に，第２絶縁膜１０２と略同一材料で略同一膜厚の第２エッチングストッパ膜１１２ｂを形成する。次いで，上述した図２（ｄ）に対応する工程５’と同様に，第２エッチングストッパ膜１１２ｂ上に形成された所定のレジストパターンをエッチングマスクとして基板１０に対して所定のエッチング処理を施すことにより，エッチングストッパパターン１１２が形成される構成となっている。
【００５７】
従って，ドレイン領域３０上の被エッチング膜は，中間絶縁膜３６と本実施の形態にかかるエッチングストッパパターン１１２であり，ワード線１０６上の被エッチング膜は，中間絶縁膜３６と第２絶縁膜１０２と第１絶縁膜１００となる。その結果，エッチングストッパパターン１１２は，上述の如く第１絶縁膜１００と第２絶縁膜１０２と略同一に構成されているため，かかるドレインコンタクトホール４０を均一かつ容易に形成することができる。
【００５８】
（Ｄ）第３の参考例
次に，本発明の第３の参考例について，詳細に説明する。この第３の参考例にかかるメモリの製造方法の基本的な構成も，上述した第１，第２の参考例及び第１の実施の形態にかかる同方法と同一であるため，略同一の構成要素については同一の符号を付することにより，その詳細な説明は省略することとする。ただし，上記第３の実施の形態は，ドレインコンタクトホール４０の製造工程に関するものであるのに対して，かかる第４の実施の形態は，そのドレインコンタクトホール４０の形成時に使用されるエッチングストッパパターン３４を均一に形成することを特徴としている。
【００５９】
すなわち，上述した第１の参考例にかかる図２（ｄ）に対応する工程４’で形成される不図示のエッチングストッパ膜は，ドレイン領域３０上のみでなくソース領域２８上や，ワード線１０６のソース領域２８側に形成されたサイドウォール３０の表面上にも形成される。かかる部分に形成されたエッチングストッパ膜は，メモリの製造工程には何ら関与せず，不要なものであるため，図２（ｅ）に対応する工程５’において除去される。
【００６０】
しかしながら，かかる部分の膜厚，すなわちソース領域２８上のエッチングストッパ膜と，サイドウォール３０表面のエッチングストッパ膜の膜厚は異なっている。従って，ソース領域２８上などの不要なエッチングストッパ膜を除去すべく，同時にエッチング処理を行った場合には，その異なる膜厚により均一な除去を行うことは困難である。また，ワード線１０６のソース領域２８側に形成されたサイドウォール３０も，メモリの製造工程においては必要なものではない。
【００６１】
そこで，本参考例では，図１１に示したように，上述した図２（ｄ）に対応する工程４’においてワード線１０６の側壁にサイドウォール３２を形成する際に，ソース領域２８の両側に配置されるワード線１０６間をそのサイドウォール３２で埋め込むと共に，このサイドウォール３２の表面とワード線１０６の表面が略同一の高さとなるように構成されている。その結果，ソース領域２８上，すなわちかかる部分のサイドウォール３２表面からその両側の各ワード線１０６表面にかけて均一な面が形成されるため，上述した図２（ｄ）に対応する工程４’で均一な膜厚のエッチングストッパ膜を形成することができ，ソース領域２８上のエッチングストッパ膜の除去を均一かつ容易に行うことができる。
【００６２】
以上，本発明の好適な実施の形態について，添付図面を参照しながら説明したが，本発明はかかる構成に限定されない。特許請求の範囲に記載された技術的思想の範疇において，当業者であれば，各種の変更例及び修正例に想到し得るものであり，それら変更例及び修正例についても本発明の技術的範囲に属するものと了解される。
【００６３】
【発明の効果】
本発明によれば，ワード線にフォトリソグラフィ処理時に使用される所定波長の光が照射された際のワード線表面の光の反射率が４０％以下であるため，かかる光の乱反射を防止し，ワード線上に均一なレジストパターンを形成することができる。その結果，そのレジストパターンをエッチングマスクとして，かかるメモリ基板上に正確かつ確実なエッチング処理を施すことができるため，所望のメモリを製造することができ，かつ歩留りを向上させることができる。
【００６４】
また，ワード線を構成する第１の絶縁膜と第２の絶縁膜は，５５０℃以下の温度条件下で成膜されるため，この工程以前に形成された他の素子に対して損傷を与えることがない。さらに，エッチングストッパ膜が，第１及び第２の絶縁膜と略同一に構成されているため，不要なエッチングストッパ膜を均一かつ確実に除去することができる。さらにまた，エッチングストッパパターンが形成されない部分でのエッチングストッパ膜を均一な平面上に形成することができるため，そのエッチングストッパ膜の除去を容易に行うことができる。
【図面の簡単な説明】
【図１】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図２】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図３】 本発明を適用可能なメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図４】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図５】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図６】 かかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図７】 かかるメモリの製造工程に適用可能な反射防止膜を説明するための概略的なメモリ基板の断面図である。
【図８】 図７に示した反射防止膜を説明するための概略的な説明図である。
【図９】 他の実施の形態にかかるメモリの製造工程の一工程である第１及び第２絶縁膜の成膜工程を説明するための概略的な説明図である。
【図１０】 本発明を適用可能な他のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１１】 本発明を適用可能な他のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１２】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１３】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１４】 従来のメモリの製造工程を説明するための概略的なメモリ基板の断面図である。
【図１５】 従来のメモリの製造工程が有する問題点を説明するための概略的な説明図である。
【図１６】 従来のメモリの製造工程が有する問題点を説明するための概略的なメモリの断面図である。
【図１７】 従来のメモリの製造工程が有する問題点を説明するための概略的なメモリの断面図である。
【符号の説明】
１０ 基板
１６ コントロールゲート
２８ ソース領域
３０ ドレイン領域
３２ サイドウォール
３４ エッチングストッパパターン
１００ 第１絶縁膜
１０２ 第２絶縁膜
１０４，１０８ レジストパターン
１０６ ワード線
Claims (1)
- マトリクス状にフローティングゲートを形成する工程と、
このフローティングゲート上に絶縁層を介してタングステンシリサイドからなるコントロールゲートを形成する工程と、
前記コントロールゲート上にシリコン酸化膜及びシリコン窒化膜からなる積層絶縁体を順次形成する工程と、
前記フローティングゲート、ワード線および積層絶縁体を含む積層構造の一方の側方に連続的に配置されたソース領域から成るソース線およびその他方の側方にドレイン領域を形成する工程と、
前記積層構造の側面に絶縁物からなるサイドウォールを形成する工程と、
前記サイドウォールに対してコンタクトホールを自己整合的に形成する工程とを含む不揮発性半導体メモリ装置の製造方法において、
前記シリコン酸化膜および前記シリコン窒化膜の形成を 300 ℃以上 550 ℃以下の条件下で行うことを特徴とする不揮発性半導体メモリ装置の製造方法。
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