JPH1197684A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1197684A JPH1197684A JP25246597A JP25246597A JPH1197684A JP H1197684 A JPH1197684 A JP H1197684A JP 25246597 A JP25246597 A JP 25246597A JP 25246597 A JP25246597 A JP 25246597A JP H1197684 A JPH1197684 A JP H1197684A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon
- semiconductor device
- manufacturing
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ポリサイドゲート電極を有する半導体装置の
製造方法に関し、特性の優れたＭＯＳトランジスタを安
定に製造することのできる半導体装置の製造方法を提供
する。 【解決手段】 シリコン基板１０上にゲ−ト絶縁膜１４
を形成する工程と、前記ゲート絶縁膜上にシリコン層１
２と耐酸化マスク層とをこの順に積層する工程と、前記
耐酸化マスク層と前記シリコン層とをパターニングする
工程と、露出しているシリコン表面を前記耐酸化マスク
層とエッチング特性の異なる絶縁膜で覆う工程と、前記
耐酸化マスク層を除去し、該耐酸化マスク層下の前記シ
リコン層１２の上面を露出させる工程と、前記シリコン
層を覆ってシリコン基板上にシリサイド化可能な金属層
を形成する工程と、前記金属層を加熱して、前記シリコ
ン層とのシリサイド反応を生じさせる工程とを含む半導
体装置の製造方法が提供される。
製造方法に関し、特性の優れたＭＯＳトランジスタを安
定に製造することのできる半導体装置の製造方法を提供
する。 【解決手段】 シリコン基板１０上にゲ−ト絶縁膜１４
を形成する工程と、前記ゲート絶縁膜上にシリコン層１
２と耐酸化マスク層とをこの順に積層する工程と、前記
耐酸化マスク層と前記シリコン層とをパターニングする
工程と、露出しているシリコン表面を前記耐酸化マスク
層とエッチング特性の異なる絶縁膜で覆う工程と、前記
耐酸化マスク層を除去し、該耐酸化マスク層下の前記シ
リコン層１２の上面を露出させる工程と、前記シリコン
層を覆ってシリコン基板上にシリサイド化可能な金属層
を形成する工程と、前記金属層を加熱して、前記シリコ
ン層とのシリサイド反応を生じさせる工程とを含む半導
体装置の製造方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にポリサイドゲート電極を有する半導体装
置の製造方法に関する。
法に関し、特にポリサイドゲート電極を有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】金属シリサイドはシリコンと比べて低い
抵抗率を有する。半導体装置において、シリコン層の代
わりに金属シリサイド層を用いて、またはシリコン層の
上に金属シリサイド層を重ねて電極ないし配線の抵抗を
減少させることが行われている。
抵抗率を有する。半導体装置において、シリコン層の代
わりに金属シリサイド層を用いて、またはシリコン層の
上に金属シリサイド層を重ねて電極ないし配線の抵抗を
減少させることが行われている。
【０００３】ＭＯＳトランジスタは、通常シリコンのゲ
ート電極を有する。トランジスタの特性上、ゲート絶縁
膜直上のゲート電極はシリコンで作成することが望まれ
る。ＭＯＳトランジスタの微細化によりゲート長が短く
なったり、ゲート配線長が長くなると、シリコンで作成
したゲート電極（配線）の抵抗が無視できなくなる。
ート電極を有する。トランジスタの特性上、ゲート絶縁
膜直上のゲート電極はシリコンで作成することが望まれ
る。ＭＯＳトランジスタの微細化によりゲート長が短く
なったり、ゲート配線長が長くなると、シリコンで作成
したゲート電極（配線）の抵抗が無視できなくなる。
【０００４】低抵抗のゲート電極（配線）を作成する技
術として、シリコン層上に金属シリサイド層を重ねたポ
リサイド電極（配線）が知られている。
術として、シリコン層上に金属シリサイド層を重ねたポ
リサイド電極（配線）が知られている。
【０００５】図９〜１２は、従来技術によるポリサイド
ゲート電極を有するＭＯＳトランジスタの製造方法を示
す。図９に示すように、ｐ型シリコン基板１０の表面上
に局所酸化（ＬＯＣＯＳ）により、フィールド酸化膜１
１を選択的に形成する。フィールド酸化膜１２で囲まれ
た活性領域上にゲート酸化膜１４を熱酸化により形成す
る。ゲート酸化膜１４を形成したシリコン基板全面上に
アモルファスシリコン層１２、タングステンシリサイド
（ＷＳｉ）層１３をこの順番で積層する。
ゲート電極を有するＭＯＳトランジスタの製造方法を示
す。図９に示すように、ｐ型シリコン基板１０の表面上
に局所酸化（ＬＯＣＯＳ）により、フィールド酸化膜１
１を選択的に形成する。フィールド酸化膜１２で囲まれ
た活性領域上にゲート酸化膜１４を熱酸化により形成す
る。ゲート酸化膜１４を形成したシリコン基板全面上に
アモルファスシリコン層１２、タングステンシリサイド
（ＷＳｉ）層１３をこの順番で積層する。
【０００６】図１０に示すように、ＷＳｉ層１３の上
に、レジストパターンを形成し、レジストパターンをエ
ッチングマスクとしてＷＳｉ層１３、アモルファスシリ
コン層１２のエッチングを行う。このようにして、活性
領域上にパターニングされたゲート電極（配線）を形成
する。
に、レジストパターンを形成し、レジストパターンをエ
ッチングマスクとしてＷＳｉ層１３、アモルファスシリ
コン層１２のエッチングを行う。このようにして、活性
領域上にパターニングされたゲート電極（配線）を形成
する。
【０００７】図１１に示すように、パターニングされた
ゲート電極およびフィールド酸化膜をマスクとしてｎ型
不純物のイオン注入を行い、低不純物濃度のソース／ド
レイン領域３２を形成する。その後、シリコン基板全面
上にシリコン酸化膜を堆積し、異方性エッチングを行う
ことによりゲート電極側壁上にのみサイドウオール３１
を残す。
ゲート電極およびフィールド酸化膜をマスクとしてｎ型
不純物のイオン注入を行い、低不純物濃度のソース／ド
レイン領域３２を形成する。その後、シリコン基板全面
上にシリコン酸化膜を堆積し、異方性エッチングを行う
ことによりゲート電極側壁上にのみサイドウオール３１
を残す。
【０００８】図１２に示すように、サイドウオール３１
を形成したゲート電極とフィールド酸化膜をマスクとし
てさらにｎ型不純物のイオン注入を行い、高不純物濃度
のソース／ドレイン領域４１を形成する。このようにし
て、ポリサイドゲート電極を備えたＭＯＳトランジスタ
が作成される。
を形成したゲート電極とフィールド酸化膜をマスクとし
てさらにｎ型不純物のイオン注入を行い、高不純物濃度
のソース／ドレイン領域４１を形成する。このようにし
て、ポリサイドゲート電極を備えたＭＯＳトランジスタ
が作成される。
【０００９】
【発明が解決しようとする課題】図１０に示すパターニ
ング工程においては、レジストパターンをマスクとして
金属シリサイド層１３、シリコン層１２をエッチングす
る必要がある。この時、エッチング特性の異なる２種類
の層をエッチングするため、ゲート電極のパターニング
精度が低下してしまう。また、エッチング工程におい
て、エッチング残が残留してしまう問題も生じる。
ング工程においては、レジストパターンをマスクとして
金属シリサイド層１３、シリコン層１２をエッチングす
る必要がある。この時、エッチング特性の異なる２種類
の層をエッチングするため、ゲート電極のパターニング
精度が低下してしまう。また、エッチング工程におい
て、エッチング残が残留してしまう問題も生じる。
【００１０】また、図１２に示すイオン注入工程の後、
イオン注入した不純物を活性化する必要があるが、活性
化温度を高くすると、ポリサイドゲート電極構造が変化
してしまう可能性があり、活性化温度が制限される。活
性化温度を低くすると、イオン注入した不純物を十分活
性化することが困難になる。
イオン注入した不純物を活性化する必要があるが、活性
化温度を高くすると、ポリサイドゲート電極構造が変化
してしまう可能性があり、活性化温度が制限される。活
性化温度を低くすると、イオン注入した不純物を十分活
性化することが困難になる。
【００１１】本発明の目的は、特性の優れたＭＯＳトラ
ンジスタを安定に製造することのできる半導体装置の製
造方法を提供することである。
ンジスタを安定に製造することのできる半導体装置の製
造方法を提供することである。
【００１２】本発明の他の目的は、自己整合プロセスを
用いて、ポリサイドゲート電極を有する微細化されたＭ
ＯＳトランジスタを製造する半導体装置の製造方法を提
供することである。
用いて、ポリサイドゲート電極を有する微細化されたＭ
ＯＳトランジスタを製造する半導体装置の製造方法を提
供することである。
【００１３】本発明のさらに他の目的は、パターニング
精度が高く、高温処理に対する制限の少ない半導体装置
の製造方法を提供することである。
精度が高く、高温処理に対する制限の少ない半導体装置
の製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の一観点によれ
ば、シリコン基板上にゲ−ト絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層と耐酸化マスク層とを
この順に積層する工程と、前記耐酸化マスク層と前記シ
リコン層とをパターニングする工程と、露出しているシ
リコン表面を前記耐酸化マスク層とエッチング特性の異
なる絶縁膜で覆う工程と、前記耐酸化マスク層を除去
し、該耐酸化マスク層下の前記シリコン層の上面を露出
させる工程と、前記シリコン層を覆ってシリコン基板上
にシリサイド化可能な金属層を形成する工程と、前記金
属層を加熱して、前記シリコン層とのシリサイド反応を
生じさせる工程とを含む半導体装置の製造方法が提供さ
れる。
ば、シリコン基板上にゲ−ト絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン層と耐酸化マスク層とを
この順に積層する工程と、前記耐酸化マスク層と前記シ
リコン層とをパターニングする工程と、露出しているシ
リコン表面を前記耐酸化マスク層とエッチング特性の異
なる絶縁膜で覆う工程と、前記耐酸化マスク層を除去
し、該耐酸化マスク層下の前記シリコン層の上面を露出
させる工程と、前記シリコン層を覆ってシリコン基板上
にシリサイド化可能な金属層を形成する工程と、前記金
属層を加熱して、前記シリコン層とのシリサイド反応を
生じさせる工程とを含む半導体装置の製造方法が提供さ
れる。
【００１５】ゲート電極のパターニングにおいては、シ
リコン層のみをパターニングし、その後パターニングし
たシリコン層の上に自己整合的に金属シリサイド層を形
成することにより、ポリサイドゲート電極が形成され
る。パターニング工程において、金属シリサイド層のエ
ッチング工程がないため、パターニング精度を向上させ
ることができる。不純物添加後に金属シリサイド層を形
成するため、温度に対する制限が緩和される。
リコン層のみをパターニングし、その後パターニングし
たシリコン層の上に自己整合的に金属シリサイド層を形
成することにより、ポリサイドゲート電極が形成され
る。パターニング工程において、金属シリサイド層のエ
ッチング工程がないため、パターニング精度を向上させ
ることができる。不純物添加後に金属シリサイド層を形
成するため、温度に対する制限が緩和される。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１７】図１に示すように、ｐ型シリコン基板１０
の表面に公知のＬＯＣＯＳによりフィールド酸化膜１１
を形成する。たとえば、バッファ酸化膜、窒化膜を形成
し、その上にレジストパターンを形成してフィールド酸
化膜を形成しない領域上にのみ窒化膜を残す。Ｈ2 Ｏ雰
囲気中で１０００℃の熱酸化を行い、厚さ約３００ｎｍ
の熱酸化膜を選択的に形成してフィールド酸化膜１１を
作成する。その後窒化膜、バッファ酸化膜は除去する。
の表面に公知のＬＯＣＯＳによりフィールド酸化膜１１
を形成する。たとえば、バッファ酸化膜、窒化膜を形成
し、その上にレジストパターンを形成してフィールド酸
化膜を形成しない領域上にのみ窒化膜を残す。Ｈ2 Ｏ雰
囲気中で１０００℃の熱酸化を行い、厚さ約３００ｎｍ
の熱酸化膜を選択的に形成してフィールド酸化膜１１を
作成する。その後窒化膜、バッファ酸化膜は除去する。
【００１８】フィールド酸化膜１１を形成した後、フィ
ールド酸化膜１１で囲まれた活性領域上にＮ2 を含む雰
囲気中で９００℃の熱酸化を行い、厚さ約５ｎｍのゲー
ト酸化膜１４を形成する。
ールド酸化膜１１で囲まれた活性領域上にＮ2 を含む雰
囲気中で９００℃の熱酸化を行い、厚さ約５ｎｍのゲー
ト酸化膜１４を形成する。
【００１９】ゲート酸化膜１４を形成した後、シリコン
基板全面上に温度３５０℃〜４００℃の化学気相堆積
（ＣＶＤ）により、厚さ約１６０ｎｍのアモルファスシ
リコン（α−Ｓｉ）層１２を形成する。シリコンのソー
スガスとしては、例えばシランガスを用いることができ
る。
基板全面上に温度３５０℃〜４００℃の化学気相堆積
（ＣＶＤ）により、厚さ約１６０ｎｍのアモルファスシ
リコン（α−Ｓｉ）層１２を形成する。シリコンのソー
スガスとしては、例えばシランガスを用いることができ
る。
【００２０】アモルファスシリコン層１２の上に、ソー
スガスとしてＳｉＨ4 ＋ＮＨ3 を用いた熱ＣＶＤによ
り、８００℃で厚さ約３０ｎｍのシリコン窒化層（Ｓｉ
Ｎ）５１を形成する。
スガスとしてＳｉＨ4 ＋ＮＨ3 を用いた熱ＣＶＤによ
り、８００℃で厚さ約３０ｎｍのシリコン窒化層（Ｓｉ
Ｎ）５１を形成する。
【００２１】アモルファスシリコン層は、その後の加熱
工程を経てポリシリコン層に変化する。シリコン窒化層
は、その後の熱酸化工程において耐酸化マスク層として
機能する。
工程を経てポリシリコン層に変化する。シリコン窒化層
は、その後の熱酸化工程において耐酸化マスク層として
機能する。
【００２２】図２に示すように、ＳｉＮ層５１の上に、
レジストパターンを形成し、このレジストパターンをマ
スクとしてＳｉＮ層５１、α−Ｓｉ層１２を連続的にエ
ッチングする。このエッチングは、たとえばＣｌ2 系ガ
スを用いた連続エッチングにより行うことができる。
レジストパターンを形成し、このレジストパターンをマ
スクとしてＳｉＮ層５１、α−Ｓｉ層１２を連続的にエ
ッチングする。このエッチングは、たとえばＣｌ2 系ガ
スを用いた連続エッチングにより行うことができる。
【００２３】従来技術のように、金属シリサイド層とシ
リコン層との積層をエッチングする場合には、このよう
な単一ガスを用いた連続エッチングを行うことができ
ず、例えば金属シリサイド層に対しては、ＳＨ6 ／ＨＢ
ｒのエッチングを行い、シリコン層に対しては、ＨＢｒ
／Ｏ2 のエッチングを行わなければならない。このよう
な異なるエッチングを行うと、前述のようにパターニン
グ精度が低下したり、エッチング残が生じたりする。
リコン層との積層をエッチングする場合には、このよう
な単一ガスを用いた連続エッチングを行うことができ
ず、例えば金属シリサイド層に対しては、ＳＨ6 ／ＨＢ
ｒのエッチングを行い、シリコン層に対しては、ＨＢｒ
／Ｏ2 のエッチングを行わなければならない。このよう
な異なるエッチングを行うと、前述のようにパターニン
グ精度が低下したり、エッチング残が生じたりする。
【００２４】図３に示すように、ＳｉＮ層５１、シリコ
ン層１２のパターンを形成した後、ｎ型不純物のイオン
注入を行い、低不純物濃度のｎ型領域３２を形成する。
ｐ型シリコン基板１０内に形成されるｎ型領域３２は、
フィールド酸化膜１１、シリコン層１２のゲート電極を
マスクとして自己整合的に形成される。
ン層１２のパターンを形成した後、ｎ型不純物のイオン
注入を行い、低不純物濃度のｎ型領域３２を形成する。
ｐ型シリコン基板１０内に形成されるｎ型領域３２は、
フィールド酸化膜１１、シリコン層１２のゲート電極を
マスクとして自己整合的に形成される。
【００２５】イオン注入後、基板全面に厚さ１００ｎｍ
程度のシリコン酸化膜をＣＶＤにより堆積する。例え
ば、ＳｉＨ4 −ＣＯ2 −Ｈ2 をソースガスとし、７５０
℃のＣＶＤによりこのようなシリコン酸化膜を形成する
ことができる。シリコン酸化膜形成後、ＣＦ4 ／ＣＨＦ
3 をエッチングガスとした反応性イオンエッチングによ
り、シリコン酸化膜の異方性エッチングを行う。ゲート
電極構造の側壁上にのみサイドウオール３１が残るよう
にシリコン酸化膜のエッチング量を制御する。なお、図
にはシリコン層１２のゲート電極上面と同じ位置までエ
ッチングを行う場合を示したが、ＳｉＮ層５１と同一面
までエッチングを行うようにしてもよい。ＳｉＮ層５１
は、このエッチングにおけるエッチストッパとして機能
する。
程度のシリコン酸化膜をＣＶＤにより堆積する。例え
ば、ＳｉＨ4 −ＣＯ2 −Ｈ2 をソースガスとし、７５０
℃のＣＶＤによりこのようなシリコン酸化膜を形成する
ことができる。シリコン酸化膜形成後、ＣＦ4 ／ＣＨＦ
3 をエッチングガスとした反応性イオンエッチングによ
り、シリコン酸化膜の異方性エッチングを行う。ゲート
電極構造の側壁上にのみサイドウオール３１が残るよう
にシリコン酸化膜のエッチング量を制御する。なお、図
にはシリコン層１２のゲート電極上面と同じ位置までエ
ッチングを行う場合を示したが、ＳｉＮ層５１と同一面
までエッチングを行うようにしてもよい。ＳｉＮ層５１
は、このエッチングにおけるエッチストッパとして機能
する。
【００２６】図４に示すように、サイドウオ−ル３１を
形成したゲート電極とフィールド酸化膜１１をマスクと
し、ｎ型不純物のイオン注入を行う。このｎ型不純物の
イオン注入により、高不純物濃度のソース／ドレイン領
域４１を形成する。
形成したゲート電極とフィールド酸化膜１１をマスクと
し、ｎ型不純物のイオン注入を行う。このｎ型不純物の
イオン注入により、高不純物濃度のソース／ドレイン領
域４１を形成する。
【００２７】なお、ｎＭＯＳトランジスタを作成する場
合を説明したが、ｐＭＯＳトランジスタを作成する場合
には、上述の導電型を全て逆にすれば良い。ｐ型領域を
作成する場合にはＢＦ2 を図３の工程では加速エネルギ
２０ｋｅＶでドーズ量約１×１０13ｃｍ-2で注入し、図
４の工程では加速エネルギ２０ｋｅＶ、ドーズ量約１×
１０15ｃｍ-2で注入すれば良い。ｎ型領域を作成する場
合には、図３のイオン注入工程は加速エネルギ２５ｋｅ
Ｖ、ドーズ量約１×１０13ｃｍ-2でＡｓを注入し、図４
のイオン注入工程はＡｓイオンを加速エネルギ２０ｋｅ
Ｖ、ドーズ量約１×１０15ｃｍ-2で注入すればよい。
合を説明したが、ｐＭＯＳトランジスタを作成する場合
には、上述の導電型を全て逆にすれば良い。ｐ型領域を
作成する場合にはＢＦ2 を図３の工程では加速エネルギ
２０ｋｅＶでドーズ量約１×１０13ｃｍ-2で注入し、図
４の工程では加速エネルギ２０ｋｅＶ、ドーズ量約１×
１０15ｃｍ-2で注入すれば良い。ｎ型領域を作成する場
合には、図３のイオン注入工程は加速エネルギ２５ｋｅ
Ｖ、ドーズ量約１×１０13ｃｍ-2でＡｓを注入し、図４
のイオン注入工程はＡｓイオンを加速エネルギ２０ｋｅ
Ｖ、ドーズ量約１×１０15ｃｍ-2で注入すればよい。
【００２８】イオン注入後、ラピッドサーマルアニール
（ＲＴＡ）でシリコン基板を加熱し、１０００℃、１５
秒程度の活性化アニール工程を行う。この活性化によ
り、イオン注入された不純物が電気的に活性な不純物と
なる。
（ＲＴＡ）でシリコン基板を加熱し、１０００℃、１５
秒程度の活性化アニール工程を行う。この活性化によ
り、イオン注入された不純物が電気的に活性な不純物と
なる。
【００２９】さらに、ＨＣｌを含む雰囲気中で８００℃
の熱酸化を行い、露出しているシリコン基板表面上に厚
さ５ｎｍ〜１５ｎｍ程度の熱酸化膜９１を形成する。
の熱酸化を行い、露出しているシリコン基板表面上に厚
さ５ｎｍ〜１５ｎｍ程度の熱酸化膜９１を形成する。
【００３０】図５に示すように、８０℃の熱燐酸中にシ
リコン基板を浸漬し、ＳｉＮ層５１を除去する。ＳｉＮ
層５１の除去により、シリコン層１２の上面が露出す
る。
リコン基板を浸漬し、ＳｉＮ層５１を除去する。ＳｉＮ
層５１の除去により、シリコン層１２の上面が露出す
る。
【００３１】図６に示すように、シリコン基板全面上に
スパッタリングにより厚さ約３０ｎｍのコバルト層１０
１を堆積する。コバルト層１０１は、ゲート電極部では
シリコン層１２の上面に接触するが、その他の領域にお
いてはシリコン酸化膜上に配置される。
スパッタリングにより厚さ約３０ｎｍのコバルト層１０
１を堆積する。コバルト層１０１は、ゲート電極部では
シリコン層１２の上面に接触するが、その他の領域にお
いてはシリコン酸化膜上に配置される。
【００３２】図７に示すように、ラビッドサーマルアニ
ール（ＲＴＡ）により、シリサイド化反応を行う。第１
ＲＴＡ処理としては、加熱温度５００℃で約３０秒間ア
ニールを行う。この第１ＲＴＡ処理の後、未反応のコバ
ルト膜１０１を硫酸と過酸化水素の混合液によりウオッ
シュアウトする。未反応コバルト膜を除去した後、温度
７５０℃、３０秒間程度の第２ＲＴＡ処理を行う。第１
ＲＴＡ、第２ＲＴＡにより、コバルトとシリコンがシリ
サイド化し、十分低抵抗化されたコバルトシリサイド領
域１１１が形成される。コバルトシリサイド領域１１１
の下には、残ったシリコン層１２が存在する。このシリ
コン層１２の厚さは３００〜５００Å程度である。
ール（ＲＴＡ）により、シリサイド化反応を行う。第１
ＲＴＡ処理としては、加熱温度５００℃で約３０秒間ア
ニールを行う。この第１ＲＴＡ処理の後、未反応のコバ
ルト膜１０１を硫酸と過酸化水素の混合液によりウオッ
シュアウトする。未反応コバルト膜を除去した後、温度
７５０℃、３０秒間程度の第２ＲＴＡ処理を行う。第１
ＲＴＡ、第２ＲＴＡにより、コバルトとシリコンがシリ
サイド化し、十分低抵抗化されたコバルトシリサイド領
域１１１が形成される。コバルトシリサイド領域１１１
の下には、残ったシリコン層１２が存在する。このシリ
コン層１２の厚さは３００〜５００Å程度である。
【００３３】図８に示すように、希釈ＨＦ溶液により、
シリコン基板表面上の薄いシリコン酸化膜９１を除去
し、ソース／ドレイン領域４１の表面を露出する。この
シリコン酸化膜エッチ工程により、サイドウオ−ル３
１、フィールド酸化膜１１もわずかにエッチングされる
が、その量は微小であり、全体の厚さには実質的影響を
与えない。
シリコン基板表面上の薄いシリコン酸化膜９１を除去
し、ソース／ドレイン領域４１の表面を露出する。この
シリコン酸化膜エッチ工程により、サイドウオ−ル３
１、フィールド酸化膜１１もわずかにエッチングされる
が、その量は微小であり、全体の厚さには実質的影響を
与えない。
【００３４】上述の工程により、十分低抵抗のポリサイ
ドゲート電極を作成することができる。ゲート電極のパ
ターニング時には、シリコン層のパターニングのみを行
い、金属層や金属シリサイド層のエッチングを行わない
ため、パターニング精度を向上させることができる。イ
オン注入した不純物の活性化は、シリサイド層が存在し
ない段階で行われるため、シリサイド層による温度制限
を受けない。
ドゲート電極を作成することができる。ゲート電極のパ
ターニング時には、シリコン層のパターニングのみを行
い、金属層や金属シリサイド層のエッチングを行わない
ため、パターニング精度を向上させることができる。イ
オン注入した不純物の活性化は、シリサイド層が存在し
ない段階で行われるため、シリサイド層による温度制限
を受けない。
【００３５】なお、必要に応じてこの後ソース／ドレイ
ン領域４１上に薄いシリサイド層を形成することもでき
る。ゲート電極のシリサイド領域１１１形成と共にソー
ス／ドレイン領域上にシリサイド領域を形成すると、シ
リサイド化反応が進み、ｐｎ接合を突き抜けることがあ
るため、浅いｐｎ接合を形成することが困難となる。上
述の工程によれば、ゲート電極のシリサイド層とソース
／ドレイン領域上のシリサイド層とは別個の工程で作成
でき、浅いソース／ドレイン領域を実現することができ
る。
ン領域４１上に薄いシリサイド層を形成することもでき
る。ゲート電極のシリサイド領域１１１形成と共にソー
ス／ドレイン領域上にシリサイド領域を形成すると、シ
リサイド化反応が進み、ｐｎ接合を突き抜けることがあ
るため、浅いｐｎ接合を形成することが困難となる。上
述の工程によれば、ゲート電極のシリサイド層とソース
／ドレイン領域上のシリサイド層とは別個の工程で作成
でき、浅いソース／ドレイン領域を実現することができ
る。
【００３６】なお、ＬＤＤ構造を有するＭＯＳトランジ
スタを作成する場合を例にとって説明したが、サイドウ
オ−ルを形成せず、単一のｎ型領域（またはｐ型領域）
のソース／ドレイン領域を有するＭＯＳトランジスタを
作成することもできる。この場合は、図３に示すサイド
ウオ−ル形成工程を省略し、図４に示す熱酸化工程でゲ
ート電極のシリコン層１２側壁上にも酸化膜を形成する
ことができる。
スタを作成する場合を例にとって説明したが、サイドウ
オ−ルを形成せず、単一のｎ型領域（またはｐ型領域）
のソース／ドレイン領域を有するＭＯＳトランジスタを
作成することもできる。この場合は、図３に示すサイド
ウオ−ル形成工程を省略し、図４に示す熱酸化工程でゲ
ート電極のシリコン層１２側壁上にも酸化膜を形成する
ことができる。
【００３７】ゲート電極上のシリサイド層は、シリコン
ゲート電極により自己整合的にその形状が定まるため、
マスク工程を必要としない。ソース／ドレイン領域上に
はシリサイド層を形成せず、ゲート電極上にのみシリサ
イド層を形成するため、十分厚いシリサイド層を形成す
ることができる。
ゲート電極により自己整合的にその形状が定まるため、
マスク工程を必要としない。ソース／ドレイン領域上に
はシリサイド層を形成せず、ゲート電極上にのみシリサ
イド層を形成するため、十分厚いシリサイド層を形成す
ることができる。
【００３８】金属シリサイドとしてコバルトシリサイド
層を形成する場合を説明したが、他のシリサイド層を形
成することもできる。たとえば、コバルトシリサイド層
の代わりにニッケルシリサイド層やチタンシリサイド層
を用いることもできる。これらの場合は、コバルト層１
０１の代わりにニッケル層やチタン層を形成する。
層を形成する場合を説明したが、他のシリサイド層を形
成することもできる。たとえば、コバルトシリサイド層
の代わりにニッケルシリサイド層やチタンシリサイド層
を用いることもできる。これらの場合は、コバルト層１
０１の代わりにニッケル層やチタン層を形成する。
【００３９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
微細化に適し、寸法精度の高いポリサイドゲート電極を
有する半導体装置を製造することができる。不純物活性
化工程において、金属シリサイドに由来する温度制限を
受けず、十分な活性化を行うことができる。ポリサイド
ゲート電極のエッチングにおいてエッチング残を残す問
題も低減する。
微細化に適し、寸法精度の高いポリサイドゲート電極を
有する半導体装置を製造することができる。不純物活性
化工程において、金属シリサイドに由来する温度制限を
受けず、十分な活性化を行うことができる。ポリサイド
ゲート電極のエッチングにおいてエッチング残を残す問
題も低減する。
【図１】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図３】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図４】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図５】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図６】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図７】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図８】本発明の実施例による半導体装置の製造方法の
製造工程を示す半導体シリコン基板の断面図である。
製造工程を示す半導体シリコン基板の断面図である。
【図９】従来技術による半導体装置の製造工程を説明す
るためのシリコン基板の断面図である。
るためのシリコン基板の断面図である。
【図１０】従来技術による半導体装置の製造工程を説明
するためのシリコン基板の断面図である。
するためのシリコン基板の断面図である。
【図１１】従来技術による半導体装置の製造工程を説明
するためのシリコン基板の断面図である。
するためのシリコン基板の断面図である。
【図１２】従来技術による半導体装置の製造工程を説明
するためのシリコン基板の断面図である。
するためのシリコン基板の断面図である。
１０ シリコン基板 １１ フィールド酸化膜 １２ シリコン層 １３ 金属シリサイド層 １４ ゲート酸化膜 ３１ サイドウオ−ル ３２ 低不純物濃度領域 ４１ 高不純物濃度領域 ５１ シリコン窒化膜 １０１ コバルト膜 １１１ コバルトシリサイド領域
Claims (8)
- 【請求項１】 シリコン基板上にゲ−ト絶縁膜を形成す
る工程と、 前記ゲート絶縁膜上にシリコン層と耐酸化マスク層とを
この順に積層する工程と、 前記耐酸化マスク層と前記シリコン層とをパターニング
する工程と、 露出しているシリコン表面を前記耐酸化マスク層とエッ
チング特性の異なる絶縁膜で覆う工程と、 前記耐酸化マスク層を除去し、該耐酸化マスク層下の前
記シリコン層の上面を露出させる工程と、 前記シリコン層を覆ってシリコン基板上にシリサイド化
可能な金属層を形成する工程と、 前記金属層を加熱して、前記シリコン層とのシリサイド
反応を生じさせる工程とを含む半導体装置の製造方法。 - 【請求項２】 さらに、前記パターニングする工程の
後、前記耐酸化マスク層と前記シリコン層とをマスクと
して前記シリコン基板中に不純物を添加する工程を含む
請求項１記載の半導体装置の製造方法。 - 【請求項３】 さらに、前記不純物を添加する工程の
後、前記シリコン層の側壁上にサイドウオール絶縁領域
を形成する工程を含む請求項２記載の半導体装置の製造
方法。 - 【請求項４】 さらに、前記サイドウオール絶縁領域を
形成する工程の後、前記シリコン基板中に不純物を添加
する工程を含む請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 さらに、前記シリサイド化可能な金属層
を形成する工程の前に添加した不純物を活性化する工程
を含む請求項２〜４のいずれかに記載の半導体装置の製
造方法。 - 【請求項６】 前記絶縁膜で覆う工程が、酸化性雰囲気
中での熱酸化工程である請求項１〜５のいずれかに記載
の半導体装置の製造方法。 - 【請求項７】 前記シリサイド化可能な金属が、コバル
ト、ニッケル、チタンのいずれかである請求項１〜６の
いずれかに記載の半導体装置の製造方法。 - 【請求項８】 前記耐酸化性マスク層が窒化シリコンで
形成されている請求項１〜７のいずれかに記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25246597A JPH1197684A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25246597A JPH1197684A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197684A true JPH1197684A (ja) | 1999-04-09 |
Family
ID=17237770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25246597A Pending JPH1197684A (ja) | 1997-09-17 | 1997-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1197684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-09-17 JP JP25246597A patent/JPH1197684A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8004050B2 (en) | 2005-01-19 | 2011-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device comprising gate electrode having arsenic and phosphorous |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744395A (en) | Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure | |
| JP4994585B2 (ja) | シリサイド化された電極を有する半導体装置の製造方法及び該半導体装置 | |
| US20060006476A1 (en) | Methods for the formation of fully silicided metal gates | |
| JP2874626B2 (ja) | 半導体装置の製造方法 | |
| JPH08111527A (ja) | 自己整合シリサイド領域を有する半導体デバイスの製造方法 | |
| US5843834A (en) | Self-aligned POCL3 process flow for submicron microelectronics applications using amorphized polysilicon | |
| US6559496B2 (en) | Semiconductor device and manufacturing method of the same | |
| KR100670619B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| JP3161718B2 (ja) | 集積回路に保護金属シリサイド層を形成する方法 | |
| JP2000269496A (ja) | 半導体装置の製造方法 | |
| JP3129867B2 (ja) | 半導体装置の製造方法 | |
| JPH1140679A (ja) | 半導体装置およびその製造方法 | |
| JPH1197684A (ja) | 半導体装置の製造方法 | |
| US6815768B1 (en) | Semiconductor integrated circuit device incorporating memory cell transistor and logic transistor, and method of manufacturing the same | |
| KR100604496B1 (ko) | 반도체 소자의 제조방법 | |
| KR100432789B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH08250603A (ja) | 半導体装置及びその製造方法 | |
| JPH10284438A (ja) | 半導体集積回路及びその製造方法 | |
| JP2000269491A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100545902B1 (ko) | 반도체 소자의 제조 방법 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 | |
| JP2000021996A (ja) | 半導体装置およびその製造方法 | |
| JPH06204420A (ja) | 半導体装置の製造方法 | |
| KR100460074B1 (ko) | 반도체장치의제조방법 | |
| KR100580795B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040302 |
|
| A977 | Report on retrieval |
Effective date: 20050104 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060808 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060814 |
|
| A02 | Decision of refusal |
Effective date: 20061205 Free format text: JAPANESE INTERMEDIATE CODE: A02 |