JPH05326879A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05326879A JPH05326879A JP4154541A JP15454192A JPH05326879A JP H05326879 A JPH05326879 A JP H05326879A JP 4154541 A JP4154541 A JP 4154541A JP 15454192 A JP15454192 A JP 15454192A JP H05326879 A JPH05326879 A JP H05326879A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 SOI 構造体表面の段差を低減すると共に微細
化, 高密度化を可能とし、セル面積を縮小する。 【構成】 単結晶シリコン基板１の表面に絶縁層２を隔
てて非晶質シリコン層３を単結晶化して形成した単結晶
シリコン層４を積層したSOI 構造を構成し、前記単結晶
シリコン層４を用いてｎチャネルMOSFET５のソース領域
12，ドレイン領域13を形成し、また前記絶縁層２内に前
記ｎチャネルMOSFET５と上，下にオーバラップさせてキ
ャパシタ６を形成し、キャパスタ６のストレージノード
16を前記ｎチャネルMOSFET５におけるソース領域12の側
面, 上面にわたって接触させる。
化, 高密度化を可能とし、セル面積を縮小する。 【構成】 単結晶シリコン基板１の表面に絶縁層２を隔
てて非晶質シリコン層３を単結晶化して形成した単結晶
シリコン層４を積層したSOI 構造を構成し、前記単結晶
シリコン層４を用いてｎチャネルMOSFET５のソース領域
12，ドレイン領域13を形成し、また前記絶縁層２内に前
記ｎチャネルMOSFET５と上，下にオーバラップさせてキ
ャパシタ６を形成し、キャパスタ６のストレージノード
16を前記ｎチャネルMOSFET５におけるソース領域12の側
面, 上面にわたって接触させる。
Description
【０００１】
【産業上の利用分野】本発明は超高密度のダイナミック
・ランダムアクセスメモリ(DRAM)等の半導体記憶装置に
関する。
・ランダムアクセスメモリ(DRAM)等の半導体記憶装置に
関する。
【０００２】
【従来の技術】従来この種の超高密度のDRAMとしては、
スタックドキャパシタ, 或いはトレンチキャパシタ構造
を多重化することで蓄積容量を増大させたキャパシタ
と、ｎチャネルMOSFETを用いたトランスファゲートとを
組み合わせた構造のものが種々提案されている（特開平
２−524660号, 特開平３−16170 号) 。
スタックドキャパシタ, 或いはトレンチキャパシタ構造
を多重化することで蓄積容量を増大させたキャパシタ
と、ｎチャネルMOSFETを用いたトランスファゲートとを
組み合わせた構造のものが種々提案されている（特開平
２−524660号, 特開平３−16170 号) 。
【０００３】
【発明が解決しようとする課題】ところで上述した如き
従来における超高密度のDRAMにあっては、キャパシタ，
ｎチャネルMOSFET夫々において微細化が図られている
が、キャパシタにおいては例えばスタックドキャパシタ
を基本としたセル構造は基板表面における段差の数が多
く、配線に遮断が生じ易く、また確実な段差被覆を施す
のが難しく、更にキャパシタ容量も十分でなく、一方ト
レンチキャパシタを基本としたセル構造はα線によるエ
ラー発生が多くなるという問題があった。またトランス
ファゲートとして用いるｎチャネルMOSFETにおいてもLD
D 構造等によって微細化が図られているが短チャネル効
果のため微細化に限界があるという問題があった。本発
明はかかる事情に鑑みなされたものであって、その目的
とするところは超高密度にメモリセルの集積を可能とし
た半導体記憶装置を提供するにある。
従来における超高密度のDRAMにあっては、キャパシタ，
ｎチャネルMOSFET夫々において微細化が図られている
が、キャパシタにおいては例えばスタックドキャパシタ
を基本としたセル構造は基板表面における段差の数が多
く、配線に遮断が生じ易く、また確実な段差被覆を施す
のが難しく、更にキャパシタ容量も十分でなく、一方ト
レンチキャパシタを基本としたセル構造はα線によるエ
ラー発生が多くなるという問題があった。またトランス
ファゲートとして用いるｎチャネルMOSFETにおいてもLD
D 構造等によって微細化が図られているが短チャネル効
果のため微細化に限界があるという問題があった。本発
明はかかる事情に鑑みなされたものであって、その目的
とするところは超高密度にメモリセルの集積を可能とし
た半導体記憶装置を提供するにある。
【０００４】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、単結晶半導体基板上に、絶縁膜を隔てて非晶質
半導体薄膜を単結晶化させて形成した単結晶半導体層を
設けてなるSOI 構造に、スイッチング素子とこれに接続
した電荷蓄積素子とからなるメモリセルを設けた半導体
記憶装置において、前記メモリセルを構成する電荷蓄積
素子は前記スイッチング素子と重なる態様で前記絶縁膜
中に形成したことを特徴とする。
装置は、単結晶半導体基板上に、絶縁膜を隔てて非晶質
半導体薄膜を単結晶化させて形成した単結晶半導体層を
設けてなるSOI 構造に、スイッチング素子とこれに接続
した電荷蓄積素子とからなるメモリセルを設けた半導体
記憶装置において、前記メモリセルを構成する電荷蓄積
素子は前記スイッチング素子と重なる態様で前記絶縁膜
中に形成したことを特徴とする。
【０００５】
【作用】本発明にあっては、これによってスイッチング
素子と電荷蓄積素子とが３次元的に形成されることにな
り、面積の大幅な縮小が可能となる。
素子と電荷蓄積素子とが３次元的に形成されることにな
り、面積の大幅な縮小が可能となる。
【０００６】
【実施例】以下本発明をその実施例を示す図面に基づい
て具体的に説明する。図１は本発明に係る半導体記憶装
置の断面構造図、図２は同じく図１の模式的平面図であ
り、図中１は単結晶シリコン基板を示している。単結晶
シリコン基板１の表面には厚さ約２μｍ程度のSiＯ2 か
らなる絶縁層２が堆積され、またこの絶縁層２の表面上
には非晶質シリコン層を単結晶化して形成した厚さ1000
Å程度の単結晶シリコン層４、所謂シリコン・オン・イ
ンシュレータ（SOI)構造体が構成されている。
て具体的に説明する。図１は本発明に係る半導体記憶装
置の断面構造図、図２は同じく図１の模式的平面図であ
り、図中１は単結晶シリコン基板を示している。単結晶
シリコン基板１の表面には厚さ約２μｍ程度のSiＯ2 か
らなる絶縁層２が堆積され、またこの絶縁層２の表面上
には非晶質シリコン層を単結晶化して形成した厚さ1000
Å程度の単結晶シリコン層４、所謂シリコン・オン・イ
ンシュレータ（SOI)構造体が構成されている。
【０００７】そしてこのSOI 構造体を構成する単結晶シ
リコン層４を利用してスイッチング素子として、例えば
ｎチャネルMOSFET５を形成し、また前記絶縁層２内には
その過半部がｎチャネルMOSFET５の下方にオーバラップ
させ、且つこれに接続した状態で電荷蓄積素子、例えば
キャパシタ６が形成され、更にこれらｎチャネルMOSFET
５，キャパシタ６の上部はここに堆積させたSiＯ2 等の
絶縁層７，８にて被覆されている。
リコン層４を利用してスイッチング素子として、例えば
ｎチャネルMOSFET５を形成し、また前記絶縁層２内には
その過半部がｎチャネルMOSFET５の下方にオーバラップ
させ、且つこれに接続した状態で電荷蓄積素子、例えば
キャパシタ６が形成され、更にこれらｎチャネルMOSFET
５，キャパシタ６の上部はここに堆積させたSiＯ2 等の
絶縁層７，８にて被覆されている。
【０００８】ｎチャネルMOSFET５は絶縁層２表面に形成
した単結晶シリコン層４中に夫々イオン注入してチャネ
ル領域11及びその両側にソース領域12, ドレイン領域13
を形成すると共に、前記絶縁層２中に、前記チャネル領
域11上方に臨ませてゲート電極14を形成して構成されて
いる。
した単結晶シリコン層４中に夫々イオン注入してチャネ
ル領域11及びその両側にソース領域12, ドレイン領域13
を形成すると共に、前記絶縁層２中に、前記チャネル領
域11上方に臨ませてゲート電極14を形成して構成されて
いる。
【０００９】一方キャパシタ６は絶縁層２内であって、
少なくともその一部が前記ｎチャネルMOSFET５のソース
領域12、チャネル領域11にわたってその下方にに臨むよ
うに誘電体層17と、これをその内, 外か包むセルプレー
ト18, ストレージノード16を設けて構成されており、誘
電体層17, ストレージノード16, セルプレート18は夫々
その一部を絶縁層２を通してその上面側にサンドウィッ
チ構造のまま導出し、ストレージノード16を前記ｎチャ
ネルMOSFET５のソース領域12上面, 側面にわたって接触
させてある。
少なくともその一部が前記ｎチャネルMOSFET５のソース
領域12、チャネル領域11にわたってその下方にに臨むよ
うに誘電体層17と、これをその内, 外か包むセルプレー
ト18, ストレージノード16を設けて構成されており、誘
電体層17, ストレージノード16, セルプレート18は夫々
その一部を絶縁層２を通してその上面側にサンドウィッ
チ構造のまま導出し、ストレージノード16を前記ｎチャ
ネルMOSFET５のソース領域12上面, 側面にわたって接触
させてある。
【００１０】15は前記ｎチャネルMOSFET５のドレイン領
域13に接触させたドレイン電極15aに連なるAl配線であ
る。なお、ソース領域12にも図面には示していないが同
様に絶縁層７を通してソース電極が設けられ図示しない
配線に接続されている。
域13に接触させたドレイン電極15aに連なるAl配線であ
る。なお、ソース領域12にも図面には示していないが同
様に絶縁層７を通してソース電極が設けられ図示しない
配線に接続されている。
【００１１】次にこのような超高密度のDRAMの製造方法
の１例を説明する。図３は超高密度のDRAMの主要製造工
程を示す説明図である。先ず図３(a) に示す如く単結晶
シリコン基板１の表面に、CVD 法によりSiＯ2 を厚さ２
μｍ程度堆積して絶縁層２を形成した後、キャパシタ６
を形成すべき領域に反応性イオンエッチング（RIE)法に
て、断面矩形の凹部2aを形成する。この凹部2a内を含め
て絶縁層２表面に、例えば真空蒸着法によりゲルマニウ
ム層を堆積させた後、機械的研磨、或いはイオンビーム
シリング法により絶縁層２表面のゲルマニウム層を除去
し、凹部2a内にのみ絶縁層２の表面と面一となるように
充填されたゲルマニウム層21を形成する。
の１例を説明する。図３は超高密度のDRAMの主要製造工
程を示す説明図である。先ず図３(a) に示す如く単結晶
シリコン基板１の表面に、CVD 法によりSiＯ2 を厚さ２
μｍ程度堆積して絶縁層２を形成した後、キャパシタ６
を形成すべき領域に反応性イオンエッチング（RIE)法に
て、断面矩形の凹部2aを形成する。この凹部2a内を含め
て絶縁層２表面に、例えば真空蒸着法によりゲルマニウ
ム層を堆積させた後、機械的研磨、或いはイオンビーム
シリング法により絶縁層２表面のゲルマニウム層を除去
し、凹部2a内にのみ絶縁層２の表面と面一となるように
充填されたゲルマニウム層21を形成する。
【００１２】図３(b) に示す如くゲルマニウム層21を覆
う態様で絶縁層２上にSiＯ2 を堆積した後、前記ゲルマ
ニウム層21と所定間隔を隔てた位置に、底部に単結晶シ
リコン基板１表面が露出する溝孔2bを形成し、この溝孔
2b内にSiＨ4 を用いた減圧CVD 法により選択エピタキシ
ャル成長を行わせ、表面が絶縁層２と面一となるように
シリコン単結晶層22を形成して種結晶を設ける。
う態様で絶縁層２上にSiＯ2 を堆積した後、前記ゲルマ
ニウム層21と所定間隔を隔てた位置に、底部に単結晶シ
リコン基板１表面が露出する溝孔2bを形成し、この溝孔
2b内にSiＨ4 を用いた減圧CVD 法により選択エピタキシ
ャル成長を行わせ、表面が絶縁層２と面一となるように
シリコン単結晶層22を形成して種結晶を設ける。
【００１３】次に図３(c) に示す如く種結晶の表面を含
む絶縁層２の全面にCVD 法により非晶質シリコン層３を
堆積した後、略600 ℃にて電気炉アニールを行い、非晶
質シリコン層３を前記種結晶から絶縁層２上を横方向に
固相成長させて絶縁層２上に所謂SOI 構造体たる単結晶
シリコン層４を形成する。成長させた単結晶シリコン層
４にラピッドサーマルアニーリング（RAT)により結晶性
を改善し、周辺リークを防止すべくデバイス領域周りを
エッチングによって島状に分離した後、ｎチャネルMOSF
ET５のソース，ドレイン領域にイオン注入し、その活性
化を行う。
む絶縁層２の全面にCVD 法により非晶質シリコン層３を
堆積した後、略600 ℃にて電気炉アニールを行い、非晶
質シリコン層３を前記種結晶から絶縁層２上を横方向に
固相成長させて絶縁層２上に所謂SOI 構造体たる単結晶
シリコン層４を形成する。成長させた単結晶シリコン層
４にラピッドサーマルアニーリング（RAT)により結晶性
を改善し、周辺リークを防止すべくデバイス領域周りを
エッチングによって島状に分離した後、ｎチャネルMOSF
ET５のソース，ドレイン領域にイオン注入し、その活性
化を行う。
【００１４】次に図３(d) に示す如くSiＯ2 からなる絶
縁膜23を堆積し、その表面にチャネル領域11と対向する
位置にゲート電極14を形成した後、ゲルマニウム層21と
対応する部分であって絶縁膜23及び単結晶シリコン層４
の一部、更に絶縁層２を反応性イオンエッチング（RIE)
法によりエッチングし、ゲルマニウム層21の表面が露出
するキャパシタセル開口孔2cを設ける。このキャパシタ
セル開口孔2cを通じて熱硫酸等によりゲルマニウム層21
を腐食し、除去して空洞部24を形成する。
縁膜23を堆積し、その表面にチャネル領域11と対向する
位置にゲート電極14を形成した後、ゲルマニウム層21と
対応する部分であって絶縁膜23及び単結晶シリコン層４
の一部、更に絶縁層２を反応性イオンエッチング（RIE)
法によりエッチングし、ゲルマニウム層21の表面が露出
するキャパシタセル開口孔2cを設ける。このキャパシタ
セル開口孔2cを通じて熱硫酸等によりゲルマニウム層21
を腐食し、除去して空洞部24を形成する。
【００１５】ｎチャネルMOSFET５のソース領域12表面の
絶縁膜23の一部を除去してコンタクトホール形成後、空
洞部24内に図１に示す如く多結晶シリコンを堆積し、パ
ターニングしてストレージノード16を形成し、続いてSi
Ｏ2 ／Si3 Ｎ4 ／SiＯ2 を順次重ねて誘電体層17を堆積
し、更に多結晶シリコンを堆積し、パターニングしてセ
ルプレート18を形成する。ストレージノード16はソース
領域12の側面, 表面に沿わせてこれに接触させる。
絶縁膜23の一部を除去してコンタクトホール形成後、空
洞部24内に図１に示す如く多結晶シリコンを堆積し、パ
ターニングしてストレージノード16を形成し、続いてSi
Ｏ2 ／Si3 Ｎ4 ／SiＯ2 を順次重ねて誘電体層17を堆積
し、更に多結晶シリコンを堆積し、パターニングしてセ
ルプレート18を形成する。ストレージノード16はソース
領域12の側面, 表面に沿わせてこれに接触させる。
【００１６】その後絶縁層７を堆積して表面を平坦化
し、この絶縁層７に、底部にドレイン領域13が露出する
スルーホール7aを形成し、ここに高融点材料からなるド
レインコンタクト15a を埋め込み、Al配線15を施し、更
に絶縁層８を堆積して図１，図２に示す如きメモーリー
セルを形成する。なお、上述の実施例では、メモリセル
の構成について示したが、メモリセルの駆動回路につい
てその全て、又はその一部を単結晶半導体基板に設けた
ＰチャネルMISFETと、SOI 構造体を構成する単結晶半導
体層を用いて形成した、ｎチャネルMISFET５とを接続し
てなるインターCMIS回路により構成してもよい。これに
よって高速動作の一層の向上が図れ、同時に設置面積の
一層の削減が可能となる。また上記実施例にあっては単
結晶シリコン基板１と単結晶シリコン層４とを用いた構
成を示したが、他の単結晶半導体材料を用いてもよいこ
とは勿論である。
し、この絶縁層７に、底部にドレイン領域13が露出する
スルーホール7aを形成し、ここに高融点材料からなるド
レインコンタクト15a を埋め込み、Al配線15を施し、更
に絶縁層８を堆積して図１，図２に示す如きメモーリー
セルを形成する。なお、上述の実施例では、メモリセル
の構成について示したが、メモリセルの駆動回路につい
てその全て、又はその一部を単結晶半導体基板に設けた
ＰチャネルMISFETと、SOI 構造体を構成する単結晶半導
体層を用いて形成した、ｎチャネルMISFET５とを接続し
てなるインターCMIS回路により構成してもよい。これに
よって高速動作の一層の向上が図れ、同時に設置面積の
一層の削減が可能となる。また上記実施例にあっては単
結晶シリコン基板１と単結晶シリコン層４とを用いた構
成を示したが、他の単結晶半導体材料を用いてもよいこ
とは勿論である。
【００１７】
【発明の効果】以上の如く本発明にあっては絶縁層上に
形成した単結晶半導体層にスイッチング素子を形成する
と共に、前記絶縁層中にスイッチング素子と重なる状態
で電荷蓄積素子を形成することでSOI 構造体表面の段差
が大幅に低減され、配線の切断を低減し得ると共に、表
面の被覆が容易となり、更に蓄積容量を容易に大きくす
ることが出来、また高密度化が出来てセル面積を大幅に
削減出来る等、本発明は優れた効果を奏するものであ
る。
形成した単結晶半導体層にスイッチング素子を形成する
と共に、前記絶縁層中にスイッチング素子と重なる状態
で電荷蓄積素子を形成することでSOI 構造体表面の段差
が大幅に低減され、配線の切断を低減し得ると共に、表
面の被覆が容易となり、更に蓄積容量を容易に大きくす
ることが出来、また高密度化が出来てセル面積を大幅に
削減出来る等、本発明は優れた効果を奏するものであ
る。
【図１】本発明に係る半導体記憶装置の断面構造図であ
る。
る。
【図２】図１の模式的平面図である。
【図３】本発明に係る半導体記憶装置の主要製造工程を
示す説明図である。
示す説明図である。
１ 単結晶シリコン基板 ２ 絶縁層 ４ 単結晶シリコン層 ５ ｎチャネルMOSFET ６ キャパシタ ７ 絶縁層 11 チャネル領域 12 ソース領域 13 ドレイン領域 14 ゲート電極 16 ストレージノード 17 誘電体層 18 セルプレート
Claims (1)
- 【請求項１】 単結晶半導体基板上に、絶縁膜を隔てて
非晶質半導体薄膜を単結晶化させて形成した単結晶半導
体層を設けてなるSOI 構造に、スイッチング素子とこれ
に接続した電荷蓄積素子とからなるメモリセルを設けた
半導体記憶装置において、 前記メモリセルを構成する電荷蓄積素子は前記スイッチ
ング素子と重なる態様で前記絶縁膜中に形成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154541A JPH05326879A (ja) | 1992-05-20 | 1992-05-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4154541A JPH05326879A (ja) | 1992-05-20 | 1992-05-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326879A true JPH05326879A (ja) | 1993-12-10 |
Family
ID=15586517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4154541A Pending JPH05326879A (ja) | 1992-05-20 | 1992-05-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326879A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266569A (ja) * | 2006-02-28 | 2007-10-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2015097279A (ja) * | 2010-03-19 | 2015-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2016208052A (ja) * | 2016-07-28 | 2016-12-08 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9755084B2 (en) | 2012-02-09 | 2017-09-05 | Semiconductor Energy Laboratory Co., Ltd. | Multi-level stacked transistor device including capacitor and different semiconductor materials |
-
1992
- 1992-05-20 JP JP4154541A patent/JPH05326879A/ja active Pending
Cited By (4)
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