CN102812547A - 半导体装置 - Google Patents

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Abstract

本发明提供一种具有新结构的半导体装置，其中甚至在没有提供电力时也能够保存已存储数据，并且写入次数不受限制。该半导体包括第一晶体管之上的第二晶体管和电容器。电容器包括第二晶体管的源或漏电极和栅绝缘层以及覆盖第二晶体管的绝缘层之上的电容器电极。第二晶体管的栅电极和电容器电极隔着绝缘层至少部分相互重叠。通过使用不同层来形成第二晶体管的栅电极和电容器电极，半导体装置的集成度能够得到提高。

Description

半导体装置
技术领域
所公开的本发明涉及包括半导体元件的半导体装置及其制造方法。
背景技术
包括半导体元件的存储器装置广义地分为两类：在未加电时丢失已存储数据的易失性存储器装置以及甚至在未加电时也保存已存储数据的非易失性存储器装置。
易失性存储器装置的一个典型示例是动态随机存取存储器(DRAM)。DRAM按照如下方式来存储数据：使得选择存储器元件中包括的晶体管，并且电荷在电容器中积聚。
从DRAM读取数据时，由于上述原理，电容器中的电荷丢失；因而每次读出数据时必需写入。此外，由于当晶体管处于截止状态时，泄漏电流(断态电流)在存储器元件中包括的晶体管的源极与漏极之间流动，所以甚至在没有选择晶体管时，电荷也流入或流出，这使数据保存期较短。为此，在预定间隔必需写入操作(刷新操作)，并且难以充分降低功率消耗。此外，由于已存储数据在电力供应停止时丢失，所以需要利用磁性材料或光学材料的另一种存储器装置，以便将数据保存长时间。
易失性存储器装置的另一个示例是静态随机存取存储器(SRAM)。SRAM通过使用诸如触发器之类的电路来保存已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，因为使用诸如触发器之类的电路，所以每存储器容量的成本增加。此外，如同DRAM中那样，SRAM中的已存储数据在电力供应停止时丢失。
非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅，并且通过将电荷保存在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保存周极长(半永久)，并且不需要在易失性存储器装置中是必需的刷新操作(例如参见专利文献1)。
但是，闪速存储器中存在的问题在于，存储器元件在预定写入次数之后变得无法起作用，因为存储器元件中包括的栅绝缘层因写入中生成的隧道电流而退化。为了降低这个问题的影响，例如，能够采用一种在存储器元件之间均衡写入次数的方法，但是需要复杂的外围电路以采用这种方法。此外，甚至当采用这种方法时，也没有解决有关使用寿命的基本问题。换言之，闪速存储器不适合频繁改写数据的应用。
另外，需要高电压以将电荷注入浮栅或者去除电荷，并且要求用于这个方面的电路。此外，需要较长时间来注入或去除电荷，并且不容易提高写入和擦除数据的速度。
[参考文献]
[专利文献1]日本已公开专利申请No. S57-105889。
发明内容
鉴于上述问题，所公开的本发明的一个实施例的目的是提供一种具有新结构的半导体装置，其中甚至在没有提供电力时也能够保存已存储数据，并且写入次数不受限制。
在所公开的本发明中，半导体装置使用纯化氧化物半导体来形成。使用纯化氧化物半导体所形成的晶体管能够长时间保存数据，因为其泄漏电流极小。
本发明的一个实施例包括各包括第一晶体管、第二晶体管和电容器的多个存储器单元。第一晶体管包括：第一沟道形成区；第一沟道形成区之上的第一栅绝缘层；第一栅电极，与第一沟道形成区重叠，并且在第一栅绝缘层之上；以及第一源电极和第一漏电极，电连接到第一沟道形成区。第二晶体管包括：第二沟道形成区；第二源电极和第二漏电极，电连接到第二沟道形成区；第二栅电极，与第二沟道形成区重叠；以及第二沟道形成区与第二栅电极之间的第二栅绝缘层。电容器包括第二源电极或第二漏电极、覆盖第二晶体管的绝缘层以及绝缘层之上的电容器电极。第一沟道形成区和第二沟道形成区包括不同的半导体材料。第一栅电极和第二源电极或第二漏电极相互电连接。第一晶体管和第二晶体管至少部分相互重叠。
在上述结构中，电容器电极隔着绝缘层与第二栅电极的至少一部分重叠。另外，电容器电极与第一栅电极的至少一部分重叠。
在上述结构中，电容器电极与第二沟道形成区的至少一部分重叠。
在上述结构中，第一晶体管包括夹合第一沟道形成区的杂质区。另外，第二晶体管的第二沟道形成区包括氧化物半导体。
在上述结构中，电容器包括氧化物半导体。
注意，在本说明书等中，诸如“之上”或“之下”之类的术语不一定表示组件放置于“直接在”另一个组件“之上”或“之下”。例如，表述“栅绝缘层之上的栅电极”并不排除组件设置在栅绝缘层与栅电极之间的情况。
另外，在本说明书等中，诸如“电极”或“布线”之类的术语并没有限制组件的功能。例如，“电极”有时用作“布线”的一部分，反过来也是一样。此外，术语“电极”或“布线”能够包括多个“电极”或“布线”按照集成方式来形成的情况。
此外，例如，当使用相反极性的晶体管时或者当电流流动方向在电路操作中改变时，“源”和“漏”的功能有时相互交换。因此，在本说明书中，术语“源”和“漏”能够相互交换。
注意，在本说明书等中，术语“电连接”包括组件通过具有任何电功能的对象来连接的情况。对于具有任何电功能的对象没有具体限制，只要电信号能够在通过该对象连接的组件之间传送和接收就可。
具有任何电功能的对象的示例包括诸如晶体管、电阻器、电感器、电容器之类的开关元件和具有各种功能的元件以及电极和布线。
由于包括氧化物半导体的晶体管的断态电流极小，所以通过使用晶体管能够保存已存储数据极长时期。换言之，刷新操作变得不是必需，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力时也能够长时期保存。
此外，按照本发明的一个实施例的半导体装置不需要用于写入数据的高电压，并且元件降级不成问题。例如，与常规非易失性存储器不同，向浮栅注入以及从浮栅抽取电子不是必需；因此，诸如栅绝缘层的降级之类的问题完全不会出现。也就是说，按照本发明的一个实施例的半导体装置对改写次数没有限制，这一直是常规非易失性存储器的问题，并且因而具有显著提高的可靠性。此外，由于通过使晶体管导通和截止来写入数据，所以能够易于实现高速操作。另外一个优点在于，不需要用于擦除数据的操作。
由于包括不是氧化物半导体的材料的晶体管能够以充分高的速度进行操作，所以当它与包括氧化物半导体的晶体管相结合时，半导体装置能够以充分高的速度执行操作(例如读取数据)。此外，通过包括不是氧化物半导体的材料的晶体管，能够适当地实现需要以高速度进行操作的各种电路(例如，逻辑电路或驱动器电路)。
因此，能够通过提供包括不是氧化物半导体的材料的晶体管(更广义来说，能够以充分高的速度进行操作的晶体管)以及包括氧化物半导体的晶体管(更广义来说，其断态电流充分小的晶体管)，来实现具有新特征的半导体装置。
此外，在本发明的一个实施例中，包括氧化物半导体材料的晶体管的栅电极和电容器电极使用不同导电层来形成，并且覆盖晶体管的绝缘层在栅电极之上形成。因此，栅电极与电容器电极之间的距离能够充分减小，并且这些电极能够部分相互重叠。相应地，能够提供具有更高集成密度的半导体装置。
附图说明
图1A和图1B是半导体装置的截面图和平面图。
图2A至图2D是示出半导体装置的制造过程的截面图。
图3A至图3D是示出半导体装置的制造过程的截面图。
图4A至图4D是示出半导体装置的制造过程的截面图。
图5A至图5C是示出半导体装置的制造过程的截面图。
图6A和图6B是半导体装置的截面图和平面图。
图7A和图7B是半导体装置的截面图和平面图。
图8A至图8H是示出用于制造半导体装置的半导体衬底的制造过程的截面图。
图9A至图9E是示出半导体装置的制造过程的截面图。
图10A和图10B是半导体装置的截面图和平面图。
图11A和图11B是半导体装置的截面图和平面图。
图12A至图12F是示出半导体装置的制造过程的截面图。
图13A、图13B和图13C是半导体装置的电路图。
图14是半导体装置的电路图。
图15是时序图。
图16是半导体装置的电路图。
图17是时序图。
图18A至图18F示出各包括半导体装置的电子装置。
具体实施方式
下面参照附图来描述本发明的实施例。注意，本发明并不局限于以下描述，并且本领域的技术人员将易于理解，模式和细节能够通过各种方式进行修改，而没有背离本发明的精神和范围。相应地，本发明不应当被理解为局限于以下实施例的描述。
注意，为了便于理解，在一些情况下没有精确表示附图等中所示的各结构的位置、大小、范围等。因此，所公开的本发明不一定受到附图等中所示的位置、大小、范围等限制。
在本说明书等中，使用诸如“第一”、“第二”和“第三”之类的序数，以便避免组件之间的混淆，并且这些术语不是以数字方式来限制组件。
(实施例1)
在这个实施例中，将参照图1A和图1B、图2A至图2D、图3A至图3D、图4A至图4D、图5A至图5D以及图6A和图6B来描述按照本发明的一个实施例的半导体装置的结构和制造方法。
<半导体装置的截面结构和平面结构>
图1A和图1B示出半导体装置的结构的示例。图1A是半导体装置的截面图，以及图1B是半导体装置的平面图。在这里，图1A示出沿图1B中的线条A1-A2和线条B1-B2所截取的截面。图1A和图1B中所示的半导体装置在下部包括其中包括第一半导体材料的晶体管160以及在上部包括其中包括第二半导体材料的晶体管162。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的半导体材料，而第二半导体材料能够是氧化物半导体材料。不是氧化物半导体的半导体材料能够是例如硅、锗、硅锗、碳化硅、磷化铟或砷化镓，并且优选地使用单晶半导体。包括这种半导体材料的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长时间保存电荷。
虽然在本描述中，两种晶体管都是n沟道晶体管，但是应当理解，能够使用p沟道晶体管。由于所公开的本发明的技术特征在于将能够充分降低断态电流的例如氧化物半导体等半导体材料用于晶体管162以便保存数据，所以不必将半导体装置的诸如结构、材料等的具体条件局限到这里所给出的那些方面。
图1A和图1B中的晶体管160包括：沟道形成区116，设置在包括半导体材料(例如硅)的衬底100中；杂质区120，设置成使得夹合沟道形成区116；金属化合物区124，与杂质区120相接触；栅绝缘层108，设置在沟道形成区116之上；以及栅电极110，设置在栅绝缘层108之上。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。此外，在这种情况下，在这种晶体管的连接的描述中，可在本说明书中描述晶体管的源电极和漏电极。
电极126连接到晶体管160的金属化合物区124的一部分。在这里，电极126用作晶体管160的源电极或漏电极。此外，衬底100设置有包围晶体管160的元件隔离绝缘层106。绝缘层128设置成与晶体管160相接触。注意，为了增加集成度，优选的是，晶体管160没有包括侧壁绝缘层，如图1A和图1B所示的。另一方面，当优先考虑晶体管160的特性时，侧壁绝缘层可在栅电极110的侧表面上形成，并且杂质区120可在与侧壁绝缘层重叠的区域中包括具有不同杂质浓度的区域。
图1A和图1B中的晶体管162包括：源或漏电极142a和源或漏电极142b，设置在绝缘层128之上；氧化物半导体层144，电连接到源或漏电极142a和源或漏电极142b；栅绝缘层146，覆盖源或漏电极142a、源或漏电极142b和氧化物半导体层144；以及栅电极148a，设置在栅绝缘层146之上，以便与氧化物半导体层144重叠。
在这里，优选的是，通过充分去除诸如氢之类的杂质和/或充分提供氧，来纯化氧化物半导体层144。具体来说，例如，氧化物半导体层144的氢浓度低于或等于5×1019 atom/cm3，优选地低于或等于5×1018 atom/cm3，更优选地低于或等于5×1017 atom/cm3。注意，氧化物半导体层144的上述氢浓度通过二次离子质谱法(SIMS)来测量。其中氢降低到充分低的浓度以使得氧化物半导体层经过纯化并且其中因氧空位引起的能隙中的缺陷状态（defect state）通过充分提供氧来降低的氧化物半导体层144的载流子浓度低于1×1012 /cm3，优选地低于1×1011 /cm3，更优选地低于1.45×1010 /cm3。例如，室温(25℃)下的断态电流(在这里为每微米(μm)沟道宽度的电流)小于或等于100 zA(1 zA(仄普托安培)为1×10-21 A)，优选地小于或等于10 zA。这样，借助于这种i型(本征)或基本上i型氧化物半导体，能够得到具有相当优良的断态电流特性的晶体管162。
图1A和图1B中的电容器164包括源或漏电极142a、氧化物半导体层144、栅绝缘层146、绝缘层150和电极149a。换言之，源或漏电极142a用作电容器164的一个电极，并且电极149a用作电容器164的另一个电极。
在图1A和图1B的电容器164中，堆叠氧化物半导体层144、栅绝缘层146和绝缘层150，由此能够充分确保源或漏电极142a与电极149a之间的绝缘。注意，为了提供充分电容，在电容器164中可省略栅绝缘层146和绝缘层150其中之一。此外，可省略电容器164中的氧化物半导体层144。
在这个实施例中，晶体管160和电容器162设置成至少部分相互重叠。另外，晶体管162和电容器164设置成与晶体管160重叠。例如，电容器164的电极149a设置成与晶体管162的栅电极148a的至少一部分重叠。此外，电容器164的电极149a可设置成与晶体管160的栅电极110的至少一部分重叠。这种平面布局允许更高集成。例如，当最小特征尺寸为F时，存储器单元所占用的面积能够是9 F2至25 F2。注意，通过使用不同导电层形成晶体管162的栅电极148a和电容器164的电极149a，并且通过在栅电极148a之上设置覆盖晶体管162的绝缘层150，来实现这种平面布局。当栅电极148a和电极149a使用一个导电层来形成时，由于形成过程限制而将难以充分减小这些电极之间的距离。相比之下，当栅电极148a和电极149a使用不同导电层来形成时，这些电极之间的距离能够充分减小，并且电极甚至能够相互部分重叠，这产生更高集成。
注意，在晶体管162和电容器164中，源或漏电极142a和源或漏电极142b优选地具有锥形端部。当源或漏电极142a和源或漏电极142b的端部逐渐变细时，能够改进氧化物半导体层144的覆盖，并且能够防止因阶梯(step)引起的断裂。在这里，例如，锥角为30°至60°。注意，锥角指的是从垂直于截面平面(即，垂直于衬底表面的平面)的方向来看具有锥形形状的层(例如，源或漏电极142a)时层的侧表面与底面之间形成的角。
绝缘层150设置成覆盖栅电极148a，绝缘层151设置在晶体管162和电容器164之上，并且绝缘层152设置在绝缘层151之上。在栅绝缘层146、绝缘层150、绝缘层151、绝缘层152等中形成的开口中设置电极154，并且布线156在绝缘层152之上形成为连接到电极154。注意，虽然图1A和图1B中金属化合物区124、源或漏电极142b和布线156通过电极126和电极154相互连接，但是所公开的本发明并不局限于此。例如，源或漏电极142b可与金属化合物区124直接接触，或者布线156可与源或漏电极142b直接接触。
注意，在图1A和图1B中，用于将金属化合物区124连接到源或漏电极142b的电极126以及用于将源或漏电极142b连接到布线156的电极154相互重叠。换言之，其中用作晶体管160的源电极或漏电极的电极126接触晶体管162的源或漏电极142b的区域与其中晶体管162的源或漏电极142b接触用于将一个存储器单元连接到另一个存储器单元的布线156的区域重叠。这种布局允许更高集成。
<用于制造半导体装置的方法>
接下来将描述用于制造半导体装置的方法的示例。下面首先将参照图2A至图2D以及图3A至图3D来描述用于制造在下部的晶体管160的方法，并且然后将参照图4A至图4D以及图5A至图5C来描述用于制造在上部的晶体管162和电容器164的方法。
<用于制造在下部的晶体管的方法>
首先，准备包括半导体材料的衬底100(参见图2A)。作为包括半导体材料的衬底100，能够使用由硅、碳化硅等所制成的单晶半导体衬底或多晶半导体衬底；由硅锗等所制成的化合物半导体衬底；SOI衬底等。在这里，描述单晶硅衬底用作包括半导体材料的衬底100的示例。注意，虽然术语“SOI衬底”一般表示其中硅半导体层设置在绝缘表面上的衬底，但是本说明书等中的“SOI衬底”还包括其中包括不是硅的材料的半导体层设置在绝缘表面上的衬底。也就是说，“SOI衬底”中包括的半导体层并不局限于硅半导体层。此外，SOI衬底还包括具有其中半导体层隔着绝缘层设置在诸如玻璃衬底之类的绝缘衬底之上的结构的衬底。
注意，特别优选的是，由硅等所制成的单晶半导体衬底用作包括半导体材料的衬底100，因为半导体装置的读取操作的速度能够提高。
用作用于形成元件隔离绝缘层的掩模的保护层102在衬底100之上形成(参见图2A)。作为保护层102，例如能够使用采用诸如氧化硅、氮化硅或氧氮化硅之类的材料所形成的绝缘层。注意，在这个步骤之前或之后，可将赋予n型导电性或p型导电性的杂质元素添加到衬底100，以便控制晶体管的阈值电压。当衬底100中包括的半导体材料为硅时，磷、砷等能够用作赋予n型导电性的杂质，以及硼、铝、镓等能够用作赋予p型导电性的杂质。
然后，通过将保护层102用作掩模进行蚀刻，去除没有覆盖有保护层102的区域中(在外露区域中)的衬底100的一部分。因此，形成与其它半导体区隔离的半导体区104(参见图2B)。作为蚀刻，优选地执行干式蚀刻，但是可执行湿式蚀刻。蚀刻气体和蚀刻剂能够按照待蚀刻材料来适当地选择。
然后，绝缘层形成为覆盖半导体区104，并且选择性地去除与半导体区104重叠的区域中的绝缘层，由此形成元件隔离绝缘层106(参见图2C)。使用氧化硅、氮化硅、氧氮化硅等形成绝缘层。作为用于去除绝缘层的方法，能够采用蚀刻处理、诸如化学机械抛光(CMP)之类的抛光处理等中的任一种。注意，在形成半导体区104之后或者在形成元件隔离绝缘层106之后，去除保护层102。
CMP处理是一种用于通过化学和机械动作的组合来平面化待加工对象的表面的方法。更具体来说，CMP处理是一种方法，其中抛光布附连到抛光台，抛光台和对象各在对象与抛光布之间提供研磨液(磨料)的同时被旋转或振荡，使得对象的表面通过研磨液与对象表面之间的化学反应并且通过抛光布与对象表面之间的机械抛光动作来抛光。
注意，可通过例如注入氧以形成绝缘区代替选择性地去除绝缘层，来形成元件隔离绝缘层106。
然后，绝缘层在半导体区104的表面上形成，并且包括导电材料的层在绝缘层之上形成。
绝缘层后来将要加工成栅绝缘层，并且能够通过例如对半导体区104的表面的热处理(例如热氧化处理、热氮化处理等)来形成。高密度等离子体处理可用于代替热处理。例如，能够使用诸如氦(He)、氩(Ar)、氪(Kr)或氙(Xe)之类的稀有气体、氧、氧化氮、氨、氮、氢等的任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层优选地具有单层结构或堆叠层结构，其中包括包含氧化镓、氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOyNz(x>0，y>0，z>0))、添加了氮的铝酸铪(HfAlxOyNz(x>0，y>0，z>0))等的膜。绝缘层的厚度能够例如为1 nm至100 nm(包括两端)，优选地为10 nm至50 nm(包括两端)。
包括导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包括导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包括导电材料的层的方法没有具体限制，并且能够采用诸如蒸发方法、CVD方法、溅射方法和旋涂(spin coating)方法之类的各种膜形成方法的任一种。注意，在这个实施例中，描述包括导电材料的层使用金属材料来形成的示例。
此后，选择性地蚀刻绝缘层和包括导电材料的层，由此形成栅绝缘层108和栅电极110(参见图2C)。
然后，将磷(P)、砷(As)等添加到半导体区104，由此形成沟道形成区116和杂质区120(参见图2D)。注意，在这里添加磷或砷，以便形成n沟道晶体管；在形成p沟道晶体管时，可添加诸如硼(B)或铝(Al)之类的杂质元素。在这里，所添加杂质的浓度能够适当地设置；当高度小型化半导体元件时，浓度优选地设置成高。
注意，侧壁绝缘层可在栅电极110周围形成，并且可形成以不同浓度对其添加杂质元素的杂质区。
然后，金属层122形成为覆盖栅电极110、杂质区120等(参见图3A)。能够通过诸如真空蒸发方法、溅射方法和旋涂方法之类的各种膜形成方法，来形成金属层122。优选的是，金属层122使用与半导体区104中包括的半导体材料起反应以形成低电阻金属化合物的金属材料来形成。这种金属材料的示例包括钛、钽、钨、镍、钴和铂。
然后，执行热处理，使得金属层122与半导体材料发生反应。因此，形成与杂质区120相接触的金属化合物区124(参见图3A)。注意，当栅电极110使用多晶硅等形成时，金属化合物区也在与金属层122相接触的栅电极110的一部分中形成。
作为热处理，例如能够使用采用闪光灯的照射。虽然应当理解，可使用另一种热处理方法，但是优选地使用用以能够在极短时间实现热处理的方法，以便改进用于形成金属化合物的化学反应的控制。注意，金属化合物区通过金属材料和半导体材料的反应来形成，并且金属化合物区具有充分高的导电率。金属化合物区的形成能够充分降低电阻，并且改进元件特性。注意，金属层122在形成金属化合物区124之后被去除。
然后，在与金属化合物区124的一部分相接触的区域中形成电极126(参见图3B)。通过例如形成包括导电材料的层，并且然后选择性地蚀刻该层，来形成电极126。包括导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包括导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包括导电材料的层的方法没有具体限制，并且能够采用诸如蒸发方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法的任一种。
备选地，能够通过形成绝缘层128之后在绝缘层128中形成达到金属化合物区124的开口，并且然后通过填充该开口，来形成电极126。
在这种情况下，例如，有可能采用一种方法，其中在包括开口的区域中通过PVD方法来形成钛薄膜并且通过CVD方法来形成氮化钛薄膜，然后形成钨膜以便填充开口。在这里，通过PVD方法所形成的钛膜具有使其上形成钛膜的氧化物膜(例如天然氧化物膜)还原的功能，并且由此降低与下电极等(在这里为金属化合物区124)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有抑制导电材料扩散的阻挡功能(barrier function)。可在形成钛、氮化钛等的阻挡膜之后通过电镀法来形成铜膜。
然后，绝缘层128形成为覆盖在上述步骤所形成的组件(参见图3C)。绝缘层128能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。特别优选的是将低介电常数(低k)材料用于绝缘层128，因为因电极或布线的重叠引起的电容能够充分降低。注意，绝缘层128可以是使用那些材料的任一种所形成的多孔绝缘层。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而允许电极或布线所生成的电容的进一步降低。备选地，绝缘层128能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘层材料来形成。注意，虽然绝缘层128在这里具有单层结构，但是所公开的本发明的实施例并不局限于此。绝缘层可具有包括两层或更多层的堆叠层结构。
通过上述步骤，借助于包括半导体材料的衬底100来形成晶体管160(参见图3C)。这种晶体管160能够进行高速操作。通过将这种晶体管用作读晶体管，能够以高速度读出数据。
此后，作为晶体管162和电容器164的形成之前的处理，对绝缘层128执行CMP处理，以便暴露栅电极110和电极126的上表面(参见图3D)。作为用于暴露栅电极110和电极126的上表面的处理，除了CMP处理之外还能够采用蚀刻处理等；为了改进晶体管162的特性，优选地使绝缘层128的表面尽可能平坦。
注意，在上述步骤的每个步骤之前或之后，还可执行形成电极、布线、半导体层、绝缘层等的步骤。例如，布线可具有包括绝缘层和导电层的叠层的多层结构，以便提供高度集成的半导体装置。
<用于制造在上部的晶体管的方法>
然后，导电层在栅电极110、电极126、绝缘层128等之上形成，并且选择性地被蚀刻，由此形成源或漏电极142a和源或漏电极142b(参见图4A)。
导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素；包括这些元素的任一种作为成分的合金等。可使用锰、镁、锆、铍、钕、钪的任一种或者组合地包括这些元素的任一种的材料。
导电层可具有单层结构或者包括两层或更多层的堆叠层结构。例如，导电层可具有钛膜或氮化钛膜的单层结构、包括硅的铝膜的单层结构、钛膜堆叠在铝膜之上的两层结构、钛膜堆叠在氮化钛膜之上的两层结构或者其中堆叠钛膜、铝膜和钛膜的三层结构。注意，在导电层具有钛膜或氮化钛膜的单层结构的情况下，存在导电层易于被加工成具有锥形形状的源或漏电极142a和源或漏电极142b的优点。
导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟-氧化锡合金(In2O3-SnO2，其可缩写成ITO)、氧化铟-氧化锌合金(In2O3-ZnO)或者包括硅或氧化硅的这些金属氧化物材料的任一种。
导电层优选地蚀刻成使得源或漏电极142a和源或漏电极142b形成为具有锥形端部。在这里，例如，锥角优选地为30°至60°。当源或漏电极142a和源或漏电极142b的端部蚀刻成锥形时，能够改进后来形成的栅绝缘层146的覆盖，并且能够防止因阶梯引起的断裂。
在上部的晶体管的沟道长度(L)通过源或漏电极142a的下端部与源或漏电极142b的下端部之间的距离来确定。注意，在用于形成沟道长度(L)小于25 nm的晶体管的掩模的曝光中，优选的是使用其波长短至数纳米至数十纳米的远紫外线。采用远紫外线的曝光的分辨率高，并且焦深大。由于这些原因，后来形成的晶体管的沟道长度(L)能够为10 nm至1000 nm(1 μm)(包括两端)，由此电路的操作速度能够提高。此外，半导体装置的功率消耗能够通过小型化来降低。
注意，用作基底的绝缘层可设置在层间绝缘层128之上。能够通过PVD方法、CVD方法等，形成绝缘层。
此外，绝缘层可在源或漏电极142a和源或漏电极142b之上形成。绝缘层形成为与后来形成的栅电极的一部分重叠。通过设置这种绝缘层，栅电极与源或漏电极之间的电容能够降低。
然后，通过形成氧化物半导体层以覆盖源或漏电极142a和源或漏电极142b，并且然后通过选择性地蚀刻氧化物半导体层，来形成氧化物半导体层144(参见图4B)。
氧化物半导体层包括从In、Ga、Sn和Zn中选取的至少一种元素。例如，能够使用诸如In-Sn-Ga-Zn-O基氧化物半导体之类的四成分金属氧化物、诸如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体或者Sn-Al-Zn-O基氧化物半导体之类的三成分金属氧化物、诸如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、In-Mg-O基氧化物半导体或者In-Ga-O基氧化物半导体之类的两成分金属氧化物、诸如In-O基氧化物半导体、Sn-O基氧化物半导体或者Zn-O基氧化物半导体之类的单成分金属氧化物等。上述氧化物半导体可包括除了In、Ga、Sn和Zn之外的元素，例如SiO2。
例如，In-Ga-Zn-O基氧化物半导体表示包括铟(In)、镓(Ga)和锌(Zn)的氧化物半导体，而对其组成比没有限制。
具体来说，当不存在电场时，In-Ga-Zn-O基氧化物半导体材料具有充分高的电阻，并且断态电流能够充分降低。另外，In-Ga-Zn-O基氧化物半导体材料具有高场效应迁移率，并且因而适合作为用于半导体装置的半导体材料。
作为In-Ga-Zn-O基氧化物半导体材料的典型示例，给出由InGaO3(ZnO)m(m>0)所表示的材料。另外，还能够给出一种氧化物半导体材料，其中Ga由M取代，并且由InMO3(ZnO)m(m>0)来表示。在这里，M表示从镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等等中选取的一种或多种金属元素。例如，M能够是Ga、Ga和Al、Ga和Fe、Ga和Ni、Ga和Mn、Ga和Co等。注意，上述组成只是按照晶体结构所给出的示例。
作为用于通过溅射方法来形成氧化物半导体层的靶，优选地使用具有由等式In:Ga:Zn=1:x:y(x为0或以上，以及y为0.5至5(包括两端))所给出的组成比的靶。例如，能够使用具有由等式In2O3:Ga2O3:ZnO=1:1:2[摩尔比]等所给出的组成比的金属氧化物靶。备选地，能够使用具有由等式In2O3:Ga2O3:ZnO=1:1:1 [摩尔比]所给出的组成比的金属氧化物靶、具有由等式In2O3:Ga2O3:ZnO=1:1:4 [摩尔比]所给出的组成比的金属氧化物靶或者具有由等式In2O3:Ga2O3:ZnO=1:0:2 [摩尔比]所给出的组成比的金属氧化物靶。
在In-Zn-O基材料用作氧化物半导体时，待使用的靶具有由等式In:Zn=50:1至1:2 [原子比](In2O3:ZnO=25:1至1:4[摩尔比])、优选地由In:Zn=20:1至1:1 [原子比](In2O3:ZnO=10:1至1:2[摩尔比])、更优选地由In:Zn=15:1至1.5:1 [原子比](In2O3:ZnO=15:2至3:4[摩尔比])所给出的组成比。例如，当In:Zn:O=X:Y:Z[原子比]时，用于沉积In-Zn-O基氧化物半导体的靶具有Z>1.5X+Y的组成比。
在这个实施例中，通过使用In-Ga-Zn-O基金属氧化物靶的溅射方法来形成具有非晶结构的氧化物半导体层。
金属氧化物靶中的金属氧化物的相对密度为80%或更高，优选地为95%或更高，更优选地为99.9%或更高。借助于具有高相对密度的金属氧化物靶，氧化物半导体层能够形成为具有致密结构。
其中形成氧化物半导体层的气氛优选地为稀有气体(通常为氩)气氛、氧气氛或者包括稀有气体(通常为氩)和氧的混合气氛。具体来说，优选的是使用例如从其中将诸如氢、水、羟基或氢化物之类的杂质去除到1 ppm或更小(优选地为10 ppb或更小)的高纯度气体气氛。
在形成氧化物半导体层中，例如，将待加工对象保持在维持在降低压力下的处理室(process chamber)中，并且将对象加热到高于或等于100℃但低于550℃、优选地为200℃至400℃(包括两端)的温度。备选地，形成氧化物半导体层中的对象的温度可以是室温(25℃±10℃，即15℃至35℃(包括两端))。在去除处理室中的水分的同时，引入去除了氢、水等的溅射气体，并且使用上述靶；因而形成氧化物半导体层。在对象被加热的同时来形成氧化物半导体层，由此能够降低氧化物半导体层中的杂质。另外，因溅射引起的损坏能够降低。为了去除处理室中的水分，优选地使用捕集真空泵(entrapment vacuum pump)。例如，能够使用低温泵、离子泵或钛升华泵。此外，可使用设置有冷阱的涡轮分子泵。通过采用低温泵等的排空，能够从处理室中去除氢、水等，因此能够降低氧化物半导体层的杂质浓度。
氧化物半导体层能够在例如下列条件下形成：对象与靶之间的距离为170 mm，压力为0.4 Pa，直流(DC)功率为0.5 kW，以及气氛是氧(氧：100%)气氛、氩(氩：100%)气氛或者包括氧和氩的混合气氛。注意，脉冲直流(DC)电源是优选的，因为能够降低膜形成时所形成的粉状物质(又称作微粒或灰尘)，并且膜厚能够是均匀的。氧化物半导体层的厚度为1 nm至50 nm(包括两端)，优选地为1 nm至30 nm(包括两端)，更优选地为1 nm至10 nm(包括两端)。这种厚度的氧化物半导体层的使用使得有可能抑制通过小型化而引起的短沟道效应。注意，氧化物半导体层的适当厚度根据待使用的氧化物半导体材料、半导体装置的应用等而有所不同；因此，还能够按照材料、应用等确定厚度。
注意，在通过溅射方法来形成氧化物半导体层之前，优选地执行反向溅射，其中通过引入氩气体来生成等离子体，使得去除附于其上形成氧化物半导体层的表面(例如绝缘层128的表面)的物质。在这里，反向溅射指的是一种方法，其中离子与衬底的待加工表面碰撞，以便修正表面，与表示其中离子与溅射靶碰撞的方法的标准溅射相反。用于使离子与待加工表面碰撞的方法的示例是一种方法，其中高频电压在氩气氛中施加到该表面，使得等离子体在对象附近生成。注意，氮、氦、氧等的气氛可用来代替氩气氛。
此后，优选地对氧化物半导体层执行热处理(第一热处理)。通过第一热处理，能够去除氧化物半导体层中的过剩氢(包括水和羟基)，能够改进氧化物半导体层的结构，并且能够降低能隙中的缺陷状态。第一热处理的温度例如高于或等于300℃但低于550℃或者400℃至500℃(包括两端)。
热处理能够按照如下方式来执行：例如，将对象引入设置有电阻加热元件等的电炉中，并且在氮气氛中以450℃加热1小时。在热处理期间，氧化物半导体层没有暴露于空气，以便防止水和氢进入。
热处理设备并不局限于电炉，而可以是用于通过来自诸如加热气体之类的介质的热传导或热辐射来加热对象的设备。例如，能够使用诸如灯快速热退火(LRTA)设备或气体快速热退火(GRTA)设备之类的快速热退火(RTA)设备。LRTA设备是用于通过从诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯之类的灯泡所发射的光(电磁波)的辐射来加热对象的设备。GRTA设备是用于使用高温气体的热处理的设备。作为气体，使用不会通过热处理与对象发生反应的惰性气体，例如氮或者诸如氩之类的稀有气体。
例如，作为第一热处理，可执行GRTA处理，其中将对象放入加热惰性气体气氛中并且加热数分钟，然后从惰性气体气氛中取出。GRTA处理实现短时间的高温热处理。此外，GRTA处理实现超过温度上限的温度下的处理。注意，惰性气体可在处理期间改变成包括氧的气体。这是因为因氧空位引起的能隙中的缺陷状态能够通过在包括氧的气氛中执行第一热处理来降低。
注意，作为惰性气体气氛，优选地使用包括氮或稀有气体(例如氦、氖或氩)作为其主要成分但没有包括水、氢等的气氛。例如，引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度高于或等于6N(99.9999%)，优选地高于或等于7N(99.99999%)(即，杂质浓度低于或等于1 ppm，优选地低于或等于0.1 ppm)。
在任何情况下，能够借助于通过经由第一热处理来降低杂质所得到的i型(本征)或基本上i型氧化物半导体层来得到具有相当优良特性的晶体管。
上述热处理(第一热处理)具有去除氢、水等的效果，并且又能够称作脱水处理、脱氢处理等。能够例如在形成氧化物半导体层之后、在形成栅绝缘层之后或者在形成栅电极之后，执行脱水处理或脱氢处理。这种脱水处理或脱氢处理可执行一次或多次。
氧化物半导体层的蚀刻可在热处理之前或之后执行。在元件小型化方面优选地使用干式蚀刻，但是可使用湿式蚀刻。蚀刻气体和蚀刻剂能够按照待蚀刻材料来适当地选择。注意，在元件之间的泄漏电流等的问题没有出现的情况下，氧化物半导体层可在没有加工成岛状的情况下使用。
随后，形成与氧化物半导体层144相接触的栅绝缘层146。然后，在栅绝缘层146之上，在与氧化物半导体层144重叠的区域中形成栅电极148a(参见图4C)。
能够通过CVD方法、溅射方法等，形成栅绝缘层146。栅绝缘层146优选地包括氧化镓、氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOyNz(x>0，y>0，z>0))、添加了氮的铝酸铪(HfAlxOyNz(x>0，y>0，z>0))等。栅绝缘层146可具有单层结构或者堆叠层结构。对栅绝缘层146的厚度没有具体限制；在使半导体装置小型化的情况下，栅绝缘层146优选地较薄，以便确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够为1 nm至100 nm(包括两端)，优选地为10 nm至50 nm(包括两端)。
当栅绝缘层如上所述较薄时，导致因隧道效应等引起的栅极泄漏问题。为了解决栅极泄漏问题，优选的是，使用诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOyNz(x>0，y>0，z>0))或者添加了氮的铝酸铪(HfAlxOyNz(x>0，y>0，z>0))之类的高介电常数(高k)材料来形成栅绝缘层146。通过将高k材料用于栅绝缘层146，能够确保电特性，并且栅绝缘层146的厚度能够较大，以便防止栅极泄漏。注意，可采用包括高k材料的膜和包括氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等的任一种的膜的堆叠层结构。
在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。热处理的温度为200℃至450℃(包括两端)，优选地为250℃至350℃(包括两端)。例如，热处理可在氮气氛中以250℃执行1小时。第二热处理能够降低晶体管的电特性的变化。此外，在栅绝缘层146包括氧的情况下，氧能够提供给氧化物半导体层144以填充氧化物半导体层144中的氧空位，由此能够形成i型(本征)或基本上i型氧化物半导体层144。
注意，在这个实施例中，第二热处理在形成栅绝缘层146之后执行，但是第二热处理的定时并不局限于此。例如，第二热处理可在形成栅电极之后执行。备选地，第一热处理和第二热处理可接连执行，第一热处理可兼作第二热处理，或者第二热处理可兼作第一热处理。
如上所述，采用第一热处理和第二热处理中的至少一个，由此尽可能多地排除不是氧化物半导体的主要成分的杂质，并且氧化物半导体层144能够被纯化。
能够通过在栅绝缘层146之上形成导电层并且然后选择性地蚀刻导电层，来形成栅电极148a。将要加工成栅电极148a的导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。细节与源或漏电极142a等的那些细节相似；因此能够参阅其描述。通过上述过程，能够形成晶体管162。
然后，绝缘层150形成为覆盖栅绝缘层146和栅电极148a，并且然后电极149a在绝缘层150之上并且在与源或漏电极142a重叠的区域中形成(参见图4D)。在形成绝缘层150之前，可去除将要形成电容器164的区域中的栅绝缘层146。通过去除将要形成电容器164的区域中的栅绝缘层146，电容器164的电容能够增加。
能够通过CVD方法、溅射方法等，形成绝缘层150。细节与栅绝缘层146等的那些细节相似；因此能够参阅其描述。
能够通过在绝缘层150之上形成导电层并且然后选择性地蚀刻导电层，来形成电极149a。将要加工成电极149a的导电层能够通过诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法来形成。细节与源或漏电极142a等的那些细节相似；因此能够参阅其描述。通过上述过程，能够形成电容器164。
作为电容器电极的电极149a优选地形成为与晶体管162的栅电极148a的至少一部分重叠。另外，电极149a可形成为与晶体管160的栅电极110的至少一部分重叠。这是因为，通过采用这种结构，电路的面积能够充分减小。注意，这种结构归功于将不同导电层用于形成栅电极148a和电极149a。当栅电极148a和电极149a使用一个导电层来形成时，由于形成过程限制而将难以充分减小这些电极之间的距离。相比之下，当栅电极148a和电极149a使用不同导电层来形成时，这些电极之间的距离能够充分减小，并且甚至能够采用其中电极相互部分重叠的结构，这产生更高集成。
然后，绝缘层151和绝缘层152在绝缘层150和电极149a之上形成(参见图5A)。能够通过PVD方法、CVD方法等，来形成绝缘层151和绝缘层152。绝缘层151和绝缘层152能够使用包括诸如氧化硅、氧氮化硅、氮化硅、氧化铪或氧化铝之类的无机绝缘材料的材料来形成。
注意，对于绝缘层151和绝缘层152，可优选地使用具有低介电常数的材料，或者可优选地采用具有低介电常数的结构(例如多孔结构)。这是因为，当绝缘层151和绝缘层152具有低介电常数时，能够降低布线、电极等之间生成的电容并且能够实现更高速度的操作。
注意，虽然在这个实施例中使用绝缘层151和绝缘层152的堆叠层结构，但是本发明的一个实施例并不局限于此。能够使用单层结构或者包括三层或更多层的堆叠层结构。备选地，可省略绝缘层。
注意，绝缘层152优选地形成为以便具有平面化表面。这是因为，当绝缘层152具有平面化表面时，甚至在使半导体装置小型化的情况下，电极、布线等也能够有利地在绝缘层152之上形成。注意，绝缘层152能够通过诸如CMP处理之类的方法来平面化。
然后，在栅绝缘层146、绝缘层150、绝缘层151和绝缘层152中形成达到源或漏电极142b的开口153(参见图5B)。开口153通过使用掩模等的选择性蚀刻来形成。
在这里，开口153优选地在与电极126重叠的区域中形成。通过在这个区域中形成开口153，能够防止元件面积因电极的接触区域而增加。换言之，半导体装置的集成度能够得到提高。
然后，电极154在开口153中形成，并且与电极154相接触的布线156在绝缘层152之上形成(参见图5C)。
电极154能够按照如下方式来形成：例如使得通过PVD方法、CVD方法等，在包括开口153的区域中形成导电层，并且然后通过蚀刻处理、CMP处理等去除导电层的一部分。
具体来说，例如，有可能采用一种方法，其中钛薄膜通过PVD方法在包括开口153的区域中形成，并且氮化钛薄膜通过CVD方法来形成，然后形成钨膜以便填充开口153。在这里，通过PVD方法所形成的钛膜具有使其上形成钛膜的氧化物膜(例如天然氧化物膜)还原的功能，并且由此降低与下电极等(在这里为源或漏电极142b)的接触电阻。在形成钛膜之后所形成的氮化钛膜具有抑制导电材料扩散的阻挡功能。可在形成钛、氮化钛等的阻挡膜之后通过电镀法来形成铜膜。
注意，在电极154通过去除导电层的一部分来形成的情况下，优选的是，电极154的表面加工成经过平面化。例如，在包括开口153的区域中形成钛薄膜或氮化钛薄膜并且然后形成钨膜以便填充开口153时，能够去除钨膜、钛膜、氮化钛膜等的不必要部分，并且表面的平面度能够通过后续CMP处理来提高。包括电极154的表面按照这种方式来平面化，使得电极、布线、绝缘层、半导体层等能够有利地在后一步骤中形成。
能够通过采用诸如溅射方法之类的PVD方法或者诸如等离子体CVD方法之类的CVD方法形成导电层，并且然后通过对导电层形成图案，来形成布线156。作为用于导电层的材料，能够使用从铝、铬、铜、钽、钛、钼和钨中选取的元素；包括这些元素的任一种作为成分的合金等。可使用锰、镁、锆、铍、钕、钪的任一种或者组合地包括这些元素的任一种的材料。细节与源或漏电极142a、142b等的那些细节相似。
通过上述步骤，完成包括纯化氧化物半导体层144的晶体管162和电容器164(参见图5C)。
在这个实施例中所述的晶体管162中，因为氧化物半导体层144经过纯化，所以其氢浓度低于或等于5×1019 atom/cm3，优选地低于或等于5×1018 atom/cm3，更优选地低于或等于5×1017 atom/cm3。另外，与普通硅晶圆的载流子密度(大约为1×1014 /cm3)相比，氧化物半导体层144的载流子密度充分低(例如，低于1×1012/cm3，优选地低于1.45×1010 /cm3)。因此，断态电流充分低。例如，室温(25℃)下的晶体管162的断态电流(在这里为每微米(μm)沟道宽度的电流)小于或等于100 zA(1 zA(仄普托安培)为1×10-21 A)，优选地小于或等于10 zA。
通过使用纯化本征氧化物半导体层144，晶体管的断态电流能够充分降低。此外，借助于这种晶体管，能够得到能够将已存储数据保存极长时间的半导体装置。
通过使用不同导电层来形成晶体管162的栅电极148a和电容器164的电极149a，并且通过设置覆盖晶体管162的绝缘层150，栅电极与电容器电极之间的距离能够充分减小。这允许其中这些电极相互部分重叠的结构，由此能够提供具有更高集成度的半导体装置。
<修改示例>
接下来将参照图6A和图6B来描述图1A和图1B中的半导体装置的另一种结构。
<半导体装置的截面结构和平面结构>
图6A是半导体装置的截面图，以及图6B是半导体装置的平面图。在这里，图6A示出沿图6B的线条C1-C2和线条D1-D2所截取的截面。与图1A和图1B中所示的半导体装置相似，图6A和图6B中所示的半导体装置在下部包括其中包括第一半导体材料的晶体管160以及在上部包括其中包括第二半导体材料的晶体管162。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料(例如单晶硅)的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长时间保存电荷。
图6B和图6B中的半导体装置与图1A和图1B中的半导体装置之间的差别之一是将晶体管160连接到晶体管162的方法。在图1A和图1B中的半导体装置中，电极126在与金属化合物区124的一部分相接触的区域中形成，并且在下部的晶体管160的金属化合物区124和在上部的晶体管162的源或漏电极142b通过电极126相互电连接。相比之下，在图6A和图6B中的半导体装置中，在上部的晶体管162的源或漏电极142b与在下部的晶体管160的金属化合物区124直接接触。
图6A和图6B中的半导体装置与图1A和图1B中的半导体装置之间的另一差别是连接上部的晶体管162和布线156的方法。在图1A和图1B中的半导体装置中，形成与源或漏电极142b相接触的电极154，并且晶体管162的源或漏电极142b和布线156通过电极154相互电连接。相比之下，在图6A和图6B中的半导体装置中，布线156与晶体管162的源或漏电极142b直接接触。
注意，在图6A和图6B中，其中源或漏电极142b接触晶体管160的源区和漏区的其中之一区域的区域与其中源或漏电极142b接触用于将一个存储器单元连接到另一个存储器单元的布线156的区域重叠。这种布局允许集成度的增加。
<用于制造半导体装置的方法>
将描述图6A和图6B中所示的半导体装置的制造方法，具体来说是在上部的晶体管162的源或漏电极的制造方法。
如同图2A至图2D以及图3A至图3D中所示的步骤那样，沟道形成区116、杂质区120和金属化合物区124在衬底中形成，并且栅绝缘层108和栅电极110在衬底之上形成。此后，绝缘层128形成为覆盖所形成的组件。相应地，形成晶体管160。
然后，对绝缘层128执行CMP处理，以便暴露栅电极110的上表面。作为用于暴露栅电极110的上表面的处理，除了CMP处理之外还能够采用蚀刻处理等；为了改进后来形成的晶体管162的特性，优选地使绝缘层128的表面尽可能平坦。
然后，在绝缘层128中形成达到晶体管160的金属化合物区124的开口。开口通过使用掩模等的选择性蚀刻来形成。
然后，通过PVD方法、CVD方法等，在包括开口的区域中形成导电层。此后，通过蚀刻处理、CMP处理等，选择性地去除导电层的一部分，由此形成源或漏电极142a和源或漏电极142b。形成导电层以便填充开口，由此金属化合物区124和源或漏电极142b相互直接接触。
然后，如同图4B至图4D中所示的步骤那样，形成源或漏电极142a和源或漏电极142b之上的氧化物半导体层144、与氧化物半导体层144相接触的栅绝缘层146、栅绝缘层146之上的栅电极148a、栅电极148a之上的绝缘层150以及绝缘层150之上的电极149a。
然后，如同图5A至图5C中所示的步骤那样，绝缘层151和绝缘层152形成为覆盖电极149a。在形成绝缘层151和绝缘层152之后，在绝缘层152、绝缘层151、绝缘层150和栅绝缘层146中形成达到源或漏电极142b的开口。通过使用掩模等的选择性蚀刻来形成开口。
然后，通过PVD方法、CVD方法等，在包括开口的区域中形成导电层。此后，通过蚀刻处理、CMP处理等，选择性地去除导电层的一部分，由此形成布线156。
通过上述过程，能够形成图6A和图6B中的半导体装置。在图6A和图6B中的半导体装置中，在下部的晶体管160与在上部的晶体管162之间的直接连接以及在上部的晶体管162与布线156之间的直接连接各通过在上部的晶体管162的源或漏电极142b进行，而无需形成另一个电极。因此，能够省略其步骤。因此，能够以低成本来制造这个实施例中所述的半导体装置。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例2)
在这个实施例中，将参照图7A和图7B、图8A至图8H、图9A至图9E以及图10A和图10B来描述按照所公开的本发明的另一个实施例的半导体装置的结构和制造方法。
<半导体装置的截面结构和平面结构>
图7A和图7B示出按照这个实施例的半导体装置的结构的示例。图7A是半导体装置的截面图，以及图7B是半导体装置的平面图。在这里，图7A示出沿图7B中的线条E1-E2和线条F1-F2所截取的截面。图7A和图7B中所示的半导体装置在下部包括其中包括第一半导体材料的晶体管560以及在上部包括其中包括第二半导体材料的晶体管562。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料(例如单晶硅)的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长时间保存电荷。
虽然在本描述中，两种晶体管都是n沟道晶体管，但是应当理解，能够使用p沟道晶体管。由于所公开的本发明的技术特征在于将能够充分降低断态电流的例如氧化物半导体等半导体材料用于晶体管562以便保存数据，所以不必将半导体装置的诸如结构、材料等的具体条件局限到这里所给出的那些方面。
图7A和图7B中所示的晶体管560包括：沟道形成区526，设置在基底衬底500之上的半导体层中；杂质区528，设置成使得夹合沟道形成区526；栅绝缘层522a，设置在沟道形成区526之上；以及栅电极524a，设置在栅绝缘层522a之上。换言之，图7A和图7B中的晶体管560与图1A和图1B中的晶体管160之间的差别之一在于是否在半导体层中形成沟道形成区。还可以说，差别在于，图1A和图1B中使用半导体衬底，而图7A和图7B中使用SOI衬底。注意，为了方便起见，其源电极和漏电极在图中未示出的晶体管可称作晶体管。
电极530连接到晶体管560的杂质区528的一部分。在这里，电极530用作晶体管560的源电极或漏电极。绝缘层534设置成覆盖晶体管560。注意，为了增加集成度，优选的是，晶体管560没有包括侧壁绝缘层，如图7A和图7B中所示的。另一方面，在优先考虑晶体管560的特性时，侧壁绝缘层可在栅电极524a的侧面上形成，并且杂质区528可包括具有不同杂质浓度的区域。
图7B和图7B中的晶体管562与图1A和图1B中的晶体管162相同。换言之，图7A和图7B中的晶体管562包括：源或漏电极542a和源或漏电极542b，设置在绝缘层534之上；氧化物半导体层544，电连接到源或漏电极542a和源或漏电极542b；栅绝缘层546，覆盖源或漏电极542a、源或漏电极542b和氧化物半导体层544；以及栅电极548a，设置在栅绝缘层546之上，以便与氧化物半导体层544重叠。
此外，图7A和图7B中的电容器564与图1A和图1B中的电容器164相同。换言之，图7A和图7B中的电容器564包括源或漏电极542a、氧化物半导体层544、栅绝缘层546、绝缘层550和电极549a。源或漏电极542a用作电容器564的一个电极，并且电极549a用作电容器564的另一个电极。能够参阅上述实施例以便获得其它细节。
图7A和图7B中的下列结构也与图1A和图1B中的那些结构相似：绝缘层551设置在晶体管562和电容器564之上；绝缘层552设置在绝缘层551之上；电极554设置在栅绝缘层546、绝缘层550、绝缘层551和绝缘层552等中形成的开口中；以及连接到电极554的布线556设置在绝缘层552之上。
<SOI衬底的制造方法>
接下来将参照图8A至图8H来描述用于形成上述半导体装置的SOI衬底的制造方法的示例。
首先准备基底衬底500(参见图8A)。作为基底衬底500，能够使用采用绝缘体所形成的衬底。其具体示例包括用于电子工业的各种玻璃衬底，例如铝硅酸盐玻璃、铝硼硅酸盐玻璃和钡硼硅酸盐玻璃；石英衬底；陶瓷衬底；以及蓝宝石衬底。此外，可使用包含氮化硅和氮化铝作为其主要成分并且其热膨胀系数接近硅的热膨胀系数的陶瓷衬底。
备选地，诸如单晶硅衬底或单晶锗衬底之类的半导体衬底可用作基底衬底500。在半导体衬底用作基底衬底500的情况下，能够易于得到具有高质量的SOI衬底，因为与使用玻璃衬底等的情况相比，热处理的温度上限能够升高。在这里，作为半导体衬底，可使用太阳能级硅(SOG-Si)衬底等。备选地，可使用多晶半导体衬底。在使用太阳能级硅衬底、多晶半导体衬底等的情况下，与使用单晶硅衬底等的情况相比，制造成本能够降低。
在这个实施例中，描述玻璃衬底用作基底衬底500的情况。当能够具有较大尺寸并且是廉价的玻璃衬底用作基底衬底500时，能够实现成本降低。
基底衬底500的表面优选地预先清洁。具体来说，基底衬底500经过采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵过氧化氢混合物(APM)、稀释氢氟酸(DHF)、盐酸、过氧化氢水和纯水的混合溶液(FPM)等的超声波清洁。通过这种清洁处理，能够改进基底衬底500的表面平面度，并且能够去除基底衬底500的表面上留下的磨料微粒。
然后，含氮层502(例如，包括其中包含氮的绝缘膜(例如氮化硅(SiNx)膜或氧化氮化硅(SiNxOy(x>y)膜)的层)在基底衬底500的表面之上形成(参见图8B)。能够通过CVD方法、溅射方法等，形成含氮层502。
在这个实施例中形成的含氮层502用作用于接合单晶半导体层的层(即，接合层)。含氮层502还用作阻挡层，用于防止基底衬底中包含的诸如钠(Na)之类的杂质扩散到单晶半导体层中。
如上所述，由于在这个实施例中，含氮层502用作接合层，所以优选的是，含氮层502形成为具有某个等级的表面平面度。具体来说，含氮层502形成为使得它具有0.50 nm或更小的平均表面粗糙度(Ra，其又称作算术平均偏差)以及0.60 nm或更小的均方根表面粗糙度(RMS)，优选地是0.35 nm或更小的平均表面粗糙度以及0.45 nm或更小的均方根表面粗糙度。注意，对于上述平均表面粗糙度和均方根表面粗糙度，例如能够使用通过对10 μm×10 μm的区域执行的测量所得到的值。厚度处于从10 nm至200 nm、优选地从50 nm至100 nm的范围中。通过这种高程度表面平面度，能够防止后一步骤中的单晶半导体层的缺陷接合。
随后准备接合衬底。在这里，单晶半导体衬底510用作接合衬底(参见图8C)。注意，虽然单晶衬底在这里用作接合衬底，但是接合衬底的结晶度不一定局限于单晶。
例如，作为单晶半导体衬底510，能够使用采用14族元素所形成的单晶半导体衬底，例如单晶硅衬底、单晶锗衬底或单晶硅锗衬底。此外，能够使用砷化镓、磷化铟等的化合物半导体衬底。市场销售硅衬底的典型示例是圆形硅衬底，其直径为5英寸(125 mm)、直径为6英寸(150 mm)、直径为8英寸(200 mm)、直径为12英寸(300 mm)和直径为16英寸(400 mm)。注意，单晶半导体衬底510的形状并不局限于圆形，并且单晶半导体衬底510可以是已经加工成例如矩形形状等的衬底。此外，单晶半导体衬底510能够通过Czochralski(CZ)法或浮区(FZ)法来形成。
在单晶半导体衬底510的表面形成氧化物膜512(参见图8D)。考虑到去除污染物，优选的是，在形成氧化物膜512之前，采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵过氧化氢混合物(APM)、稀释氢氟酸(DHF)、氢氟酸、过氧化氢水和纯水的混合溶液(FPM)等清洁单晶半导体衬底510的表面。备选地，可交替排放稀释氢氟酸和臭氧水来进行清洁。
氧化物膜512能够形成为具有包括氧化硅膜、氧氮化硅膜等的单层结构或堆叠层结构。作为用于形成氧化物膜512的方法，能够使用热氧化方法、CVD方法、溅射方法等等。在通过CVD方法来形成氧化物膜512的情况下，氧化硅膜优选地使用诸如四乙氧基甲硅烷(缩写为TEOS)(化学分子式：Si(OC2H5)4)之类的有机硅烷来形成，使得能够实现有利接合。
在这个实施例中，通过对单晶半导体衬底510执行热氧化处理来形成氧化物膜512(在这里为SiOx膜)。优选地在添加了卤素的氧化气氛中执行热氧化处理。
例如，单晶半导体衬底510的热氧化处理在添加了氯(Cl)的氧化气氛中执行，由此能够通过氯氧化来形成氧化物膜512。在这种情况下，氧化物膜512是包含氯原子的膜。通过这种氯氧化，作为非本征杂质的重金属(例如,铁(Fe)、铬(Cr)、(镍)Ni或钼(Mo))被捕获，并且金属的氯化物被形成并且移除到外部；因此，能够降低单晶半导体衬底510的污染。此外，在基底衬底500和单晶半导体衬底510相互接合之后，氧化物膜512捕获来自基底衬底的诸如N之类的杂质，使得能够防止单晶半导体衬底510的污染。
注意，氧化物膜512中包含的卤素原子并不局限于氯原子。氟原子可被包含在氧化物膜512中。作为单晶半导体衬底510的表面的氟氧化的方法，能够给出其中将单晶半导体衬底510沉浸在氟化氢(HF)溶液中并且然后在氧化气氛中经过热氧化处理的方法、其中在添加了三氟化氮(NF3)的氧化气氛中执行热氧化处理的方法等。
随后，通过电场来加速离子，并采用离子来照射单晶半导体衬底510，并且将离子添加到单晶半导体衬底510，由此在单晶半导体衬底510中的预定深度形成其中晶体结构被破坏的脆化区514(参见图8E)。
能够通过离子的动能、质量、电荷或入射角等来调整形成脆化区514的深度。脆化区514在与离子的平均穿透深度大致相同的深度形成。因此，能够采用添加离子的深度来调整与单晶半导体衬底510分离的单晶半导体层的厚度。例如，平均穿透深度可调整成使得单晶半导体层的厚度大约为10 nm至500 nm(包括两端)，优选地为50 nm至200 nm(包括两端)。
能够采用离子掺杂设备或者离子注入设备来执行离子照射处理。作为离子掺杂设备的典型示例，存在非质量分离类型设备，其中工艺气体(process gas)经过等离子体激发，并且采用所生成的所有离子种类来照射对象。在这种设备中，采用没有质量分离的等离子体的离子种类来照射对象。相比之下，离子注入设备是质量分离设备。在离子注入设备中，等离子体中的离子种类经过质量分离，并且采用具有预定质量的离子种类来照射对象。
在这个实施例中，将描述其中离子掺杂设备用于将氢添加到单晶半导体衬底510的示例。包含氢的气体用作源料气体(source gas)。H3 +的比例在用于照射的离子中优选地设置成高。具体来说，优选的是，H3 +的比例相对于H+、H2 +和H3 +的总量设置成50%或更高(更优选地为80%或更高)。通过H3 +的高比例，离子照射的效率能够提高。
注意，待添加的离子并不局限于氢离子。可添加氦离子等。此外，待添加的离子并不局限于一种离子，而是可添加多种离子。例如，在使用离子掺杂设备同时采用氢和氦来执行照射的情况下，与通过不同步骤采用氢和氦来执行照射的情况相比，能够减少步骤数，并且能够抑制稍后形成的单晶半导体层的表面粗糙度。
注意，当采用离子掺杂设备来形成脆化区514时，还可添加重金属；但是，因为通过包含卤素原子的氧化物膜512来执行离子照射，所以能够防止因重金属引起的单晶半导体衬底510的污染。
然后，基底衬底500和单晶半导体衬底510设置成彼此相向，并且含氮层502和氧化物膜512的表面牢固地相互附连。因此，基底衬底500和单晶半导体衬底510能够相互接合(参见图8F)。
当执行接合时，优选的是，将0.001 N/cm2至100 N/cm2(包括两端)的压力、例如1 N/cm2至20 N/cm2(包括两端)的压力施加到基底衬底500或单晶半导体衬底510的一部分。在通过施加压力来使接合表面相互靠近并且牢固地相互附连时，在含氮层502与氧化物膜512牢固地相互附连的部分引起它们之间的接合，并且接合自然地扩展到几乎整个区域。这种接合在范德瓦尔斯力(Van der Vaals force)或氢键合(hydrogen bonding)的作用下执行，并且能够在室温下执行。
注意，在单晶半导体衬底510和基底衬底500相互接合之前，将要相互接合的表面优选地经过表面处理。表面处理能够提高单晶半导体衬底510与基底衬底500之间的界面的接合强度。
作为表面处理，能够使用湿式处理、干式处理或者湿式处理和干式处理的组合。备选地，湿式处理可与不同湿式处理结合使用，或者干式处理可与不同干式处理结合使用。
注意，用于提高接合强度的热处理可在接合之后执行。这种热处理在没有发生脆化区514处的分离的温度(例如，高于或等于室温但低于400℃的温度)下执行。备选地，含氮层502和氧化物膜512可在以这个范围之内的温度被加热的同时来接合。热处理能够使用扩散炉、诸如电阻加热炉之类的加热炉、快速热退火(RTA)设备、微波加热设备等来执行。注意，上述温度条件只是一个示例，并且所公开的本发明的一个实施例不应当被理解为局限于这个示例。
随后，执行热处理，以便在脆化区分离单晶半导体衬底510，由此单晶半导体层516隔着含氮层502和氧化物膜512在基底衬底500之上形成(参见图8G)。
注意，分离中的热处理的温度理想地设置为尽可能低。这是因为，分离中的温度越低，则能够抑制单晶半导体层516的更大表面粗糙度。具体来说，分离中的热处理的温度可以为300℃至600℃(包括两端)，并且热处理在温度为400℃至500℃(包括两端)时更为有效。
注意，在分离单晶半导体衬底510之后，单晶半导体层516可经过500℃或更高的温度下的热处理，使得单晶半导体层516中剩余的氢的浓度可降低。
然后，采用激光来照射单晶半导体层516的表面，由此形成其中表面平面度得到改进并且减少缺陷数量的单晶半导体层518(参见图8H)。注意，代替激光照射处理，可执行热处理。
虽然在这个实施例中，采用激光的照射处理紧接用于分离单晶半导体层516的热处理之后执行，但是本发明的一个实施例不应当被理解为局限于此。可在用于分离单晶半导体层516的热处理以及用于去除单晶半导体层516的具有许多缺陷的表面区域的蚀刻处理之后执行激光照射处理。备选地，激光照射处理可在单晶半导体层516的表面平面度得到改进之后来执行。注意，蚀刻处理可以是湿式蚀刻或干式蚀刻。此外，在这个实施例中，在上述激光照射之后，可执行减小单晶半导体层516的厚度的步骤。为了减小单晶半导体层516的厚度，可采用干式蚀刻和湿式蚀刻的任一种或两者。
通过上述步骤，能够得到具有带有利特性的单晶半导体层518的SOI衬底(参见图8H)。
<用于制造半导体装置的方法>
接下来将参照图9A至图9E来描述用于借助于SOI衬底来制造半导体装置的方法，具体来说是用于制造晶体管560的方法。注意，图9A至图9E示出通过图8A至图8H中所示的方法所形成的SOI衬底的一部分，并且是与图7A的部分对应的截面图。
首先，将单晶半导体层518加工成岛状，以便形成半导体层520(参见图9A)。注意，在这个步骤之前或之后，赋予n型导电性或p型导电性的杂质元素可添加到衬底半导体层，以便控制晶体管的阈值电压。当衬底中包括的半导体材料为硅时，磷、砷等能够用作赋予n型导电性的杂质，以及硼、铝、镓等能够用作赋予p型导电性的杂质。
随后，绝缘层522形成为覆盖半导体层520，并且导电层524在绝缘层522之上与半导体层520重叠的区域中形成(参见图9B)。
绝缘层522后来将被加工成栅绝缘层。例如，能够通过对半导体层520的表面执行热处理(热氧化处理、热氮化处理等)，来形成绝缘层522。高密度等离子体处理可用于代替热处理。例如，能够使用诸如He、Ar、Kr或Xe之类的稀有气体、氧、氧化氮、氨、氮、氢等的任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD方法、溅射方法等，来形成绝缘层。绝缘层优选地具有单层结构或堆叠层结构，其中包括包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x>0，y>0))、添加了氮的硅酸铪(HfSixOyNz(x>0，y>0，z>0))、添加了氮的铝酸铪(HfAlxOyNz(x>0，y>0，z>0))等的膜。绝缘层的厚度能够例如为1 nm至100 nm(包括两端)，优选地为10 nm至50 nm(包括两端)。在这里，包含氧化硅的单层绝缘层通过等离子体CVD方法来形成。
导电层524后来将被加工成栅绝缘层。导电层524能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包括导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包括导电材料的层的方法没有具体限制，并且能够采用诸如蒸发方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法的任一种。注意，在这个实施例中，描述使用金属材料来形成包括导电材料的层的示例。
然后，选择性地蚀刻绝缘层522和导电层524，由此栅绝缘层522a和栅电极524a在半导体层520之上形成(参见图9C)。作为蚀刻，优选地执行干式蚀刻，但是可执行湿式蚀刻。蚀刻气体和蚀刻剂能够按照待蚀刻材料来适当地选择。
然后，使用栅电极524a作为掩模将赋予一种导电类型的杂质元素添加到半导体层520，由此形成沟道形成区526和杂质区528(参见图9D)。注意，在这里添加磷(P)或砷(As)，以便形成n沟道晶体管；在形成p沟道晶体管时，可添加诸如硼(B)、铝(Al)或镓(Ga)之类的杂质元素。在这里，待添加杂质的浓度能够适当设置。另外，在添加杂质元素之后，执行用于活化(activation)的热处理。
注意，当半导体层520使用包含硅的材料来形成时，可通过在半导体层520的一部分中形成硅化物来形成硅化物区，以便进一步降低源区和漏区的电阻。硅化物区按照如下方式来形成：使得使金属与半导体层相接触，并且通过热处理(例如GRTA方法、LRTA方法或激光照射)使半导体层中的硅与金属发生反应。作为硅化物，例如，可使用硅化钴或硅化镍。在半导体层520较薄的情况下，硅化物反应可进行到半导体层520的底部。作为用于形成硅化物的金属材料的示例，除了钴和镍之外，还能够给出钛、钨、钼、锆、铪、钽、钒、钕、铬、铂、钯等。
然后，在与杂质区528的一部分相接触的区域中形成电极530。此后，绝缘层534形成为覆盖在上述步骤所形成的组件(参见图9E)。
通过例如形成包括导电材料的层，并且然后选择性地蚀刻该层，来形成电极530。包括导电材料的层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。此外，包括导电材料的层可使用诸如多晶硅之类的半导体材料来形成。对用于形成包括导电材料的层的方法没有具体限制，并且能够采用诸如蒸发方法、CVD方法、溅射方法和旋涂方法之类的各种膜形成方法的任一种。
备选地，能够通过形成绝缘层534之后在绝缘层534中形成达到杂质区528的开口，并且然后通过填充该开口，来形成电极530。
绝缘层534能够使用包括诸如氧化硅、氧氮化硅、氮化硅或氧化铝之类的无机绝缘材料的材料来形成。特别优选的是将低介电常数(低k)材料用于绝缘层534，因为因电极或布线的重叠引起的电容能够充分降低。注意，绝缘层534可以是使用那些材料的任一种所形成的多孔绝缘层。多孔绝缘层具有比高密度绝缘层要低的介电常数，并且因而允许电极或布线所生成的电容的进一步降低。备选地，绝缘层534能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘层材料来形成。注意，虽然绝缘层534在这里具有堆叠层结构，但是所公开的本发明的实施例并不局限于此。绝缘层可具有单层结构或者包括三层或更多层的堆叠层结构。
通过上述步骤，使用SOI衬底来形成晶体管560(参见图9E)。包括不是氧化物半导体的材料的晶体管560能够进行高速操作。因此，当晶体管560用作读晶体管时，读取速度能够增加。此外，逻辑电路(又称作算术电路)等能够使用晶体管560来形成。
然后，对绝缘层534执行CMP处理，以便暴露栅电极524a和电极530的上表面(未示出)。作为用于暴露栅电极524a和电极530的上表面的处理，除了CMP处理之外还能够采用蚀刻处理等；为了改进后来形成的晶体管562的特性，优选地使绝缘层534的表面尽可能平坦。
注意，在上述步骤的每个之前或之后，还可执行形成电极、布线、半导体层、绝缘层等的步骤。例如，布线可具有包括绝缘层和导电层的叠层的多层结构，以便提供高度集成的半导体装置。
此后，形成电连接到晶体管560的晶体管562和电容器564(参见图7A)。由于晶体管562和电容器564的制造方法与晶体管162和电容器164的制造方法相同，所以在这里省略描述。关于制造方法的细节，能够参阅上述实施例。
<修改示例>
接下来将参照图10A和图10B来描述图7A和图7B中的半导体装置的另一种结构。
<半导体装置的截面结构和平面结构>
图10A是半导体装置的截面图，以及图10B是半导体装置的平面图。在这里，图10A示出沿图10B中的线条G1-G2和线条H1-H2所截取的截面。与图7A和图7B中所示的半导体装置相似，图10A和图10B中所示的半导体装置在下部包括其中包括第一半导体材料的晶体管560以及在上部包括其中包括第二半导体材料的晶体管562。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料(例如单晶硅)的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长时间保存电荷。
图10A和图10B中的半导体装置与图7A和图7B中的半导体装置之间的差别之一是将晶体管560连接到晶体管562的方法。在图7A和图7B中的半导体装置中，在与杂质区528的一部分相接触的区域中形成电极530，并且在下部的晶体管560的杂质区528和在上部的晶体管562的源或漏电极142b通过电极530相互电连接。相比之下，在图10A和图10B中的半导体装置中，在上部的晶体管562的源或漏电极542b与在下部的晶体管560的杂质区528直接接触。
图10A和图10B中的半导体装置与图7A和图7B中的半导体装置之间的另一差别是连接在上部的晶体管562和布线556的方法。在图7A和图7B中的半导体装置中，形成与源或漏电极542b相接触的电极554，并且晶体管562的源或漏电极542b和布线556通过电极554相互电连接。相比之下，在图10A和图10B中的半导体装置中，布线556与晶体管562的源或漏电极542b直接接触。
图10A和图10B中的晶体管560与图7A和图7B中的晶体管560相同。图10A和图10B中的晶体管562与图7A和图7B中的晶体管562相同。此外，图10A和图10B中的电容器564与图7A和图7B中的电容器564相同。能够参阅上述实施例以便获得细节。
对于图10A和图10B中的半导体装置的制造方法，具体来说是在上部的晶体管562的源或漏电极的制造方法和布线556的制造方法，能够参阅上述实施例；因此省略其描述。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例3)
在这个实施例中，将参照图11A和图11B以及图12A和图12B来描述按照所公开的本发明的另一个实施例的半导体装置的结构和制造方法。
<半导体装置的截面结构和平面结构>
图11A和图11B示出按照这个实施例的半导体装置的结构的示例。图11A是半导体装置的截面图，以及图11B是半导体装置的平面图。在这里，图11A示出沿图11B中的线条I1-I2和线条J1-J2所截取的截面。图11A和图11B中所示的半导体装置在下部包括其中包括第一半导体材料的晶体管160以及在上部包括其中包括第二半导体材料的晶体管262。在这里，优选的是，第一半导体材料和第二半导体材料相互不同。例如，第一半导体材料能够为不是氧化物半导体的材料(硅)，而第二半导体材料能够是氧化物半导体。包括不是氧化物半导体的半导体材料(例如单晶硅)的晶体管能够易于以高速度进行操作。另一方面，包括氧化物半导体的晶体管因其特性而能够长时间保存电荷。
虽然图1A和图1B中的晶体管160用作图11A和图11B中的下部的晶体管，但是备选地能够采用图7A和图7B中的晶体管560。由于图11A和图11B中的上部的晶体管262的结构与上述实施例中的晶体管162的结构不同，所以详细描述晶体管262。
图11A和图11B中的晶体管262在绝缘层128之上包括绝缘层243a、嵌入绝缘层243a的源或漏电极242a和源或漏电极242b、与绝缘层243a的顶面以及源或漏电极242a和源或漏电极242b的顶面的部分相接触的氧化物半导体层244、覆盖氧化物半导体层244的栅绝缘层246以及栅绝缘层246之上的栅电极248a。
另外，与氧化物半导体层244相接触的绝缘层243a的上表面的一部分(具体来说是与形成组件的表面平行的区域)具有1 nm或更小的均方根(RMS)粗糙度。源或漏电极242a的上表面与绝缘层243a的上表面的部分之间的高度的差或者源或漏电极242b的上表面与绝缘层243a的上表面的部分之间的高度的差小于5 nm。
如上所述，在所公开的本发明的一个实施例中，晶体管262的沟道形成区设置在均方根(RMS)粗糙度为1 nm或更小的极平坦区域之上。相应地，甚至在使晶体管262小型化时，也能够防止诸如短沟道效应之类的问题；因此，能够提供具有有利特性的晶体管262。
另外，通过改进其中形成氧化物半导体层244的表面的平面度，氧化物半导体层244能够具有均匀厚度；因此，晶体管262能够具有改进特性。此外，能够抑制可通过高度的大差异而引起的覆盖的减小，并且能够防止因氧化物半导体层244的阶梯(断开连接)或缺陷连接引起的断裂。
<用于制造在上部的晶体管的方法>
接下来将参照图12A至图12F来描述半导体装置的制造方法。在这里，图12A至图12F示出图11A和图11B中所示晶体管262的制造方法的示例。注意，对于在下部的晶体管160的制造方法，可参阅图2A至图2D以及图3A至图3D，并且省略其详细描述。
在绝缘层128、栅电极110、电极126等之上形成导电层，并且选择性地蚀刻导电层，以便形成源或漏电极242a和源或漏电极242b(参见图12A)。然后，绝缘层243形成为覆盖源或漏电极242a和源或漏电极242b(参见图12B)。对于源或漏电极242a、源或漏电极242b和绝缘层243的材料和形成方法，能够参阅上述实施例，并且省略其详细描述。
注意，作为形成源或漏电极242a和242b之前的处理，优选地对绝缘层128执行CMP处理，以便暴露栅电极110和电极126的上表面。作为用于暴露栅电极110和电极126的上表面的处理，除了CMP处理之外还能够采用蚀刻处理等；为了改进晶体管262的特性，优选地使绝缘层128的表面尽可能平坦。
然后，通过经由CMP处理使绝缘层243变薄，来形成绝缘层243a(参见图12C)。在这里，在使得源或漏电极242a和242b的表面变为外露的条件下执行CMP处理。另外，在使得绝缘层243a的表面的均方根(RMS)粗糙度成为1 nm或更小(优选地为0.5 nm或更小)的条件下执行CMP处理。通过在这类条件下执行CMP处理，其中后来形成氧化物半导体层244的表面的平面度能够得到改进，并且晶体管262的特性能够得到改进。
注意，CMP处理可以仅执行一次或者执行多次。当多次执行CMP处理时，优选的是，第一抛光以高抛光速率来执行，而最终抛光以低抛光速度来执行。通过以不同抛光速率来执行抛光，绝缘层243a的表面的平面度能够进一步改进。
通过上述CMP处理，源或漏电极242a的上表面与绝缘层243a的上表面的部分之间的高度的差或者源或漏电极242b的上表面与绝缘层243a的上表面的部分之间的高度的差能够设置成小于5 nm。
随后，覆盖上述表面的氧化物半导体层244形成为与绝缘层243a和源或漏电极242a和242b的部分相接触；然后，形成栅绝缘层246以便覆盖氧化物半导体层244(参见图12D)。
注意，在本发明的一个实施例中，形成氧化物半导体层244的表面经过充分平面化。因此，甚至能够有利地形成具有小厚度的氧化物半导体层。另外，在本发明的一个实施例中，氧化物半导体层244优选地具有平坦截面形状，如图12D中所示。在氧化物半导体层244具有平坦截面形状的情况下，由此与氧化物半导体层244没有平坦截面形状的情况相比，泄漏电流能够降低。
然后，在栅绝缘层246之上形成栅电极248a之后，绝缘层250形成为覆盖栅电极248a。然后，电极249a在绝缘层250之上形成(参见图12E)。
电容器264的电极249a设置成与晶体管262的栅电极248a的至少一部分重叠。此外，电容器264的电极249a可设置成与晶体管160的栅电极110的至少一部分重叠。此外，电容器264的电极249a可设置成与晶体管262的沟道形成区的至少一部分重叠。这种平面布局允许更高集成。
然后，绝缘层251形成为覆盖绝缘层250和电极249a，并且绝缘层252在绝缘层251之上形成(参见图12F)。
通过上述步骤，能够形成晶体管262(参见图12F)。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例4)
在这个实施例中，将参照图13A、图13B和图13C来描述按照所公开的本发明的一个实施例的半导体装置的电路结构和操作。在图13A、图13B和图13C中的电路图的描述中，参考标号与图1A和图1B中的半导体装置中的那些参考标号相同。注意，在电路图中，在某个晶体管旁标有“OS”，以便指示该晶体管包括氧化物半导体。
在图13A中的半导体装置中，第一布线(第1线)和晶体管160的源电极相互电连接，并且第二布线(第2线)和晶体管160的漏电极相互电连接。第三布线(第3线)和晶体管162的源或漏电极其中之一相互电连接，并且第四布线(第4线)和晶体管162的栅电极相互电连接。晶体管160的栅电极和晶体管162的源或漏电极中的另一个电连接到电容器164的一个电极，并且第五布线(第5线)和电容器164的另一个电极相互电连接。
在这里，例如，包括氧化物半导体的上述晶体管用作晶体管162。包括氧化物半导体的晶体管的断态电流极小。因此，当晶体管162处于截止状态时，晶体管160的栅电极中的电位能够保存非常长时间。通过设置电容器164，提供给晶体管160的栅电极的电荷能够易于保存，并且所保存数据能够易于读取。
注意，对晶体管160没有具体限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，例如使用单晶硅所形成的晶体管。
备选地，如图13B中那样，电容器164可省略。
图13A中的半导体装置能够利用其中能够保存晶体管160的栅电极的电位的特性，按如下所述进行写入、保存和读取数据。
首先将描述数据的写入和保存。第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。因此，将第三布线的电位施加到晶体管160的栅电极和电容器164。也就是说，将预定电荷施加到晶体管160的栅电极(数据的写入)。在这里，通过第三布线来施加用于施加两个不同电平的电位的电荷(下文中，用于施加低电位的电荷称作电荷QL，而用于施加高电位的电荷称作电荷QH)。注意，用于施加三个或更多不同电平的电位的电荷可用于提高存储容量。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止。因此，保存施加到晶体管160的栅电极的电荷(数据的保存)。
由于晶体管162的断态电流相当小，所以将晶体管160的栅电极的电荷长时间保存。
其次将描述数据的读取。在将预定电位(固定电位)施加到第一布线的同时，将适当电位(读出电位)施加到第五布线，由此第二布线的电位根据晶体管160的栅电极中保存的电荷量而变化。这是因为，一般来说，当晶体管160是n沟道晶体管时，在将QH施加到晶体管160的栅电极的情况下的表观阈值电压Vth_H低于在将QL施加到晶体管160的栅电极的情况下的表观阈值电压Vth_L。在这里，表观阈值(apparent threshold value)指的是使晶体管160导通所需要的第五布线的电位。因此，通过将第五布线的电位设置成处于Vth_H与Vth_L之间的电位V0，能够确定施加到晶体管160的栅电极的电荷。例如，在写入中施加QH的情况下，当第五布线的电位设置成V0(>Vth_H)时，晶体管160导通。在写入中施加QL的情况下，甚至当第五布线的电位设置成V0(>Vth_L)时，晶体管160也保持截止。因此，能够通过测量第二布线的电位来读取所保存数据。
注意，在排列存储器单元的情况下，必需仅从预定存储器单元来读出数据。在读出预定存储器单元的数据而不读出其它存储器单元的数据的情况下，晶体管160与栅电极的状态无关地处于截止状态的电位（即低于Vth_H的电位）可施加到其数据将不被读取的存储器单元的第五布线。备选地，晶体管160与栅电极的状态无关地处于导通状态的电位（即高于Vth_L的电位）可施加到其数据将不被读取的存储器单元的第五布线。
第三，将描述数据的改写。数据的改写按照与数据的写入和保存相似的方式来执行。也就是说，第四布线的电位设置成使晶体管162导通的电位，由此晶体管162导通。相应地，将第三布线的电位(新数据的电位)施加到晶体管160的栅电极和电容器164。此后，第四布线的电位设置成使晶体管162截止的电位，由此晶体管162截止。因此，将新数据的电荷施加到晶体管160的栅电极。
在按照所公开的本发明的半导体装置中，数据能够通过如上所述的数据的另一次写入来直接改写。因此，不需要借助于高电压从浮栅抽取电荷，而这在闪速存储器等中是需要的，并且能够抑制擦除操作所引起的操作速度的降低。换言之，能够实现半导体装置的高速操作。
注意，晶体管162的源电极或漏电极电连接到晶体管160的栅电极，并且由此具有与用作非易失性存储器元件的浮栅晶体管的浮栅相似的效果。在一些情况下，其中晶体管162的源电极或漏电极和晶体管160的栅电极相互电连接的部分称作浮栅部分FG。当晶体管162截止时，浮栅部分FG能够被看作是嵌入绝缘体中，并且电荷保存在浮栅部分FG中。包括氧化物半导体的晶体管162的断态电流小于或等于包括硅半导体等的晶体管的断态电流的十万分之一；因此，浮栅部分FG中积聚的电荷因晶体管162的泄漏电流引起的损失是可忽略的。也就是说，通过包括氧化物半导体的晶体管162，能够实现无需电力供应而能够保存数据的非易失性存储器装置。
例如，当晶体管162的断态电在室温(25℃)下小于或等于10 zA(1 zA(仄普托安培为1×10-21 A)并且电容器164的电容值大约为10 fF时，数据能够保存104秒或更长时间。注意，应当理解，保存时间根据晶体管特性和电容值而变化。
此外，在这种情况下，不存在常规浮栅晶体管中发生的栅绝缘膜(隧道绝缘膜)的降级问题。也就是说，能够解决作为常规问题的因将电子注入浮栅引起的栅绝缘膜的降级问题。这意味着，原则上对写入次数没有限制。此外，常规浮栅晶体管中进行写入或擦除所需的高电压不是必需的。
诸如图13A中的半导体装置中的晶体管之类的组件能够被看作包括图13C中所示的电阻器和电容器。也就是说，图13C中，晶体管160和电容器164各被看作包括电阻器和电容器。R1和C1分别表示电容器164的电阻值和电容值。电阻值R1对应于电容器164中包括的绝缘层的电阻值。R2和C2分别表示晶体管160的电阻值和电容值。电阻值R2对应于晶体管160导通时的栅绝缘层的电阻值。电容值C2对应于所谓的栅电容(在栅电极与源电极或漏电极之间的电容以及在栅电极与沟道形成区之间的电容)的电容值。
主要通过其中晶体管162的栅极泄漏电流充分小、R1≥ROS(R1大于或等于ROS)并且R2≥ROS(R2大于或等于ROS)的条件下的晶体管162的断态电流来确定电荷保存期(又称作数据保存期)，其中ROS是当晶体管162截止时在源电极与漏电极之间的电阻(又称作有效电阻)。
另一方面，在不满足上述条件的情况下，难以确保充分保存期，即使晶体管162的断态电流充分小。这是因为除了晶体管162的断态电流之外的泄漏电流(例如晶体管160的源电极与栅电极之间生成的泄漏电流)会是大的。因此可以说，这个实施例中公开的半导体装置理想地满足上述关系。
同时，期望C1≥C2(C1大于或等于C2)。这是因为，通过增加C1，第五布线的电位能够在浮栅部分FG的电位由第五布线来控制时有效地施加到浮栅部分FG，并且施加到第五布线的电位(例如进行读取的电位和没有读取的电位)之间的差能够较小。
当满足上述关系时，能够实现更优选的半导体装置。注意，R1和R2取决于晶体管160的栅绝缘层和电容器164的绝缘层。同样的情况适用于C1和C2。因此，栅绝缘层的材料、厚度等优选地适当设置成满足上述关系。
在这个实施例中所述的半导体装置中，浮栅部分FG具有与闪速存储器等的浮栅晶体管的浮栅相似的效果，但是这个实施例的浮栅部分FG具有与闪速存储器等的浮栅本质上不同的特征。在闪速存储器中，由于施加到控制栅的电压较高，所以必需保持单元之间的适当距离，以便防止电位影响相邻单元的浮栅。这是阻碍半导体装置的高度集成的因素之一。该因素归因于闪速存储器的基本原理：通过施加高电场来生成隧道电流。
相比之下，按照这个实施例的半导体装置通过开/关包括氧化物半导体的晶体管来操作，而没有使用通过隧道电流进行的电荷注入的上述原理。也就是说，与闪速存储器不同，用于电荷注入的高电场不是必需。相应地，不需要考虑控制栅的高电场对相邻单元的影响；因而能够促进高度集成。
另外，还优于闪速存储器的优点是，高电场不是必需，并且大外围电路(例如升压电路)不是必需。例如，在写入两级数据(一位)的情况下，在各存储器单元中，施加到按照这个实施例的存储器单元的最高电压(同时施加到存储器单元的端子的最高电位与最低电位之间的差)能够为5 V或更低，优选地为3 V或更低。
在电容器164中包括的绝缘层的介电常数εr1与晶体管160中包括的栅绝缘层的介电常数εr2不同的情况下，易于满足在2×S2≥S1(2×S2大于或等于S1)、理想地在S2≥S1(S2大于或等于S1)的同时C1≥C2(C1大于或等于C2)的关系，其中S1是电容器164的面积，以及S2是晶体管160中具有栅电容的面积。具体来说，例如，在由诸如氧化铪之类的高k材料所形成的膜或者由诸如氧化铪之类的高k材料所形成的膜与由氧化物半导体所形成的膜的叠层用于电容器164中包括的绝缘层时，εr1能够设置为10或更大，优选地为15或更大，并且在由氧化硅所形成的膜用于晶体管160中包括的栅绝缘层时，3≤εr2≤4(εr2为3至4(包括两端))。
这类结构的组合进一步实现按照所公开的本发明的半导体装置的更高集成。
注意，除了更高集成之外，还能够采用多级技术，以便提高半导体装置的存储容量。例如，将三级或更多级数据写到一个存储器单元，由此与写入两级数据的情况相比能够提高存储容量。能够通过例如除了用于提供低电位的电荷QL和用于提供高电位的电荷QH之外还将电荷Q提供给晶体管160的栅电极，来实现多级技术。在这种情况下，甚至当采用F2不是充分小的电路结构时，也能够确保足够的存储容量。
注意，在以上描述中使用电子是多数载流子的n沟道晶体管(n型晶体管)，但是将会理解，空穴是多数载流子的p沟道晶体管能够用来代替n沟道晶体管。
如上所述，按照这个实施例的半导体装置适合于增加集成度。注意，按照所公开的本发明的一个实施例，布线用作多个组件，并且减小接触面积；因此，能够提供集成度进一步增加的半导体装置。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例5)
在这个实施例中，将描述以上实施例中所述的半导体装置的应用示例。具体来说，将描述其中以上实施例所述的半导体装置以矩阵排列的半导体装置的示例。
图14是具有m×n位的存储器容量的半导体装置的电路图的示例。
按照本发明的一个实施例的半导体装置包括：存储器单元阵列，包括m(m为2或更大的整数)条信号线S、m条字线WL、n(n为2或更大的整数)条位线BL、k(k为小于n的自然数)条源线SL和以m行(沿垂直方向)×n列(沿水平方向)的矩阵所排列的存储器单元1100(1,1)至(m,n)；以及外围电路，例如第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113和第四驱动器电路1114。在这里，以上实施例中所述的结构(图13A中的结构)应用于存储器单元1100。
存储器单元1100的每个包括第一电阻器、第二电阻器和电容器。在存储器单元1100的每个中，第一晶体管的栅电极、第二晶体管的源电极和漏电极其中之一以及电容器的电极之一相互电连接，并且源线SL和第一晶体管的源电极(源区)相互电连接。另外，位线BL、第二晶体管的源或漏电极中的另一个以及第一晶体管的漏电极相互电连接。字线WL和电容器的电极中的另一个相互电连接。信号线S和第二晶体管的栅电极相互电连接。换言之，源线SL对应于图13A中所示的结构中的第一布线(第1线)，位线BL对应于第二布线(第2线)和第三布线(第3线)，信号线S对应于第四布线(第4线)，以及字线WL对应于第五布线(第5线)。
在图14中所示的存储器单元阵列中，位线BL、源线SL、字线WL和信号线S形成矩阵。排列在同一列中的m个存储器单元1100连接到一个位线BL。另外，排列在一行中的n个存储器单元1100连接到一个字线WL和一个信号线S。此外，源线SL的数量比位线BL的数量要少；因此，源线SL需要连接到与至少两条位线BL连接的存储器单元1100。换言之，j(j为大于或等于(m+1)但小于或等于(m×n)的整数)个存储器单元1100连接到源线SL。注意，优选的是，源线SL按照一对多个位线BL的比例(即，(n/k为整数))来排列。在那种情况下，如果相等数量的存储器单元1100连接到各源线SL，则(m×n/k)个存储器单元1100连接到各源线SL。
如同图14中所示的存储器单元阵列中那样，将一个存储器单元1100连接到另一个存储器单元的源线SL连接到与至少两个位线BL连接的存储器单元1100，以便使源线SL的数量比位线BL的数量要少，由此能够使源线的数量充分小；因此，半导体装置的集成度能够增加。
位线BL电连接到第一驱动器电路1111。源线SL电连接到第二驱动器电路1112。信号线S电连接到第三驱动器电路1113。字线WL电连接到第四驱动器电路1114。注意，在这里，单独设置第一驱动器电路1111、第二驱动器电路1112、第三驱动器电路1113和第四驱动器电路1114；但是，所公开的本发明并不局限于此。可备选地使用具有上述功能的任一个或一些功能的驱动器电路。
接下来将描述写入操作和读取操作。图15是图14中所示半导体装置的写入操作和读取操作的时序图的示例。
虽然在这里为了简单起见，将描述两行和两列的存储器单元阵列的半导体装置的操作，但是所公开的本发明并不局限于此。
将描述把数据写入到第一行中的存储器单元1100(1,1)和存储器单元1100(1,2)以及从存储器单元1100(1,1)和存储器单元1100(1,2)中读取数据。注意，在以下描述中，假定待写入到存储器单元(1,1)的数据为“1”以及待写入到存储器单元(1,2)的数据为“0”的情况。
首先将描述写入操作。将电位V1施加到第一行中的信号线S_1，由此第一行中的第二晶体管导通。此外，将0 V电位施加到第二行中的信号线S_2，由此第二行中的第二晶体管截止。
此外，将电位V2施加到第一列中的位线BL_1，并且将0 V电位施加到第二列中的位线BL_2。
因此，将电位V2施加到存储器单元(1,1)的浮栅部分FG，并且将0 V电位施加到存储器单元(1,2)的浮栅部分FG。在这里，电位V2高于第一晶体管的阈值。然后，第一行中的信号线S_1的电位设置为0 V，由此第一行中的第二晶体管截止，以便完成写入。优选的是，电位V2基本上等于电位V1或者低于或等于电位V1。
注意，第一行中的字线WL_1和第二行中的字线WL_2在写入操作期间处于0 V电位。在写入操作结束时，在第一列中的位线BL_1的电位改变之前，第一行中的信号线S_1的电位设置为0 V。在写入操作之后，存储器单元的阈值在已经写入数据“0”的情况下为Vw0以及在已经写入数据“1”的情况下为Vw1。在这里，存储器单元的阈值表示连接到字线WL的端子的电压，该电压改变第一晶体管的源电极与漏电极之间的电阻。注意，在这里满足Vw0>0>Vw1。另外，源线SL的电位设置为V2，例如这与写入数据“1”的列中的位线的电位相同。
其次将描述读取操作。在这里，位线BL电连接到图16中所示的读出电路。
电位0 V和电位VL分别施加到第一行中的字线WL_1和第二行中的字线WL_2。电位VL低于阈值Vw1。当字线WL_1处于0 V电位时，在第一行中，其中保存数据“0”的存储器单元的第一晶体管截止，而其中保存数据“1”的存储器单元的第一晶体管导通。当字线WL_2处于电位VL时，在第二行中，保存数据“0”或数据“1”的存储器单元的第一晶体管截止。
因此，位线BL_1与源线SL之间的电阻较低，因为存储器单元(1,1)中的第一晶体管导通，而位线BL_2与源线SL之间的电阻较高，因为存储器单元(1,2)中的第一晶体管截止。连接到位线BL_1和位线BL_2的读出电路能够基于位线的电阻来读取数据。
注意，在读取操作期间，0 V电位和电位VL分别施加到信号线S_1和信号线S2_2，由此所有第二晶体管截止。第一行中的浮栅部分FG的电位为0 V或V2；因此，能够通过将信号线S_1的电位设置在0 V，使所有第二晶体管截止。另一方面，如果将电位VL施加到字线WL_2，则第二行中的浮栅部分FG的电位变为低于就在数据写入之后的电位。因此，为了防止第二晶体管导通，信号线S_2设置为与字线WL_2的电位相同的低电位(电位VL)。也就是说，其中没有读取数据的行中的信号线S和字线WL的电位设置成相同的低电位(电位VL)。因此，所有第二晶体管能够截止。
接下来将描述在图16中的电路用作读出电路的情况下的输出电位。在图16中所示的读出电路中，位线BL通过读启用信号(RE信号)所控制的开关元件连接到时钟控制反相器(clocked inverter)以及经过二极管连接到对其施加电位V1的布线的晶体管。此外，将固定电位(例如0 V)施加到源线SL。由于位线BL_1与源线SL之间的电阻较低，所以将低电位施加到时钟控制反相器，并且输出D_1为高(V1)。由于位线BL_2与源线SL之间的电阻较低，所以将高电位施加到时钟控制反相器，并且输出D_2为低(0 V)。
操作电位能够设置如下，例如：V1 =2 V，V2 = 1.5 V，VH = 2 V，以及VL = -2 V。
接下来将描述与上述写入操作不同的写入操作。待写入数据与上述写入操作中相同。图17是写入操作和读取操作的时序图的示例。
在基于图15的时序图的写入操作(即，写入到第一行)中，写入时的字线WL_2的电位设置为0 V电位；因此，例如，在已经写入到存储器单元(2,1)或存储器单元(2,2)的数据为数据“1”的情况下，稳态电流在位线BL_1与位线BL_2之间流动。这是因为，在写入到第一行时，第二行中的存储器单元中的第一晶体管导通，由此位线BL_1和位线BL_2通过源线以低电阻连接。在图17中所示的写入操作中，这种稳态电流不太可能产生。
将电位V1施加到第一行的信号线S_1，由此第一行中的第二晶体管导通。此外，将电位VL施加到第二行的信号线S_2，由此第二行中的第二晶体管截止。
此外，将电位V2施加到第一列中的位线BL_1，并且将0 V电位施加到第二列中的位线BL_2。
因此，将电位V2施加到存储器单元(1,1)的浮栅部分FG，并且将0 V电位施加到存储器单元(1,2)的浮栅部分FG。在这里，电位V2高于第一晶体管的阈值。然后，第一行中的信第一号线S_1的电位设置为0 V，由此第一行中的第二晶体管截止，以便完成写入。
注意，第一行中的字线WL_1和第二行中的字线WL_2在写入操作期间分别处于0 V电位和电位VL。当第二行中的字线WL_2处于电位VL时，在第二行中，保存数据“0”或数据“1”的存储器单元的第一晶体管截止。电位V2在写入操作期间施加到源线SL。在所有存储器单元中的所写入数据为数据“0”的情况下，0 V电位可施加到源线。
在写入操作结束时，在第一列中的位线BL_1的电位改变之前，第一行中的信号线S_1的电位设置为0 V。在写入操作之后，存储器单元的阈值在已经写入数据“0”的情况下为Vw0以及在已经写入数据“1”的情况下为Vw1。在这里满足Vw0>0>Vw1。
在写入操作中，没有对其写入数据的行(在本情况中为第二行)中的存储器单元的第一晶体管截止。因此，只有对其写入了数据的行具有位线与源线之间的稳态电流的问题。在将数据“0”写入到对其写入数据的行的存储器单元的情况下，存储器单元中的第一晶体管截止；因此，稳态电流的问题没有出现。另一方面，在将数据“1”写入到对其写入数据的行的存储器单元的情况下，存储器单元中的第一晶体管导通；因此，如果源线SL与位线BL(在本情况中为位线BL_1)之间存在电位差，则出现稳态电流。因此，使源线SL的电位等于位线BL_1的电位V2，由此能够防止位线与源线之间的稳态电流。
如上所述，在写入操作中能够防止写入操作时的稳态电流的产生。换言之，写入操作时所消耗的功率能够在写入操作中充分降低。
注意，读取操作按照与上述读取操作相似的方式来执行。
其断态电流极低的包括氧化物半导体的半导体装置用作图14中的半导体装置，由此已存储数据能够保存极长时期。换言之，刷新操作变得不是必需，或者刷新操作的频率能够极低，这引起功率消耗的充分降低。此外，已存储数据甚至在没有提供电力时也能够长时期保存。
此外，图14中的半导体装置不需要用于写入数据的高电压，并且元件的降级不成问题。因此，图14中的半导体装置对改写次数没有限制，这一直是常规非易失性存储器的问题，并且因而具有显著提高的可靠性。此外，由于通过使晶体管导通和截止来写入数据，所以能够易于实现高速操作。另外一个优点在于，不需要用于擦除数据的操作。
由于包括不是氧化物半导体的材料的晶体管能够以充分高的速度进行操作，所以当它与包括氧化物半导体的晶体管相结合时，半导体装置能够以充分高的速度执行操作(例如读取数据)。此外，通过包括不是氧化物半导体的材料的晶体管，能够适当地实现需要以高速度进行操作的各种电路(例如，逻辑电路或驱动器电路)。
半导体装置包括其中包括不是氧化物半导体的材料的晶体管以及其中包括氧化物半导体的晶体管，由此半导体装置能够具有新特征。
此外，在图14中所示的半导体装置中，每存储器单元的布线数量能够减少。相应地，存储器单元的面积能够减小，并且半导体装置的每单位面积的存储容量能够增加。
这个实施例中所述的结构、方法等能够与其它实施例中所述的结构和方法的任一个适当结合。
(实施例6)
在这个实施例中，将参照图18A至图18F来描述以上实施例中所述的半导体装置应用于电子装置的情况。在这个实施例中，将描述以上半导体装置应用于诸如计算机、移动电话机(又称作移动电话或移动电话装置)、便携信息终端(包括便携游戏控制台、音频播放器等)、数码相机、数字摄像机、电子纸或电视装置(又称作电视或电视接收器)之类的电子装置的情况。
图18A示出笔记本个人计算机，其中包括壳体701、壳体702、显示部分703、键盘704等。壳体701和壳体702中的至少一个设置有以上实施例中所述的半导体装置。因此，能够实现具有充分低功耗的笔记本个人计算机，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
图18B示出便携信息终端(个人数字助理(PDA))。主体711设置有显示部分713、外部接口715、操作按钮714等。此外，还提供用于操作便携信息终端等的触控笔712。上述实施例中所述的半导体装置设置在主体711中。因此，能够实现具有充分低功耗的便携信息终端，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
图18C示出安装电子纸的电子书阅读器720。电子书阅读器具有两个壳体，即壳体721和壳体723。壳体721和壳体723分别设置有显示部分725和显示部分727。壳体721和壳体723通过铰链737连接，并且能够沿铰链737开启和闭合。此外，壳体721设置有电源开关731、操作按键733、扬声器735等。因此，能够实现具有充分低功耗的电子书阅读器，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
图18D示出包括两个壳体（壳体740和壳体741）的移动电话。此外，处于如图18D中所示来展开的状态中的壳体740和741能够滑动，使得一个重叠于另一个之上，并且移动电话的尺寸能够减小，这使移动电话适合携带。壳体741设置有显示面板742、扬声器743、麦克风744、操作按键745、定点装置746、摄像装置镜头747、外部连接端子748等。壳体740设置有对移动电话充电的太阳能电池749、外部存储器插槽750等。此外，天线结合在壳体741中。壳体740和壳体741中的至少一个设置有以上实施例中所述的半导体装置。因此，能够实现具有充分低功耗的移动电话，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
图18E示出一种数码相机，其中包括主体761、显示部分767、目镜763、操作开关764、显示部分765、电池766等。上述实施例中所述的半导体装置设置在主体761中。因此，能够实现具有充分低功耗的数字相机，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
图18F示出一种电视装置770，其中包括壳体771、显示部分773、支架775等。电视装置770能够通过壳体771的操作开关或遥控780来操作。上述实施例中所述的半导体装置安装在壳体771和遥控780中。因此，能够实现具有充分低功耗的电视装置，其中数据的写入和读取能够高速执行，并且数据能够长时间保存。
因此，按照上述实施例的半导体装置安装在这个实施例中所述的电子装置中。相应地，能够实现具有低功耗的电子装置。
本申请基于2010年3月19日向日本专利局提交的日本专利申请序号2010-064900，通过引用将其完整内容结合于此。

Claims (13)

1. 一种半导体装置，包括：
存储器单元，包括：
第一晶体管，包括：
第一沟道形成区；
所述第一沟道形成区之上的第一栅绝缘层；以及
所述第一栅绝缘层之上的第一栅电极，所述第一栅电极与所述第一沟道形成区重叠；
所述第一晶体管之上的第二晶体管，所述第二晶体管包括：
第二沟道形成区；
第一电极，电连接到所述第二沟道形成区；
第二栅电极，与所述第二沟道形成区重叠；以及
所述第二沟道形成区与所述第二栅电极之间的第二栅绝缘层；
所述第二晶体管之上的绝缘层；以及
所述绝缘层之上的第二电极，所述第二电极与所述第一电极重叠，
其中所述第一沟道形成区和所述第二沟道形成区包括不同的半导体材料，
其中所述第一栅电极电连接到所述第一电极，以及
其中所述第一电极与所述第一栅电极重叠。
2. 根据权利要求1所述的半导体装置，其中，所述第二电极与所述第二栅电极的至少一部分重叠，其中所述绝缘层在所述第二电极与所述第二栅电极之间。
3. 根据权利要求1所述的半导体装置，
其中，所述第二电极与所述第一栅电极的至少一部分重叠。
4. 根据权利要求1所述的半导体装置，
其中，所述第一晶体管包括夹合所述第一沟道形成区的杂质区。
5. 根据权利要求1所述的半导体装置，
其中，在单晶硅衬底中形成所述第一沟道形成区。
6. 根据权利要求1所述的半导体装置，
其中，在衬底之上的半导体膜中形成所述第一沟道形成区。
7. 根据权利要求1所述的半导体装置，
其中，所述第二晶体管的第二沟道形成区包括氧化物半导体。
8. 一种半导体装置，包括：
存储器单元，包括：
第一沟道形成区；
所述第一沟道形成区之上的第一栅绝缘层；
所述第一栅绝缘层之上的第一栅电极，所述第一栅电极与所述第一沟道形成区重叠；
所述第一栅电极之上的第一电极；
所述第一电极之上的第一半导体层，所述第一半导体层包括第二沟道形成区；
所述第一半导体层之上的第二栅绝缘层；
所述第二栅绝缘层之上的第二栅电极，所述第二栅电极与所述第二沟道形成区重叠；
所述第二栅电极之上的绝缘层；以及
所述绝缘层之上的第二电极，所述第二电极与所述第一电极重叠。
9. 根据权利要求8所述的半导体装置，其中，所述第二电极与所述第二栅电极的至少一部分重叠，其中所述绝缘层在所述第二电极与所述第二栅电极之间。
10. 根据权利要求8所述的半导体装置，
其中，所述第二电极与所述第一栅电极的至少一部分重叠。
11. 根据权利要求8所述的半导体装置，
其中，在单晶硅衬底中形成所述第一沟道形成区。
12. 根据权利要求8所述的半导体装置，
其中，在衬底之上的半导体膜中形成所述第一沟道形成区。
13. 根据权利要求8所述的半导体装置，
其中，所述第二沟道形成区包括氧化物半导体。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643659A (zh) * 2016-08-23 2019-04-16 凸版印刷株式会社 有机薄膜晶体管及其制造方法以及图像显示装置
US10923477B2 (en) 2017-02-17 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN112507653A (zh) * 2020-10-27 2021-03-16 南京理工大学 电子输运性能更优的iv-v族二维半导体模型构建方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
US8513773B2 (en) 2011-02-02 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Capacitor and semiconductor device including dielectric and N-type semiconductor
US9099885B2 (en) * 2011-06-17 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Wireless power feeding system
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
JP5806905B2 (ja) 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
US8637864B2 (en) * 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP6053490B2 (ja) * 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6012450B2 (ja) * 2011-12-23 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI644437B (zh) 2012-09-14 2018-12-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
KR102166898B1 (ko) * 2014-01-10 2020-10-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
JP6681117B2 (ja) 2015-03-13 2020-04-15 株式会社半導体エネルギー研究所 半導体装置
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
KR20190116998A (ko) * 2017-02-10 2019-10-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN117838729A (zh) 2017-04-13 2024-04-09 森迪生物科学公司 组合癌症免疫疗法
US10340391B2 (en) * 2017-06-29 2019-07-02 United Microelectronics Corp. Semiconductor device and method for fabricating the same
SG11202103317XA (en) 2018-10-17 2021-05-28 Senti Biosciences Inc Combinatorial cancer immunotherapy
US11419898B2 (en) 2018-10-17 2022-08-23 Senti Biosciences, Inc. Combinatorial cancer immunotherapy
CN116209260A (zh) * 2022-11-01 2023-06-02 北京超弦存储器研究院 一种存储器、电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940705A (en) * 1997-01-10 1999-08-17 Samsung Electronics Co., Ltd. Methods of forming floating-gate FFRAM devices
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
US20020121659A1 (en) * 2000-09-28 2002-09-05 Samsung Electronics Co., Ltd. Transfer circuit of semiconductor device and structure thereof
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
CN101339954A (zh) * 2007-07-04 2009-01-07 三星电子株式会社 氧化物半导体、薄膜晶体管以及制造薄膜晶体管的方法
US20100032668A1 (en) * 2008-08-08 2010-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (132)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162875A (en) * 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6012796Y2 (ja) 1980-12-20 1985-04-24 スズキ株式会社 自動二輪車のチエ−ンおどり防止装置
JPS60130160A (ja) 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPS62230043A (ja) * 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05326879A (ja) * 1992-05-20 1993-12-10 Sanyo Electric Co Ltd 半導体記憶装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) * 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JPH1140772A (ja) * 1997-07-22 1999-02-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) * 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) * 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP4558277B2 (ja) 2002-02-22 2010-10-06 株式会社半導体エネルギー研究所 発光装置の作製方法
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4360519B2 (ja) * 2002-07-18 2009-11-11 シャープ株式会社 薄膜トランジスタの製造方法
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302962B2 (en) * 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
KR100911698B1 (ko) * 2004-11-10 2009-08-10 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) * 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) * 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
TWI417844B (zh) * 2005-07-27 2013-12-01 Semiconductor Energy Lab 顯示裝置，和其驅動方法和電子裝置
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090130089A (ko) * 2005-11-15 2009-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP5015470B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US8008137B2 (en) * 2006-03-15 2011-08-30 Marvell World Trade Ltd. Method for fabricating 1T-DRAM on bulk silicon
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5196870B2 (ja) 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI353063B (en) * 2007-07-27 2011-11-21 Au Optronics Corp Photo detector and method for fabricating the same
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5309547B2 (ja) 2007-12-13 2013-10-09 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP4275720B2 (ja) 2008-03-20 2009-06-10 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN103985760B (zh) * 2009-12-25 2017-07-18 株式会社半导体能源研究所 半导体装置
US8415731B2 (en) * 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
JP7032200B2 (ja) 2018-03-29 2022-03-08 株式会社日立プラントサービス 局所排気装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5940705A (en) * 1997-01-10 1999-08-17 Samsung Electronics Co., Ltd. Methods of forming floating-gate FFRAM devices
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
US20020121659A1 (en) * 2000-09-28 2002-09-05 Samsung Electronics Co., Ltd. Transfer circuit of semiconductor device and structure thereof
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
CN101339954A (zh) * 2007-07-04 2009-01-07 三星电子株式会社 氧化物半导体、薄膜晶体管以及制造薄膜晶体管的方法
US20100032668A1 (en) * 2008-08-08 2010-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109643659A (zh) * 2016-08-23 2019-04-16 凸版印刷株式会社 有机薄膜晶体管及其制造方法以及图像显示装置
CN109643659B (zh) * 2016-08-23 2022-07-26 凸版印刷株式会社 有机薄膜晶体管及其制造方法以及图像显示装置
US10923477B2 (en) 2017-02-17 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN112507653A (zh) * 2020-10-27 2021-03-16 南京理工大学 电子输运性能更优的iv-v族二维半导体模型构建方法
CN112507653B (zh) * 2020-10-27 2022-10-21 南京理工大学 电子输运性能更优的iv-v族二维半导体模型构建方法

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