CN102403021A - 半导体装置的驱动方法 - Google Patents

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Abstract

本发明名称为半导体装置的驱动方法。本发明的一个方式的目的之一在于提供一种高速进行可靠性高的写入工作的半导体装置的驱动方法。在进行多值写入的半导体装置的驱动方法中，以沿着位线的方式配置控制进行写入的写入晶体管的导通截止的信号线，当写入时也利用当读出工作时对电容元件施加的电压，以对使用包括氧化物半导体层的晶体管的存储单元进行多值写入。通过在进行写入的同时检测出位线的电位，可以确认对应于写入数据的电位是否正常地施加到浮动栅极，而不进行写入校验工作。

Description

半导体装置的驱动方法
技术领域
所公开的发明涉及一种利用半导体元件的半导体装置及其驱动方法。
背景技术
利用半导体元件的存储装置大致分为易失性存储装置和非易失性存储装置，易失性存储装置是如果没有电力供给，存储内容就消失的存储装置，而非易失性存储装置是即使没有电力供给也保持存储内容的存储装置。
作为易失性存储装置的典型例子，有DRAM(Dynamic RandomAccess Memory：动态随机存取存储器)。DRAM通过选择构成存储元件的晶体管并将电荷积蓄在电容器内来储存信息。
根据上述原理，因为当从DRAM读出信息时电容器的电荷消失，所以每次读出信息时都需要再次进行写入工作。此外，在构成存储元件的晶体管中，即使在晶体管未被选择时，也由于截止状态下的源极与漏极之间的泄漏电流(截止电流)等，电荷流出或流入，所以数据保持期间较短。因此，需要按规定的周期再次进行写入工作(刷新工作)，而难以充分降低耗电量。此外，因为如果没有电力供给，存储内容就消失，所以需要利用磁性材料或光学材料的其他存储装置以长期保持存储内容。
作为易失性存储装置的另一例子，有SRAM(Static Random AccessMemory：静态随机存取存储器)。SRAM使用触发器等电路保持存储内容，而不需要进行刷新工作。在这一点上SRAM优越于DRAM。但是，由于使用触发器等电路，所以有每存储容量的单价高的问题。此外，在如果没有电力供给存储内容就消失这一点上，SRAM和DRAM相同。
作为非易失性存储装置的典型例子，有快闪存储器。快闪存储器在晶体管的栅电极和沟道形成区之间具有浮动栅极，并使该浮动栅极保持电荷来进行存储，因此，快闪存储器具有其数据保持期间极长(几乎永久)并且不需要进行易失性存储装置要进行的刷新工作的优点(例如，参照专利文献1)。
但是，由于当进行写入时产生的隧道电流导致构成存储元件的栅极绝缘层劣化，从而产生存储元件因进行规定次数的写入而不能发挥其功能的寿命问题。为了缓和上述问题的影响，例如，采用使各存储元件的写入次数均等的方法，但是，为了采用该方法，需要复杂的外围电路。另外，即使采用这种方法，也不能从根本上解决寿命问题。总之，快闪存储器不适合于信息的重写频度高的用途。
此外，为了对浮动栅极注入电荷或从浮动栅极去除该电荷，需要高电压和用于该目的的电路。因此，有大耗电量的问题。再者，还存在当注入电荷或去除电荷时需要较长时间而难以实现写入和擦除的高速化的问题。
作为上述快闪存储器，已提出了为了增大存储容量使一个存储单元中储存大于二级的数据的“多值”的快闪存储器(例如，参照专利文献2)。
另外，在多值存储器中，进行“写入校验工作”，在该“写入校验工作”中，为了以高精度控制对存储单元写入数据的状态，在写入工作之后检测出存储单元的写入状态(例如，参照专利文献3)。
[专利文献1]日本专利申请公开昭57-105889号公报
[专利文献2]日本专利申请公开平11-25682号公报
[专利文献3]日本专利申请公开平10-214492号公报
但是，上述多值存储器有如下问题，即由于大存储容量化伴随着多种不同电压值，因此所需要的电路也增加，而导致半导体装置的大型化或高成本化。
另外，上述写入校验工作导致写入所需的时间的冗长化。
发明内容
鉴于上述问题，所公开的发明的一个方式的目的之一是提供一种能够高速进行可靠性高的写入工作的半导体装置的驱动方法。
所公开的发明的一个方式的目的之一是提供一种即使没有电力供给也能够保持存储内容并且对写入次数也没有限制的具有新的结构的半导体装置。
所公开的发明的一个方式的目的之一也是利用新的结构实现半导体装置的简化，而增加每单位面积的存储容量。
在本说明书所公开的进行多值写入的半导体装置及该半导体装置的驱动方法中，以沿着位线的方式配置控制进行写入的写入晶体管的导通截止的信号线，当写入时也利用当读出工作时对电容元件施加的电压，以对使用包括氧化物半导体层的晶体管的存储单元进行多值写入。
在使用包括氧化物半导体层的晶体管的多值存储器中，通过在根据要写入的数据将适当的电位施加到存储器的电容元件的同时进行写入，可以将对应于写入数据的电位施加到浮动栅极而不使写入电压变化。换言之，即使不准备对应于写入数据的写入电压，也可以通过控制对存储器的电容元件施加的电压来进行多值写入。因此，可以省略控制写入电压的电路，从而可以简化电路结构。
另外，通过在进行写入的同时检测出位线的电位，可以确认对应于写入数据的电位是否正常地施加到浮动栅极，而不进行写入校验工作。因此，在根据所公开的发明的半导体装置的工作方法中可以高速进行可靠性高的写入。
作为用于构成节点来保持电位的存储单元的晶体管，使用作为半导体层具有能够使截止电流足够小的材料，例如宽带隙半导体材料(更具体而言，例如，能隙Eg大于3eV的半导体材料)的晶体管。通过使用能够使晶体管的截止电流足够小的半导体材料，可以在长期间保持电位。作为这种宽带隙半导体材料的一种，有氧化物半导体材料。在本说明书所公开的半导体装置中，可以良好地使用包括使用氧化物半导体材料的氧化物半导体层的晶体管。
本说明书所公开的半导体装置的驱动方法的一个方式是一种半导体装置的驱动方法，该半导体装置包括：在源极线和位线之间串联连接的第一至第m存储单元；栅极端子与第一选择线电连接的第一选择晶体管；以及栅极端子与第二选择线电连接的第二选择晶体管，第一至第m存储单元分别包括：具有与第一信号线电连接的第一栅极端子、第一源极端子及第一漏极端子的设置在包含半导体材料的衬底上的第一晶体管；具有与第二信号线电连接的第二栅极端子、第二源极端子及第二漏极端子的包括氧化物半导体层构成的第二晶体管；以及一方的端子与m个字线中的任一个电连接的电容元件，源极线通过第二选择晶体管与第m存储单元的第一源极端子电连接，位线通过第一选择晶体管与第一存储单元的第一漏极端子电连接，第二源极端子、第一栅极端子、电容元件的端子的另一方彼此电连接而构成节点，上述驱动方法包括如下步骤：在对第二信号线供给电位使第二晶体管处于导通状态，且对第一信号线供给电位来对节点供给电位的写入工作中，对第一选择线及第二选择线供给电位来使第一选择晶体管及第二选择晶体管处于导通状态，检测出位线的电位。
本说明书所公开的半导体装置的驱动方法的一个方式是一种半导体装置的驱动方法，该半导体装置包括：在源极线和位线之间串联连接的第一至第m存储单元；栅极端子与第一选择线电连接的第一选择晶体管；以及栅极端子与第二选择线电连接的第二选择晶体管，第一至第m存储单元分别包括：具有与第一信号线电连接的第一栅极端子、第一源极端子及第一漏极端子的设置在包含半导体材料的衬底上的第一晶体管；具有与第二信号线电连接的第二栅极端子、第二源极端子及第二漏极端子的包括氧化物半导体层构成的第二晶体管；以及一方的端子与m个字线中的任一个电连接的电容元件，源极线通过第二选择晶体管与第m存储单元的第一源极端子电连接，位线通过第一选择晶体管与第一存储单元的第一漏极端子电连接，第二源极端子、第一栅极端子、电容元件的端子的另一方彼此电连接而构成节点，上述驱动方法包括如下步骤：在对第二信号线供给电位使第二晶体管处于导通状态，且对第一信号线供给电位来对节点供给电位的写入工作中，对第一选择线及第二选择线供给电位来使第一选择晶体管及第二选择晶体管处于导通状态，检测出位线的电位，在使位线与源极线电连接之后使第二晶体管处于截止状态，而结束写入工作。
本说明书所公开的半导体装置的驱动方法的一个方式是一种半导体装置的驱动方法，该半导体装置包括：源极线；位线；m个字线；第一信号线；第二信号线；第一选择线；第二选择线；在源极线和位线之间串联连接的第一至第m存储单元；栅极端子与第一选择线电连接的第一选择晶体管；以及栅极端子与第二选择线电连接的第二选择晶体管，第一至第m存储单元分别包括：具有第一栅极端子、第一源极端子及第一漏极端子的第一晶体管；具有第二栅极端子、第二源极端子及第二漏极端子的第二晶体管；以及电容元件，第一晶体管设置在含有半导体材料的衬底上，第二晶体管包括氧化物半导体层，源极线通过第二选择晶体管与第m存储单元的第一源极端子电连接，位线通过第一选择晶体管与第一存储单元的第一漏极端子电连接，第一信号线与第二漏极端子电连接，第二信号线与第二栅极端子电连接，第1(1为2以上且m以下的自然数)存储单元的第一漏极端子与第(1-1)存储单元的第一源极端子电连接，第k(k为1以上且m以下的自然数)字线与第k存储单元的电容元件的端子的一方电连接，第k存储单元的第二源极端子与第k存储单元的第一栅极端子及第k存储单元的电容元件的端子的另一方电连接，第二源极端子、第一栅极端子、电容元件的端子的另一方彼此电连接而构成节点，上述驱动方法包括如下步骤：在对第二信号线供给电位使第二晶体管处于导通状态，且对第一信号线供给电位来对节点供给电位的写入工作中，对第一选择线及第二选择线供给电位来使第一选择晶体管及第二选择晶体管处于导通状态，检测出位线的电位。
本说明书所公开的半导体装置的驱动方法的一个方式是一种半导体装置的驱动方法，该半导体装置包括：源极线；位线；m个字线；第一信号线；第二信号线；第一选择线；第二选择线；在源极线和位线之间串联连接的第一至第m存储单元；栅极端子与第一选择线电连接的第一选择晶体管；以及栅极端子与第二选择线电连接的第二选择晶体管，第一至第m存储单元分别包括：具有第一栅极端子、第一源极端子及第一漏极端子的第一晶体管；具有第二栅极端子、第二源极端子及第二漏极端子的第二晶体管；以及电容元件，第一晶体管设置在含有半导体材料的衬底上，第二晶体管包括氧化物半导体层，源极线通过第二选择晶体管与第m存储单元的第一源极端子电连接，位线通过第一选择晶体管与第一存储单元的第一漏极端子电连接，第一信号线与第二漏极端子电连接，第二信号线与第二栅极端子电连接，第1(1为2以上且m以下的自然数)存储单元的第一漏极端子与第(1-1)存储单元的第一源极端子电连接，第k(k为1以上且m以下的自然数)的字线与第k存储单元的电容元件的端子的一方电连接，第k存储单元的第二源极端子与第k存储单元的第一栅极端子及第k存储单元的电容元件的端子的另一方电连接，第二源极端子、第一栅极端子、电容元件的端子的另一方彼此电连接而构成节点，上述驱动方法包括如下步骤：在对第二信号线供给电位使第二晶体管处于导通状态，且对第一信号线供给电位来对节点供给电位的写入工作中，对第一选择线及第二选择线供给电位来使第一选择晶体管及第二选择晶体管处于导通状态，检测出位线的电位，在使位线与源极线电连接之后使第二晶体管处于截止状态，而结束写入工作。通过使第二晶体管处于截止状态，可以将电位保持在节点中。
在上述结构中，优选使为了将电位供给到节点施加到第一信号线的电位分阶段地上升。
另外，在写入工作中，施加到m个字线的电位为在第一至第m存储单元中彼此不同的多个任意的电位，并且通过在使第二晶体管处于截止状态之后停止将电位供给到m个字线，可以使在写入工作结束后保持在节点中的电位为第一至第m存储单元中彼此不同的多个电位。
在上述结构中，第一晶体管也可以包括：设置在含有半导体材料的衬底中的沟道形成区；夹着沟道形成区地设置的杂质区；沟道形成区上的第一栅极绝缘层；以及与沟道形成区重叠且设置在第一栅极绝缘层上的第一栅电极。
另外，在本说明书等中，“上”或“下”不局限于构成要素的位置关系为“直接在xx之上”或“直接在xx之下”。例如，“栅极绝缘层上的栅电极”不排除栅极绝缘层与栅电极之间具有其它构成要素的情况。另外，“上”或“下”只不过是用来简化说明的词语。
另外，在本说明书等中，“电极”或“布线”不限定构成要素的功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”形成为一体的情况等。
另外，“源极”和“漏极”的功能在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”也包括通过“具有某种电作用的元件”连接的情况。这里，“具有某种电作用的元件”只要可以进行连接对象间的电信号的授受，就对其没有特别的限制。例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功能的元件等。
在使用包括氧化物半导体层的晶体管的多值存储器中，通过在根据要写入的数据将适当的电位施加到存储器的电容元件的同时进行写入，可以将对应于写入数据的电位施加到浮动栅极，而不使写入电压变化。因此，可以省略控制写入电压的电路，从而可以简化电路结构。
另外，通过在进行写入的同时检测出位线的电位，可以确认对应于写入数据的电位是否正常地施加到浮动栅极，而不进行写入校验工作。因此，在根据所公开的发明的半导体装置的工作方法中，可以高速进行可靠性高的写入。
因为使用氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管而可以在极长期间内保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给(但是，优选固定电位)，也可以在较长期间内保持存储内容。
另外，在根据所公开的发明的半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电子，所以根本不发生栅极绝缘层的劣化等的问题。就是说，根据所公开的发明的半导体装置对改写次数没有限制，该限制是现有的非易失性存储器的问题，所以可以显著提高可靠性。再者，因为根据晶体管的导通状态或截止状态而进行信息的写入，所以容易实现高速工作。另外，还有不需要用于擦除信息的工作的优点。
此外，因为使用氧化物半导体以外的材料的晶体管可以进行足够的高速工作，所以通过将该晶体管和使用氧化物半导体的晶体管组合而使用，可以充分地确保半导体装置的工作(例如，信息的读出工作)的高速性。此外，通过利用使用氧化物半导体以外的材料的晶体管，可以良好地实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。
如此，通过将使用氧化物半导体以外的材料的晶体管(作更广义解释，能够进行足够的高速工作的晶体管)和使用氧化物半导体的晶体管(作更广义解释，截止电流足够小的晶体管)设置为一体，可以实现具有从来没有的特征的半导体装置。
附图说明
图1是半导体装置的时序图；
图2是半导体装置的电路图；
图3是半导体装置的电路图；
图4是半导体装置的电路图；
图5是半导体装置的电路图；
图6是半导体装置的时序图；
图7是半导体装置的时序图；
图8是半导体装置的时序图；
图9A和图9B是半导体装置的截面图及平面图；
图10A至图10D是根据半导体装置的制造工序的截面图；
图11A和图11D是根据半导体装置的制造工序的截面图；
图12A至图12D是根据半导体装置的制造工序的截面图；
图13A至图13C是根据半导体装置的制造工序的截面图；
图14A至图14F是用来说明使用半导体装置的电子设备的图；
图15A至图15D是半导体装置的截面图；
图16A和图16B是半导体装置的截面图；
图17A至图17C是根据半导体装置的制造方法的截面图；
图18A-1、18A-2和图18B是半导体装置的电路图。
具体实施方式
下面，使用附图对所公开的发明的实施方式的一个例子进行说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
另外，附图等所示的每个结构的位置、大小、范围等为了容易理解而有时不表示为实际上的位置、大小、范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小、范围等。
另外，本说明书等中的“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
实施方式1
在本实施方式中，参照图1至图8对根据所公开的发明的一个方式的半导体装置的电路结构及工作进行说明。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。
在本实施方式的半导体装置及半导体装置的驱动方法中，沿位线地配置控制对存储单元进行写入的写入晶体管的导通截止的信号线，而当写入时也利用读出工作时对电容元件施加的电压，以进行多值写入。
首先，参照图18A-1、18A-2和图18B对基本电路结构及其工作进行说明。在图18A-1所示的半导体装置中，第一布线(1st Line)与晶体管160的源电极(或漏电极)电连接，第二布线(2nd Line)与晶体管160的漏电极(或源电极)电连接。另外，第三布线(3rd Line)与晶体管162的源电极(或漏电极)电连接，第四布线(4th Line)与晶体管162的栅电极电连接。再者，晶体管160的栅电极及晶体管162的漏电极(或源电极)与电容元件164的电极中的一方电连接，第五布线(5th Line)与电容元件164的电极中的另一方电连接。
在此，作为晶体管162，例如，采用使用氧化物半导体的晶体管。使用氧化物半导体的晶体管具有截止电流极少的特征。由此，通过使晶体管162成为截止状态，可以在极长时间保持晶体管160的栅电极的电位。再者，通过具有电容元件164，容易保持施加到晶体管160的栅电极的电荷，也容易读出所保持有的信息。
另外，对晶体管160没有特别的限制。从提高信息的读出速度的观点来看，例如，优选使用利用单晶硅的晶体管等的开关速度快的晶体管。
另外，如图18B所示，也可以采用不设置电容元件164的结构。
在图18A-1所示的半导体装置中，通过有效地利用能够保持晶体管160的栅电极的电位的特征，可以如以下所示那样进行信息的写入、保持以及读出。
首先，对信息的写入和保持进行说明。首先，将第四布线的电位设定为使晶体管162成为导通状态的电位，来使晶体管162成为导通状态。由此，对晶体管160的栅电极和电容元件164施加第三布线的电位。也就是说，对晶体管160的栅电极施加指定的电荷(写入)。在此，将施加不同的电位的两种电荷(以下将施加低电位的电荷称为电荷QL，将施加高电位的电荷称为电荷QH)中的任一方施加到晶体管160的栅电极。另外，也可以使用施加不同电位的三种或三种以上的电荷来提高存储容量。然后，通过将第四布线的电位设定为使晶体管162成为截止状态的电位，来使晶体管162成为截止状态，而保持对晶体管160的栅电极施加的电荷(保持)。
由于晶体管162的截止电流极小，因此晶体管160的栅电极的电荷被长时间地保持。
接着，对信息的读出进行说明。当在对第一布线施加指定的电位(恒电位)的状态下对第五布线施加适当的电位(读出电位)时，根据保持在晶体管160的栅电极中的电荷量，第二布线具有不同的电位。这是因为一般地当晶体管160为n沟道型时，对晶体管160的栅电极施加QH时的外观上的阈值Vth_H低于对晶体管160的栅电极施加QL时的外观上的阈值Vth_L的缘故。在此，外观上的阈值是指为了使晶体管160成为“导通状态”所需要的第五布线的电位。从而，通过将第五布线的电位设定为Vth_H和Vth_L的中间电位V0，可以辨别对晶体管160的栅电极施加的电荷。例如，在写入中，在对晶体管160的栅电极施加QH的情况下，如果第五布线的电位成为V0(＞Vth_H)，则晶体管160成为“导通状态”。在对晶体管160的栅电极施加QL的情况下，即使第五布线的电位成为V0(＜Vth_L)，晶体管160也处于“截止状态”。因此，通过看第二布线的电位可以读出所保持有的信息。
另外，当将存储单元配置为阵列状而使用时，需要可以只读出所希望的存储单元的信息。像这样，当读出指定的存储单元的信息，且不读出指定的存储单元以外的存储单元的信息时，对读出的对象之外的存储单元的第五布线施加不管栅电极的状态如何都使晶体管160成为“截止状态”的电位，也就是小于Vth_H的电位，即可。或者，对第五布线施加不管栅电极的状态如何都使晶体管160成为“导通状态”的电位，也就是大于Vth_L的电位。
接着，对信息的重写进行说明。信息的重写与上述信息的写入及保持同样进行。也就是说，将第四布线的电位设定为使晶体管162成为导通状态的电位，而使晶体管162成为导通状态。由此，对晶体管160的栅电极及电容元件164施加第三布线的电位(有关新的信息的电位)。然后，通过将第四布线的电位设定为使晶体管162成为截止状态的电位，使晶体管162成为截止状态，而使晶体管160的栅电极成为施加有有关新的信息的电荷的状态。
像这样，根据所公开的发明的半导体装置通过再次进行信息的写入来可以直接重写信息。因此，不需要快闪存储器等所需要的使用高电压从浮动栅极抽出电荷的处理，可以抑制起因于擦除工作的工作速度的降低。换言之，可以实现半导体装置的高速工作。
另外，通过将晶体管162的漏电极(或源电极)电连接到晶体管160的栅电极，该漏电极(或源电极)起到与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极同等的作用。在本说明书，将晶体管162的漏电极(或源电极)与晶体管160的栅电极电连接的部分称为浮动栅极(节点FG)。当晶体管162处于截止状态时，可以认为该节点FG被埋设在绝缘体中，在节点FG中保持有电荷。因为使用氧化物半导体的晶体管162的截止电流为使用硅半导体等形成的晶体管的截止电流的十万分之一以下，所以可以不考虑由于晶体管162的泄漏而导致的储存在节点FG中的电荷的消失。也就是说，通过利用使用氧化物半导体的晶体管162，可以实现即使没有电力供给也能够保持信息的非易失性存储装置。
例如，当室温(25℃)下的晶体管162的截止电流为10zA(1zA(zeptoampere)是1×10-21A)以下，并且电容元件164的电容值为10fF左右时，至少可以保持数据104秒以上。另外，当然该保持时间根据晶体管特性或电容值而变动。
另外，在所公开的发明的半导体装置中，不存在现有的浮动栅极型晶体管中被指出的栅极绝缘膜(隧道绝缘膜)的劣化的问题。也就是说，可以解决以往被视为问题的将电子注入到浮动栅极时的栅极绝缘膜的劣化问题。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的高电压。
构成图18A-1所示的半导体装置的晶体管等的要素包括电阻器和电容器，因此可以将图18A-1所示的半导体装置看作如图18A-2所示的半导体装置。换言之，在图18A-2中，可以认为晶体管160和电容元件164分别包括电阻器和电容器。R1和C1分别是电容元件164的电阻值和电容值，电阻值R1相当于构成电容元件164的绝缘层的电阻值。另外，R2和C2分别是晶体管160的电阻值和电容值，电阻值R2相当于晶体管160处于导通状态时的栅极绝缘层的电阻值，电容值C2相当于所谓的栅极电容(形成在栅电极和源电极或漏电极之间的电容、以及形成在栅电极和沟道形成区之间的电容)的电容值。
在晶体管162处于截止状态时的源电极和漏电极之间的电阻值(也称为有效电阻)为ROS的情况下，在晶体管162的栅极泄漏电流充分小的条件下，当R1及R2满足R1≥ROS、R2≥ROS时，电荷的保持期间(也可以称为信息的保持期间)主要由晶体管162的截止电流决定。
反之，当不满足上述条件时，即使晶体管162的截止电流足够小也难以充分确保保持期间。这是因为晶体管162的截止电流之外的泄漏电流(例如，产生在晶体管160的源电极和栅电极之间的泄漏电流等)大。由此，可以说本实施方式所公开的半导体装置优选满足R1≥ROS及R2≥ROS的关系。
另一方面，C1和C2优选满足C1≥C2的关系。这是因为通过增大C1，当由第五布线控制节点FG的电位时，可以将第五布线的电位高效地施加到节点FG，而可以将施加到第五布线的电位间(例如，读出电位和非读出电位)的电位差抑制为小的缘故。
像这样，通过满足上述关系，可以实现更优选的半导体装置。另外，R1和R2由晶体管160的栅极绝缘层和电容元件164的绝缘层控制。C1和C2也是同样的。因此，优选适当地设定栅极绝缘层的材料或厚度等，以满足上述关系。
在本实施方式所示的半导体装置中，节点FG起到与快闪存储器等的浮动栅极型晶体管的浮动栅极同等的作用，但是，本实施方式的节点FG具有与快闪存储器等的浮动栅极根本不同的特征。
因为在快闪存储器中施加到控制栅极的电位高，所以为了防止该电位影响到邻近的单元的浮动栅极，需要保持各单元之间的一定程度的间隔。而这是阻碍半导体装置的高集成化的主要原因之一。该原因起因于通过施加高电场来产生隧道电流的快闪存储器的根本原理。
另一方面，根据本实施方式的半导体装置通过使用氧化物半导体的晶体管的开关工作，而不使用如上所述的通过隧道电流进行电荷注入的原理。就是说，不需要快闪存储器所需要的用于注入电荷的高电场。由此，因为不需要考虑到控制栅极带给邻近的单元的高电场的影响，所以容易实现高集成化。
另外，在不需要高电场、不需要大型外围电路(升压电路等)这两点上也优越于快闪存储器。例如，在写入两级(1位)的信息的情况下，在一个存储单元中，可以将施加到根据本实施方式的存储单元的电压(同时施加到存储单元的各端子的电位中的最大电位与最小电位之间的差异)的最大值设定为5V以下，优选设定为3V以下。
另外，在使构成电容元件164的绝缘层的相对介电常数εr1与构成晶体管160的绝缘层的相对介电常数εr2不同的情况下，容易在使构成电容元件164的绝缘层的面积S1和在晶体管160中构成栅极电容的绝缘层的面积S2满足2·S2≥S1(优选满足S2≥S1)的同时，实现C1≥C2(C1为C2以上)。换言之，容易在缩减构成电容元件164的绝缘层的面积的同时实现C1≥C2。具体而言，例如，作为构成电容元件164的绝缘层，可以采用由氧化铪等的high-k材料构成的膜或由氧化铪等的high-k材料构成的膜与由氧化物半导体构成的膜的叠层结构，并将εr1设定为10以上，优选设定为15以上，并且作为构成栅极电容的绝缘层，可以采用氧化硅，并满足εr2＝3至4。
通过并用这种结构，可以进一步实现根据所公开的发明的半导体装置的高集成化。
另外，为了增大半导体装置的存储容量，除了高集成化以外还可以采用多值化的方法。例如，通过采用对存储单元之一写入三级以上的信息的结构，与写入两级(1位)的信息的情况相比，可以增大存储容量。例如，通过不仅向第一晶体管的栅电极供应如上所述的施加低电位的电荷QL、施加高电位的电荷QH，而且还供应施加其他电位的电荷Q，可以实现多值化。在此情况下，即使采用规模较大的电路结构也可以确保足够的存储容量。
接着，参照图1至图8对应用图18A-1、18A-2和图18B所示的电路的更具体电路结构及工作进行说明。
图2是具有纵m个(行)×横n个(列)存储单元190的半导体装置的电路图的一个例子。图2中的存储单元190的结构与图18A-1相同。换言之，图18A-1中的第一布线相当于图2中的位线BL，图18A-1中的第二布线相当于图2中的源极线SL，图18A-1中的第三布线相当于图2中的第一信号线S1，图18A-1中的第四布线相当于图2中的第二信号线S2，图18A-1中的第五布线相当于图2中的字线WL。但是，在图2中，因为存储单元190中的晶体管160在列方向上串联连接，所以只有第一行的存储单元190不通过其他存储单元190地与位线BL连接，并且只有第m行的存储单元190不通过其他存储单元190地与源极线SL连接。其他行的存储单元190通过同一列的其他存储单元190与位线BL及源极线SL电连接。
图2所示的半导体装置包括：m个(m为2以上的整数)字线WL；n个(n为2以上的整数)位线BL；第一信号线S1；n个第二信号线S2；以矩阵状配置有纵m个(行)×横n个(列)存储单元190的存储单元阵列；源极线SL；选择线G_1及选择线G_2；沿着选择线G_1配置在位线BL和第一行存储单元190之间且其栅电极与选择线G_1电连接的n个选择晶体管180；以及沿着选择线G_2配置在第m行存储单元190和源极线SL之间且其栅电极与选择线G_2电连接的n个选择晶体管182。
就是说，位线BL通过选择晶体管180与第一行的存储单元190的晶体管160的漏电极电连接。另外，源极线SL通过选择晶体管182与第m行的存储单元190的晶体管160的源电极电连接。另外，第一信号线S1与所有晶体管162的漏电极电连接，第k列(k为1以上且n以下的自然数)的信号线S2_k与第k列的存储单元190的晶体管162的栅电极电连接，并且第k行的字线WL与第k行的存储单元190的电容元件164的电极的一方电连接。
另外，第二信号线S2与位线平行，并与邻近的存储单元190的晶体管162电连接。
图2所示的半导体装置中的第k行的存储单元190的节点FG与图18A-1所示的结构相同。在此，在第k行中，因为使用氧化物半导体的晶体管162的截止电流极小，所以在图2所示的半导体装置的存储单元190中也可以与图18A-1所示的半导体装置同样通过使晶体管162处于截止状态来极长时间地保持节点FG的电位。
另外，通过将存储单元190的晶体管162的栅电极电连接到与位线平行的第二信号线S2，可以利用施加到电容元件164的电压进行写入工作。因此，即使在对存储单元190写入多值信息时也不需要根据写入数据改变施加到晶体管162的漏电极的电压，所以可以省略控制写入电压的电路等的外围电路。
另外，不需要必须设置选择线G_1、选择线G_2、选择晶体管180及选择晶体管182，可以省略选择线G_1及选择晶体管180和选择线G_2及选择晶体管182中的任何一组。例如，如图3所示，也可以采用只设置相当于上述选择线G_2的选择线G和选择晶体管182的结构。
另外，如图4所示，也可以串联连接彼此邻近的存储单元190的晶体管162的源电极与漏电极。在此情况下也不需要必须设置选择线G_1、选择线G_2、选择晶体管180及选择晶体管182，可以省略选择线G_1及选择晶体管180和选择线G_2及选择晶体管182中的任何一组。例如，如图5所示，也可以采用只设置相当于上述选择线G_2的选择线G和选择晶体管182的结构。
在图5所示的半导体装置中，数据的写入、保持及读出基本上与图18A-1至18B的情况相同。但是，按每个列进行数据写入。这是因为：因为某个存储单元190的晶体管162的栅电极通过第二信号线S2与邻近的存储单元190的晶体管162的栅电极连接，所以难以按每个存储单元190进行写入工作。虽然作为具体写入工作的一个例子对节点FG施加电位V1、V2、V3和基准电位GND(VDD＞V3＞V2＞V1＞GND＝OV)中的任何一种的情况进行说明，但是对节点FG施加的电位关系不局限于此。另外，当对节点FG施加电位V1、V2、V3时保持的数据分别为数据“1”、“2”、“3”，并且当对节点FG施加基准电位GND时保持的数据为数据“0”。
首先，根据写入的数据对要写入数据的列的各存储单元190的电容元件164施加电位。对相同列的第二信号线S2施加V4(足够高的电位，例如VDD)，使要写入数据的存储单元190的OS晶体管的晶体管162处于导通状态而进行写入。另外，用来将电荷从第一信号线S1通过晶体管162注入到节点FG的写入电压为Von。在此，Von为比与位线连接的读出选择晶体管180的阈值电压足够高的电压。
当对存储单元190写入数据“0”时，对电容元件164施加Von，当对存储单元190写入数据“1”时，对电容元件164施加-(V1-Von)，当对存储单元190写入数据“2”时，对电容元件164施加-(V2-Von)，并且当对存储单元190写入数据“3”时，对电容元件164施加-(V3-Von)。此时，不管电容元件164施加有哪一种电压，都对写入时的节点FG施加电压Von。
此时，通过当写入数据“1”时对电容元件164施加GND进行写入，可以进一步简化外围电路。换言之，通过满足V1＝Von，可以减少一个需要调整的电压，从而可以简化外围电路。
通过将与保持对象的存储单元190连接的第二信号线S2的电位设定为GND来保持数据。当将第二信号线S2的电位固定为GND时，节点FG的电位被固定为写入时的电位。换言之，在进行了写入的存储单元190中，在电容元件164施加有对应于各写入数据的电位的状态下，节点FG的电位为Von。因此，当在对节点FG施加电位Von使其成为浮动状态之后将电容元件164的电位设定为GND时，写入有“1”的存储单元190的节点FG的电位成为V1，写入有“2”的存储单元190的节点FG的电位成为V2，写入有“3”的存储单元190的节点FG的电位成为V3，写入有“0”的存储单元190的节点FG的电位成为基准电位GND。
另外，因为第二信号线S2施加有GND，所以不管写入数据“0至3”中任一种，晶体管162都成为截止状态。因为晶体管162的截止电流极小，所以在长时间保持晶体管160的栅电极的电荷。如上所述，完成任意列的写入。
作为与读出对象的存储单元190连接的字线WL的电位选择GND、-(V1-Von)、-(V2-Von)中的任一种，将与读出对象之外的存储单元190连接的字线WL的电位设定为Von，且将选择线G_1及选择线G_2的电位设定为V4，来读出数据。
在将与读出对象的存储单元190连接的字线WL的电位设定为GND的情况下，当读出对象的存储单元190的节点FG施加有数据“1”、“2”、“3”时，晶体管160成为导通状态。另一方面，当节点FG施加有作为数据“0”的GND时，晶体管160成为截止状态。
同样地，当将与读出对象的存储单元190连接的字线WL的电位设定为-(V1-Von)时，在读出对象的存储单元190的节点FG施加有数据“2”或“3”的情况下，晶体管160成为导通状态，而在施加有数据“0”或“1”的情况下，晶体管160成为截止状态。当将与读出对象的存储单元190连接的字线WL的电位设定为-(V2-Von)时，只在读出对象的存储单元190的节点FG施加有数据“3”的情况下晶体管160成为导通状态，而在施加有数据“0”、“1”或“2”的情况下晶体管160成为截止状态。
另外，当将与读出对象之外的存储单元190连接的字线WL的电位设定为Von时，不管是读出对象之外的存储单元190写入有数据“0”的情况和写入有“1”、“2”、“3”的情况中的任一情况，晶体管160都成为导通状态。
另外，在根据图2的结构中，不能按任意存储单元190进行写入，而需要按每个列再次进行写入。其理由与按每个列进行写入的理由相同。就是说，这是因为：作为某个存储单元190的OS晶体管的晶体管162的栅电极通过第二信号线S2与作为邻近的存储单元190的OS晶体管的晶体管162的栅电极连接，而难以按每个存储单元190再次进行写入。
图6和图7示出根据图2的半导体装置的更详细的工作的时序图的例子。时序图中的S、BL等的名称示出被施加时序图所示的电位的布线，并且当有多个具有同样的功能的布线时，通过对布线名称的末尾附上_1、_2等来进行区别。
图6所示的时序图示出如下情况下的各布线的电位关系，该情况是：对任意的存储单元列(第k列)的第一行写入数据“1”，对第二行写入数据“2”，对第三行写入数据“3”，并对第k列的第四行至第m行写入数据“0”的情况。另外，图7所示的时序图示出如下情况下的各布线的电位关系，该情况是：在写入后，读出写入到任意第i行(i为1以上m以下的自然数)的数据的情况。另外，在图7中，V5为当读出时施加到BL的电位。
在写入中，根据写入到要写入的存储单元列的各存储单元190的数据从WL对电容元件164施加对应于写入数据的电位，对S2施加V4来使要写入的存储单元列的所有晶体管162处于导通状态，并对S1施加Von来使进行写入的所有存储单元190的节点FG的电位成为Von。
然后，通过将从WL施加到电容元件164的电位设定为GND，调整各节点FG的电位。图8示出此时的各布线的电位关系。即，当在写入后对电容元件164施加GND时，第k列第一行的电位变为V1，而写入有数据“1”。同样地，第k列第二行的电位变为V2而写入有数据“2”，第k列第三行的电位变为V3而写入有数据“3”，并且第k列第四行至第m行的节点FG变为GND而写入有数据“0”。
另外，在本实施方式所示的半导体装置中，当对第k行(k为1以上且m以下的自然数)的存储单元190进行写入时，需要使同一列的所有晶体管162都处于导通状态，所以需要按每个列进行存储单元阵列的写入。
如图7所示，在读出中，可以只利用当写入时施加到电容元件164的电压来完成读出。
在第i行读出中，将S2_1至S2_m设定为GND来使所有晶体管162处于截止状态，并对选择线G_1及选择线G_2施加电位V4来使选择晶体管180及选择晶体管182处于导通状态。另外，对与读出对象的第i行的存储单元190连接的WL_i按顺序施加GND、-(V1-Von)、-(V2-Von)，并且根据各电位时的BL的导通、非导通判断节点FG的电位，即写入有的数据是什么。另外，对与读出对象之外的存储单元190连接的WL施加电位Von。
在本说明书所公开的半导体装置的驱动方法中，当对存储单元进行写入时，即使位线BL施加有任何电位，也不影响到写入工作。因此，通过在进行写入的同时检测出位线BL的电位，可以在确认是否正常地进行写入的同时进行写入。因此，可以省略写入校验工作。
使用图1所示的时序图对本说明书所公开的半导体装置的驱动方法的一个方式进行说明。当对第k列进行写入时，使选择线G_1的选择晶体管180、选择线G_2的选择晶体管182处于导通状态，在位线BL_k施加有V5(用于读出的电压)的状态下进行写入。使施加到第一信号线S1的电压Von逐渐上升，来使进行写入的k列的所有存储单元的节点FG的电位上升。当k列的所有存储单元的节点FG的电位上升到一定电位，且k列的所有存储单元的晶体管160成为导通状态时，位线BL_k与源极线SL(SL的电位为0V)电连接，且位线BL_k的电位成为0V。在检测出位线BL_k的电位成为0V之后，转到下一列k+1的写入。
因此，因为在根据所公开的发明的一个方式的多值存储器中可以省略所需要的写入校验工作，所以可以进行高速写入。另外，因为即使省略校验工作也可以按每个列以最合适的写入电压进行写入，所以晶体管160的阈值电压的分布变窄。因此，因为缩小用于写入的电压范围，所以可以实现低耗电量化。
另外，当省略选择线G_1及选择晶体管180和选择线G_2及选择晶体管182中的一组而如图3和图5所示只设置相当于上述选择线G_2的选择线G以及选择晶体管182时，也可以基本上与上述工作同样进行数据的写入、保持、读出及一同擦除。
在本实施方式所示的半导体装置中，因为使用氧化物半导体的晶体管的截止电流极小，所以通过使用该晶体管可以在极长期保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供给(但是，优选固定电位)，也可以在长期保持存储内容。
另外，在本实施方式所示的半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电子，所以完全不会发生栅极绝缘层的劣化等的问题。就是说，根据所公开的发明的半导体装置对写入次数没有限制，这是现有的非易失性存储器所存在的问题，所以可以显著提高可靠性。再者，因为是根据晶体管的导通状态或截止状态而进行信息的写入，所以容易实现高速工作。另外，还有不需要用于擦除信息的工作的优点。
此外，因为使用氧化物半导体以外的材料的晶体管可以实现充分的高速工作，所以通过将该晶体管与使用氧化物半导体的晶体管组合使用，可以充分确保半导体装置的工作(例如，信息的读出工作)的高速性。另外，通过利用使用氧化物半导体以外的材料的晶体管，可以良好地实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。
如此，通过将使用氧化物半导体以外的材料的晶体管(作更广义解释，能够进行充分的高速工作的晶体管)与使用氧化物半导体的晶体管(作更广义解释，截止电流足够小的晶体管)设置为一体，可以实现具有从来没有的特征的半导体装置。
另外，在本实施方式所示的半导体装置中，与位线平行地配置控制写入晶体管的导通截止的信号线。在储存大于二级的数据(多值)的写入的情况下，通过根据写入数据改变存储单元的电容部的电位(改变字线WL的电位)，可以以一个写入数据的电位对节点FG写入多值。虽然在现有的技术中需要准备各级电位以写入多值，但是在本实施方式中只要有一个写入电位即可。由此，不需要现有技术所需的生成各电位的电路，可以简化外围电路，从而可以将存储器本身缩小化。
另外，本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。
实施方式2
在本实施方式中，参照图5及图9A至图13C对根据所公开的发明的一个方式的半导体装置的结构及其制造方法进行说明。
图9A和9B示出图5的电路图所示的半导体装置的存储单元190的结构的一个例子。图9A示出半导体装置的截面，并且图9B示出半导体装置的平面。另外，在图9B的平面图中，省略绝缘层154、绝缘层172、布线171及布线158来简化附图。在此，在图9A中，与图9B的A1-A2平行的方向为图5的电路图中的列方向，而与A1-A2垂直的方向为图5的电路图中的行方向。图9A和9B所示的半导体装置在其下部具有使用第一半导体材料的晶体管160，并且在其上部具有使用第二半导体材料的晶体管162。另外，在图9A和9B中示出第一行的晶体管160及晶体管162，但是，如图5的电路图所示那样，第一行至第m行的晶体管160及晶体管162的源电极(源区)与漏电极(漏区)彼此串联连接。
在此，第一半导体材料和第二半导体材料优选为不同的材料。例如，可以使用氧化物半导体以外的半导体材料(硅等)作为第一半导体材料，并且使用氧化物半导体作为第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管由于其特性而能够长期保持电荷。
另外，虽然对上述晶体管都为n沟道型晶体管的情况进行说明，但是当然可以使用p沟道型晶体管。此外，由于所公开的发明的技术特征在于为了保持信息将如氧化物半导体那样能够充分降低截止电流的半导体材料用于晶体管162，因此不需要将用于半导体装置的材料或半导体装置的结构等的半导体装置的具体结构限定于在此所示的结构。
图9A和9B中的晶体管160包括：设置在含有半导体材料(例如，硅等)的衬底100中的沟道形成区116a；夹着沟道形成区116a地设置的杂质区120a及杂质区120b；与杂质区120a及杂质区120b接触的金属化合物区124a及金属化合物区124b；设置在沟道形成区116a上的栅极绝缘层108a；以及设置在栅极绝缘层108a上的栅电极110。另外，虽然有时在附图中不明确示出源电极或漏电极，但是为了方便起见，有时将这种状态也称作晶体管。此外，在此情况下，为了说明晶体管的连接关系，有时将源区和漏区分别称作源电极和漏电极。就是说，在本说明书中，“源电极”的记载有可能包括源区，并且“漏电极”的记载有可能包括漏区。
在此，第一行至第m行的晶体管160共同使用用作源区或漏区的杂质区120及金属化合物区124串联连接。就是说，用作第1-1行(1为2以上且m以下的自然数)的晶体管160的源区的杂质区120及金属化合物区124起到第1行上的晶体管160的漏区的作用。像这样，通过串联连接存储单元190中的晶体管160，可以在各存储单元190之间共同使用晶体管160的源区及漏区。因此，可以容易使晶体管160的平面布局与后述的晶体管162的平面布局重叠，从而可以降低存储单元190所占的面积。
此外，在衬底100上围绕晶体管160地设置有元件分离绝缘层106，并且覆盖晶体管160地设置有绝缘层128。另外，为了实现高集成化，优选采用如图9A和9B所示那样晶体管160不具有侧壁绝缘层的结构。另一方面，在重视晶体管160的特性时，也可以在栅电极110侧面设置侧壁绝缘层，并且设置包括杂质浓度不同的区域的杂质区120。
在此，绝缘层128优选具有平坦性良好的表面，例如，绝缘层128的表面的均方根(RMS)粗糙度优选为1nm以下。
图9A和9B所示的晶体管162包括：形成在绝缘层128上的埋入在绝缘层140中的源电极142a及漏电极142b；与绝缘层140、源电极142a及漏电极142b的一部分接触的氧化物半导体层144；覆盖氧化物半导体层144的栅极绝缘层146；以及在栅极绝缘层146上与氧化物半导体层144重叠地设置的栅电极148。另外，栅电极148用作图5所示的电路图中的第二信号线S2。
在此，氧化物半导体层144优选通过充分去除氢等杂质或者供应足够的氧而被高纯度化。具体而言，例如，将氧化物半导体层144的氢浓度设定为5×1019atoms/cm3以下，优选设定为5×1018atoms/cm3以下，更优选设定为5×1017atoms/cm3以下。另外，上述氧化物半导体层144中的氢浓度利用二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测量。如此，在氢浓度被充分降低，并通过被供给足够的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧化物半导体层144中，起因于氢等的施主的载流子密度低于1×1012/cm3，优选低于1×1011/cm3，更优选低于1.45×1010/cm3。另外，例如，室温(25℃)下的截止电流(在此，每单位沟道宽度(1μm)的值)为100zA(1zA(仄普托安培)为1×10-21A)以下，优选为10zA以下。像这样，通过采用i型化(本征化)或实质上i型化的氧化物半导体，可以得到截止电流特性极为优越的晶体管162。
此外，优选绝缘层140的表面的与氧化物半导体层144接触的区域的均方根粗糙度(RMS)为1nm以下。像这样，通过在均方根粗糙度(RMS)为1nm以下的极为平坦的区域中设置晶体管162的沟道形成区，即使在将晶体管162微型化的情况下也防止短沟道效应等不良现象的发生，而可以提供具有良好特性的晶体管162。
此外，第一行至第m行的晶体管162互相共同使用源电极142a及漏电极142b串联连接。就是说，第1-1(1为2以上且m以下的自然数)行的晶体管162的源电极142a和第1行的晶体管162的漏电极142b使用同一导电层形成。
像这样，通过串联连接存储单元190的晶体管162，可以在各存储单元190之间共同使用晶体管162的源电极142a和漏电极142b。由此，在存储单元190的平面布局中只包括晶体管162的源电极142a及漏电极142b中的一方。就是说，可以将存储单元190的平面布局的列方向上的长度设定为栅电极148和源电极142a的列方向上的长度左右。
相比之下，在将存储单元190的晶体管162并联连接且在各存储单元190中分别设置晶体管162的源电极142a及漏电极142b的情况下，在存储单元190的平面布局中包括晶体管162的源电极142a及漏电极142b的双方。
因此，通过作为存储单元190的平面布局采用如图9A和9B所示的结构，可以减小存储单元190所占的面积。例如，当最小加工尺寸为F时，可以将存储单元190所占的面积设定为4F2至12F2。如上所述，可以实现半导体装置的高集成化且增大每单位面积的存储容量。
图9A和9B中的电容元件164包括源电极142a、氧化物半导体层144、栅极绝缘层146、栅极绝缘层146上的绝缘层150以及电极152。就是说，源电极142a用作电容元件164的一方电极，并且电极152用作电容元件164的另一方电极。在此，由于第1-1(1为2以上且m以下的自然数)行的电容元件164的一方电极为第1-1(1为2以上且m以下的自然数)行的晶体管162的源电极142a，所以可以容易使电容元件164的平面布局与晶体管162的平面布局重叠，从而可以减小存储单元190所占的面积。此外，通过在绝缘层150上形成电极152，与在相同层中形成电极152和栅电极148时相比，可以在与晶体管162的平面布局重叠的范围内容易增大电极152的面积。另外，电极152用作图5所示的电路图中的字线WL。
在晶体管162上设置有绝缘层150，并且在绝缘层150及电容元件164的电极152上设置有绝缘层154。在绝缘层150和绝缘层154中形成有到达栅电极148的开口，并且在该开口中形成有电极170。通过在绝缘层154上以与埋入在绝缘层154中地形成的电极170接触的方式形成布线171，栅电极148与布线171电连接。在绝缘层154和布线171上设置有绝缘层172。
在形成于栅极绝缘层146、绝缘层150、绝缘层154及绝缘层172中的开口中设置有电极156，并且在绝缘层172上形成有与电极156连接的布线158。布线158与用作晶体管160的漏区的金属化合物区124b通过如下电极电连接，上述电极为：设置在形成于栅极绝缘层146、绝缘层150、绝缘层154及绝缘层172中的开口中的电极156；埋入在绝缘层140中的漏电极142b；以及埋入在绝缘层128中的电极126。在此，布线158用作图5所示的电路中的位线BL。
通过采用上述结构，作为包括晶体管160、晶体管162及电容元件164的存储单元190的平面布局的尺寸，可以将行方向的长度设定为布线158的宽度左右且将列方向上的长度设定为栅电极148和源电极142a的列方向上的长度左右。通过采用这种平面布局，可以实现图5所示的电路的高集成化。例如，当将最小加工尺寸设为F时，可以将存储单元所占的面积设定为4F2至12F2。因此，可以增大半导体装置的每单位面积的存储容量。
另外，根据所公开的发明的半导体装置的结构不局限于图9A和9B所示的结构。所公开的发明的一个方式的技术特征在于形成使用氧化物半导体和氧化物半导体以外的材料的叠层结构。因此，可以适当地改变电极的连接关系等的详细结构。
下面，对上述半导体装置的制造方法的一个例子进行说明。在下文中，首先参照图10A至图11D对下部的晶体管160的制造方法进行说明，然后，参照图12A至图13C对上部的晶体管162及电容元件164的制造方法进行说明。
首先，准备含有半导体材料的衬底100(参照图10A)。作为含有半导体材料的衬底100，可以采用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。这里示出作为含有半导体材料的衬底100使用单晶硅衬底时的一个例子。另外，一般来说，“SOI衬底”是指在绝缘表面上设置有硅半导体层的衬底，而在本说明书等中，“SOI衬底”这一词的概念还包括在绝缘表面上设置有含有硅以外的材料的半导体层的衬底。也就是说，“SOI衬底”所包括的半导体层不局限于硅半导体层。此外，SOI衬底还包括在玻璃衬底等绝缘衬底上隔着绝缘层设置有半导体层的衬底。
作为含有半导体材料的衬底100，特别优选使用硅等的单晶半导体衬底，因为这样可以使半导体装置的读出工作高速化。
另外，为了控制晶体管的阈值电压，也可以对后面成为晶体管160的沟道形成区116a及选择晶体管182(在图9A至图13C中未图示，参照图5)的沟道形成区域116b添加杂质元素。在此，添加以使p沟道型的晶体管160及选择晶体管182(在图9A至图13C中未图示，参照图5)的阈值电压成为正值的方式赋予导电性的杂质元素。当半导体材料为硅时，作为该赋予导电性的杂质，例如有硼、铝、镓等。另外，优选在添加杂质元素后进行加热处理，来实现杂质元素的活化、或改善当添加杂质元素时产生的缺陷等。
在衬底100上形成保护层102，该保护层102成为用来形成元件分离绝缘层的掩模(参照图10A)。作为保护层102，例如可以使用以氧化硅、氮化硅、氧氮化硅等为材料的绝缘层。
接下来，将上述保护层102用作掩模进行蚀刻来去除衬底100的的一部分的不被保护层102覆盖的区域(露出的区域)。据此，形成与其他半导体区分离的半导体区104(参照图10B)。作为该蚀刻优选采用干蚀刻法，但是也可以采用湿蚀刻法。可以根据被蚀刻材料适当地选择蚀刻气体或蚀刻液。
接下来，通过覆盖半导体区104地形成绝缘层，并选择性地去除与半导体区104重叠的区域的绝缘层，来形成元件分离绝缘层106(参照图10C)。该绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。作为绝缘层的去除方法，有CMP(化学机械抛光)处理等的抛光处理或蚀刻处理等，而可以使用其中任何方法。另外，在形成半导体区104之后或在形成元件分离绝缘层106之后去除上述保护层102。
接下来，在半导体区104的表面上形成绝缘层，并且在该绝缘层上形成含有导电材料的层。
绝缘层在后面成为栅极绝缘层，例如可以通过对半导体区104的表面进行热处理(热氧化处理或热氮化处理等)形成。也可以采用高密度等离子体处理代替热处理。例如可以使用He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等的混合气体进行高密度等离子体处理。当然，也可以利用CVD法或溅射法等形成绝缘层。该绝缘层优选采用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的铝酸铪(HfAlxOy(x＞0，y＞0)等的单层结构或叠层结构。此外，例如可以将绝缘层的厚度设定为1nm以上且100nm以下，优选设定为10nm以上且50nm以下。
含有导电材料的层可以使用铝、铜、钛、钽、钨等的金属材料形成。此外，也可以使用多晶硅等的半导体材料形成含有导电材料的层。对其形成方法也没有特别的限制，可以采用蒸镀法、CVD法、溅射法、旋涂法等各种成膜方法。另外，在本实施方式中示出使用金属材料形成含有导电材料的层时的一个例子。
然后，对绝缘层及含有导电材料的层选择性地进行蚀刻，形成栅极绝缘层108及栅电极110(参照图10C)。
接下来，对半导体区104添加磷(P)或砷(As)等形成沟道形成区116及杂质区120(杂质区120a、杂质区120b)(参照图10D)。另外，虽然这里为了形成n型晶体管添加磷或砷，但是在形成p型晶体管时添加硼(B)或铝(Al)等杂质元素即可。在此，可以适当地设定所添加的杂质的浓度，并且当将半导体元件高度微型化时，优选提高其浓度。
另外，也可以在栅电极110的周围形成侧壁绝缘层，并形成以不同浓度添加有杂质元素的杂质区。
接下来，覆盖栅电极110及杂质区120等地形成金属层122(参照图11A)。该金属层122可以利用真空蒸镀法、溅射法或旋涂法等各种成膜方法形成。金属层122优选使用与构成半导体区104的半导体材料起反应而成为低电阻金属化合物的金属材料形成。作为这种金属材料，例如有钛、钽、钨、镍、钴、铂等。
接下来，进行热处理来使上述金属层122与半导体材料起反应。据此，形成与杂质区120(杂质区120a、杂质区120b)接触的金属化合物区124(金属化合物区124a、金属化合物区124b)(参照图11A)。另外，当使用多晶硅等作为栅电极110时，还在栅电极110的与金属层122接触的部分中形成金属化合物区。
作为上述热处理，例如可以采用利用闪光灯的照射的热处理。当然，也可以采用其他热处理方法，但是，为了提高形成金属化合物时的化学反应的控制性，优选采用可以在极短时间内完成热处理的方法。另外，上述金属化合物区是因金属材料与半导体材料起反应而形成的区域，因此是导电性充分得到提高的区域。通过形成该金属化合物区，可以充分降低电阻，而可以提高元件特性。另外，在形成金属化合物区124之后，去除金属层122。
接下来，以与晶体管160的金属化合物区124b上接触的方式形成电极126(参照图11B)。电极126通过在使用如溅射法等的PVD法、等离子体CVD法等的CVD法形成导电层之后将该导电层蚀刻加工为所希望的形状来形成。此外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。详细内容与后述的源电极142a、漏电极142b等相同。
通过上述步骤形成使用含有半导体材料的衬底100的晶体管160(参照图11C)。这种晶体管160具有能够进行高速工作的特征。因此，通过作为读出用晶体管使用该晶体管，可以高速进行信息的读出。
接下来，覆盖通过上述步骤形成的各构成要素地形成绝缘层128(参照图11C)。绝缘层128可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。尤其是，优选将低介电常数(low-k)材料用于绝缘层128，因为这样可以充分降低由于各种电极或布线重叠而产生的电容。另外，作为绝缘层128也可以采用使用上述材料的多孔绝缘层。因为多孔绝缘层的介电常数比高密度的绝缘层的介电常数低，所以若采用多孔绝缘层，则可以进一步降低起因于电极或布线的电容。此外，绝缘层128也可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成。另外，虽然这里采用单层结构的绝缘层128，但是所公开的发明的一个方式不局限于此。也可以作为绝缘层128采用两层以上的叠层结构。
然后，作为形成晶体管162及电容元件164之前的处理，对绝缘层128进行CMP处理，以使栅电极110及电极126的顶面露出(参照图11D)。作为使栅电极110的顶面露出的处理，除了CMP处理以外还可以采用蚀刻处理等，但是为了提高晶体管162的特性，优选使绝缘层128的表面尽可能地平坦。例如，优选使绝缘层128的表面的均方根粗糙度(RMS)为1nm以下。
另外，也可以在上述各步骤前后还包括形成电极、布线、半导体层、绝缘层等的步骤。例如，也可以采用由绝缘层及导电层的叠层结构构成的多层布线结构作为布线的结构，来实现高度集成化的半导体装置。
下面，在栅电极110、电极126及绝缘层128等上形成导电层，并且选择性地对该导电层进行蚀刻，来形成源电极142a以及漏电极142b(参照图12A)。
导电层可以利用如溅射法等的PVD法或如等离子体CVD法等的CVD法形成。此外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼、钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。
导电层既可以采用单层结构又可以采用两层以上的叠层结构。例如，可以举出：钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠钛膜的双层结构；在氮化钛膜上层叠钛膜的双层结构；层叠钛膜、铝膜及钛膜的三层结构等。另外，当作为导电层采用钛膜或氮化钛膜的单层结构时，有容易将该导电层加工成具有锥形形状的源电极142a及漏电极142b的优点。
此外，导电层也可以使用导电金属氧化物形成。作为导电金属氧化物，可以采用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，有时缩写为ITO)、氧化铟氧化锌合金(In2O3-ZnO)或者通过在这些金属氧化物材料中含有硅或氧化硅而形成的金属氧化物。
另外，虽然可以采用干蚀刻或湿蚀刻进行导电层的蚀刻，但是为了微型化，优选采用控制性良好的干蚀刻。此外，也可以以使所形成的源电极142a及漏电极142b具有锥形形状的方式进行导电层的蚀刻。例如可以将锥形角设定为30°以上且60°以下。
上部的晶体管162的沟道长度(L)取决于源电极142a的上端部与漏电极142b的上端部之间的间隔。另外，在形成沟道长度(L)短于25nm的晶体管的情况下，优选利用波长短即几nm至几十nm的超紫外线(Extreme Ultraviolet)进行形成掩模时的曝光。利用超紫外线的曝光的分辨率高且景深大。因此，可以将后面形成的晶体管的沟道长度(L)设定为短于2μm，优选设定为10nm以上且350nm(0.35μm)以下，而可以提高电路的工作速度。另外，也可以通过微型化降低半导体装置的耗电量。
另外，也可以在绝缘层128上设置用作基底的绝缘层。该绝缘层可以利用PVD法或CVD法等形成。
接着，在以覆盖源电极142a及漏电极142b的方式形成绝缘层140之后，以使源电极142a及漏电极142b露出的方式通过CMP(化学机械抛光)处理将绝缘层140平坦化(参照图12A)。
绝缘层140可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。因为后面绝缘层140接触于氧化物半导体层144，所以特别优选利用使用氧化硅的材料。对绝缘层140的形成方法没有特别的限制，但是考虑绝缘层140与氧化物半导体层144接触的状态，优选绝缘层140使用充分地降低氢的方法形成。作为这种方法，例如有溅射法。当然，也可以使用等离子体CVD法等的其他成膜法。
另外，以使源电极142a及漏电极142b的表面的至少一部分露出的条件进行CMP(化学机械抛光)处理。另外，优选以使绝缘层140表面的均方根(RMS)粗糙度为1nm以下(优选为0.5nm以下)的条件进行该CMP处理。通过使用这种条件进行CMP处理，可以提高后面形成氧化物半导体层144的表面的平坦性，而提高晶体管162的特性。
另外，可以进行只有一次的CMP处理或多次的CMP处理。当分多次进行CMP处理时，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。通过如此将抛光率彼此不同的抛光组合，可以进一步提高绝缘层140的表面的平坦性。
接下来，在以与源电极142a的顶面、漏电极142b的顶面及绝缘层140的顶面中的一部分接触的方式形成氧化物半导体层之后，对该氧化物半导体层选择性地进形蚀刻来形成氧化物半导体层144。
作为氧化物半导体层144，可以使用如下氧化物来形成：四元金属氧化物的In-Sn-Ga-Zn-O类；三元金属氧化物的In-Ga-Zn-O类、In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类；二元金属氧化物的In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-Mg-O类、Sn-Mg-O类、In-Mg-O类；In-O类、Sn-O类、Zn-O类等。另外，上述氧化物半导体也可以包含SiO2。
尤其是In-Ga-Zn-O类的氧化物半导体材料具有无电场时的电阻足够高而可以充分降低截止电流且场效应迁移率高的特征，因此适用于用于半导体装置的半导体材料。
作为In-Ga-Zn-O类的氧化物半导体材料的典型例子，有表示为InGaO3(ZnO)m(m＞0)的氧化物半导体材料。此外，还有使用M代替Ga的表示为InMO3(ZnO)m(m＞0)的氧化物半导体材料。在此，M表示选自镓(Ga)、铝(Al)、铁(Fe)、镍(Ni)、锰(Mn)、钴(Co)等中的一种金属元素或多种金属元素。例如，作为M，可以采用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述组成是根据结晶结构而导出的，仅表示一个例子。
另外，当作为氧化物半导体使用In-Zn-O类材料时，将所使用的靶材的组成比设定为原子数比为In∶Zn＝50∶1至1∶2(换算为摩尔数比则为In2O3∶ZnO＝25∶1至1∶4)，优选为In∶Zn＝20∶1至1∶1(换算为摩尔数比则为In2O3∶ZnO＝10∶1至1∶2)，更优选为In∶Zn＝15∶1至1.5∶1(换算为摩尔数比则为In2O3∶ZnO＝15∶2至3∶4)。例如，作为用来形成In-Zn-O类氧化物半导体的靶材，当原子数比为In∶Zn∶O＝X∶Y∶Z时，满足Z＞1.5X+Y。
作为用于以溅射法形成氧化物半导体层144的氧化物靶材，优选使用由In∶Ga∶Zn＝1∶x∶y(x为0以上，y为0.5以上且5以下)的组成比表示的靶材。例如，可以使用其组成比为In∶Ga∶Zn＝1∶1∶1[原子比](x＝1，y＝1)(即，In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比])的靶材等。另外，还可以使用组成比为In∶Ga∶Zn＝1∶1∶0.5[原子比](x＝1，y＝0.5)、In∶Ga∶Zn＝1∶1∶2[原子比](x＝1，y＝2)、In∶Ga∶Zn＝1∶0∶1[原子比](x＝0，y＝1)的靶材。
在本实施方式中，利用使用In-Ga-Zn-O类金属氧化物靶材的溅射法形成非晶结构的氧化物半导体层144。此外，其厚度为1nm以上且50nm以下，优选为2nm以上且20nm以下，更优选为3nm以上且15nm以下。
金属氧化物靶材中的金属氧化物的相对密度为80％以上，优选为95％以上，更优选为99.9％以上。通过使用相对密度高的金属氧化物靶材，可以形成结构致密的氧化物半导体层。
作为形成氧化物半导体层144时的气氛，优选采用稀有气体(典型为氩)气氛、氧气氛、或稀有气体(典型为氩)和氧的混合气氛。具体地说，例如，优选采用氢、水、羟基、氢化物等杂质被去除到1ppm以下的浓度(优选为10ppb以下的浓度)的高纯度气体气氛。
当形成氧化物半导体层144时，例如在保持为减压状态的处理室内固定被处理物，并且以使被处理物的温度成为100℃以上且低于550℃，优选成为200℃以上且400℃以下的方式加热被处理物。或者，也可以将形成氧化物半导体层144时的被处理物的温度设定为室温(25℃±10℃)。然后，一边去除处理室内的水分一边将氢及水等被去除了的溅射气体引入到该处理室内，并且使用上述靶材，从而形成氧化物半导体层144。通过一边加热被处理物一边形成氧化物半导体层144，可以降低包含在氧化物半导体层144中的杂质。此外，可以减轻因溅射而造成的损伤。为了去除处理室内的水分，优选使用吸附式真空泵。例如，可以使用低温泵、离子泵、钛升华泵等。此外，也可以使用具备冷阱的涡轮泵。由于通过使用低温泵等排气来可以从处理室去除氢及水等，所以可以降低氧化物半导体层中的杂质浓度。
作为氧化物半导体层144的形成条件，例如可以采用如下条件：被处理物与靶材之间的距离为170mm；压力为0.4Pa；直流(DC)功率为0.5kW；气氛为氧(氧100％)气氛、氩(氩100％)气氛或氧和氩的混合气氛。另外，当利用脉冲直流(DC)电源时，可以减少尘屑(成膜时产生的粉状物质等)并且膜厚分布也变得均匀，所以脉冲直流(DC)电源是优选的。将氧化物半导体层144的厚度设定为1nm以上且50nm以下，优选设定为2nm以上且20nm以下，更优选设定为3nm以上且15nm以下。通过采用根据所公开的发明的结构，即使在使用上述厚度的氧化物半导体层144的情况下，也可以抑制因微型化而导致的短沟道效应。但是，由于氧化物半导体层的适当的厚度根据所采用的氧化物半导体材料及半导体装置的用途等不同，所以也可以根据所使用的材料及用途等设定其厚度。另外，因为通过如上所述那样形成绝缘层140，可以充分地使形成相当于氧化物半导体层144的沟道形成区的部分的表面平坦化，所以也可以适当地形成厚度小的氧化物半导体层。此外，如图12B所示，优选将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状。与氧化物半导体层144的截面形状不平坦的情况相比，通过将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状，可以减少泄漏电流。
另外，也可以在通过溅射法形成氧化物半导体层144之前进行引入氩气体产生等离子体的反溅射，来去除附着在形成表面(例如，绝缘层140的表面)的附着物。在通常的溅射中使离子碰撞到溅射靶材，而这里的反溅射与其相反，反溅射是指通过使离子碰撞到处理表面来进行表面改性的方法。作为使离子碰撞到处理表面的方法，有通过在氩气氛下对处理表面一侧施加高频电压，而在被处理物附近产生等离子体的方法等。另外，也可以采用氮、氦、氧等气氛代替氩气氛。
在形成氧化物半导体层144之后，优选对氧化物半导体层144进行热处理(第一热处理)。通过该第一热处理，可以去除氧化物半导体层144中的过剩的氢(包括水、羟基)，改善氧化物半导体层144的结构，从而可以降低能隙中的缺陷能级。将第一热处理的温度例如设定为300℃以上且低于550℃，优选设定为400℃以上且500℃以下。
作为热处理，例如，可以将被处理物放在使用电阻发热体等的电炉中，并在氮气氛下以450℃进行1小时的加热。在此期间，不使氧化物半导体层接触大气，以防止水及氢混入到氧化物半导体层中。
热处理装置不局限于电炉，还可以使用利用来自被加热的气体等的介质的热传导或热辐射来加热被处理物的装置。例如，可以使用如GRTA(Gas Rapid Thermal Anneal，气体快速热退火)装置、LRTA(LampRapid Thermal Anneal，灯快速热退火)装置等RTA(Rapid ThermalAnneal，快速热退火)装置。LRTA装置是一种利用卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、或者高压汞灯等的灯发射的光(电磁波)的辐射来加热被处理物的装置。GRTA装置是一种利用高温气体进行热处理的装置。作为气体，使用即使进行热处理也不与被处理物起反应的惰性气体，如氩等的稀有气体或氮等。
例如，作为第一热处理也可以进行GRTA处理，其中将被处理物放在被加热的惰性气体气氛中，在加热几分钟后，将被处理物从该惰性气体气氛中取出。通过采用GRTA处理，可以在短时间内进行高温热处理。此外，即使温度超过被处理物的耐热温度，也可以采用GRTA处理。另外，也可以在处理中将惰性气体换为含有氧的气体。这是因为如下缘故：通过在含有氧的气氛下进行第一热处理，可以降低因氧缺损而产生的能隙中的缺陷能级。
另外，作为惰性气体气氛，优选采用以氮或稀有气体(氦、氖、氩等)为主要成分且不含有水、氢等的气氛。例如，将引入热处理装置中的氮或如氦、氖、氩等的稀有气体的纯度设定为6N(99.9999％)以上，优选设定为7N(99.99999％)以上(即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下)。
不管是上述哪一种情况，通过进行第一热处理降低杂质形成i型(本征半导体)或无限趋近于i型的氧化物半导体层，而可以得到具有极为优良的特性的晶体管。
另外，因为上述热处理(第一热处理)具有去除氢及水等的作用，所以也可以将该热处理称为脱水化处理或脱氢化处理等。该脱水化处理、脱氢化处理也可以在形成氧化物半导体层144之后、在形成栅极绝缘层146之后或在形成栅电极之后等时机进行。此外，这种脱水化处理、脱氢化处理不限于一次，也可以进行多次。
氧化物半导体层144的蚀刻可以在上述热处理之前或在上述热处理之后进行。此外，从元件的微型化的观点来看，优选采用干蚀刻，但是也可以采用湿蚀刻。可以根据被蚀刻材料适当地选择蚀刻气体及蚀刻液。另外，当元件中的泄漏等不成为问题时，也可以不将氧化物半导体层加工为岛状。
也可以在氧化物半导体层144与源电极142a、漏电极142b之间设置用作源区及漏区的氧化物导电层作为缓冲层。
作为形成氧化物导电层的方法，使用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法、喷射法。作为氧化物导电层的材料，可以使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等。在50nm以上且300nm以下的范围内适当地选择膜厚度。另外，也可以使上述材料含有氧化硅。
可以使用与源电极142a、漏电极142b相同的光刻工序加工氧化物导电层的形状。另外，也可以在用来形成氧化物半导体层144的光刻工序中还利用相同的掩模加工该氧化物导电层的形状。
通过在氧化物半导体层144与源电极142a、漏电极142b之间设置作为源区及漏区的氧化物导电层，可以实现源区及漏区的低电阻化，而可以实现晶体管162的高速工作。
另外，通过采用具有氧化物半导体层144、氧化物导电层、漏电极142b的结构，可以提高晶体管162的耐压。
从提高外围电路(驱动电路)的频率特性的观点而言，也作为源区及漏区使用氧化物导电层是有效的。这是因为如下缘故：与金属电极(钼或钨等)和氧化物半导体层的接触相比，金属电极(钼或钨等)和氧化物导电层的接触可以降低接触电阻。通过使氧化物导电层介于氧化物半导体层与源电极层及漏电极层之间，可以降低接触电阻，从而可以提高外围电路(驱动电路)的频率特性。
接下来，覆盖氧化物半导体层144地形成栅极绝缘层146(参照图12B)。
栅极绝缘层146可以利用CVD法或溅射法等形成。此外，栅极绝缘层146优选含有氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的铝酸铪(HfAlxOy(x＞0，y＞0))等。另外，栅极绝缘层146既可以采用单层结构又可以采用叠层结构。此外，虽然对栅极绝缘层146的厚度没有特别的限制，但是当将半导体装置微型化时，优选将栅极绝缘层146形成为较薄，以确保晶体管的工作。例如，当使用氧化硅时，可以将栅极绝缘层146的厚度形成为1nm以上且100nm以下，优选形成为10nm以上且50nm以下。
但是，当如上所述那样将栅极绝缘层形成为较薄时，有发生因隧道效应等而引起的栅极泄漏的问题。为了解决栅极泄漏的问题，优选作为栅极绝缘层146使用氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的硅酸铪(HfSixOy(x＞0，y＞0))、添加有氮的铝酸铪(HfAlxOy(x＞0，y＞0))等高介电常数(high-k)材料。通过将high-k材料用于栅极绝缘层146，不但可以确保电特性，而且还可以将栅极绝缘层146形成为较厚以抑制栅极泄漏。例如，氧化铪的相对介电常数为15左右，该值比氧化硅的相对介电常数的3至4大得多。通过采用这种材料，容易得到换算为氧化硅时薄于15nm，优选为2nm以上且10nm以下的栅极绝缘层。另外，还可以采用含有high-k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一种的膜的叠层结构。
另外，如栅极绝缘层146，优选作为与氧化物半导体层144接触的膜使用金属氧化物膜。例如，金属氧化物膜使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等的材料形成。另外，金属氧化物膜也可以使用包含第13族元素和氧的材料形成。作为包含第13族元素和氧的材料，例如，有包含氧化镓、氧化铝、氧化铝镓以及氧化镓铝中的任何一种或多种的材料等。这里，“氧化铝镓”是指铝含量(at.％)多于镓含量(at.％)的物质，而“氧化镓铝”是指镓含量(at.％)为铝含量(at.％)以上的物质。金属氧化物膜可以使用上述材料的单层结构或叠层结构形成。
优选在形成栅极绝缘层146之后，在惰性气体气氛下或在氧气氛下进行第二热处理。热处理的温度为200℃以上且450℃以下，优选为250℃以上且350℃以下。例如，在氮气氛下以250℃进行1小时的热处理即可。通过进行第二热处理，可以降低晶体管的电特性的偏差。此外，当栅极绝缘层146含有氧时，可以向氧化物半导体层144供应氧而填补该氧化物半导体层144的氧缺陷，从而形成i型(本征半导体)或无限趋近于i型的氧化物半导体层。
另外，虽然在本实施方式中在形成栅极绝缘层146后进行第二热处理，但是进行第二热处理的时机不局限于此。例如，也可以在形成栅电极后进行第二热处理。此外，既可以在第一热处理结束后接着进行第二热处理，又可以在第一热处理中兼并第二热处理或在第二热处理中兼并第一热处理。
如上那样，通过采用第一热处理和第二热处理中的至少一方，可以以使氧化物半导体层144尽量不含有其主要成分以外的杂质的方式实现高纯度化。
接下来，在栅极绝缘层146上形成栅电极148。
栅电极148可以在栅极绝缘层146上形成导电层后对该导电层选择性地进行蚀刻来形成。成为栅电极148的导电层可以利用如溅射法等的PVD法或如等离子体CVD法等的CVD法形成。详细内容与形成源电极142a或漏电极142b等的情况相同，可以参照有关内容。
通过上述步骤，完成使用高纯度化的氧化物半导体层144的晶体管162(参照图12C)。这种晶体管162具有截止电流被充分降低的特征。因此，通过将该晶体管用作写入用晶体管，可以长期保持电荷。
接下来，在栅极绝缘层146及栅电极148上形成绝缘层150(参照图12D)。绝缘层150可以利用PVD法或CVD法等形成。此外，还可以使用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝等无机绝缘材料的材料的单层或叠层形成绝缘层150。
另外，优选将低介电常数的材料或低介电常数的结构(多孔结构等)用于绝缘层150。通过降低绝缘层150的介电常数，可以降低产生在布线或电极等之间的电容而实现工作的高速化。
接下来，以与源电极142a重叠的方式在绝缘层150上形成电极152(参照图13A)。由于可以采用与栅电极148相同的方法及材料形成电极152，所以作为详细内容可以参照上述栅电极148的记载。通过上述步骤完成电容元件164。
接下来，在绝缘层150及电极152上形成绝缘层154。在绝缘层150、绝缘层154中形成到达栅电极148的开口之后，在该开口中形成电极170，并在绝缘层154上形成与电极170接触的布线171(参照图13B)。通过使用掩模等选择性地进行蚀刻来形成该开口。
接下来，在电极152及布线171上形成绝缘层172。接着，在栅极绝缘层146、绝缘层150、绝缘层154及绝缘层172中形成到达漏电极142b的开口之后，在该开口中形成电极156，并在绝缘层172上形成与电极156接触的布线158(参照图13C)。通过使用掩模等选择性地进行蚀刻来形成该开口。
绝缘层154及绝缘层172可以与绝缘层150同样利用PVD法或CVD法等形成。另外，绝缘层154及绝缘层172还可以使用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝等的无机绝缘材料的材料的单层或叠层形成。
另外，作为绝缘层154、绝缘层172，优选使用介电常数低的材料或介电常数低的结构(多孔结构等)。这是因为通过降低绝缘层154及绝缘层172的介电常数，可以降低产生在布线或电极等之间的电容，从而可以实现工作的高速化的缘故。
另外，优选将上述绝缘层154及绝缘层172的表面形成得较为平坦。这是由于：通过将绝缘层154及绝缘层172的表面形成得较为平坦，当将半导体装置微型化等时也可以顺利地在绝缘层154及绝缘层172上形成电极或布线等。另外，可以利用CMP(化学机械抛光)等方法进行绝缘层154及绝缘层172的平坦化。
电极170及电极156例如可以在利用PVD法或CVD法等在包括开口的区域中形成导电层之后，利用蚀刻处理或CMP等方法去除上述导电层的一部分来形成。
更具体而言，例如可以采用如下方法：在包括开口的区域中通过PVD法形成薄的钛膜，并且通过CVD法形成薄的氮化钛膜，然后填充开口地形成钨膜。在此，通过PVD法形成的钛膜具有将被形成面的氧化膜(自然氧化膜等)还原而降低与下部电极等(这里，漏电极142b)之间的接触电阻的功能。此外，后面形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。此外，也可以在形成使用钛或氮化钛等的阻挡膜之后，通过镀敷法形成铜膜。
布线171及布线158通过在利用如溅射法等的PVD法或如等离子体CVD法等的CVD法形成导电层之后将该导电层蚀刻加工为所希望的形状而形成。此外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼及钨中的元素或以上述元素为成分的合金等。作为导电层的材料，还可以使用选自锰、镁、锆、铍、钕、钪中的一种或组合这些的多种的材料。详细条件与源电极142a等相同。
另外，在上述步骤结束后，还可以形成各种布线或电极等。布线或电极可以采用所谓镶嵌法、双镶嵌法等方法形成。
通过上述步骤可以制造具有图5以及图9A和9B所示的结构的半导体装置。
在本实施方式所示的晶体管162中，由于氧化物半导体层144被高纯度化，所以其氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。此外，氧化物半导体层144的载流子密度比一般硅片的载流子密度(1×1014/cm3左右)小得多(例如，小于1×1012/cm3，更优选为小于1.45×1010/cm3)。并且，晶体管162的截止电流也足够小。例如，室温(25℃)下的晶体管162的截止电流(在此，每单位沟道宽度(1μm)的值)为100zA(1zA(仄普托安培)为1×10-21A)以下，优选为10zA以下。
通过使用这样高纯度化且本征化的氧化物半导体层144，容易充分降低晶体管162的截止电流。并且，通过使用这种晶体管162，可以制造能够极为长期保持存储内容的半导体装置。
此外，在本实施方式所示的半导体装置中，通过将构成半导体装置的各存储单元的使用氧化物半导体的晶体管串联连接，可以在存储单元之间共同使用利用氧化物半导体的晶体管的源电极及漏电极。由此，可以减小存储单元所占的面积，从而可以实现半导体装置的高集成化且增加每单位面积的存储容量。
本实施方式所示的结构及方法等可以与其他实施方式所示的结构及方法等适当地组合来实施。
实施方式3
在本实施方式中示出可应用于本说明书所公开的半导体装置的晶体管的例子。对于可应用于本说明书所公开的半导体装置的晶体管的结构没有特别的限制，例如可以采用具有顶栅结构或底栅结构的交错型及平面型等。另外，晶体管可以采用形成一个沟道形成区的单栅结构、形成两个沟道形成区的两栅(double gate)结构或形成三个沟道形成区的三栅结构。另外，还可以采用在沟道区的上下隔着栅极绝缘层配置两个栅电极层的双栅(dual gate)型。
图15A至15D示出可以应用于本说明书所公开的半导体装置(例如，实施方式1及实施方式2中的晶体管162)的晶体管的截面结构的实例。虽然图15A至15D所示的晶体管设置在绝缘层400上，但是也可以设置在玻璃衬底等的衬底上。另外，在将图15A至15D所示的晶体管应用于实施方式1及实施方式2中的晶体管162时，绝缘层400相当于绝缘层128。
图15A所示的晶体管410是底栅结构的薄膜晶体管之一，且还将其称为反交错型薄膜晶体管。
晶体管410在绝缘层400上包括栅电极层401、栅极绝缘层402、氧化物半导体层403、源电极层405a及漏电极层405b。另外，覆盖晶体管410地设置有层叠在氧化物半导体层403上的绝缘层407。在绝缘层407上还形成有绝缘层409。
图15B所示的晶体管420是被称为沟道保护型(也称为沟道停止型)的底栅结构之一，且还将其称为反交错型薄膜晶体管。
晶体管420在绝缘层400上包括栅电极层401、栅极绝缘层402、氧化物半导体层403、覆盖氧化物半导体层403的沟道形成区的用作沟道保护层的绝缘层427、源电极层405a及漏电极层405b。另外，覆盖晶体管420地形成有绝缘层409。
图15C所示的晶体管430是底栅型的薄膜晶体管，并且在作为具有绝缘表面衬底的绝缘层400上包括栅电极层401、栅极绝缘层402、源电极层405a、漏电极层405b及氧化物半导体层403。另外，覆盖晶体管430地设置有与氧化物半导体层403接触的绝缘层407。在绝缘层407上还形成有绝缘层409。
在晶体管430中，接触于绝缘层400及栅电极层401上地设置栅极绝缘层402，接触于栅极绝缘层402上地设置有源电极层405a、漏电极层405b。而且，在栅极绝缘层402、源电极层405a以及漏电极层405b上设置有氧化物半导体层403。
图15D所示的晶体管440是顶栅结构的薄膜晶体管之一。晶体管440在绝缘层400上包括绝缘层437、氧化物半导体层403、源电极层405a、漏电极层405b、栅极绝缘层402以及栅电极层401。接触于源电极层405a、漏电极层405b地分别设置有布线层436a、布线层436b，并且源电极层405a、漏电极层405b分别与布线层436a、布线层436b电连接。
在将底栅结构的晶体管410、420、430设置在衬底上时，也可以将成为基底膜的绝缘膜设置在衬底和栅电极层之间。基底膜具有防止来自衬底的杂质元素的扩散的功能，并可以使用选自氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种膜或多种膜的叠层结构形成。
栅电极层401可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等的金属材料或以该金属材料为主要成分的合金材料的单层或叠层形成。
栅极绝缘层402可以使用等离子体CVD法或溅射法等利用氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层或氧化铪层的单层或叠层形成。例如，作为第一栅极绝缘层，利用等离子体CVD法形成厚度为50nm以上且200nm以下的氮化硅层(SiNy(y＞0))，且在第一栅极绝缘层上层叠用作第二栅极绝缘层的厚度为5nm以上且300nm以下的氧化硅层(SiOx(x＞0))，来形成总厚度为200nm的栅极绝缘层。
作为用于源电极层405a、漏电极层405b的导电膜，例如使用选自Al、Cr、Cu、Ta、Ti、Mo、W中的元素或以上述元素为成分的合金、组合上述元素的合金膜等。另外，还可以采用在Al、Cu等的金属层的下侧和上侧中的一方或双方层叠Ti、Mo、W等的高熔点金属层的结构。另外，可以通过使用添加有防止在Al膜中产生小丘或晶须的元素(Si、Nd、Sc等)的Al材料，来提高耐热性。
如连接到源电极层405a、漏电极层405b的布线层436a、布线层436b的导电膜也可以使用与源电极层405a、漏电极层405b同样的材料。
另外，成为源电极层405a、漏电极层405b(包括由与它们相同的层形成的布线层)的导电膜也可以使用导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，缩写为ITO)、氧化铟氧化锌合金(In2O3-ZnO)或使这些金属氧化物材料包含氧化硅的材料。
作为绝缘层407、427、437，典型地可以使用氧化硅膜、氧氮化硅膜、氧化铝膜或氧氮化铝膜等无机绝缘膜。
绝缘层409可以使用氮化硅膜、氮化铝膜、氮氧化硅膜、氮氧化铝膜等无机绝缘膜。
另外，也可以在绝缘层409上形成平坦化绝缘膜以减少因晶体管而产生的表面凹凸。作为平坦化绝缘膜，可以使用聚酰亚胺、丙烯酸树脂、苯并环丁烯类树脂等的有机材料。除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)等。另外，也可以层叠多个由这些材料形成的绝缘膜形成平坦化绝缘膜。
另外，也可以在氧化物半导体层403与源电极层405a、漏电极层405b之间设置用作源区及漏区的氧化物导电层作为缓冲层。图16A、16B示出对图15D的晶体管440中还设置氧化物导电层的晶体管441、442。
在图16A、16B的晶体管441、442中，在氧化物半导体层403与源电极层405a、漏电极层405b之间形成有用作源区及漏区的氧化物导电层404a、404b。图16A中的晶体管441和图16B中的晶体管442因制造工序不同而彼此不同，其不同之处在于氧化物导电层404a和氧化物导电层404b的形状。
在图16A的晶体管441中，形成氧化物半导体膜和氧化物导电膜的叠层，通过相同的光刻工序将氧化物半导体膜和氧化物导电膜的叠层的形状加工，以形成岛状氧化物半导体层403和氧化物导电层。在氧化物半导体层及氧化物导电层上形成源电极层405a、漏电极层405b之后，将源电极层405a、漏电极层405b用作掩模对岛状氧化物导电层进行蚀刻，以形成成为源区及漏区的氧化物导电层404a、404b。
在图16B的晶体管442中，在氧化物半导体层403上形成氧化物导电膜，在其上形成金属导电膜，通过相同的光刻工序将氧化物导电膜和金属导电膜加工，以形成成为源区及漏区的氧化物导电层404a、404b、源电极层405a、漏电极层405b。
另外，在用来加工氧化物导电层的形状的蚀刻处理时，适当地调整蚀刻条件(蚀刻材料的种类、浓度、蚀刻时间等)，使得氧化物半导体层不受过剩的蚀刻。
作为氧化物导电层404a、404b的形成方法，使用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法、喷射法。作为氧化物导电层的材料，可以应用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓、氧化铟氧化锡合金等。另外，也可以在上述材料中包含氧化硅。
通过将氧化物导电层设置在氧化物半导体层403与源电极层405a、漏电极层405b之间作为源区和漏区，可以实现源区和漏区的低电阻化，从而晶体管441、442可以进行高速工作。
另外，通过采用氧化物半导体层403、氧化物导电层404b、漏电极层405b的结构，可以提高晶体管441、442的耐压。
本实施方式所示的结构及方法等可以与其他实施方式所示的结构及方法等适当地组合来实施。
实施方式4
参照图17A至图17C说明在上述实施方式1至3中可以用于晶体管的半导体层的氧化物半导体层的一个方式。
本实施方式的氧化物半导体层具有在第一结晶氧化物半导体层上具有比第一结晶氧化物半导体层厚的第二结晶氧化物半导体层的叠层结构。
在绝缘层400上形成绝缘层437。在本实施方式中，作为绝缘层437，利用PCVD法或溅射法形成厚度为50nm以上且600nm以下的氧化物绝缘层。例如，可以使用选自氧化硅膜、氧化镓膜、氧化铝膜、氧氮化硅膜、氧氮化铝膜或氮氧化硅膜中的一层或叠层。
接着，在绝缘层437上形成厚度为1nm以上且10nm以下的第一氧化物半导体膜。作为第一氧化物半导体膜的形成方法利用溅射法，并且将该利用溅射法形成膜时的衬底温度设定为200℃以上且400℃以下。
在本实施方式中，在如下条件下形成厚度为5nm的第一氧化物半导体膜：使用氧化物半导体用靶材(In-Ga-Zn-O类氧化物半导体用靶材(In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比])；衬底与靶材之间的距离为170mm；衬底温度为250℃；压力为0.4Pa；直流(DC)电源为0.5kW；利用只有氧、只有氩或氩及氧的气氛。
接着，将配置衬底的处理室的气氛设定为氮或干燥空气进行第一加热处理。将第一加热处理的温度设定为400℃以上且750℃以下。通过第一加热处理形成第一结晶氧化物半导体层450a(参照图17A)。
虽然根据第一加热处理的温度，但是通过第一加热处理，从膜表面发生晶化，结晶从膜表面生长到膜内部，而可以得到c轴取向的结晶。通过第一加热处理，多个锌和氧汇集在膜表面，而在最外表面上形成一层或多层的上平面为六角形且包括锌和氧的石墨烯型二维结晶，并且该二维结晶在膜厚度方向上生长并重叠而成为叠层。在升高加热处理的温度时，结晶从表面生长到内部，然后从内部生长到底部。
通过第一加热处理，将作为氧化物绝缘层的绝缘层437中的氧扩散到与第一结晶氧化物半导体层450a的界面或其附近(离界面有±5nm的地点)，来减少第一结晶氧化物半导体层的氧缺陷。因此，优选用作基底绝缘层的绝缘层437至少在膜中(块(bulk)中)或第一结晶氧化物半导体层450a与绝缘层437的界面具有超过化学计量比的含量的氧。
接着，在第一结晶氧化物半导体层450a上形成厚于10nm的第二氧化物半导体膜。作为第二氧化物半导体膜的形成方法利用溅射法，并且将该成膜时的衬底温度设定为200℃以上且400℃以下。通过将成膜时的衬底温度设定为200℃以上且400℃以下，在与第一结晶氧化物半导体层的表面上接触地形成的氧化物半导体层中发生前驱物(precursor)的排列，可以使该层具有所谓秩序性。
在本实施方式中，在如下条件下形成厚度为25nm的第二氧化物半导体膜：使用氧化物半导体用靶材(In-Ga-Zn-O类氧化物半导体用靶材(In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比])；衬底与靶材之间的距离为170mm；衬底温度为400℃；压力为0.4Pa；直流(DC)电源为0.5kW；利用只有氧、只有氩或氩及氧气氛。
接着，将配置衬底的处理室的气氛设定为氮、氧或干燥空气进行第二加热处理。将第二加热处理的温度设定为400℃以上且750℃以下。通过第二加热处理形成第二结晶氧化物半导体层450b(参照图17B)。通过在氮气氛下、氧气氛下或氮和氧的混合气氛下进行第二加热处理，实现第二结晶氧化物半导体层的高密度化并减少缺陷数。通过第二加热处理，以第一结晶氧化物半导体层450a为晶核，结晶生长在膜厚度方向上，即从底部向内部进展，而形成第二结晶氧化物半导体层450b。
另外，优选不接触大气地连续进行从绝缘层437的形成到第二加热处理的工序。优选在几乎不包含氢及水分的气氛(惰性气氛、减压气氛、干燥空气气氛等)下进行从绝缘层437的形成到第二加热处理的工序，例如，采用水分的露点为-40℃以下，优选为-50℃以下的干燥氮气氛。
接着，对由第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b形成的氧化物半导体叠层进行加工来形成由岛状氧化物半导体叠层形成的氧化物半导体层453(参照图17C)。虽然在附图中以虚线表示第一结晶氧化物半导体层450a与第二结晶氧化物半导体层450b的界面并将它们看作氧化物半导体叠层，但是实际上没有明确的界面，而在此只是为了便于理解明确地示出而已。
通过在氧化物半导体叠层上形成所希望的形状的掩模之后对该氧化物半导体叠层进行蚀刻来可以加工氧化物半导体叠层。可以通过光刻工序等的方法形成上述掩模。或者，也可以通过喷墨法等的方法形成掩模。
此外，氧化物半导体叠层的蚀刻可以采用干蚀刻或湿蚀刻。当然，也可以组合使用干蚀刻和湿蚀刻。
另外，根据上述制造方法得到的第一结晶氧化物半导体层及第二结晶氧化物半导体层具有C轴取向。注意，第一结晶氧化物半导体层及第二结晶氧化物半导体层为不是单晶结构且不是非晶结构的结构，而具有如下氧化物，该氧化物包含具有C轴取向的结晶(C Axis AlignedCrystal；也称为CAAC)。另外，第一结晶氧化物半导体层及第二结晶氧化物半导体层的一部分具有晶粒界面。
为了得到CAAC，重要的是在氧化物半导体膜的沉积初期阶段中形成六方晶的结晶且以该结晶为晶种使结晶生长。为此，优选将加热衬底的温度设定为100℃至500℃，更优选设定为200℃至400℃，进一步优选设定为250℃至300℃。而且，通过以比成膜时的加热衬底的温度高的温度对沉积的氧化物半导体膜进行热处理，可以修复包含在膜中的微小缺陷或叠层界面的缺陷。
另外，作为第一及第二结晶氧化物半导体层，可以使用至少具有Zn的氧化物材料，即：四元金属氧化物的In-Al-Ga-Zn-O类材料、In-Sn-Ga-Zn-O类材料；三元金属氧化物的In-Ga-Zn-O类材料、In-Al-Zn-O类材料、In-Sn-Zn-O类材料、Sn-Ga-Zn-O类材料、Al-Ga-Zn-O类材料、Sn-Al-Zn-O类材料；二元金属氧化物的In-Zn-O类材料、Sn-Zn-O类材料、Al-Zn-O类材料、Zn-Mg-O类材料；Zn-O类材料等。另外，也可以使用In-Si-Ga-Zn-O类材料、In-Ga-B-Zn-O类材料、In-B-Zn-O类材料。此外，也可以使上述材料包含SiO2。在此，例如，In-Ga-Zn-O类材料是指含有铟(In)、镓(Ga)、锌(Zn)的氧化物膜，对其组成比没有特别的限制。此外，也可以包含In、Ga及Zn以外的元素。
另外，因为碱金属不是构成氧化物半导体的元素，所以是杂质。在碱土金属不是构成氧化物半导体的元素的情况下，碱土金属也是杂质。尤其是，碱金属中的Na在与氧化物半导体膜接触的绝缘膜为氧化物的情况下扩散到该绝缘膜中而成为Na+。另外，在氧化物半导体膜内，Na断裂构成氧化物半导体的金属与氧的键或挤进其结合之中。其结果是，例如，产生因阈值电压漂移到负方向而导致的常开启化、迁移率的降低等的晶体管特性的劣化，而且还产生特性偏差。尤其是在氧化物半导体膜中的氢浓度充分低时，该杂质所导致的晶体管的特性劣化及特性偏差的问题变得明显。因此，当氧化物半导体膜中的氢浓度为5×1019/cm3以下，尤其是5×1018/cm3以下时，优选降低上述杂质的浓度。具体而言，利用二次离子质谱分析法测量的Na浓度优选为5×1016/cm3以下，更优选为1×1016/cm3以下，进一步优选为1×1015/cm3以下。同样地，Li浓度的测定值优选为5×1015/cm3以下，更优选为1×1015/cm3以下。同样地，K浓度的测定值优选为5×1015/cm3以下，更优选为5×1015/cm3以下。
另外，不局限于在第一结晶氧化物半导体层上形成第二结晶氧化物半导体层的双层结构，也可以在形成第二结晶氧化物半导体层之后反复进行用来形成第三结晶氧化物半导体层的成膜和加热处理的步骤来形成三层以上的叠层结构。
可以将通过上述制造方法形成的由氧化物半导体叠层形成的氧化物半导体层453适当地用于可应用于本说明书所公开的半导体装置的晶体管(例如，实施方式1及实施方式2中的晶体管162、实施方式3中的晶体管410、420、430、440、441、442)。
另外，在作为氧化物半导体层403使用本实施方式的氧化物半导体叠层的实施方式3中的晶体管440中，电场不从氧化物半导体层的一方的面施加到另一方的面，且电流不向氧化物半导体叠层的厚度方向(从一方的面流到另一方的面的方向，具体地图15D中的上下方向)流过。由于采用电流主要流在氧化物半导体叠层的界面的晶体管结构，所以即使对晶体管照射光或施加BT压力，晶体管特性的劣化也被抑制或减小。
通过将如氧化物半导体层453的第一结晶氧化物半导体层和第二结晶氧化物半导体层的叠层用于晶体管，可以实现具有稳定的电特性且可靠性高的晶体管。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式5
在本实施方式中，使用图14A至14F说明将上述实施方式所说明的半导体装置应用于电子设备的情况。在本实施方式中，对将上述半导体装置应用于计算机、移动电话机(也称为移动电话、移动电话装置)、便携式信息终端(也包括便携式游戏机、声音再现装置等)、数码相机、数码摄像机等的影像拍摄装置、电子纸、电视装置(也称为电视、电视接收机)等电子设备的情况进行说明。
图14A示出笔记本电脑，该笔记本电脑包括框体701、框体702、显示部703、键盘704等。至少在框体701和框体702中的一方中设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入及读出信息，能够长期保持存储内容，而且耗电量被充分降低了的笔记本电脑。
图14B示出便携式信息终端(PDA)，其主体711包括显示部713、外部接口715及操作按钮714等。此外，它还包括用来操作便携式信息终端的触摸笔712等。在主体711中设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入和读出信息，能够长期保持存储内容，而且耗电量被充分降低了的便携式信息终端。
图14C示出安装有电子纸的电子书阅读器720，该电子书阅读器720包括两个框体，即框体721和框体723。框体721设置有显示部725，并且框体723设置有显示部727。框体721和框体723由轴部737彼此连接，并且可以以该轴部737为轴进行开闭动作。此外，框体721包括电源731、操作键733及扬声器735等。在框体721和框体723中的至少一方中设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入和读出信息，能够长期保持存储内容，而且耗电量被充分降低了的电子书阅读器。
图14D示出移动电话机，该移动电话机包括两个框体，即框体740和框体741。再者，滑动框体740和框体741而可以从如图14D所示那样的展开状态变成重叠状态，因此可以实现适于携带的小型化。此外，框体741包括显示面板742、扬声器743、麦克风744、操作键745、定位装置746、照相用透镜747以及外部连接端子748等。此外，框体740包括对移动电话机进行充电的太阳能电池单元749和外部存储器插槽750等。此外，天线被内置在框体741中。在框体740和框体741中的至少一方设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入和读出信息，能够长期保持存储内容，而且耗电量被充分降低了的移动电话机。
图14E示出数码相机，该数码相机包括主体761、显示部767、取景器部763、操作开关764、显示部765以及电池766等。在主体761内设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入和读出信息，能够长期保持存储内容，而且耗电量被充分降低了的数码相机。
图14F示出电视装置770，该电视装置770包括框体771、显示部773以及支架775等。可以使用框体771所具有的开关、遥控操作机780来进行电视装置770的操作。框体771及遥控操作机780设置有上述实施方式所示的半导体装置。因此，可以实现以高速写入和读出信息，能够长期保持存储内容，而且耗电量被充分降低了的电视装置。
如上所述，根据本实施方式的电子设备安装有根据上述实施方式的半导体装置。因此，可以实现耗电量被降低了的电子设备。

Claims (15)

1.一种半导体装置的驱动方法，
该半导体装置包括：
在源极线和位线之间串联连接的第一至第m存储单元；
其栅极端子与第一选择线电连接的第一选择晶体管；以及
其栅极端子与第二选择线电连接的第二选择晶体管，
其中，所述第一至第m存储单元的每一个包括：
设置在包含半导体材料的衬底上的第一晶体管，该第一晶体管包括第一源极端子、第一漏极端子以及与第一信号线电连接的第一栅极端子；
包括氧化物半导体层的第二晶体管，该第二晶体管包括第二源极端子、第二漏极端子以及与第二信号线电连接的第二栅极端子；以及
其一方的端子与m个字线中的一个电连接的电容元件，
所述源极线通过所述第二选择晶体管与所述第m存储单元的所述第一源极端子电连接，
所述位线通过所述第一选择晶体管与所述第一存储单元的所述第一漏极端子电连接，
并且，所述第二源极端子、所述第一栅极端子、所述电容元件的另一方的端子彼此电连接而形成节点，
所述方法包括：
在对所述第二信号线供给电位使所述第二晶体管处于导通状态，且对所述第一信号线供给电位来对所述节点供给电位的写入工作中，通过对所述第一选择线及所述第二选择线供给电位使所述第一选择晶体管及所述第二选择晶体管处于导通状态，来检测出所述位线的电位。
2.根据权利要求1所述的半导体装置的驱动方法，其中使为对所述节点供给电位被施加到所述第一信号线的所述电位分阶段地上升。
3.根据权利要求1所述的半导体装置的驱动方法，其中通过使所述第二晶体管处于截止状态，保持所述节点中的所述电位。
4.根据权利要求1所述的半导体装置的驱动方法，
其中，在所述写入工作中，将多个不同电位施加到所述m个字线，而在所述第一至第m存储单元中包括多个不同电位，
并且，在使所述第二晶体管处于截止状态之后，停止对所述m个字线供给电位。
5.根据权利要求4所述的半导体装置的驱动方法，其中在所述写入工作结束后保持在所述第一至第m存储单元中的所述节点中的电位包括多个不同电位。
6.一种半导体装置的驱动方法，
该半导体装置包括：
在源极线和位线之间串联连接的第一至第m存储单元；
其栅极端子与第一选择线电连接的第一选择晶体管；以及
其栅极端子与第二选择线电连接的第二选择晶体管，
其中，所述第一至第m存储单元的每一个包括：
设置在包含半导体材料的衬底上的第一晶体管，该第一晶体管包括第一源极端子、第一漏极端子以及与第一信号线电连接的第一栅极端子；
包括氧化物半导体层的第二晶体管，该第二晶体管包括第二源极端子、第二漏极端子以及与第二信号线电连接的第二栅极端子；以及
其一方的端子与m个字线中的一个电连接的电容元件，
所述源极线通过所述第二选择晶体管与所述第m存储单元的所述第一源极端子电连接，
所述位线通过所述第一选择晶体管与所述第一存储单元的所述第一漏极端子电连接，
并且，所述第二源极端子、所述第一栅极端子、所述电容元件的另一方的端子彼此电连接而形成节点，
所述方法包括：
在对所述第二信号线供给电位使所述第二晶体管处于导通状态，且对所述第一信号线供给电位来对所述节点供给电位的写入工作中，通过对所述第一选择线及所述第二选择线供给电位使所述第一选择晶体管及所述第二选择晶体管处于导通状态，来检测出所述位线的电位；
并且，在所述位线与所述源极线导通之后，使所述第二晶体管处于截止状态来结束所述写入工作。
7.根据权利要求6所述的半导体装置的驱动方法，其中使为对所述节点供给电位被施加到所述第一信号线的所述电位分阶段地上升。
8.根据权利要求6所述的半导体装置的驱动方法，其中通过使所述第二晶体管处于截止状态，保持所述节点中的所述电位。
9.根据权利要求6所述的半导体装置的驱动方法，
其中，在所述写入工作中，将多个不同电位施加到所述m个字线，而在所述第一至第m存储单元中包括多个不同电位，
并且，在使所述第二晶体管处于截止状态之后，停止对所述m个字线供给电位。
10.根据权利要求9所述的半导体装置的驱动方法，其中在所述写入工作结束后保持在所述第一至第m存储单元中的所述节点中的电位包括多个不同电位。
11.一种半导体装置的驱动方法，
该半导体装置包括：
在第一线和第二线之间串联连接的第一存储单元和第二存储单元，
其中，所述第一存储单元和所述第二存储单元的每一个包括：
第一晶体管；
第二晶体管，该第二晶体管包括包含氧化物半导体的半导体层；以及
其第一端子与所述第一晶体管的栅极端子及所述第二晶体管的第一端子电连接而形成节点的电容元件，
所述第一线与所述第一存储单元中的所述第一晶体管的第一端子电连接，
所述第一存储单元中的所述第一晶体管的第二端子与所述第二存储单元中的所述第一晶体管的第一端子电连接，
并且，所述第二线通过第三晶体管与所述第二存储单元中的所述第一晶体管的第二端子电连接，
所述方法包括：
在使所述第二晶体管处于导通状态且将电位供给到所述节点的写入工作中，通过使所述第三晶体管处于导通状态来检测出所述第一线的电位。
12.根据权利要求11所述的半导体装置的驱动方法，其中使对所述节点供给的所述电位分阶段地上升。
13.根据权利要求11所述的半导体装置的驱动方法，其中通过使所述第二晶体管处于截止状态，保持所述节点中的所述电位。
14.根据权利要求11所述的半导体装置的驱动方法，
其中，所述第一存储单元中的所述电容元件的第二端子及所述第二存储单元中的所述电容元件的第二端子分别与第三线及第四线电连接，
在所述写入工作中，将不同电位施加到所述第三线和所述第四线，而在所述第一存储单元和所述第二存储单元中包括不同电位，
并且，在使所述第二晶体管处于截止状态之后，停止对所述第三线和所述第四线供给电位。
15.根据权利要求14所述的半导体装置的驱动方法，其中在所述写入工作结束后保持在所述第一存储单元和所述第二存储单元中的所述节点中的电位包括不同电位。
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