CN105869667B - 半导体装置及其驱动方法 - Google Patents

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Abstract

本发明涉及半导体装置及其驱动方法。提供一种具有非易失性存储单元的半导体装置，该非易失性存储单元包括使用氧化物半导体的写入用晶体管、使用与该写入用晶体管不同的半导体材料的读出用晶体管以及电容元件。通过使写入用晶体管成为导通状态，将电位供应到写入用晶体管的源电极(或漏电极)、电容元件的一方电极、读出用晶体管的栅电极彼此电连接的节点，然后，通过使写入用晶体管成为截止状态，使节点保持预定量的电荷，以对存储单元写入信息。另外，作为读出用晶体管使用p沟道型晶体管，而将读出电位设定为正的电位。

Description

半导体装置及其驱动方法
技术领域
所公开的发明涉及一种利用半导体元件的半导体装置及其制造方 法。另外，所公开的发明还涉及所述半导体装置的驱动方法。
背景技术
利用半导体元件的存储装置可以粗分为如果没有电力供给存储内 容就消失的易失性存储装置和即使没有电力供给也保持存储内容的非 易失性存储装置。
作为易失性存储装置的典型例子，有DRAM(Dynamic Random Access Memory：动态随机存取存储器)。DRAM选择构成存储元件的 晶体管并将电荷储存在电容器中而储存信息。
根据上述原理，因为当从DRAM读出信息时电容器的电荷消失， 所以每次读出信息时都需要再次进行写入工作。另外，因为在构成存 储元件的晶体管中因截止状态下的源极和漏极之间的泄漏电流(截止 电流)等而即使晶体管未被选择电荷也流出或流入，所以数据的保持 期间较短。为此，需要按预定的周期再次进行写入工作(刷新工作)， 由此，难以充分降低耗电量。另外，因为如果没有电力供给存储内容 就消失，所以需要利用磁性材料或光学材料的其他存储装置以实现较 长期间的存储保持。
作为易失性存储装置的另一例子，有SRAM(Static Random Access Memory：静态随机存取存储器)。SRAM使用触发器等电路保持存储 内容，而不需要进行刷新工作，在这一点上SRAM优越于DRAM。但 是，因为SRAM使用触发器等电路，所以存在存储容量的单价变高的 问题。另外，在如果没有电力供给存储内容就消失这一点上，SRAM 和DRAM相同。
作为非易失性存储装置的典型例子，有快闪存储器。快闪存储器 在晶体管的栅电极和沟道形成区域之间具有浮动栅极，在该浮动栅极 保持电荷而进行存储，因此，快闪存储器具有数据保持期间极长(半 永久)、不需要进行易失性存储装置所需要的刷新工作的优点(例如， 参照专利文献1)。
但是，由于当进行写入时产生的隧道电流会引起构成存储元件的 栅极绝缘层的退化，因此发生因预定次数的写入而使存储元件不能工 作的问题。为了缓和上述问题的影响，例如，使用使各存储元件的写 入次数均等的方法，但是，为了使用该方法，需要具有复杂的外围电 路。另外，即使使用上述方法，也不能从根本上解决使用寿命的问题。 就是说，快闪存储器不合适于信息的改写频率高的用途。
另外，为了对浮动栅极注入电荷或者去除该电荷，需要高电压和 用于该目的的电路。再者，还有由于电荷的注入或去除需要较长时间 而难以实现写入或擦除的高速化的问题。
[专利文献1]日本专利申请公开昭57-105889号公报
发明内容
鉴于上述问题，所公开的发明的一个方式的目的之一在于：提供 一种即使没有电力供给也能够保持存储内容且对写入次数也没有限制 的具有新的结构的半导体装置。
在所公开的发明中，通过使用可以使晶体管的截止电流充分小的 材料如作为宽带隙半导体的氧化物半导体材料构成半导体装置。通过 使用可以使晶体管的截止电流充分小的半导体材料，可以长期保持信 息。
另外，所公开的发明提供一种具有非易失性存储单元的半导体装 置，该非易失性存储单元包括：使用氧化物半导体的写入用晶体管； 使用与该写入用晶体管不同的半导体材料的读出用晶体管；以及电容 元件。对该存储单元的信息的写入及改写通过如下步骤来进行：通过 使写入用晶体管成为导通状态，将电位供应到写入用晶体管的源电极 及漏电极中的一方、电容元件的电极中的一方以及读出用晶体管的栅 电极彼此电连接的节点，然后，通过使写入用晶体管成为截止状态， 使节点保持预定量的电荷。另外，作为读出用晶体管，使用p沟道型 晶体管，而将读出电位设定为正电位。
更具体地说，例如，可以使用如下结构。
所公开的发明的一个方式是一种半导体装置，包括：位线；源极 线；写入字线；写入及读出字线；以及存储单元，其中存储单元包括： 包含第一栅电极、第一源电极、第一漏电极以及第一沟道形成区的p 沟道型第一晶体管；包含第二栅电极、第二源电极、第二漏电极以及 第二沟道形成区的第二晶体管；以及电容元件，第一沟道形成区和第 二沟道形成区包含不同的半导体材料，第一栅电极、第二漏电极以及 电容元件的一方电极彼此电连接而构成保持电荷的节点，位线、第一 源电极以及第二源电极彼此电连接，源极线与第一漏电极电连接，写 入字线与第二栅电极电连接，并且写入及读出字线与电容元件的另一 方电极电连接。
另外，所公开的发明的一个方式是一种半导体装置，包括：位线； 源极线；写入字线；写入及读出字线；包含多个存储单元的存储单元 阵列；以及电位转换电路，其中存储单元之一包括：包含第一栅电极、 第一源电极、第一漏电极以及第一沟道形成区的p沟道型第一晶体管； 包含第二栅电极、第二源电极、第二漏电极以及第二沟道形成区的第 二晶体管；以及电容元件，第一沟道形成区和第二沟道形成区包含不 同的半导体材料，第一栅电极、第二漏电极以及电容元件的一方电极 彼此电连接而构成保持电荷的节点，位线、第一源电极以及第二源电 极彼此电连接，电位转换电路的端子之一、源极线以及第一漏电极彼此电连接，写入字线与第二栅电极电连接，写入及读出字线与电容元 件的另一方电极电连接，源极线与多个列的存储单元电连接，并且电 位转换电路具有一种功能，即在写入期间中将接地电位选择性地施加 到源极线。
另外，在上述半导体装置中，第二沟道形成区优选包含氧化物半 导体。
另外，在上述半导体装置中，第二晶体管优选设置为与第一晶体 管的至少一部分重叠。
另外，在上述半导体装置中，第一沟道形成区也可以包含硅。
另外，在上述半导体装置中，第二晶体管也可以使用n沟道型晶 体管。
另外，所公开的发明的另一个方式是一种半导体装置的驱动方法， 该半导体装置包括：位线；源极线；多个写入字线；多个写入及读出 字线；以及包含多个存储单元的存储单元阵列，其中存储单元之一包 括：包含第一栅电极、第一源电极、第一漏电极以及第一沟道形成区 的p沟道型第一晶体管；包含第二栅电极、第二源电极、第二漏电极 以及第二沟道形成区的第二晶体管；以及电容元件，第一栅电极、第 二漏电极以及电容元件的一方电极彼此电连接而构成保持电荷的节 点，位线、第一源电极以及第二源电极彼此电连接，源极线与第一漏 电极电连接，写入字线之一与第二栅电极电连接，写入及读出字线之 一与电容元件的另一方电极电连接，所述半导体装置的驱动方法包括 如下步骤：在写入期间中，将接地电位供应到源极线；以及在读出期 间中，将电源电位供应到与非选择的存储单元之一连接的写入及读出 字线之一。
另外，在本说明书等中，“上”或“下”的用语不局限于构成要素的位 置关系为“直接在xx之上”或“直接在xx之下”。例如，“栅极绝缘层上 的栅电极”包括在栅极绝缘层和栅电极之间包含其他构成要素的情况。
另外，在本说明书等中，“电极”或“布线”的用语不限定构成要素的 功能。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电 极”或“布线”的用语还意味着多个“电极”或“布线”形成为一体的情况 等。
另外，“源极”和“漏极”的功能在使用极性不同的晶体管的情况或电 路工作的电流方向变化的情况等下，有时互相调换。因此，在本说明 书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”包括通过“具有某种电作用的元 件”彼此连接的情况。这里，“具有某种电作用的元件”只要可以进行连 接对象间的电信号的授受，就对其没有特别的限制。
例如，“具有某种电作用的元件”不仅包括电极和布线，而且还包括 晶体管等的开关元件、电阻元件、电感器、电容器、其他具有各种功 能的元件等。
使用氧化物半导体的晶体管的截止电流极小，因此通过使用该晶 体管可以在极长期间中保持存储内容。就是说，因为不需要进行刷新 工作，或者，可以将刷新工作的频率降低到极低，所以可以充分降低 耗电量。另外，即使没有电力供给(优选的是，电位被固定)，也可以 在较长期间内保持存储内容。
另外，在根据所公开的发明的半导体装置中，在写入信息时不需 要高电压，而且也没有元件退化的问题。例如，不像现有的非易失性 存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电 子，所以根本不发生栅极绝缘层的退化等的问题。就是说，根据所公 开的发明的半导体装置对能够改写的次数没有限制，这限制是现有的 非易失性存储器所具有的问题，所以可以显著提高可靠性。再者，因 为根据晶体管的导通状态或截止状态而进行信息的写入，所以容易实 现高速工作。另外，还有不需要用于擦除信息的工作的优点。
此外，通过作为读出用晶体管应用使用氧化物半导体以外的材料 而能够进行足够的高速工作的晶体管，并将该晶体管与作为写入用晶 体管的使用氧化物半导体的晶体管组合而使用，可以充分地确保半导 体装置的工作(例如，信息的读出工作)的高速性。此外，通过利用 使用氧化物半导体以外的材料的晶体管，可以合适地实现被要求高速 工作的各种电路(逻辑电路、驱动电路等)。
如上所述，通过一体地具备使用氧化物半导体以外的材料的晶体 管(换言之，能够进行足够的高速工作的晶体管)和使用氧化物半导 体的晶体管(作更广义解释，截止电流十分小的晶体管)，可以实现具 有新颖的特征的半导体装置。
附图说明
图1A-1、A-2和图1B是半导体装置的电路图；
图2A和2B是半导体装置的电路图；
图3是半导体装置的电路图；
图4是时序图；
图5A和5B是半导体装置的截面图及平面图；
图6A至6G是有关半导体装置的制造工序的截面图；
图7A至7E是有关半导体装置的制造工序的截面图；
图8A至8D是有关半导体装置的制造工序的截面图；
图9A至9D是有关半导体装置的制造工序的截面图；
图10A至10C是有关半导体装置的制造工序的截面图；
图11A至11F是用来说明使用半导体装置的电子设备的图；
图12A至12E是说明氧化物材料的结晶结构的图；
图13A至13C是说明氧化物材料的结晶结构的图；
图14A至14C是说明氧化物材料的结晶结构的图；
图15是说明通过计算获得的迁移率的栅电压依赖性的图；
图16A至16C是说明通过计算获得的漏电流和迁移率的栅电压依 赖性的图；
图17A至17C是说明通过计算获得的漏电流和迁移率的栅电压依 赖性的图；
图18A至18C是说明通过计算获得的漏电流和迁移率的栅电压依 赖性的图；
图19A和19B是说明用于计算的晶体管的截面结构的图；
图20A至20C是示出使用氧化物半导体膜的晶体管的特性的图；
图21A和21B是示出样品1的晶体管的BT测试后的Vg-Id特性的 图；
图22A和22B是示出样品2的晶体管的BT测试后的Vg-Id特性的 图；
图23是示出Id及场效应迁移率的Vg依赖性的图；
图24A和24B是说明衬底温度和阈值电压的关系以及衬底温度和 场效应迁移率的关系的图；
图25是示出样品A及样品B的XRD光谱的图；
图26是示出晶体管的截止电流和测定时衬底温度的关系的图；
图27A和27B分别是将In-Sn-Zn-O膜用于氧化物半导体膜的共面 型的顶栅顶接触结构的晶体管的俯视图及截面图；
图28A和28B是示出在实施例2中制造的晶体管的结构的俯视图 及截面图。
具体实施方式
以下，参照附图说明所公开的发明的实施方式的一个例子。但是， 所公开的发明不局限于以下说明，所属技术领域的普通技术人员可以 很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨 及其范围的情况下可以被变换为各种各样的形式。因此，所公开的发 明不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
为了便于理解，附图等所示出的各结构的位置、大小和范围等有 时不表示实际上的位置、大小和范围等。因此，所公开的发明不一定 局限于附图等所公开的位置、大小、范围等。
另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为 了避免结构要素的混同，而不是为了在数目方面上限定。
实施方式1
在本实施方式中，参照图1A-1、A-2及1B和图2A及2B对根据 所公开的发明的一个方式的半导体装置的基本电路结构及其工作进行 说明。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有 时附上“OS”的符号。
<基本电路1>
首先，参照图1A-1、A-2和图1B对最基本的电路结构及其工作 进行说明。在图1A-1所示的半导体装置中，位线BL、晶体管160的 源电极(或漏电极)以及晶体管162的源电极(或漏电极)彼此电连 接，并且，源极线SL与晶体管160的漏电极(或源电极)电连接。另 外，写入字线OSG与晶体管162的栅电极电连接。再者，晶体管160 的栅电极及晶体管162的漏电极(或源电极)与电容元件164的一方 电极电连接，写入及读出字线C与电容元件164的另一方电极电连接。 另外，晶体管160的源电极(或漏电极)及晶体管162的源电极(或 漏电极)也可以彼此不电连接而分别与不同的布线电连接。
在此，例如，将使用氧化物半导体的晶体管用于晶体管162。使用 氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使晶体 管162成为截止状态，可以极长时间地保持晶体管160的栅电极的电 位。再者，通过具有电容元件164，容易保持施加到晶体管160的栅电 极的电荷，另外，也容易读出所保持的信息。
另外，对晶体管160的半导体材料没有特别的限制。从提高信息 的读出速度的观点来看，例如，优选使用利用单晶硅的晶体管等的开 关速度快的晶体管。作为晶体管160，使用p沟道型晶体管。
此外，如图1B所示，也可以采用不设置电容元件164的结构。
在图1A-1所示的半导体装置中，通过有效地利用可以保持晶体管 160的栅电极的电位的特征，可以如以下所示那样进行信息的写入、保 持以及读出。
首先，对信息的写入及保持进行说明。首先，通过将写入字线OSG 的电位设定为使晶体管162成为导通状态的电位，使晶体管162成为 导通状态。由此，对晶体管162的漏电极(或源电极)、晶体管160的 栅电极以及电容元件164的一方电极彼此电连接的节点(也称为节点 FG)施加位线BL的电位。也就是说，对节点FG施加预定的电荷(写 入)。这里，赋予两个不同的电位的电荷(以下，赋予低电位的电荷称 为电荷QL，而赋予高电位的电荷称为电荷QH)中的任何一种被施加。 另外，也可以利用赋予三个以上的不同的电位的电荷提高存储容量。 然后，通过将写入字线OSG的电位设定为使晶体管162成为截止状态 的电位，使晶体管162成为截止状态，保持对节点FG施加的电荷(保 持)。
因为晶体管162的截止电流极小，所以晶体管160的栅电极的电 荷被长时间地保持。
接着，对信息的读出进行说明。当在对源极线SL施加预定的电位 (定电位)的状态下对写入及读出字线C施加适当的电位(读出电位) 时，根据保持在节点FG中的电荷量，位线BL取不同的电位。就是说， 晶体管160的导电率被保持在晶体管160的栅电极(也称为节点FG) 中的电荷控制。
一般来说，在晶体管160为p沟道型晶体管时，对晶体管160的 栅电极施加QH时的外观上的阈值Vth_H低于对晶体管160的栅电极施 加QL时的外观上的阈值Vth_L。例如，在写入时施加QL的情况下，当 写入及读出字线C的电位成为V0(Vth_H与Vth_L之间的中间电位)时，晶体管160成为“导通状态”。在写入时施加QH的情况下，即使写入及 读出字线C的电位成为V0，晶体管160也处于“截止状态”。因此，通 过辨别位线BL的电位，可以读出所保持的信息。
接着，对信息的改写进行说明。信息的改写与上述信息的写入及 保持同样进行。也就是说，将写入字线OSG的电位设定为使晶体管162 成为导通状态的电位，而使晶体管162成为导通状态。由此，对节点 FG施加位线BL的电位(有关新的信息的电位)。然后，通过将写入字 线OSG的电位设定为使晶体管162成为截止状态的电位，使晶体管162 成为截止状态，而使节点FG成为施加有有关新的信息的电荷的状态。
像这样，根据所公开的发明的半导体装置通过再次进行信息的写 入，可以直接改写信息。因此，不需要快闪存储器等所需要的利用高 电压从浮动栅极抽出电荷的工作，可以抑制起因于擦除工作的工作速 度的降低。换言之，实现了半导体装置的高速工作。
以下，作为一个例子，具体地说明对节点FG施加电位VDD和接 地电位GND中的任何一种时的写入、保持以及读出的方法。以下，将 对节点FG施加电位VDD时保持的数据称为数据“1”，并且将对节点 FG施加接地电位GND时保持的数据称为数据“0”。另外，对节点FG 施加的电位的关系不局限于此。
在写入信息时，通过将源极线SL、写入及读出字线C以及写入字 线OSG分别设定为GND、GND以及VDD，使晶体管162成为导通状 态。在将数据“0”写入到节点FG时将GND施加到位线BL，而在将数 据“1”写入到节点FG时将位线BL的电位设定为VDD。另外，在将数 据“1”写入到节点FG时，也可以将写入字线OSG的电位设定为 VDD+Vth_OS，以不使下降晶体管162的阈值电压(Vth_OS)。
在保持信息时，通过将写入字线OSG设定为GND，使晶体管162 成为截止状态。另外，将位线BL和源极线SL设定为同一电位，以抑 制通过p沟道型晶体管的晶体管160在位线BL与源极线SL之间产生 电流而耗电。另外，只要位线BL和源极线SL为同一电位，则写入及读出字线C既可为VDD又可为GND。
另外，上述“同一电位”包括“大致同一电位”。就是说，上述结构的 目的在于：通过充分降低位线BL和源极线SL之间的电位差而抑制产 生在位线BL和源极线SL之间的电流，因此可包括一种“大致同一电 位”，该电位是与将源极线SL的电位固定为GND等的情况相比能够充 分(例如，百分之一以下)降低耗电量的电位等。另外，例如，充分 允许一种偏差，即由布线电阻等导致的电位偏差等。
在读出信息时，将写入字线OSG设定为GND，将写入及读出字线 C设定为GND，并且将源极线SL设定为VDD或比VDD低一点的电 位(以下称为VR)。这里，在节点FG写入有数据“1”的情况下，p沟 道型晶体管的晶体管160成为截止状态，从而位线BL的电位维持读出 开始时的电位或者上升。另外，位线BL的电位的维持或上升依赖于连 接于位线BL的读出电路。在节点FG写入有数据“0”的情况下，晶体 管160成为导通状态，从而位线BL的电位成为与源极线SL的电位相 同的电位，即VDD或VR。因此，通过辨别位线BL的电位，可以读 出保持在节点FG中的数据“1”或数据“0”。
另外，在节点FG保持电位VDD(即，写入数据“1”)的情况下， 通过在读出时将源极线SL的电位设定为VDD，晶体管160的栅极与 源极之间的电压(以下称为Vgsp)成为Vgsp＝VDD-VDD＝0V，Vgsp 大于晶体管160的阈值电压(以下称为Vth_p)，由此，p沟道型晶体 管的晶体管160成为截止状态。这里，即使在保持在节点FG中的电位 小于VDD的情况如写入到节点FG的电位不到达VDD的情况下，只 要节点FG的电位为VDD-|Vth_p|以上就成为 Vgsp＝(VDD-|Vth_p|)-VDD＝-|Vth_p|＝Vth_p，晶体管160也成为截止状 态，而能够正常地读出数据“1”。但是，在节点FG的电位小于 VDD-|Vth_p|时，Vgsp小于Vth_p，由此晶体管160成为导通状态， 读出数据“0”而不读出数据“1”，这是不正常的读出。就是说，在写入数 据“1”的情况下，能够读出的电位的下限值为比源极线SL的电位VDD 低|Vth_p|的VDD-|Vth_p|。
另一方面，在读出时将源极线SL的电位设定为VR时，如上所述， 能够读出数据“1”的电位的下限值为比源极线SL的电位VR低|Vth_p| 的VR-|Vth_p|。这里，因为VR是低于VDD的电位，所以VR-|Vth_p| 小于VDD-|Vth_p|。就是说，在将源极线SL的电位设定为VR时， 能够读出的电位的下限值更低。因此，优选将源极线SL的电位设定为 VR代替VDD，这是因为能够读出数据“1”的电位的范围更宽的缘故。 另外，至于上限值，在将源极线SL的电位设定为VR时，节点FG写 入有VDD时的Vgsp成为VDD-VR＞Vth_p(∵VDD＞VR)，可以没有问 题地使晶体管160成为截止状态。
这里，通过将晶体管162的漏电极(或源电极)、晶体管160的栅 电极以及电容元件164的一方电极彼此电连接的节点(节点FG)起到 与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极相同的作 用。当晶体管162处于截止状态时，该节点FG可以被认为埋设在绝缘 体中，在节点FG中保持电荷。因为使用氧化物半导体的晶体管162 的截止电流为使用硅半导体等而形成的晶体管的截止电流的十万分之 一以下，所以可以不考虑由于晶体管162的漏泄导致的储存在节点FG 中的电荷的消失。也就是说，通过利用使用氧化物半导体的晶体管162， 可以实现即使没有电力供给也能够保持信息的非易失性存储装置。
例如，当室温(25℃)下的晶体管162的截止电流为10zA(1zA (仄普托安培)等于1×10-21A)以下，并且电容元件164的电容值为 10fF左右时，至少可以保持数据104秒以上。另外，当然该保持时间根 据晶体管特性或电容值而变动。
另外，在所公开的发明的半导体装置中，不存在在现有的浮动栅 型晶体管中被指出的栅极绝缘层(隧道绝缘膜)的退化的问题。也就 是说，可以解决以往被视为问题的将电子注入到浮动栅极时的栅极绝 缘层的退化的问题。这意味着在原理上不存在写入次数的限制。另外， 也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的 高电压。
图1A-1所示的半导体装置可以被认为如图1A-2所示的半导体装 置，其中，构成该半导体装置的晶体管等的要素包括电阻器及电容器。 就是说，在图1A-2中，晶体管160及电容元件164分别包括电阻器及 电容器而构成。R1和C1分别是电容元件164的电阻值和电容值，电 阻值R1相当于构成电容元件164的绝缘层的电阻值。此外，R2和C2 分别是晶体管160的电阻值和电容值，其中电阻值R2相当于晶体管 160处于导通状态时的栅极绝缘层的电阻值，电容值C2相当于所谓的 栅极电容(形成在栅电极与源电极或漏电极之间的电容以及形成在栅 电极与沟道形成区之间的电容)的电容值。
在以晶体管162处于截止状态时的源电极和漏电极之间的电阻值 (也称为有效电阻)为ROS的情况下，在晶体管162的栅极泄漏电流 充分小的条件下，当R1及R2满足R1≥ROS、R2≥ROS时，主要根据 晶体管162的截止电流来决定电荷的保持期间(也可以称为信息的保 持期间)。
反之，在不满足上述条件的情况下，即使晶体管162的截止电流 足够小，也难以充分确保保持期间。这是因为晶体管162的截止电流 以外的泄漏电流(例如，发生在源电极与栅电极之间的泄漏电流等) 大的缘故。由此，可以说本实施方式所公开的半导体装置优选满足 R1≥ROS及R2≥ROS的关系。
另一方面，C1和C2优选满足C1≥C2的关系。这是因为如下缘故： 通过增大C1，当由写入及读出字线C控制节点FG的电位时，可以高 效地将写入及读出字线C的电位供应到节点FG，从而可以将施加到写 入及读出字线C的电位间(例如，读出电位和非读出电位)的电位差 抑制为低的缘故。
如上所述，通过满足上述关系，可以实现更优选的半导体装置。 另外，R1和R2由晶体管160的栅极绝缘层和电容元件164的绝缘层 来控制。C1和C2也是同样的。因此，优选适当地设定栅极绝缘层的 材料或厚度等，而满足上述关系。
在本实施方式所示的半导体装置中，节点FG起到与快闪存储器等 的浮动栅极型晶体管的浮动栅极相等的作用，但是，本实施方式的节 点FG具有与快闪存储器等的浮动栅极根本不同的特征。
因为在快闪存储器中施加到控制栅极的电位高，所以为了防止其 电位影响到相邻的单元的浮动栅极，需要保持各单元之间的一定程度 的间隔。这是阻碍半导体装置的高集成化的主要原因之一。并且，该 主要原因起因于通过施加高电场来发生隧道电流的快闪存储器的根本 原理。
另一方面，根据本实施方式的半导体装置根据使用氧化物半导体 的晶体管的开关而工作，而不使用如上所述的利用隧道电流注入电荷 的原理。就是说，不需要如快闪存储器那样的用来注入电荷的高电场。 由此，因为不需要考虑到控制栅极给相邻的单元带来的高电场的影响， 所以容易实现高集成化。
此外，不需要高电场及大型外围电路(升压电路等)的一点也优 越于快闪存储器。例如，在写入两个阶段(1位)的信息的情况下，在 一个存储单元中，可以使施加到根据本实施方式的存储单元的电压(同 时施加到存储单元的各端子的最大电位与最小电位之间的差异)的最 大值为5V以下，优选为3V以下。
再者，在使构成电容元件164的绝缘层的相对介电常数εr1与构成 晶体管160的绝缘层的相对介电常数εr2不同的情况下，容易在构成电 容元件164的绝缘层的面积S1和在晶体管160中构成栅极电容的绝缘 层的面积S2满足2·S2≥S1(优选满足S2≥S1)的同时，实现C1≥C2。 换言之，容易在使构成电容元件164的绝缘层的面积缩小的同时实现 C1≥C2。具体地说，例如，在构成电容元件164的绝缘层中，可以采 用由氧化铪等的high-k材料构成的膜或由氧化铪等的high-k材料构成 的膜与由氧化物半导体构成的膜的叠层结构，而将εr1设定为10以上， 优选设定为15以上，并且在构成栅极电容的绝缘层中，可以采用氧化 硅，而将εr2设定为3至4。
通过采用这种结构的组合，可以使根据所公开的发明的半导体装 置进一步高集成化。
<基本电路2>
图2A和2B是将图1A-1所示的存储单元配置为2行×2列的矩阵 状的存储单元阵列的电路图。图2A和图2B中的存储单元170的结构 与图1A-1相同。但是，在图2A中，两列存储单元共同使用源极线SL。 另外，在图2B中，两行存储单元共同使用源极线SL。
如图2A和2B所示，通过采用在两列或两行中共同使用源极线SL 的结构，可以将与存储单元170连接的信号线的个数从未共同使用时 的四个减少到3.5个(3个+1/2个)。
另外，共同使用源极线SL的列数(或行数)不局限于两列(两行)， 也可以采用三列(或三行)以上的多列(或多行)存储单元共同使用 源极线SL的结构。作为共同使用源极线SL的列数(或行数)，可以根 据共同使用源极线SL时的寄生电阻及寄生电容而适当地选择合适的 值。另外，共同使用源极线SL的列数(或行数)越多，连接于存储单 元170的信号线个数越少，因此是优选的。
在图2A和2B中，源极线SL连接于源极线转换电路194。这里， 源极线转换电路194除了连接于源极线SL以外还连接于源极线转换信 号线SLC。
在图2A和2B所示的半导体装置中，数据的写入、保持及读出与图1A-1、A-2和图1B的情况相同，而可以参照如上所述的内容。例 如，在将电源电位VDD和接地电位GND中的任何一个施加到节点FG 的情况下，将对节点FG施加电源电位VDD时保持的数据称为数据“1”，并且将对节点FG施加接地电位GND时保持的数据称为数据“0”。以下， 描述具体的写入工作。首先，将连接于存储单元170的写入及读出字 线C的电位设定为GND，将写入字线OSG的电位设定为VDD，而选 择存储单元170。由此，将位线BL的电位供应到所选择的存储单元170的节点FG。
这里，在将接地电位GND施加到节点FG时(即，在保持数据“0” 时)，将使晶体管160成为导通状态的电位施加到晶体管160的栅电极。 在此情况下，为了抑制由在位线BL和源极线SL之间产生的电流导致 的写入到节点FG的电位上升，需要将源极线SL的电位设定为接地电 位GND。
由此，通过利用源极线转换信号线SLC的信号转换源极线转换电 路194的信号路径，将接地电位GND供应到源极线SL。
上述工作的特征在于：在写入时，将源极线SL的电位设定为接地 电位GND。由此，即使在将使晶体管160成为导通状态的电位施加到 节点FG的情况下，也可以抑制在位线BL和源极线SL之间产生电流。
另外，如图2A和2B所示，在将存储单元170配置为阵列状而使 用的情况下，在读出时，需要只有所希望的存储单元170的信息被读 出。像这样，为了读出预定的存储单元170的信息，且不读出除此以 外的存储单元170的信息，需要使读出的对象之外的存储单元170成 为非选择状态。
例如，如<基本电路1> 所示，在将电源电位VDD和接地电位GND中的任何一种施加到节点FG且将对节点FG施加电源电位VDD时保持的数据称为数据“1”，并且将对节点FG施加接地电位GND时保持的数据称为数据“0”的情况下，通过将源极线SL设定为GND，将写入及读出字线C设定为VDD，并且将写入字线OSG设定为GND，可以使存储单元170成为非选择状态。
通过将写入及读出字线C设定为VDD，节点FG的电位因与电容 元件164的电容耦合而上升VDD。因为在节点FG写入有数据“1”的 VDD的情况下节点FG的电位上升VDD而成为VDD+VDD＝2VDD， Vgsp成为大于Vth_p，所以p沟道型晶体管的晶体管160成为截止状 态。另一方面，因为在节点FG写入有数据“0”的GND的情况下，节点 FG的电位上升VDD而成为GND+VDD＝VDD，Vgsp成为大于Vth_p， 所以p沟道型晶体管的晶体管160成为截止状态。就是说，通过将写 入及读出字线C设定为VDD，无论保持在节点FG中的数据如何都可 以使晶体管160成为截止状态，就是说，可以使存储单元170成为非 选择状态。
另外，假设使用n沟道型晶体管作为读出用晶体管160的情况。 在n沟道型晶体管的栅电极的电位高于该晶体管的阈值时，即使将写 入及读出字线C设定为0V也不一定能够使所有存储单元成为截止状 态。因此，需要将负电位供应到非选择的行的写入及读出字线C，以 使存储单元成为非选择状态。但是，因为本实施方式所示的半导体装 置使用p沟道型晶体管作为读出用晶体管，所以通过将非选择的行的 写入及读出字线C设定为高电位，可以使存储单元成为截止状态。因 此，在存储单元中不需要设置产生负电位的电源，而可以减少耗电量， 并可以实现半导体装置的小型化。
如上所述，在图2A和2B所示的电路结构的半导体装置中，通过 在多列(或多行)中共同使用源极线SL，可以缩小存储单元阵列的面 积，而实现模头尺寸的缩小。另外，通过缩小模头尺寸，可以降低半 导体装置制造的成本，或者，可以提高成品率。
<应用例子1>
接着，参照图3及图4说明应用图1A-1、A-2和图1B所示的电路 的更具体电路结构及工作。另外，在以下说明中，以使用n沟道型晶 体管作为写入用晶体管(晶体管162)并使用p沟道型晶体管作为读出 用晶体管(晶体管160)的情况为例子进行说明。在图3的电路图中， 画上斜线的布线是总线信号线。
图3示出具有m×n个存储单元170的半导体装置的电路图的一个 例子。在图3中，存储单元170的结构与图1A-1相同。
图3所示的半导体装置包括：m个(m为2以上的整数)写入字 线OSG；m个写入及读出字线C；n个(n为2以上的整数)位线BL； 源极线SL；将存储单元170配置为纵m个(行)×横n个(列)的矩 阵状的存储单元阵列；升压电路180；包含地址译码器的第一驱动电路 182；包含行驱动器的第二驱动电路192；包含页缓冲器的第三驱动电 路190；包含控制器的第四驱动电路184；包含输入输出控制电路的第 五驱动电路186；以及源极线转换电路194。另外，驱动电路的个数不 局限于图3，既可组合具有各功能的驱动电路，又可分割各驱动电路所 包含的功能。
在图3所示的半导体装置中，第一驱动电路182包含地址译码器。 地址译码器对地址选择信号线A进行译码，并将所译码的地址选择信 号输出到行选择信号线RADR和页缓冲器地址选择信号线PBADR。地 址选择信号线A是被输入存储单元170的行方向的地址选择信号和页 缓冲器的地址选择信号的端子，其个数根据存储单元170的行数、列 数或页缓冲器的结构而成为一个至多个。行选择信号线RADR是指定 存储单元的行方向的地址的信号线。页缓冲器地址选择信号线PBADR 是指定页缓冲器的地址的信号线。
第二驱动电路192包含行驱动器。行驱动器根据来自行选择信号 线RADR的信号而输出存储单元170的行方向的选择信号、向写入字 线OSG的信号以及向写入及读出字线C的信号，该来自行选择信号线 RADR的信号是从包含在第一驱动电路182中的地址译码器输出的。
升压电路180通过布线VH-L与第二驱动电路192连接，而将输 入到升压电路180的固定电位(如电源电位VDD)升压来将该高于固 定电位的电位(VH)输出到第二驱动电路192。为了不使写入到存储 单元170的节点FG的电位下降作为写入用晶体管的晶体管162的阈值 电压(以下称为Vth_OS)，需要将写入字线OSG的电位设定为高于位 线BL的电位+Vth_OS。因此，例如，在将电源电位VDD写入到节点 FG时，将VH设定为VDD+Vth_OS以上。但是，在即使写入到节点 FG的电位下降Vth_OS也没有问题的情况下，也可以不设置升压电路 180。
第三驱动电路190包含页缓冲器。页缓冲器具有数据锁存器和读 出放大器的功能。数据锁存器具有如下功能：暂时保存从内部数据输 入输出信号线INTDIO或位线BL输出的数据，并将该保存的数据输出 到内部数据输入输出信号线INTDIO或位线BL。读出放大器具有如下 功能：在读出时，测量从存储单元输出数据的位线BL。
第四驱动电路184包含控制器，并利用来自芯片使能信号线CEB、 写使能信号线WEB或读使能信号线REB的信号产生控制第一驱动电 路182、第二驱动电路192、第三驱动电路190、第五驱动电路186、 源极线转换电路194以及升压电路180的信号。
芯片使能信号线CEB是输出整个电路的选择信号的信号线，只在 处于活动状态时进行输入信号的接收及输出信号的输出。另外，写使 能信号线WEB是输出一种信号的信号线，该信号允许将第三驱动电路 190内的页缓冲器的锁存数据写入到存储单元阵列。另外，读使能信号 线REB是输出一种信号的信号线，该信号允许存储单元阵列的数据的 读出。另外，第四驱动电路184通过升压电路控制信号线BCC与升压 电路180连接。升压电路控制信号线BCC是传送从第四驱动电路184 内的控制器输出的升压电路的控制信号的布线，其个数根据电路结构 而成为0个至多个。另外，第四驱动电路184通过页缓冲器控制信号 线PBC与第三驱动电路190连接。页缓冲器控制信号线PBC是传送从 第四驱动电路184内的控制器输出的页缓冲器的控制信号的布线，其 个数根据电路结构而成为0个至多个。另外，第四驱动电路184通过 行驱动器控制信号线RDRVC与第二驱动电路192连接。另外，第四驱 动电路184通过源极线转换信号线SLC与源极线转换电路194连接。
源极线转换电路194是根据来自第四驱动电路184内的控制器的 源极线转换信号而转换源极线SL的电位的电路。源极线转换电路194 只要具有转换源极线SL的电位的功能即可，也可以使用多路复用器、 反相器等。源极线转换信号线SLC是传送从第四驱动电路184内的控 制器输出的转换源极线SL的电位的信号的布线，其个数根据电路结构 而成为一个至多个。
第五驱动电路186包含输入输出控制电路。输入输出控制电路是 如下电路：将来自数据输入及输出信号线DIO的输入信号输出到内部 数据输入输出信号线INTDIO，或者将来自内部数据输入输出信号线 INTDIO的信号输出到数据输入及输出信号线DIO。数据输入及输出信 号线DIO端子是被输入来自外部的数据或者将存储数据输出到外部的 端子，其个数根据电路结构而成为一个至多个。内部数据输入及输出 信号线INTDIO是如下信号线：将输入输出控制电路的输出信号输入 到页缓冲器，或者，将页缓冲器的输出信号输入到输入输出控制电路， 其个数根据电路结构而成为一个至多个。另外，数据输入及输出信号 线DIO也可以分成数据输入用信号线和数据输出用信号线。
在图3所示的半导体装置中，数据的写入、保持及读出基本上与图1A-1、A-2和图1B及图2A和2B的情况相同。图4示出根据图3 的半导体装置的写入及读出工作的时序图的一个例子。具体地说，说 明如下工作的一个例子：将页缓冲器的锁存数据写入到存储单元阵列 的工作；以及将写入到存储单元阵列的数据读出而使页缓冲器进行数 据锁存的工作。时序图中的CEB、WEB等的名称表示被施加时序图所 示的电位的布线，并且当有多个具有同样的功能的布线时，通过对布 线的名称的末尾附上1、m、n等来进行区别。另外，所公开的发明不 局限于以下所示的排列。另外，在本实施方式所示的电路结构中，CEB、 WEB以及REB被输入Low(低)电位而成为活动状态，但是，也可 以使用被输入High(高)电位而成为活动状态的电路。
图4所示的时序图示出如下情况下的各布线的电位关系：具有m×n 个存储单元；将数据“1”写入到第1行1列的存储单元；将数据“0”写入 到第1行n列的存储单元；将数据“0”写入到第m行1列的存储单元； 将数据“1”写入到第m行n列的存储单元；然后，读出被写入的所有数 据。
在写入期间中，首先，将芯片使能信号线CEB设定为Low电位， 并且从地址选择信号线A指定进行写入的存储单元170的地址。然后， 通过将写使能信号线WEB设定为Low电位，进行写入。页缓冲器将 写入数据的锁存数据输出到位线BL。行驱动器将High电位输出到所 选择的行的写入字线OSG及非选择的行的写入及读出字线C，并且将 Low电位输出到非选择的行的写入字线及所选择的行的写入及读出字 线C。
在写入期间中，根据选择行的时序而将写入数据从页缓冲器输出 到位线BL。写入数据“1”时的位线BL成为High电位，而写入数据“0” 时的位线BL成为Low电位。另外，位线BL的信号输入期间长于所 选择的行的写入字线OSG及所选择的行的写入及读出字线C的信号输 入期间。这是因为在位线BL的信号输入期间短时会发生对存储单元的 数据的不正常写入的缘故。
另外，在写入期间中，在将接地电位GND施加到节点FG的情况 下，将源极线SL的电位设定为接地电位GND，以抑制产生在位线BL 与源极线SL之间的电流。通过利用源极线转换信号线SLC的信号转 换源极线转换电路194的信号路径，进行上述驱动。
在读出期间中，首先，将芯片使能信号线CEB设定为Low电位， 并从地址选择信号线A指定将要进行读出的存储单元170的地址。然 后，通过将读使能信号线REB设定为Low电位，进行读出。页缓冲器 对从存储单元通过位线BL读出的数据进行锁存。行驱动器将Low电位输出到所选择的行的写入及读出字线C，并且将High电位输出到非 选择的行的写入及读出字线C。写入字线OSG无论是选择还是非选择 都成为Low电位。源极线转换电路194将High电位输出到源极线SL。
在读出期间中，根据选择行的时序而将根据写入到存储单元170 中的数据的电位输出到位线BL。如果在存储单元中写入有数据“1”则 位线BL成为Low电位，如果在存储单元中写入有数据“0”则位线BL 成为High电位。
另外，在准备及数据保持期间中，将芯片使能信号线CEB设定为 High电位，而使图3所示的整个电路成为非活动状态。在此情况下， 因为不进行写入及读出，WEB、REB等的控制信号既可为High电位 又可为Low电位。
另外，图4的时序图中的斜线部是既可为High电位又可为Low电 位的期间。
如上所述，在图3所示的电路结构的半导体装置中，通过在多列 中共同使用源极线SL，可以缩小存储单元阵列的面积，而实现模头尺 寸的缩小。另外，通过缩小模头尺寸，可以降低半导体装置制造的成 本，或者，可以提高成品率。
另外，在图3所示的半导体装置中，需要在进行读出时使非选择 行的存储单元成为截止状态。在本实施方式所示的半导体装置中，因 为读出晶体管使用p沟道型晶体管，所以通过将非选择行的写入及读 出字线C设定为High电位(如电源电位)，可以使存储单元成为截止 状态。因此，在存储单元中不需要设置产生负电位的电源，而可以减 少耗电量，并可以实现半导体装置的小型化。
另外，有关所公开的发明的半导体装置的工作方法、工作电压等 不局限于上述结构，可以在能够实现半导体装置的工作的条件下适当 地进行改变。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、 方法等适当地组合而使用。
实施方式2
在本实施方式中，参照图5A至图10C说明根据所公开的发明的一 个方式的半导体装置的结构及其制造方法。
<半导体装置的截面结构及平面结构>
图5A和5B是半导体装置的结构的一例。图5A示出半导体装置 的截面，图5B示出半导体装置的平面。图5A相当于沿着图5B的A1-A2 及B1-B2的截面。图5A和图5B所示的半导体装置在下部具有使用第 一半导体材料的晶体管160并在上部具有使用第二半导体材料的晶体 管162。第一半导体材料和第二半导体材料优选是不同的材料。例如， 可以使用氧化物半导体以外的半导体材料作为第一半导体材料，并且 使用氧化物半导体作为第二半导体材料。作为氧化物半导体以外的半 导体材料，例如可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使 用单晶半导体。除此之外，也可以使用有机半导体材料等。使用这种 半导体材料的晶体管容易进行高速工作。另一方面，使用氧化物半导 体的晶体管由于其特性而能够长时间地保持电荷。图5A和图5B所示 的半导体装置可以用作存储单元。
另外，所公开的发明的技术本质在于：为了保持信息而将如氧化 物半导体的能够充分地降低截止电流的半导体材料用于晶体管162，因 此用于半导体装置的材料或半导体装置的结构等的半导体装置的具体 结构不需要局限于在此所示的结构。
图5A和图5B中的晶体管160包括：设置在半导体衬底500上的 半导体层中的沟道形成区134；夹着沟道形成区134地设置的杂质区 132(也称为源区及漏区)；设置在沟道形成区134上的栅极绝缘层122a； 以及在栅极绝缘层122a上且与沟道形成区134重叠地设置的栅电极 128a。注意，虽然有时在附图中不明显地具有源电极或漏电极，但是 为了方便起见有时将这种结构也称为晶体管。另外，此时，为了对晶 体管的连接关系进行说明，有时将源区或漏区也称为源电极或漏电极。 也就是说，在本说明书中，源电极的记载会包括源区。
另外，设置在半导体衬底500上的半导体层中的杂质区126与导 电层128b连接。在此，导电层128b也用作晶体管160的源电极或漏 电极。另外，在杂质区132和杂质区126之间设置有杂质区130。另外， 覆盖晶体管160设置有绝缘层136、绝缘层138及绝缘层140。另外，为了实现高集成化，如图5A和5B所示，优选采用晶体管160不具有 侧壁绝缘层的结构。另一方面，在重视晶体管160的特性的情况下， 也可以在栅电极128a的侧面设置侧壁绝缘层，并设置包括不同杂质浓 度的区域的杂质区132。
图5A和图5B中的晶体管162包括：设置在绝缘层140等上的氧 化物半导体层144；与氧化物半导体层144电连接的源电极(或漏电极) 142a及漏电极(或源电极)142b；覆盖氧化物半导体层144、源电极142a 以及漏电极142b的栅极绝缘层146；以及在栅极绝缘层146上与氧化 物半导体层144重叠地设置的栅电极148a。
在此，氧化物半导体层144优选通过被充分地去除氢等的杂质， 或者被供给充分的氧，而被高纯度化。具体地说，例如，氧化物半导 体层144的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，上述氧化物半导体层144 中的氢浓度是通过二次离子质谱分析技术(SIMS：Secondary Ion MassSpectrometry)来测量的。如此，在氢浓度被充分降低而被高纯度化， 并通过被供给充分的氧来降低起因于氧缺乏的能隙中的缺陷能级的氧 化物半导体层144中，载流子浓度为低于1×1012/cm3，优选为低于 1×1011/cm3，更优选为低于1.45×1010/cm3。另外，例如，室温(25℃) 下的截止电流(在此，每单位沟道宽度(1μm)的值)为100zA(1zA (仄普托安培)等于1×10-21A)以下，优选为10zA以下。如此，通过 使用被i型化(本征化)或实质上被i型化的氧化物半导体，可以得到 截止电流特性极为优良的晶体管162。
另外，虽然在图5A和图5B的晶体管162中，为了抑制起因于微 型化而产生在元件之间的泄漏，使用被加工为岛状的氧化物半导体层 144，但是也可以采用不被加工为岛状的结构。在不将氧化物半导体层 加工为岛状的情况下，可以防止由于加工时的蚀刻导致的氧化物半导 体层144的污染。
图5A和图5B所示的电容元件164包括：漏电极142b；栅极绝缘 层146；以及导电层148b。换言之，漏电极142b用作电容元件164的 一方的电极，导电层148b用作电容元件164的另一方的电极。通过采 用这种结构，可以确保足够的电容。另外，当层叠氧化物半导体层144 和栅极绝缘层146时，可以充分确保漏电极142b和导电层148b之间 的绝缘性。再者，当不需要电容时，也可以采用不设置电容元件164 的结构。
在本实施方式中，以与晶体管160至少部分重叠的方式设置有晶 体管162及电容元件164。通过采用这种平面布局，可以实现高集成化。 例如，可以以最小加工尺寸为F，将存储单元所占的面积设定为15F2至25F2。
在晶体管162和电容元件164上设置有绝缘层150。并且，在形成 于栅极绝缘层146及绝缘层150中的开口中设置有布线154。布线154 是连接存储单元之一与其他存储单元的布线，该布线相当于图2的电 路图中的位线BL。布线154通过源电极142a及导电层128b连接到杂 质区126。由此，与将晶体管160中的源区或漏区和晶体管162中的源 电极142a分别连接到不同布线的情况相比可以减少布线数目，从而可 以提高半导体装置的集成度。
另外，通过设置导电层128b，可以重叠设置如下两种位置：一是 杂质区126与源电极142a连接的位置；二是源电极142a与布线154 连接的位置。通过采用这种平面布局，可以抑制起因于接触区域的元 件面积的增大。换言之，可以提高半导体装置的集成度。
<SOI衬底的制造方法>
接着，参照图6A至6G对用于制造上述半导体装置的SOI衬底的 制造方法的一个例子进行说明。
首先，准备作为支撑衬底的半导体衬底500(参照图6A)。作为半 导体衬底500，可以使用如单晶硅衬底、单晶锗衬底等半导体衬底。另 外，作为半导体衬底，可以使用太阳能电池级硅(SOG-Si：Solar Grade Silicon)衬底等。此外，还可以使用多晶半导体衬底。与使用单晶硅衬 底等的情况相比，使用太阳能电池级硅或多晶半导体衬底等时可以抑 制制造成本。
除了半导体衬底500以外，还可以举出如下：铝硅酸盐玻璃、铝硼 硅酸盐玻璃、钡硼硅酸盐玻璃之类的用于电子工业的各种玻璃衬底； 石英衬底；陶瓷衬底；蓝宝石衬底。另外，也可以使用以氮化硅和氧 化铝为主要成分的热膨胀系数接近于硅的陶瓷衬底。
优选预先对半导体衬底500的表面进行清洗。具体而言，优选使 用盐酸和过氧化氢水的混合液(HPM)、硫酸和过氧化氢水的混合液 (SPM)、氨水和过氧化氢水的混合液(APM)、稀氢氟酸(DHF)等 对半导体衬底500进行清洗。
接着，准备键合衬底。这里，作为键合衬底使用单晶半导体衬底 510(参照图6B)。另外，虽然在这里使用单晶体的衬底作为键合衬底， 但是键合衬底的结晶性不局限于单晶。
作为单晶半导体衬底510，例如可以使用如单晶硅衬底、单晶锗衬 底、单晶硅锗衬底等的由第14族元素构成的单晶半导体衬底。此外， 也可以使用诸如砷化镓、磷化铟等的化合物半导体衬底。作为市场上 出售的硅衬底，典型的是直径为5英寸(125mm)、直径为6英寸 (150mm)、直径为8英寸(200mm)、直径为12英寸(300mm)、直 径为16英寸(400mm)的圆形的硅衬底。另外，单晶半导体衬底510 的形状不局限于圆形，例如，还可以使用被加工为矩形的衬底。另外， 单晶半导体衬底510可以利用CZ(提拉)法及FZ(浮区)法制造。
在单晶半导体衬底510的表面形成氧化膜512(参照图6C)。另外， 从去除污染物的观点来看，优选在形成氧化膜512之前预先使用盐酸 和过氧化氢水的混合液(HPM)、硫酸和过氧化氢水的混合液(SPM)、 氨水和过氧化氢水的混合液(APM)、稀氢氟酸(DHF)、FPM(氢氟酸和过氧化氢以及纯水的混合液)等对单晶半导体衬底510的表面进 行清洗。也可以通过交替喷出稀氢氟酸和臭氧水来进行清洗。
例如，氧化膜512可以由氧化硅膜、氧氮化硅膜等的单层或叠层 形成。作为上述氧化膜512的制造方法，有热氧化法、CVD法或溅射 法等。此外，当使用CVD法形成氧化膜512时，优选使用四乙氧基硅 烷(简称TEOS：化学式Si(OC2H5)4)等的有机硅烷形成氧化硅膜，以实现良好的贴合。
在本实施方式中，通过对单晶半导体衬底510进行热氧化处理来 形成氧化膜512(这里为SiOx膜)。优选在氧化气氛中添加卤素进行热 氧化处理。
例如，可以通过在添加有氯(Cl)的氧化气氛中对单晶半导体衬底 510进行热氧化处理，形成被氯氧化的氧化膜512。在这种情况下，氧 化膜512成为含有氯原子的膜。通过利用该氯氧化俘获外来杂质的重 金属(例如，Fe、Cr、Ni、Mo等)形成金属氯化物，而将该金属氯化 物去除到外部，可以降低单晶半导体衬底510的污染。
另外，氧化膜512所包含的卤素原子不局限于氯原子。也可以使 氧化膜512包含氟原子。作为使单晶半导体衬底510表面氟氧化的方 法，例如可以举出以下方法：在将单晶半导体衬底510浸渍在HF溶液 中之后在氧化气氛中进行热氧化处理；或者将NF3添加到氧化气氛中 进行热氧化处理；等等。
接着，通过对单晶半导体衬底510照射由电场加速的离子并进行 添加，在单晶半导体衬底510的预定的深度中形成结晶结构受到损伤 的脆化区514(参照图6D)。
可以通过离子的动能、离子的质量和电荷、离子的入射角等来调 节形成脆化区514的区域的深度。此外，脆化区514被形成在与离子 的平均侵入深度基本相同的深度的区域中。由此，可以通过离子的添 加深度来调节从单晶半导体衬底510分离的单晶半导体层的厚度。例 如，以单晶半导体层的厚度成为10nm以上500nm以下，优选为50nm 以上200nm以下左右的方式调节平均侵入深度，即可。
可以使用离子掺杂装置或离子注入装置进行该离子照射处理。作 为离子掺杂装置的典型例子，有将使工艺气体等离子体激发而产生的 所有离子种照射到被处理体的非质量分离型装置。在该装置中，不对 等离子体中的离子种进行质量分离而将它照射到被处理体。另一方面， 离子注入装置是质量分离型装置。在离子注入装置中，对等离子体中 的离子种进行质量分离，并将某个特定的质量的离子种照射到被处理 体。
在本实施方式中，对使用离子掺杂装置将氢添加到单晶半导体衬 底510的例子进行说明。作为源气体，使用包含氢的气体。至于照射 的离子，优选提高H3 +的比率。具体而言，相对于H+、H2 +、H3 +的总量， H3 +的比率为50％以上(更优选为80％以上)。通过提高H3 +的比率，可 以提高离子照射的效率。
另外，添加的离子不局限于氢。也可以添加氦等的离子。此外， 添加的离子不局限于一种，也可以添加多种离子。例如，当使用离子 掺杂装置同时照射氢和氦时，与在不同的工序中进行照射的情况相比 可以减少工序数，并且可以抑制后面形成的单晶半导体层的表面粗糙。
另外，当使用离子掺杂装置形成脆化区514时，虽然有与此同时 添加重金属的忧虑，但是通过隔着含有卤素原子的氧化膜512进行离 子照射，可以防止这些重金属对单晶半导体衬底510的污染。
接着，使半导体衬底500和单晶半导体衬底510对置，并使它们 通过氧化膜512贴合。由此，贴合半导体衬底500和单晶半导体衬底 510(参照图6E)。另外，也可以在与单晶半导体衬底510贴合的半导 体衬底500的表面形成氧化膜或氮化膜。
在进行贴合时，优选对半导体衬底500或单晶半导体衬底510的 一处施加0.001N/cm2以上100N/cm2以下，例如1N/cm2以上20N/cm2以下的压力。通过施加压力使贴合面接近而贴合，在被贴合的部分中 半导体衬底500与氧化膜512接合，并以该部分为起点开始自发性的 接合而扩展至几乎整个面。该接合利用范德华力和氢键作用，并可以 在常温下进行。
另外，在贴合单晶半导体衬底510与半导体衬底500之前，优选 对进行贴合的表面进行表面处理。通过进行表面处理，可以提高单晶 半导体衬底510和半导体衬底500的界面的接合强度。
作为表面处理，可以使用湿处理、干处理或湿处理与干处理的组 合。此外，还可以使用不同的湿处理的组合或不同的干处理的组合。
另外，在贴合之后，也可以进行热处理以增高接合强度。将该热 处理的温度设定为不使脆化区514发生分离的温度(例如，室温以上 且低于400℃)。另外，也可以边在该温度范围内加热边接合半导体衬 底500和氧化膜512。作为上述热处理，可以使用扩散炉、电阻加热炉 等加热炉、RTA(快速热退火：Rapid Thermal Anneal)装置、微波加 热装置等。另外，上述温度条件只是一个例子而已，所公开的发明的 一个方式不应被解释为限定于此。
接着，通过进行热处理使单晶半导体衬底510在脆化区中进行分 离，而在半导体衬底500上隔着氧化膜512形成单晶半导体层516(参 照图6F)。
另外，优选使进行上述分离时的热处理的温度尽可能地低。这是 因为进行分离时的温度越低单晶半导体层516的表面粗糙度越低的缘 故。具体而言，例如，可以将进行上述分离时的热处理的温度设定为 300℃以上600℃以下，当将该温度设定为400℃以上500℃以下时 更有效。
另外，也可以在使单晶半导体衬底510分离之后，以500℃以上 的温度对单晶半导体层516进行热处理以降低残留在单晶半导体层 516中的氢的浓度。
接着，通过对单晶半导体层516的表面照射激光，形成表面平坦 性提高了且缺陷减少了的单晶半导体层518(参照图6G)。另外，还可 以进行热处理来替代激光照射处理。
另外，在本实施方式中，虽然在进行了用来分离单晶半导体层516 的热处理之后立即进行了激光照射处理，但是所公开的发明的一个方 式不应被解释为限定于此。既可以在用来分离单晶半导体层516的热 处理之后先进行蚀刻处理来去除单晶半导体层516表面缺陷多的区域， 再进行激光照射处理，又可以在提高单晶半导体层516表面的平坦性 之后进行激光照射处理。另外，上述蚀刻处理可以使用湿蚀刻或干蚀 刻。另外，在本实施方式中，还可以在进行上述那样的激光照射之后 进行减薄单晶半导体层516的厚度的薄膜化工序。至于单晶半导体层 516的薄膜化，既可使用干蚀刻和湿蚀刻中的任一种，又可使用其双方。
通过上述工序，可以形成具有特性良好的单晶半导体层518的SOI 衬底(参照图6G)。
<半导体装置的制造方法>
接着，参照图7A至图10C而说明使用上述SOI衬底的半导体装 置的制造方法。
<下部晶体管的制造方法>
首先，参照图7A至图8D说明下部晶体管160的制造方法。图7A 至图8D是示出根据图6A至6G所示的方法形成的SOI衬底的一部分， 且相当于图5A所示的下部晶体管的截面工序图。
首先，将单晶半导体层518加工为岛状以形成半导体层120(参照 图7A)。另外，在该工序的前后，为了控制晶体管的阈值电压，也可 以将赋予n型导电性的杂质元素或赋予p型导电性的杂质元素添加到 半导体层。在半导体材料为硅时，作为赋予n型导电性的杂质元素， 例如可以使用磷、砷等。另外，作为赋予p型导电性的杂质元素，例 如可以使用硼、铝、镓等。
接着，覆盖半导体层120形成绝缘层122(参照图7B)。绝缘层122 是后面成为栅极绝缘层的层。绝缘层122例如可以通过对半导体层120 表面进行热处理(热氧化处理或热氮化处理等)而形成。也可以使用 高密度等离子体处理代替热处理。高密度等离子体处理例如可以使用 He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等的混合气体 来进行。当然，也可以使用CVD法或溅射法等形成绝缘层。该绝缘层 122优选采用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化 钽、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅酸铪 (HfSixOyNz(x＞0、y＞0、z＞0))、添加有氮的铝酸铪(HfAlxOyNz(x＞0、 y＞0、z＞0))等的单层结构或叠层结构。另外，至于绝缘层122的厚度， 例如可以设定为1nm以上100nm以下，优选为10nm以上50nm以下。 在本实施方式中，使用等离子体CVD法形成包含氧化硅的绝缘层的单 层。
接着，在绝缘层122上形成掩模124，将赋予一导电性的杂质元素 添加到半导体层120，来形成杂质区126(参照图7C)。这里，在添加 杂质元素之后，去除掩模124。
接着，通过在绝缘层122上形成掩模，去除绝缘层122的与杂质 区126重叠的区域的一部分，来形成栅极绝缘层122a(参照图7D)。 作为绝缘层122的去除方法，可以使用湿蚀刻或干蚀刻等的蚀刻处理。
接着，在栅极绝缘层122a上形成用来形成栅电极(包括使用与该 栅电极相同的层形成的布线)的导电层，加工该导电层来形成栅电极 128a及导电层128b(参照图7E)。
作为用于栅电极128a及导电层128b的导电层，可以使用铝、铜、 钛、钽、钨等的金属材料形成。另外，也可以通过使用如多晶硅等的 半导体材料形成导电层。其形成方法也没有特别的限制，可以使用蒸 镀法、CVD法、溅射法或旋涂法等各种成膜方法。此外，可以通过使 用抗蚀剂掩模的蚀刻进行导电层的加工。
接着，以栅电极128a及导电层128b为掩模，将赋予一种导电型的 杂质元素添加到半导体层，来形成沟道形成区134、杂质区132及杂质 区130(参照图8A)。这里，添加硼(B)或铝(Al)等杂质元素，以 形成p型晶体管。这里，可以适当地设定所添加的杂质元素的浓度。另外，在添加杂质元素之后，进行用于活化的热处理。在此，杂质区 的浓度按杂质区126、杂质区132、杂质区130的顺序依次高。
接着，以覆盖栅极绝缘层122a、栅电极128a、导电层128b的方式 形成绝缘层136、绝缘层138及绝缘层140(参照图8B)。
绝缘层136、绝缘层138、绝缘层140可以使用包含氧化硅、氧氮 化硅、氮氧化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。尤 其是优选将低介电常数(low-k)材料用于绝缘层136、绝缘层138、 绝缘层140，因为这样可以充分地降低起因于各种电极或布线的重叠的 电容。另外，也可以将使用上述材料的多孔绝缘层用于绝缘层136、绝 缘层138、绝缘层140。因为多孔绝缘层的介电常数比密度高的绝缘层 低，所以可以进一步降低起因于电极或布线的电容。此外，也可以使 用聚酰亚胺、丙烯酸树脂等的有机绝缘材料形成绝缘层136、绝缘层 138、绝缘层140。在本实施方式中，对作为绝缘层136使用氧氮化硅， 作为绝缘层138使用氮氧化硅，作为绝缘层140使用氧化硅的情况进 行说明。另外，虽然在此采用绝缘层136、绝缘层138及绝缘层140 的叠层结构，但是所公开的发明的一个方式不局限于此。作为上述绝 缘层既可以采用单层或两层结构，又可以采用四层以上的叠层结构。
接着，通过对绝缘层138及绝缘层140进行CMP(化学机械抛光) 处理或蚀刻处理，使绝缘层138及绝缘层140平坦化(参照图8C)。 在此，进行CMP处理直到露出绝缘层138的一部分为止。当作为绝缘 层138使用氮氧化硅，作为绝缘层140使用氧化硅时，将绝缘层138用作蚀刻停止层。
接着，通过对绝缘层138及绝缘层140进行CMP处理或蚀刻处理， 使栅电极128a及导电层128b的上面露出(参照图8D)。在此，进行 蚀刻处理直到露出栅电极128a及导电层128b的一部分为止。作为该 蚀刻处理优选使用干蚀刻，但是也可以使用湿蚀刻。在使栅电极128a 及导电层128b的一部分露出的工序中，为了提高后面形成的晶体管 162的特性，优选使绝缘层136、绝缘层138、绝缘层140的表面尽可 能地为平坦。
通过上述工序，可以形成下部的晶体管160(参照图8D)。
另外，也可以在上述各工序之前或之后还包括形成电极、布线、 半导体层或绝缘层等的工序。例如，作为布线的结构，也可以采用由 绝缘层及导电层的叠层结构构成的多层布线结构来实现高集成化的半 导体装置。
<上部晶体管的制造方法>
接着，参照图9A至10C说明上部晶体管162的制造方法。
首先，在栅电极128a、导电层128b、绝缘层136、绝缘层138、绝 缘层140等上形成氧化物半导体层，并加工该氧化物半导体层来形成 氧化物半导体层144(参照图9A)。另外，在形成氧化物半导体层之前， 可以在绝缘层136、绝缘层138、绝缘层140上设置用作基底的绝缘层。 该绝缘层可以利用如溅射法等的PVD法或如等离子体CVD法等的 CVD法等来形成。
所使用的氧化物半导体优选至少包含铟(In)或锌(Zn)。特别优 选包含In及Zn。另外，优选的是，作为用来减少使用所述氧化物半导 体的晶体管的电特性不均匀的稳定剂，除了包含上述以外，还包含镓 (Ga)。另外，作为稳定剂，优选包含锡(Sn)。另外，作为稳定剂， 优选包含铪(Hf)。另外，作为稳定剂，优选包含铝(Al)。
另外，作为其他稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、 镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、 钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)以及镥(Lu)中的任何一种 或多种。
例如，作为氧化物半导体可以使用氧化铟；氧化锡；氧化锌；二 元金属氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg 氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金属氧化 物如In-Ga-Zn氧化物(也称为IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化 物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn 氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn 氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn 氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn 氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金属氧化物如 In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、 In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
在此，例如，“In-Ga-Zn氧化物”是指以In、Ga以及Zn为主要成 分的氧化物，对In、Ga以及Zn的比率没有限制。此外，也可以包含 In、Ga及Zn以外的金属元素。
另外，作为用于氧化物半导体层的材料，可以使用：四元金属氧 化物如In-Sn-Ga-Zn-O材料；三元金属氧化物如In-Ga-Zn-O材料、 In-Sn-Zn-O材料、In-Al-Zn-O材料、Sn-Ga-Zn-O材料、Al-Ga-Zn-O材 料、Sn-Al-Zn-O材料二元金属氧化物如In-Zn-O材料、Sn-Zn-O材料、 Al-Zn-O材料、Zn-Mg-O材料、Sn-Mg-O材料、In-Mg-O材料、In-Ga-O 材料；以及单元金属氧化物如In-O材料、Sn-O材料、Zn-O材料等。 此外，也可以使上述材料包含SiO2。这里，例如，In-Ga-Zn-O材料是 指含有铟(In)、镓(Ga)以及锌(Zn)的氧化物膜，对其组成比没有 特别的限制。此外，也可以包含In、Ga及Zn以外的元素。
例如，可以使用其原子数比为In∶Ga∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)或 In∶Ga∶Zn＝2∶2∶1(＝2/5∶2/5∶1/5)的In-Ga-Zn氧化物或其组成附近的氧化物。 或者，优选使用其原子数比为In∶Sn∶Zn＝1∶1∶1(＝1/3∶1/3∶1/3)、 In∶Sn∶Zn＝2∶1∶3(＝1/3∶1/6∶1/2)或In∶Sn∶Zn＝2∶1∶5(＝1/4∶1/8∶5/8))的In-Sn-Zn 氧化物或其组成附近的氧化物。
但是，所公开的发明不局限于此，可以根据所需要的半导体特性 (迁移率、阈值、不均匀性等)而使用适当的组成的氧化物。另外， 优选采用适当的载流子密度、杂质浓度、缺陷密度、金属元素及氧的 原子数比、原子间结合距离以及密度等，以得到所需要的半导体特性。
例如，In-Sn-Zn氧化物比较容易得到高迁移率。但是，即使使用 In-Ga-Zn氧化物，也可以通过降低块体内缺陷密度而提高迁移率。
在此，例如In、Ga、Zn的原子数比为In∶Ga∶Zn＝a∶b∶c(a+b+c＝1) 的氧化物的组成在原子数比为In∶Ga∶Zn＝A∶B∶C(A+B+C＝1)的氧化物 的组成的近旁是指a、b、c满足(a-A)2+(b-B)2+(c-C)2≤r2的状 态，r例如可以为0.05。其他氧化物也是同样的。
氧化物半导体既可为单晶，又可为非单晶。在氧化物半导体为非 单晶的情况下，既可为非晶，又可为多晶。另外，既可为在非晶中包 含具有结晶性的部分的结构，又可为不是非晶的结构。
因为处于非晶状态的氧化物半导体比较容易得到平坦的表面，所 以可以使用该氧化物半导体降低在制造晶体管时的界面散乱，而可以 比较容易得到比较高的迁移率。
另外，具有结晶性的氧化物半导体可以进一步降低块体内缺陷， 通过提高表面的平坦性，可以得到处于非晶状态的氧化物半导体的迁 移率以上的迁移率。为了提高表面的平坦性，优选在平坦的表面上形 成氧化物半导体，具体地说，优选的是，在平均面粗糙度(Ra)为1nm 以下，优选为0.3nm以下，更优选为0.1nm以下的表面上形成氧化物 半导体。
注意，Ra是将JIS B0601中定义的中心线平均粗糙度扩大为三维 以使其能够应用于测定面，可以将它表示为“将从基准面到指定面的偏 差的绝对值平均而得的值”，以如下数式(1)定义。
[算式1]
注意，在数式(1)中，S0表示测定面(用坐标(x1，y1)(x1，y2)(x2，y1)(x2，y2) 表示的4点所围绕的长方形的区域)的面积，Z0表示测定面的平均高度。 可以利用原子力显微镜(AFM：Atomic Force Microscope)评价Ra。
另外，可以将使用由化学式InMO3(ZnO)m(m＞0)表示的材料 的薄膜用作氧化物半导体层。在此，M表示选自Ga、Al、Mn及Co 中的一种或多种金属元素。例如，作为M，可以使用Ga、Ga及Al、 Ga及Mn或Ga及Co等。
此外，优选将氧化物半导体层的厚度设定为3nm以上30nm以下。 这是因为若使氧化物半导体层的厚度过厚(例如，厚度为50nm以上)， 则有晶体管成为常导通状态的担忧。
氧化物半导体层优选使用氢、水、羟基或氢化物等的杂质不容易 混入的方式制造。例如，可以通过溅射法等制造氧化物半导体层。
另外，当作为氧化物半导体使用In-Zn氧化物材料时，将所使用的 靶材的组成比以原子数比设定为In∶Zn＝50∶1至1∶2(换算为摩尔数比则 为In2O3∶ZnO＝25∶1至1∶4)，优选为In∶Zn＝20∶1至1∶1(换算为摩尔数比 则为In2O3∶ZnO＝10∶1至1∶2)，更优选为In∶Zn＝15∶1至1.5∶1(换算为摩 尔数比则为In2O3∶ZnO＝15∶2至3∶4)。例如，作为用于形成In-Zn氧化物半导体的靶材，当原子数比为In∶Zn∶O＝X∶Y∶Z时，满足Z＞1.5X+Y的 关系。
另外，可以将In-Sn-Zn氧化物称为ITZO，使用一种氧化物靶材， 作为其靶材的组成比，In∶Sn∶Zn的原子数比为1∶2∶2、2∶1∶3、1∶1∶1或 20∶45∶35等。
在本实施方式中，通过使用In-Ga-Zn氧化物靶材的溅射法形成氧 化物半导体层。
作为In-Ga-Zn氧化物靶材，例如可以使用具有 In2O3∶Ga2O3∶ZnO＝1∶1∶1[摩尔数比]的组成比的氧化物靶材。另外，靶材 的材料及组成不局限于上述记载。例如还可以使用具有 In2O3∶Ga2O3∶ZnO＝1∶1∶2[摩尔数比]的组成比的氧化物靶材。
氧化物靶材的填充率为90％以上100％以下，优选为95％以上 99.9％以下。这是因为如下缘故：通过使用高填充率的金属氧化物靶材， 所形成的氧化物半导体层可以成为致密的膜。
作为成膜时的气氛，采用稀有气体(典型的是氩)气氛下、氧气 氛下或稀有气体和氧的混合气氛下等，即可。另外，为了防止氢、水、 羟基、氢化物等混入到氧化物半导体层中，优选采用使用充分地去除 氢、水、羟基、氢化物等的杂质的高纯度气体的气氛。
例如，可以采用如下方法形成氧化物半导体层。
首先，在被保持为减压状态的成膜室内保持衬底，并对衬底进行 加热以使衬底温度超过200℃且500℃以下，优选超过300℃且500℃ 以下，更优选为350℃以上450℃以下。
接着，一边去除成膜室中的残留水分，一边引入充分地去除了氢、 水、羟基、氢化物等的杂质的高纯度气体，并使用上述靶材来在衬底 上形成氧化物半导体层。为了去除成膜室中的残留水分，作为排气单 元，优选使用低温泵、离子泵、钛升华泵等的吸附型真空泵。另外， 作为排气单元，也可以使用提供有冷阱的涡轮泵。由于在利用低温泵 进行了排气的成膜室中，例如氢、水、羟基或氢化物等的杂质(更优 选还包括包含碳原子的化合物)等被去除，因此可以降低在该成膜室 中形成的氧化物半导体层所含有的氢、水、羟基或氢化物等的杂质的 浓度。
当成膜时的衬底温度低(例如，100℃以下)时，有含有氢原子的 物质混入到氧化物半导体中的忧虑，所以优选在上述温度下加热衬底。 通过在上述温度下加热衬底形成氧化物半导体层，衬底温度变高，从 而氢键被热切断，含有氢原子的物质不容易被引入到氧化物半导体层 中。因此，通过在上述温度下加热衬底的状态下形成氧化物半导体层， 可以充分地降低氧化物半导体层所含有的氢、水、羟基或氢化物等的 杂质的浓度。另外，可以减轻由溅射导致的损伤。
作为成膜条件的一个例子，采用如下条件：衬底与靶材之间的距 离是60mm；压力是0.4Pa；直流(DC)电源是0.5kW；衬底温度是 400℃；成膜气氛是氧(氧流量比率100％)气氛。另外，通过使用脉 冲直流电源，可以减轻在进行成膜时发生的粉状物质(也称为微粒或尘屑)，并且膜厚度分布也变得均匀，所以优选采用脉冲直流电源。
另外，优选的是，在通过溅射法形成氧化物半导体层之前，进行 引入氩气体产生等离子体的反溅射，来去除附着于氧化物半导体层的 被形成表面上的粉状物质(也称为微粒或尘屑)。反溅射是指如下一种 方法，其中对衬底施加电压来在衬底附近形成等离子体，来对衬底一 侧的表面进行改性。此外，也可以使用氮、氦、氧等的气体代替氩。
作为氧化物半导体层的加工，可以在氧化物半导体层上形成所希 望的形状的掩模之后对该氧化物半导体层进行蚀刻。可以通过光刻工 序等的方法形成上述掩模。或者，也可以通过喷墨法等的方法形成掩 模。此外，氧化物半导体层的蚀刻可以采用干蚀刻或湿蚀刻。当然， 也可以组合干蚀刻和湿蚀刻而使用。
然后，可以对氧化物半导体层144进行热处理(第一热处理)。通 过进行热处理，可以进一步去除包含在氧化物半导体层144中的含有 氢原子的物质。在惰性气体气氛下，热处理的温度为250℃以上700℃ 以下，优选为450℃以上600℃以下或者低于衬底的应变点。作为惰 性气体气氛，优选应用以氮或稀有气体(氦、氖或氩等)为主要成分 且不包含水或氢等的气氛。例如，引入到热处理装置中的氮或氦、氖、 氩等的稀有气体的纯度为6N(99.9999％)以上，优选为7N(99.99999％) 以上(即，杂质浓度为1ppm以下，优选为0.1ppm以下)。
作为热处理，例如，可以将被处理物放入使用电阻发热体等的电 炉中，并在氮气氛下以450℃加热1个小时。在此期间，不使氧化物 半导体层144接触大气以防止水或氢的混入。
此外，由于上述热处理具有去除氢或水等的效果，所以可以将该 热处理也称为脱水化处理、脱氢化处理等。例如，该热处理也可以在 将氧化物半导体层加工为岛状之前或在形成栅极绝缘层之后等进行。 另外，上述脱水化处理、脱氢化处理不局限于进行一次，而也可以进 行多次。
接着，在氧化物半导体层144等上形成用来形成源电极及漏电极 (包括使用与该源电极及漏电极相同的层形成的布线)的导电层，加 工该导电层来形成源电极142a、漏电极142b(参照图9B)。
作为导电层，可以利用PVD法或CVD法来形成。另外，作为导 电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或 以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、 钪中的一种或多种材料。
导电层既可以采用单层结构又可以采用两层以上的叠层结构。例 如可以举出：钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构； 在铝膜上层叠钛膜的双层结构；在氮化钛膜上层叠钛膜的双层结构； 层叠钛膜、铝膜及钛膜的三层结构等。另外，当作为导电层采用钛膜 或氮化钛膜的单层结构时，具有易于将源电极142a及漏电极142b加 工为具有倾斜度的形状的优点。
另外，导电层还可以使用导电金属氧化物来形成。作为导电性的 金属氧化物，可以使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、 氧化铟氧化锡化合物(In2O3-SnO2，有时缩写为ITO)、氧化铟氧化锌 化合物(In2O3-ZnO)、或含有硅或氧化硅的上述任何一种金属氧化物材 料。
优选以形成的源电极142a及漏电极142b的端部成为具有倾斜度的 形状的方式对导电层进行蚀刻。这里，倾斜角例如优选为30°以上60° 以下。通过以源电极142a及漏电极142b的端部成为具有倾斜度的形 状的方式进行蚀刻，可以提高后面形成的栅极绝缘层146的覆盖性， 并防止断开。
上部晶体管的沟道长度(L)由源电极142a的下端部与漏电极142b 的下端部之间的间隔决定。另外，在形成沟道长度(L)短于25nm的 晶体管的情况下，当进行用来形成掩模的曝光时，优选使用短波长即 几nm至几十nm的超紫外线(Extreme Ultraviolet)。利用超紫外线的 曝光的分辨率高且景深大。由此，后面形成的晶体管的沟道长度(L) 可以为10nm以上1000nm(1μm)以下，而可以提高电路的工作速度。 再者，通过微型化可以降低半导体装置的耗电量。
另外，作为与图9B不同的一个例子，也可以在氧化物半导体层144 与源电极及漏电极之间设置作为源区及漏区的氧化物导电层。作为氧 化物导电层的材料，优选使用以氧化锌为成分的材料，并且优选使用 不包含氧化铟的材料。作为这种氧化物导电层，可以应用氧化锌、氧 化锌铝、氧氮化锌铝、氧化锌镓等。
例如，可以使用如下方法：在氧化物半导体层144上形成氧化物 导电膜，在其上形成导电层，并且利用同一光刻工序加工氧化物导电 膜及导电层，以形成作为源区及漏区的氧化物导电层、源电极142a以 及漏电极142b。
另外，也可以使用如下方法：形成氧化物半导体膜和氧化物导电 膜的叠层，利用同一光刻工序加工该叠层的形状，以形成岛状氧化物 半导体层144和氧化物导电膜；在形成源电极142a及漏电极142b之 后，以源电极142a及漏电极142b为掩模进一步蚀刻岛状氧化物导电 膜，以形成作为源区及漏区的氧化物导电层。
另外，在进行蚀刻处理以加工氧化物导电层的形状时，适当地调 整蚀刻条件(蚀刻剂的种类、浓度以及蚀刻时间等)，以避免氧化物半 导体层被过剩地蚀刻。
通过在氧化物半导体层与源电极及漏电极之间设置氧化物导电 层，可以实现源区及漏区的低电阻化，而可以实现晶体管的高速工作。 另外，通过采用使用氧化物半导体层144、氧化物导电层以及由金属材 料构成的漏电极的结构，可以进一步提高晶体管的耐压性。
作为源区及漏区而使用氧化物导电层是为了提高外围电路(驱动 电路)的频率特性而有效的。这是因为如下缘故：与金属电极(钼、 钨等)接触氧化物半导体层的情况相比，金属电极(钼、钨等)接触 氧化物导电层而可以降低接触电阻。通过使氧化物半导体层和源电极 及漏电极之间夹着氧化物导电层，可以降低接触电阻，从而可以提高 外围电路(驱动电路)的频率特性。
接着，以覆盖源电极142a、漏电极142b并与氧化物半导体层144 的一部分接触的方式形成栅极绝缘层146(参照图9C)。
栅极绝缘层146可以利用CVD法或溅射法等形成。另外，栅极绝 缘层146优选以含有氧化硅、氮化硅、氧氮化硅、氧化镓、氧化铝、 氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮 的硅酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、添加有氮的铝酸铪(HfAlxOyNz (x＞0、y＞0、z＞0))等的方式形成。栅极绝缘层146既可以采用单层 结构，又可以采用组合上述材料的叠层结构。另外，虽然对其厚度没 有特别的限定，但是当对半导体装置进行微型化时，优选减薄其厚度， 以确保晶体管的工作。例如，当使用氧化硅时，其厚度可以为1nm以 上100nm以下，优选为10nm以上50nm以下。
当如上述那样将栅极绝缘层形成为较薄时，存在由于隧道效应等 而发生栅极泄漏的问题。为了解决栅极泄漏的问题，可以使用如氧化 铪、氧化钽、氧化钇、硅酸铪(HfSixOy(x＞0、y＞0))、添加有氮的硅 酸铪(HfSixOyNz(x＞0、y＞0、z＞0))、添加有氮的铝酸铪(HfAlxOyNz (x＞0、y＞0、z＞0))等的高介电常数(high-k)材料作为栅极绝缘层146。通过将high-k材料用于栅极绝缘层146，不但可以确保电特性， 而且可以增大膜厚度，以抑制栅极泄漏电流。另外，还可以采用含有 high-k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅或氧化铝 等的膜的叠层结构。
另外，与氧化物半导体层144接触的绝缘层(在本实施方式中， 相当于栅极绝缘层146)也可以使用包含第13族元素及氧的绝缘材料。 较多氧化物半导体材料包含第13族元素，包含第13族元素的绝缘材 料与氧化物半导体搭配良好，并且通过将它用于与氧化物半导体层接 触的绝缘层，可以保持与氧化物半导体层之间的界面的良好状态。
包含第13族元素的绝缘材料是指包含一种或多种第13族元素的 绝缘材料。作为包含第13族元素的绝缘材料，例如有氧化镓、氧化铝、 氧化铝镓、氧化镓铝等。在此，氧化铝镓是指含铝量(at.％)多于含镓 量(at.％)的物质，氧化镓铝是指含镓量(at.％)等于或多于含铝量(at.％) 的物质。
例如，当以与包含镓的氧化物半导体层接触的方式形成栅极绝缘 层时，通过将包含氧化镓的材料用于栅极绝缘层，可以保持氧化物半 导体层和栅极绝缘层之间的良好的界面特性。另外，通过使氧化物半 导体层与包含氧化镓的绝缘层接触地设置，可以减少氧化物半导体层 与绝缘层的界面中的氢的聚积。另外，在将与氧化物半导体的成分元 素同一族的元素用于绝缘层时，可以得到上述同样的效果。例如，使 用包含氧化铝的材料形成绝缘层是有效的。另外，由于氧化铝具有不 容易透过水的特性，因此从防止水侵入到氧化物半导体层中的角度来 看，使用该材料是优选的。
此外，作为与氧化物半导体层144接触的绝缘层，优选通过进行 氧气氛下的热处理或氧掺杂等使绝缘材料处于其氧含量超过化学计量 组成比的状态。氧掺杂是指对块体添加氧的处理。为了明确表示不仅 对薄膜表面添加氧，而且对薄膜内部添加氧，使用该“块体”。此外， 氧掺杂包括将等离子体化了的氧添加到块体中的氧等离子体掺杂。另 外，也可以通过离子注入法或离子掺杂法进行氧掺杂。
例如，当作为与氧化物半导体层144接触的绝缘层使用氧化镓时， 通过进行氧气氛下的热处理或氧掺杂，可以将氧化镓的组成设定为 Ga2Ox(X＝3+α，0＜α＜1)。此外，作为与氧化物半导体层144接触的绝 缘层使用氧化铝时，通过进行氧气氛下的热处理或氧掺杂，可以将氧 化铝的组成设定为Al2Ox(X＝3+α，0＜α＜1)。或者，作为与氧化物半导 体层144接触的绝缘层使用氧化镓铝(氧化铝镓)时，通过进行氧气 氛下的热处理或氧掺杂，可以将氧化镓铝(氧化铝镓)的组成设定为 GaxAl2-xO3+α(0＜X＜2，0＜α＜1)。
通过进行氧掺杂处理等，可以形成包含其氧含量超过化学计量组 成比的区域的绝缘层。通过使具备这种区域的绝缘层和氧化物半导体 层接触，绝缘层中的过剩的氧被供应到氧化物半导体层中，从而可以 减少氧化物半导体层中或氧化物半导体层和绝缘层之间的界面中的氧 不足缺陷。
另外，具有其氧含量超过化学计量组成比的区域绝缘层既可应用 于作为氧化物半导体层144的基底膜形成的绝缘层代替栅极绝缘层 146又可应用于栅极绝缘层146及基底膜的双方。
优选在形成栅极绝缘层146之后，在惰性气体气氛下或氧气氛下 进行第二热处理。热处理的温度为200℃以上450℃以下，优选为250℃ 以上350℃以下。例如，可以在氮气氛下以250℃进行1个小时的热 处理。通过进行第二热处理，可以降低晶体管的电特性的不均匀性。 此外，当栅极绝缘层146含有氧时，向脱水化或脱氢化处理后的氧化 物半导体层144供应氧而填补该氧化物半导体层144的氧缺陷，从而 可以形成i型(本征半导体)或无限接近于i型的氧化物半导体层。
另外，在本实施方式中，虽然在形成栅极绝缘层146之后进行第 二热处理，但是第二热处理的时序不局限于此。例如，也可以在形成 栅电极之后进行第二热处理。另外，既可以在第一热处理之后连续地 进行第二热处理，又可以在第一热处理中兼并第二热处理，或在第二 热处理中兼并第一热处理。
接着，形成用来形成栅电极(包括使用与该栅电极相同的层形成 的布线)的导电层，加工该导电层来形成栅电极148a及导电层148b (参照图9D)。
作为栅电极148a及导电层148b，可以使用钼、钛、钽、钨、铝、 铜、钕、钪等金属材料或以该金属材料为主要成分的合金材料来形成。 另外，栅电极148a及导电层148b可以采用单层结构或叠层结构。
接着，在栅极绝缘层146、栅电极148a及导电层148b上形成绝缘 层150(参照图10A)。绝缘层150可以利用PVD法或CVD法等形成。 另外，还可以使用含有如氧化硅、氧氮化硅、氮化硅、氧化铪、氧化 镓、氧化铝等的无机绝缘材料的材料形成。另外，作为绝缘层150优 选使用介电常数低的材料或介电常数低的结构(多孔结构等)。这是因 为通过使绝缘层150的介电常数减少，可以降低产生在布线、电极等 之间的电容，从而实现工作的高速化的缘故。另外，在本实施方式中， 采用绝缘层150的单层结构，但是，所公开的发明的一个方式不局限 于此，也可以采用两层以上的叠层结构。
接着，在栅极绝缘层146、绝缘层150中形成到达源电极142a的 开口。然后，在绝缘层150上形成与源电极142a接触的布线154(参 照图10B)。另外，通过使用掩模等选择性地进行蚀刻来形成该开口。
在使用PVD法或CVD法形成导电层之后，对该导电层进行构图 来形成布线154。另外，作为导电层的材料，可以使用选自铝、铬、铜、 钽、钛、钼和钨中的元素或以上述元素为成分的合金等。还可以使用 选自锰、镁、锆、铍、钕、钪中的一种或多种材料。
更具体而言，例如，可以在包括绝缘层150的开口的区域中通过 PVD法形成薄(5nm左右)的钛膜，在通过PVD法形成薄的钛膜之后 埋入开口形成铝膜。在此，通过PVD法形成的钛膜具有还原被形成面 的氧化膜(自然氧化膜等)并降低与下部电极等(在此为源电极142a) 的接触电阻的功能。另外，可以防止铝膜的小丘的产生。另外，也可 以在使用钛或氮化钛等形成阻挡膜之后通过镀敷法形成铜膜。
形成在绝缘层150中的开口优选形成在与导电层128b重叠的区域 中。通过在这种区域中形成开口，可以抑制起因于接触区域的元件面 积的增大。
在此，对不使用导电层128b而使如下两种连接结构重叠的情况进 行说明，该两种连接结构：一是杂质区126与源电极142a的连接结构； 二是源电极142a与布线154的连接结构。此时，在形成在杂质区126 上的绝缘层136、绝缘层138及绝缘层140中形成开口(称为下部的接 触)，在下部的接触中形成源电极142a，然后，在栅极绝缘层146及绝 缘层150中，在与下部的接触重叠的区域中形成开口(称为上部的接 触)，并且形成布线154。当在与下部的接触重叠的区域中形成上部的 接触时，有如下忧虑：即，由于蚀刻，形成在下部的接触中的源电极 142a断开。当为了避免该断开，以不使下部的接触与上部的接触重叠 的方式形成结构时，发生元件面积的增大的问题。
如本实施方式所示那样，通过使用导电层128b，可以形成上部的 接触而不使源电极142a断开。由此，可以使下部的接触与上部的接触 重叠地设置，从而可以抑制起因于接触区域的元件面积的增大。换言 之，可以提高半导体装置的集成度。
接着，以覆盖布线154的方式形成绝缘层156(参照图10C)。
通过上述步骤完成使用被高纯度化的氧化物半导体层144的晶体 管162以及电容元件164(参照图10C)。
在本实施方式所示的晶体管162中，由于氧化物半导体层144被 高纯度化，其氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，氧化物半导体层144的 载流子密度与通常的硅片中的载流子密度(1×1014/cm3左右)相比是足 够小的值(例如，低于1×1012/cm3，更优选为低于1.45×1010/cm3)。另 外，截止电流也十分小。例如，晶体管162的室温(25℃)下的截止 电流(这里，每单位沟道宽度(1μm)的值)为100zA(1zA(仄普托 安培)为1×10-21A)以下，优选为10zA以下。
如此，通过使用被高纯度化而被本征化的氧化物半导体层144，容 易充分地降低晶体管的截止电流。并且，通过使用这种晶体管，可以 获得能够在极长期间内保持存储内容的半导体装置。
另外，在本实施方式所示的半导体装置中，可以共同使用布线， 而可以实现集成度充分得到提高的半导体装置。
本实施方式所示的结构、方法等可以与其他实施方式所示的结构、 方法等适当地组合而使用。
实施方式3
在本实施方式中，使用图11A至11F而对将上述实施方式所说明 的半导体装置应用于电子设备的情况进行说明。在本实施方式中，对 将上述半导体装置用于如下电子设备的情况进行说明，即：计算机； 移动电话机(也称为移动电话、移动电话装置)；便携式信息终端(包 括便携式游戏机、音频再现装置等)；数码相机、数码摄像机等的影像 拍摄装置；电子纸；以及电视装置(也称为电视机或电视接收机)等。
图11A示出笔记本型个人计算机，包括框体701、框体702、显示 部703以及键盘704等。之前的实施方式所示的半导体装置设置在框 体701和框体702中的至少一个中。因此，可以实现一种笔记本型个 人计算机，其信息写入及读出速度很快，可以在较长期间内保持存储， 并且耗电量被充分地降低。
图11B示出便携式信息终端(PDA)，其主体711包括显示部713、 外部接口715以及操作按钮714等。另外，还包括用于操作便携式信 息终端的触屏笔712等。之前的实施方式所示的半导体装置设置在主 体711中。因此，可以实现一种便携式信息终端，其信息写入及读出 速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。
图11C示出安装有电子纸的电子书阅读器720，包括框体721和框 体723的两个框体。框体721和框体723分别设置有显示部725和显 示部727。框体721和框体723由轴部737相连接，且可以以该轴部 737为轴进行开闭动作。另外，框体721包括电源731、操作键733以及扬声器735等。之前的实施方式所示的半导体装置设置在框体721 和框体723中的至少一个。因此，可以实现一种电子书阅读器，其信 息写入及读出速度很快，可以在较长期间内保持存储，并且耗电量被 充分地降低。
图11D示出移动电话机，包括框体740和框体741的两个框体。 再者，框体740和框体741滑动而可以从如图11D所示那样的展开状 态变成重叠状态，所以可以实现适于携带的小型化。另外，框体741 包括显示面板742、扬声器743、麦克风744、操作键745、定位装置746、拍摄装置用透镜747以及外部连接端子748等。此外，框体740 包括进行移动电话机的充电的太阳电池单元749和外部存储器插槽 750等。另外，天线内置在框体741中。之前的实施方式所示的半导体 装置设置在框体740和框体741中的至少一个。因此，可以实现一种移动电话机，其信息写入及读出速度很快，可以在较长期间内保持存 储，并且耗电量被充分地降低。
图11E示出数码相机，包括主体761、显示部767、取景器763、 操作开关764、显示部765和电池766等。之前的实施方式所示的半导 体装置设置在主体761中。因此，可以实现一种数码相机，其信息写 入及读出速度很快，可以在较长期间内保持存储，并且耗电量被充分 地降低。
图11F示出电视装置770，包括框体771、显示部773和支架775 等。可以通过利用框体771具有的开关和遥控操作机780来进行电视 装置770的操作。框体771和遥控操作机780安装有之前的实施方式 所示的半导体装置。因此，可以实现一种电视装置，其信息写入及读 出速度很快，可以在较长期间内保持存储，并且耗电量被充分地降低。
如上所述，本实施方式所示的电子设备安装有根据之前的实施方 式的半导体装置。所以，可以实现耗电量被降低的电子设备。
实施方式4
在本实施方式中，详细说明上述实施方式1至3所述的使用氧化 物半导体作为半导体材料的晶体管。具体地说，作为氧化物半导体， 说明包含一种结晶(CAAC：C AxisAligned Crystal：c轴取向结晶)的 氧化物，该结晶进行c轴取向，并且在从ab面、表面或界面的方向看 时具有三角形状或六角形状的原子排列，在c轴上金属原子排列为层 状或者金属原子和氧原子排列为层状，而在ab面上a轴或b轴的方向 不同(即，以c轴为中心回转)。
从更广义来理解，含有CAAC的氧化物是指非单晶，并是指包括 如下相的氧化物，在该相中在从垂直于ab面的方向看时具有三角形状、 六角形状、正三角形状或正六角形状的原子排列，并且从垂直于c轴 方向的方向看时金属原子排列为层状或者金属原子和氧原子排列为层 状。
虽然CAAC不是单晶，但是也不只由非晶形成。另外，虽然CAAC 包括晶化部分(结晶部分)，但是有时不能明确辨别一个结晶部分与其 他结晶部分的边界。
当CAAC包含氧时，也可以用氮取代氧的一部分。另外，构成CAAC 的各结晶部分的c轴也可以在固定的方向上(例如，垂直于支撑CAAC 的衬底面或CAAC的表面等的方向)一致。或者，构成CAAC的各结 晶部分的ab面的法线也可以朝向固定的方向(例如，垂直于支撑CAAC 的衬底面或CAAC的表面等的方向)。
CAAC根据其组成等而成为导体、半导体或绝缘体。另外，CAAC 根据其组成等而呈现对可见光的透明性或不透明性。
作为上述CAAC的例子，也可以举出一种结晶，该结晶被形成为 膜状，并且在该结晶中在从垂直于膜表面或所支撑的衬底面的方向观 察时确认到三角形或六角形的原子排列，并且在观察其膜截面时确认 到金属原子或金属原子及氧原子(或氮原子)的层状排列。
以下，参照图12A至图14C详细说明包括在CAAC中的结晶结构 的一个例子。另外，在没有特别的说明时，在图12A至图14C中，以 垂直方向为c轴方向，并以与c轴方向正交的面为ab面。另外，在只 说“上一半”或“下一半”时，其是指以ab面为边界时的上一半或下一半。
图12A示出具有一个六配位In以及靠近In的六个四配位氧原子 (以下称为四配位O)的结构。这里，将对于一个金属原子只示出靠 近其的氧原子的结构称为小组。虽然图12A所示的结构采用八面体结 构，但是为了容易理解示出平面结构。另外，在图12A的上一半及下 一半中分别具有三个四配位O。图12A所示的小组的电荷为0。
图12B示出具有一个五配位Ga、靠近Ga的三个三配位氧原子(以 下称为三配位O)以及靠近Ga的两个四配位O的结构。三配位O都 存在于ab面上。在图12B的上一半及下一半分别具有一个四配位O。 另外，因为In也采用五配位，所以也有可能采用图12B所示的结构。图12B所示的小组的电荷为0。
图12C示出具有一个四配位Zn以及靠近Zn的四个四配位O的结 构。在图12C的上一半具有一个四配位O，并且在下一半具有三个四 配位O。或者，也可以在图12C的上一半具有三个四配位O，并且在 下一半具有一个四配位O。图12C所示的小组的电荷为0。
图12D示出具有一个六配位Sn以及靠近Sn的六个四配位O的结 构。在图12D的上一半具有三个四配位O，并且在下一半具有三个四 配位O。图12D所示的小组的电荷为+1。
图12E示出包括两个Zn的小组。在图12E的上一半具有一个四配 位O，并且在下一半具有一个四配位O。图12E所示的小组的电荷为 -1。
在此，将多个小组的集合体称为中组，而将多个中组的集合体称 为大组(也称为单元元件)。
这里，说明这些小组彼此键合的规则。图12A所示的六配位In的 上一半的三个O在下方向上分别具有三个靠近的In，而In的下一半的 三个O在上方向上分别具有三个靠近的In。五配位Ga的上一半的一 个O在下方向上具有一个靠近的Ga，而Ga的下一半的一个O在上方 向上具有一个靠近的Ga。四配位Zn的上一半的一个O在下方向上具 有一个靠近的Zn，而Zn的下一半的三个O在上方向上分别具有三个 靠近的Zn。像这样，金属原子的上方向上的四配位O的个数与位于该 O的下方向上的靠近的金属原子的个数相等。与此同样，金属原子的 下方向的四配位O的个数与位于该O的上方向上的靠近的金属原子的 个数相等。因为O为四配位，所以位于下方向上的靠近的金属原子的 个数和位于上方向上的靠近的金属原子的个数的总和成为4。因此，在 位于一金属原子的上方向上的四配位O的个数和位于另一金属原子的 下方向上的四配位O的个数的总和为4时，具有金属原子的两种小组 可以彼此键合。例如，在六配位金属原子(In或Sn)通过下一半的四 配位O键合时，因为四配位O的个数为3，所以其与五配位金属原子 (Ga或In)和四配位金属原子(Zn)中的任何一种键合。
具有这些配位数的金属原子在c轴方向上通过四配位O键合。另 外，除此以外，以使层结构的总和电荷成为0的方式使多个小组键合 构成中组。
图13A示出构成In-Sn-Zn-O类层结构的中组的模型图。图13B示 出由三个中组构成的大组。另外，图13C示出从c轴方向上观察图13B 的层结构时的原子排列。
在图13A中，为了容易理解，省略三配位O，关于四配位O只示 出其个数，例如，以③表示Sn的上一半及下一半分别具有三个四配位 O。与此同样，在图13A中，以①表示In的上一半及下一半分别具有 一个四配位O。与此同样，在图13A中示出：下一半具有一个四配位O而上一半具有三个四配位O的Zn；以及上一半具有一个四配位O而 下一半具有三个四配位O的Zn。
在图13A中，构成In-Sn-Zn-O类层结构的中组具有如下结构：在 从上面按顺序说明时，上一半及下一半分别具有三个四配位O的Sn 与上一半及下一半分别具有一个四配位O的In键合；该In与上一半 具有三个四配位O的Zn键合；通过该Zn的下一半的一个四配位O与 上一半及下一半分别具有三个四配位O的In键合；该In与上一半具 有一个四配位O的由两个Zn构成的小组键合；通过该小组的下一半的 一个四配位O与上一半及下一半分别具有三个四配位O的Sn键合。 多个上述中组彼此键合而构成大组。
这里，三配位O及四配位O的一个键合的电荷分别可以被认为是 -0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五 配位或六配位)的电荷分别为+3、+2以及+4。因此，包含Sn的小组 的电荷为+1。因此，为了形成包含Sn的层结构，需要消除电荷+1的电荷-1。作为具有电荷-1的结构，可以举出图12E所示的包含两个Zn 的小组。例如，因为如果对于一个包含Sn的小组有一个包含两个Zn 的小组则电荷被消除，而可以使层结构的总电荷为0。
具体而言，通过反复图13B所示的大组来可以得到In-Sn-Zn-O类 结晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O类的层结构可以由 组成式In2SnZn2O7(ZnO)m(m是0或自然数)表示。
此外，使用如下材料时也与上述相同：四元金属氧化物的 In-Sn-Ga-Zn类氧化物；三元金属氧化物的In-Ga-Zn类氧化物(也表示 为IGZO)、In-Al-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化 物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn 类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化 物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、 In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn 类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；二元金属氧化物 的In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化 物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物等。
例如，图14A示出构成In-Ga-Zn-O类的层结构的中组的模型图。
在图14A中，构成In-Ga-Zn-O类层结构的中组具有如下结构：在 从上面按顺序说明时，上一半和下一半分别有三个四配位O的In与上 一半具有一个四配位的O的Zn键合；通过该Zn的下一半的三个四配 位O与上一半及下一半分别具有一个四配位O的Ga键合；通过该Ga 的下一半的一个四配位O与上一半及下一半分别具有三个四配位O的 In键合。多个上述中组彼此键合而构成大组。
图14B示出由三个中组构成的大组。另外，图14C示出从c轴方 向上观察图14B的层结构时的原子排列。
在此，因为In(六配位或五配位)、Zn(四配位)、Ga(五配位) 的电荷分别是+3、+2、+3，所以包含In、Zn及Ga中的任一个的小组 的电荷为0。因此，组合这些小组而成的中组的总电荷一直为0。
此外，构成In-Ga-Zn-O类层结构的中组不局限于图14A所示的中 组，而有可能是组合In、Ga、Zn的排列不同的中组而成的大组。
实施方式5
在本实施方式中，说明上述实施方式1至4所述的将氧化物半导 体用于沟道形成区的晶体管的迁移率。
除了氧化物半导体之外，实际测量的绝缘栅极型晶体管的场效应 迁移率因各种原因而比本来的迁移率低。作为使迁移率降低的原因， 有半导体内部的缺陷或半导体和绝缘膜之间的界面的缺陷，但是当使 用Levinson模型时，可以理论性地导出假定在半导体内部没有缺陷时 的场效应迁移率。
当以半导体本来的迁移率为μ0，以所测量的场效应迁移率为μ，且 假定在半导体中存在某种位能障壁(晶界等)时，可以由下述算式表 示其关系。
[算式2]
在此，E是位能障壁的高度，k是玻尔兹曼常数，T是绝对温度。 此外，当假定位能障壁由于缺陷而发生时，在Levinson模型中可以由 下述算式表示其关系。
[算式3]
在此，e是元电荷，N是沟道形成区内的每单位面积的平均缺陷密 度，ε是半导体的介电常数，n是包括在每单位面积的沟道形成区中的 载流子数，COX是每单位面积的电容，Vg是栅电压，t是沟道形成区的 厚度。注意，在采用厚度为30nm以下的半导体层的情况下，沟道形成 区的厚度可以与半导体层的厚度相同。线性区中的漏电流Id可以由下 述算式表示。
[算式4]
在此，L是沟道长度，W是沟道宽度，并且L＝W＝10μm。此外， Vd是漏极电压。当用Vg除上述算式的两边，且对两边取对数时，成为 下述算式。
[算式5]
算式5的右边是Vg的函数。由上述算式可知，可以根据以纵轴为 ln(Id/Vg)以横轴为1/Vg来标绘出测量值而得到的图表的直线的倾斜 度求得缺陷密度N。也就是说，根据晶体管的Id-Vg特性可以对缺陷密 度进行评价。在铟(In)、锡(Sn)、锌(Zn)的比率为In∶Sn∶Zn＝1∶1∶1 的氧化物半导体中，缺陷密度N是1×1012/cm2左右。
基于如上所述那样求得的缺陷密度等且根据通过算式2及算式3 可以导出μ0＝120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中测量出来的迁 移率为40cm2/Vs左右。但是，可以预测到没有半导体内部及半导体和 绝缘膜之间的界面的缺陷的氧化物半导体的迁移率μ0成为120cm2/Vs。
然而，即使在半导体内部没有缺陷，晶体管的传输特性也受沟道 形成区和栅极绝缘层之间的界面中的散射的影响。换言之，离栅极绝 缘层界面有x的距离的位置上的迁移率μ1可以由下述算式表示。
[算式6]
在此，D是栅极方向上的电场，且B、1是常数。B及1可以根据 实际的测量结果求得。根据上述测量结果，B＝4.75×107cm/s，1＝10nm (界面散射到达的深度)。可知当D增加(即，栅电压增高)时，算式 6的第二项也增加，所以迁移率μ1降低。
图15示出计算一种晶体管的迁移率μ2而得到的结果，在该晶体管 中将没有半导体内部的缺陷的理想的氧化物半导体用于沟道形成区。 另外，在计算中，使用Synopsys公司制造的器件模拟软件Sentaums Device，并且作为氧化物半导体，将带隙设定为2.8电子伏特，将电子 亲和力设定为4.7电子伏特，将相对介电常数设定为15，并将厚度设 定为15nm。上述值通过测定以溅射法形成的薄膜来得到。
再者，将栅电极的功函数设定为5.5电子伏特，将源电极的功函数 设定为4.6电子伏特，并且将漏电极的功函数设定为4.6电子伏特。另 外，将栅极绝缘层的厚度设定为100nm，并将相对介电常数设定为4.1。 沟道长度和沟道幅度都为10μm，而漏电压Vd为0.1V。
如图15所示，虽然当栅电压为1V多时迁移率示出100cm2/Vs以 上的峰值，但是当栅电压更高时，界面散乱变大，并迁移率降低。另 外，为了降低界面散乱，优选在原子级上将半导体层表面设定为平坦 (Atomic Layer Flatness)。
图16A至图18C示出对使用具有上述迁移率的氧化物半导体形成 微型晶体管时的特性进行计算而得到的结果。另外，图19A和19B示 出用于计算的晶体管的截面结构。图19A和19B所示的晶体管在氧化 物半导体层中具有呈现n+导电型的半导体区103a及半导体区103c。半 导体区103a及半导体区103c的电阻率为2×10-3Ωcm。
图19A所示的晶体管形成在基底绝缘膜101和以埋入在基底绝缘 膜101中的方式形成的由氧化铝形成的埋入绝缘物102上。晶体管包 括半导体区103a、半导体区103c、夹在它们之间且成为沟道形成区的 本征半导体区103b、栅电极105。栅电极105的幅度为33nm。
在栅电极105和半导体区103b之间具有栅极绝缘层104，在栅电 极105的双侧面具有侧壁绝缘物106a及侧壁绝缘物106b，并且在栅电 极105的上部具有用来防止栅电极105与其他布线的短路的绝缘物 107。侧壁绝缘物的幅度为5nm。另外，以接触于半导体区103a及半 导体区103c的方式具有源电极108a及漏电极108b。另外，该晶体管 的沟道幅度为40nm。
图19B所示的晶体管与图19A所示的晶体管的相同之处为：形成 在基底绝缘膜101和由氧化铝形成的埋入绝缘物102上；并且包括半 导体区103a、半导体区103c、夹在它们之间的本征半导体区103b、幅 度为33nm的栅电极105、栅极绝缘层104、侧壁绝缘物106a及侧壁绝 缘物106b、绝缘物107以及源电极108a及漏电极108b。
图19A所示的晶体管与图19B所示的晶体管的不同之处为侧壁绝 缘物106a及侧壁绝缘物106b下的半导体区的导电型。在图19A所示 的晶体管中侧壁绝缘物106a及侧壁绝缘物106b下的半导体区为呈现 n+导电型的半导体区103a及半导体区103c，而在图19B所示的晶体管 中侧壁绝缘物106a及侧壁绝缘物106b下的半导体区为本征的半导体 区103b。换言之，在图19B所示的半导体层中具有既不与半导体区103a (半导体区103c)重叠也不与栅电极105重叠的宽度为Loff的区域。 将该区域称为偏置(offset)区，并且将其幅度称为偏置长度。如附图 所示，偏置长度与侧壁绝缘物106a(侧壁绝缘物106b)的幅度相同。
用于计算的其他参数为如上所述的参数。在计算中，使用Synopsys 公司制造的器件模拟软件Sentaurus Device。图16A至16C示出图19A 所示的结构的晶体管的漏电流(Id，实线)及迁移率(μ，虚线)的栅 电极电压(Vg，栅电极与源极的电位差)依赖性。将漏电压(漏极与 源极的电位差)设定为+1V来计算漏电流Id，并且将漏电压设定为+0.1V 来计算迁移率μ。
图16A为栅极绝缘层的厚度为15nm时的图，图16B为栅极绝缘 层的厚度为10nm时的图，并且图16C为栅极绝缘层的厚度为5nm时 的图。栅极绝缘层越薄，尤其是截止状态下的漏电流Id(截止电流) 越显著降低。另一方面，迁移率μ的峰值或导通状态时的漏电流Id(导 通电流)没有显著的变化。可知当栅电压为1V前后时漏电流超过存储 单元中使用的晶体管等所需要的10μA。
图17A至17C示出在图19B所示的结构的晶体管中当偏置长度 Loff为5nm时的漏电流Id(实线)及迁移率μ(虚线)的栅电压Vg依 赖性。将漏电压设定为+1V来计算漏电流Id，并且将漏电压设定为+0.1V 来计算迁移率μ。图17A为栅极绝缘层的厚度为15nm时的图，图17B为栅极绝缘层的厚度为10nm时的图，并且图17C为栅极绝缘层的厚 度为5nm时的图。
另外，图18A至18C示出在图19B所示的结构的晶体管中当偏置 长度Loff为15nm时的漏电流Id(实线)及迁移率μ(虚线)的栅电压 依赖性。将漏电压设定为+1V来计算漏电流Id，并且将漏电压设定为 +0.1V来计算迁移率μ。图18A为栅极绝缘层的厚度为15nm时的图，图18B为栅极绝缘层的厚度为10nm时的图，并且图18C为栅极绝缘 层的厚度为5nm时的图。
无论在图17A至17C中还是在图18A至18C中，都是栅极绝缘层 越薄，截止电流越显著降低，但是迁移率μ的峰值或导通电流没有显著 的变化。
另外，在图16A至16C中迁移率μ的峰值为80cm2/Vs左右，而在 图17A至17C中迁移率μ的峰值为60cm2/Vs左右，且在图18A至18C 中迁移率μ的峰值为40cm2/Vs左右，并且偏置长度Loff越增加，迁移 率μ的峰值越降低。另外，截止电流也有同样的趋势。另一方面，虽然导通电流也随着偏置长度Loff的增加而减少，但是该减少与截止电流 的降低相比则要平缓得多。另外，可知当栅电压为1V前后时漏电流超 过存储单元中使用的晶体管等所需要的10μA。
实施方式6
上述实施方式1至5所示的将以In、Sn、Zn为主要成分的氧化物 半导体用于沟道形成区的晶体管通过当形成该氧化物半导体时加热衬 底进行成膜或在形成氧化物半导体膜之后进行热处理来可以得到良好 的特性。另外，主要成分是指在组成比上包含5atomic％以上的元素。
通过在形成以In、Sn、Zn为主要成分的氧化物半导体膜之后意图 性地加热衬底，可以提高晶体管的场效应迁移率。另外，通过使晶体 管的阈值电压向正方向漂移来可以实现常关闭化。
例如，图20A至20C示出使用以In、Sn、Zn为主要成分且沟道长 度L为3μm且沟道宽度W为10μm的氧化物半导体膜以及厚度为 100nm的栅极绝缘层的晶体管的特性。另外，Vd为10V。
图20A示出意图性地不加热衬底通过溅射法形成以In、Sn、Zn为 主要成分的氧化物半导体膜时的晶体管特性。此时场效应迁移率为 18.8cm2/Vsec。另一方面，通过意图性地加热衬底形成以In、Sn、Zn 为主要成分的氧化物半导体膜，可以提高场效应迁移率。图20B示出 将衬底加热为200℃来形成以In、Sn、Zn为主要成分的氧化物半导体 膜时的晶体管特性，此时的场效应迁移率为32.2cm2/Vsec。
通过在形成以In、Sn、Zn为主要成分的氧化物半导体膜之后进行 热处理，可以进一步提高场效应迁移率。图20C示出在200℃下通过 溅射形成以In、Sn、Zn为主要成分的氧化物半导体膜之后进行650℃ 的热处理时的晶体管特性。此时场效应迁移率为34.5cm2/Vsec。
通过意图性地加热衬底，可以期待降低溅射成膜中的水分被引入 到氧化物半导体膜中的效果。此外，通过在成膜后进行热处理，还可 以从氧化物半导体膜中释放而去除氢、羟基或水分，如上述那样可以 提高场效应迁移率。上述场效应迁移率的提高可以认为不仅是因为通 过脱水化·脱氢化去除杂质，而且因为通过高密度化使原子间距离变短 的缘故。此外，通过从氧化物半导体去除杂质而使其高纯度化，可以 实现结晶化。可以预测到像这样被高纯度化的非单晶氧化物半导体会 能够实现理想的超过100cm2/Vsec的场效应迁移率。
也可以对以In、Sn、Zn为主要成分的氧化物半导体注入氧离子， 通过热处理释放该氧化物半导体所含有的氢、羟基或水分，在该热处 理同时或通过在该热处理之后的热处理使氧化物半导体晶化。通过上 述晶化或再晶化的处理可以得到结晶性良好的非单晶氧化物半导体。
通过意图性地加热衬底进行成膜及/或在成膜后进行热处理，不仅 可以提高场效应迁移率，而且还有助于实现晶体管的常截止化。将不 意图性地加热衬底来形成的以In、Sn、Zn为主要成分的氧化物半导体 膜用作沟道形成区的晶体管有阈值电压漂移到负一侧的倾向。然而， 在采用通过意图性地加热衬底来形成的氧化物半导体膜时，可以解决 该阈值电压的负漂移化的问题。换言之，阈值电压向晶体管成为常截 止的方向漂移，并且从图20A和图20B的对比也可以确认到该倾向。
另外，也可以通过改变In、Sn及Zn的比率来控制阈值电压，作 为组成比采用In∶Sn∶Zn＝2∶1∶3来可以实现晶体管的常截止化。另外，通 过作为靶材的组成比采用In∶Sn∶Zn＝2∶1∶3，可以获得结晶性高的氧化物 半导体膜。
将意图性的衬底加热温度或热处理温度设定为150℃以上，优选设 定为200℃以上，更优选设定为400℃以上。通过在更高的温度下进行 成膜或进行热处理，可以实现晶体管的常截止化。
另外，通过意图性地加热衬底来形成膜及/或在成膜后进行热处理， 可以提高对于栅极偏压·应力的稳定性。例如，在2MV/cm，150℃且一 个小时施加的条件下，可以使漂移分别为小于±1.5V，优选为小于1.0V。
实际上，对在形成氧化物半导体膜后不进行加热处理的样品1的 晶体管和进行了650℃的加热处理的样品2的晶体管进行BT测试。
首先，将衬底温度设定为25℃，将Vd设定为10V，而对晶体管的 Vg-Id特性进行测量。另外，Vd示出漏电压(漏极和源极的电位差)。 接着，将衬底温度设定为150℃，将Vd设定为0.1V。然后，以使施加 到栅极绝缘层608的电场强度成为2MV/cm的方式对Vg施加20V，一直保持该状态一个小时。接着，将Vg设定为0V。接着，将衬底温度 设定为25℃，将Vd设定为10V，而进行晶体管的Vg-Id测量。将该测 试称为正BT测试。
与此同样，首先将衬底温度设定为25℃，将Vd设定为10V，对晶 体管的Vg-Id特性进行测量。接着，将衬底温度设定为150℃，将Vd设定为0.1V。然后，以使施加到栅极绝缘层608的电场强度成为 -2MV/cm的方式对Vg施加-20V，一直保持该状态一个小时。接着，将 Vg设定为0V。接着，将衬底温度设定为25℃，将Vd设定为10V，对 晶体管的Vg-Id进行测量。将该测试称为负BT测试。
图21A示出样品1的正BT测试的结果，而图21B示出负BT测试 的结果。另外，图22A示出样品2的正BT测试的结果，而图22B示 出负BT测试的结果。
样品1的因正BT测试及负BT测试而发生的阈值电压变动分别为 1.80V及-0.42V。另外，样品2的因正BT测试及负BT测试而发生的 阈值电压变动分别为0.79V及0.76V。样品1及样品2的BT测试前后 的阈值电压变动都小，由此可知其可靠性高。
热处理可以在氧气氛中进行，但是也可以首先在氮、惰性气体或 减压下进行热处理之后在含有氧的气氛中进行热处理。通过在首先进 行脱水化·脱氢化之后将氧添加到氧化物半导体，可以进一步提高热处 理的效果。此外，作为后面添加氧的方法，也可以采用以电场加速氧 离子并将其注入到氧化物半导体膜中的方法。
虽然在氧化物半导体中及该氧化物半导体与接触于该氧化物半导 体的膜的界面容易产生由氧缺陷导致的缺陷，但是通过该热处理使氧 化物半导体中含有过剩的氧，可以利用过剩的氧补充不断产生的氧缺 陷。过剩的氧是主要存在于晶格间的氧，并且通过将该氧浓度设定为 1×1016/cm3以上且2×1020/cm3以下，可以在不使结晶变歪等的状态下使 氧化物半导体中含有氧。
此外，通过热处理至少在氧化物半导体的一部分中含有结晶，可 以获得更稳定的氧化物半导体膜。例如，在使用组成比为In∶Sn∶Zn＝1∶1∶1 的靶材，意图性地不加热衬底而进行溅射成膜来形成的氧化物半导体 膜中，通过利用X线衍射(XRD：X-Ray Diffraction)观察到光晕图案(halo pattern)。通过对该所形成的氧化物半导体膜进行热处理，可以使其结 晶化。虽然热处理温度是任意的温度，但是例如通过进行650℃的热处 理，可以利用X线衍射观察到明确的衍射峰值。
实际进行In-Sn-Zn-O膜的XRD分析。作为XRD衍射，使用Bruker AXS公司制造的X线衍射装置D8 ADVANCE并利用平面外 (Out-of-Plane)法来进行测量。
作为进行XRD分析的样品，准备样品A及样品B。以下说明样品 A及样品B的制造方法。
在完成了脱氢化处理的石英衬底上形成厚度为100nm的 In-Sn-Zn-O膜。
在氧气氛下使用溅射装置以100W(DC)的功率来形成In-Sn-Zn-O 膜。作为靶材使用原子数比为In∶Sn∶Zn＝1∶1∶1的In-Sn-Zn-O靶材。另 外，将成膜时的衬底加热温度设定为200℃。通过上述步骤制造的样品 为样品A。
接着，对以与样品A相同的方法制造的样品以650℃的温度进行 加热处理。首先，在氮气氛下进行一个小时的加热处理，然后不降低 温度地在氧气氛下再进行一个小时的加热处理。通过上述步骤制造的 样品为样品B。
图25示出样品A及样品B的XRD光谱。在样品A中没有观测到 起因于结晶的峰值，但是在样品B中当2θ为35deg近旁及37deg至 38deg时观察到起因于结晶的峰值。
像这样，通过在形成以In、Sn、Zn为主要成分的氧化物半导体时 意图性地进行加热及/或在成膜后进行加热处理，可以提高晶体管特性。
该衬底加热或热处理起到不使膜中含有对于氧化物半导体来说是 恶性杂质的氢或羟基或者从膜中去除该杂质的作用。换言之，通过去 除在氧化物半导体中成为施主杂质的氢来可以实现高纯度化，由此可 以实现晶体管的常截止化，并且通过氧化物半导体被高纯度化来可以 使截止电流为1aA/μm以下。在此，上述截止电流值的每单位示出每沟 道宽度1μm的电流值。
图26示出晶体管的截止电流与测量时的衬底温度(绝对温度)的 倒数的关系。在此，为了方便起见，横轴表示测量时的衬底温度的倒 数乘以1000而得到的数值(1000/T)。
具体而言，如图26所示那样，当衬底温度为125℃(398.15K)时 可以将截止电流设定为1aA/μm(1×10-18A/μm)以下，当衬底温度为 85℃(358.15K)时设定为100zA/μm(1×10-19A/μm)以下，当衬底温 度为室温(27℃，300.15K)时设定为1zA/μm(1×10-21A/μm)以下。优选地，当衬底温度为125℃时可以将其设定为0.1aA/μm (1×10-19A/μm)以下，当85℃时设定为10zA/μm(1×10-20A/μm)以 下，当室温时设定为0.1zA/μm(1×10-22A/μm)以下。
当然，为了防止当形成氧化物半导体膜时氢或水分混入到膜中， 优选充分抑制来自成膜室外部的泄漏或来自成膜室内壁的脱气来实现 溅射气体的高纯度化。例如，为了防止水分被包含在膜中，作为溅射 气体优选使用其露点为-70℃以下的气体。另外，优选使用靶材本身不 含有氢或水分等杂质的被高纯度化的靶材。以In、Sn、Zn为主要成分 的氧化物半导体可以通过热处理去除膜中的水分，但是与以In、Ga、 Zn为主要成分的氧化物半导体相比水分的释放温度高，所以优选形成 原本就不含有水分的膜。
另外，在使用形成氧化物半导体膜之后进行650℃的加热处理的样 品B的晶体管中，对衬底温度与电特性的关系进行评价。
用于测量的晶体管的沟道长度L为3μm，沟道宽度W为10μm， Lov为0μm，dW为0μm。另外，将Vd设定为10V。此外，在衬底温 度为-40℃，-25℃，25℃，75℃，125℃及150℃下进行测量。在此， 在晶体管中，将栅电极与一对电极重叠的宽度称为Lov，并且将从氧化 物半导体膜超出的一对电极称为dW。
图23示出Id(实线)及场效应迁移率(虚线)的Vg依赖性。另外， 图24A示出衬底温度与阈值电压的关系，而图24B示出衬底温度与场 效应迁移率的关系。
根据图24A可知衬底温度越高阈值电压越低。另外，作为其范围， 在-40℃至150℃的衬底温度下阈值电压为1.09V至-0.23V。
此外，根据图24B可知衬底温度越高场效应迁移率越低。另外， 作为其范围，在-40℃至150℃的衬底温度下，场效应迁移率为36cm2/Vs 至32cm2/Vs。由此，可知在上述温度范围内电特性变动较小。
在将上述那样的以In、Sn、Zn为主要成分的氧化物半导体用于沟 道形成区的晶体管中，可以在将截止电流保持为1aA/μm以下的状态 下，将场效应迁移率设定为30cm2/Vsec以上，优选设定为40cm2/Vsec 以上，更优选设定为60cm2/Vsec以上，而满足LSI所要求的导通电流 值。例如，在的FET中，当栅电压为2.7V，漏电压 为1.0V时，可以流过12μA以上的导通电流。另外，在晶体管的工作 所需要的温度范围内也可以确保足够的电特性。当具有这种特性时， 即使在使用Si半导体制造的集成电路中混装有使用氧化物半导体形成 的晶体管，也可以实现具有新的功能的集成电路而不用牺牲工作速度。
实施例1
在本实施例中，参照图27A和图27B等对将In-Sn-Zn-O膜用于氧 化物半导体膜的晶体管的一个例子进行说明。
图27A和图27B是共面型的顶栅顶接触结构的晶体管的俯视图以 及截面图。图27A示出晶体管的俯视图。另外，图27B示出对应于图 27A的链式线A-B的截面A-B。
图27B所示的晶体管包括：衬底1100；设置在衬底1100上的基底 绝缘膜1102；设置在基底绝缘膜1102附近的保护绝缘膜1104；设置 在基底绝缘膜1102及保护绝缘膜1104上的具有高电阻区1106a及低电 阻区1106b的氧化物半导体膜1106；设置在氧化物半导体膜1106上的 栅极绝缘层1108；以隔着栅极绝缘层1108与氧化物半导体膜1106重 叠的方式设置的栅电极1110；与栅电极1110的侧面接触地设置的侧壁 绝缘膜1112；至少与低电阻区1106b接触地设置的一对电极1114；以 至少覆盖氧化物半导体膜1106、栅电极1110及一对电极1114的方式 设置的层间绝缘层1116；以及以通过设置在层间绝缘层1116中的开口 部至少与一对电极1114中的一方连接的方式设置的布线1118。
另外，虽然未图示，但是还可以包括覆盖层间绝缘层1116及布线 1118地设置的保护膜。通过设置该保护膜，可以降低因层间绝缘层1116 的表面传导而产生的微小泄漏电流，而可以降低晶体管的截止电流。
实施例2
在本实施例中，示出与上述不同的将In-Sn-Zn-O膜用于氧化物半 导体膜的晶体管的另一个例子。
图28A和图28B是示出在本实施例中制造的晶体管的结构的俯视 图以及截面图。图28A是晶体管的俯视图。另外，图28B是对应于图 28A的链式线A-B的截面图。
图28B所示的晶体管包括：衬底600；设置在衬底600上的基底绝 缘膜602；设置在基底绝缘膜602上的氧化物半导体膜606；与氧化物 半导体膜606接触的一对电极614；设置在氧化物半导体膜606及一对 电极614上的栅极绝缘层608；以隔着栅极绝缘层608与氧化物半导体 膜606重叠的方式设置的栅电极610；覆盖栅极绝缘层608及栅电极 610地设置的层间绝缘膜616；通过设置在层间绝缘膜616中的开口部 与一对电极614连接的布线618；以及以覆盖层间绝缘膜616及布线 618的方式设置的保护膜620。
作为衬底600使用玻璃衬底，作为基底绝缘膜602使用氧化硅膜， 作为氧化物半导体膜606使用In-Sn-Zn-O膜，作为一对电极614使用 钨膜，作为栅极绝缘层608使用氧化硅膜，作为栅电极610使用氮化 钽膜和钨膜的叠层结构，作为层间绝缘膜616使用氧氮化硅膜和聚酰 亚胺膜的叠层结构，作为布线618使用按顺序层叠有钛膜、铝膜、钛 膜的叠层结构，作为保护膜620使用聚酰亚胺膜。
另外，在具有图28A所示的结构的晶体管中，将栅电极610与一 对电极614重叠的宽度称为Lov。同样地，将从氧化物半导体膜606 超出的一对电极614称为dW。
符号说明
120半导体层；122绝缘层；122a栅极绝缘层；124掩模； 126杂质区域；128a栅电极；128b导电层；130杂质区域；132 杂质区域；134沟道形成区；136绝缘层；138绝缘层；140绝缘层；142a源电极；142b漏电极；144氧化物半导体层；146栅 极绝缘层；148a栅电极；148b导电层；150绝缘层；154布线； 156绝缘层；160晶体管；162晶体管；164电容元件；170存 储单元；180升压电路；182驱动电路；184驱动电路；186驱 动电路；190驱动电路；192驱动电路；194源极线转换电路；500 半导体衬底；510单晶半导体衬底；512氧化膜；514脆化区域； 516单晶半导体层；518单晶半导体层；701框体；702框体； 703显示部；704键盘；711主体；712触屏笔；713显示部； 714操作按钮；715外部接口；720电子书阅读器；721框体； 723框体；725显示部；727显示部；731电源；733操作键； 735扬声器；737轴部；740框体；741框体；742显示面板； 743扬声器；744麦克风；745操作键；746定位装置；747影 像拍摄用透镜；748外部连接端子；749太阳能电池；750外部储 存槽；761主体；763取景器；764操作开关；765显示部；766 电池；767显示部；770电视装置；771框体；773显示部；775 支架；780遥控操作机。

Claims (9)

1.一种半导体装置的制造方法，包括下列步骤：
在绝缘表面上形成氧化物半导体层，所述氧化物半导体层包含沟道形成区，所述氧化物半导体层含有铟、锡和锌；
将氧离子注入所述氧化物半导体层中；
在含有氮的气氛中对所述氧化物半导体层执行第一热处理；
在含有氧的气氛中对所述氧化物半导体层执行第二热处理，使得所述氧化物半导体层包含过量的氧并且所述氧化物半导体层能够补充所述氧化物半导体层中的氧缺乏；
其中所述第二热处理在所述第一热处理之后执行。
2.一种半导体装置的制造方法，包括下列步骤：
在绝缘表面上形成氧化物半导体层，所述氧化物半导体层包含沟道形成区，所述氧化物半导体层含有铟、锡和锌；
将氧离子注入所述氧化物半导体层中；
在含有氮的气氛中对所述氧化物半导体层执行第一热处理；
在含有氧的气氛中对所述氧化物半导体层执行第二热处理，使得所述氧化物半导体层包含过量的氧并且所述氧化物半导体层能够补充所述氧化物半导体层中的氧缺乏；以及
执行氧掺杂到所述氧化物半导体层中，
其中所述第二热处理在所述第一热处理之后执行。
3.根据权利要求2所述的半导体装置的制造方法，其中使用离子注入法或离子掺杂法来执行所述氧掺杂到所述氧化物半导体层中的所述步骤。
4.根据权利要求1或2所述的半导体装置的制造方法，还包括下列步骤：
形成栅电极层使得所述氧化物半导体层与所述栅电极层彼此重叠；
在所述栅电极层与所述氧化物半导体层之间形成包含所述绝缘表面的第一绝缘层；
形成电连接到所述氧化物半导体层的源电极层和漏电极层；以及
在所述氧化物半导体层、所述源电极层和所述漏电极层上形成第二绝缘层，
其中所述氧化物半导体层通过溅射法形成。
5.根据权利要求1或2所述的半导体装置的制造方法，其中所述第一热处理的温度为250°C以上且750°C以下。
6. 根据权利要求4所述的半导体装置的制造方法，
其中所述第一绝缘层与所述氧化物半导体层直接接触，以及
其中所述第一绝缘层包含氧含量超过化学计量组分比的区域。
7. 根据权利要求1或2所述的半导体装置的制造方法，还包括下列步骤：
形成p沟道晶体管，其中所述p沟道晶体管的栅极电连接到包括所述氧化物半导体层的晶体管，以及
形成位线，电连接到所述晶体管的源极和漏极中的一个以及所述p沟道晶体管的源极和漏极中的一个。
8.根据权利要求1或2所述的半导体装置的制造方法，还包括下列步骤：
形成p沟道晶体管，其中所述p沟道晶体管的栅极电连接到包括所述氧化物半导体层的晶体管，
形成位线，电连接到所述晶体管的源极和漏极中的一个以及所述p沟道晶体管的源极和漏极中的一个，以及
形成电容器元件，其中所述电容器元件的一个电极电连接到所述p沟道晶体管的所述栅极以及所述晶体管所述源极和所述漏极中的另一个。
9.根据权利要求7所述的半导体装置的制造方法，其中所述p沟道晶体管的沟道区包含硅。
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