KR20120033231A - 반도체 장치 및 반도체 장치의 구동방법 - Google Patents

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다까노리 마쯔자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전력이 공급되지 않는 상황이라도 기억 내용을 유지할 수 있고, 또 기록 횟수도 제한이 없는, 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
산화물 반도체를 사용한 기록용 트랜지스터, 상기 트랜지스터와 상이한 반도체 재료를 사용한 판독용 트랜지스터, 및 용량 소자를 포함하는 비휘발성의 메모리 셀을 갖는 반도체 장치를 제공한다. 메모리 셀에 대한 기록은 기록용 트랜지스터를 온 상태로 함으로써 기록용 트랜지스터의 소스 전극(또는 드레인 전극)과, 용량 소자의 전극의 한쪽과, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급한 후, 기록용 트랜지스터를 오프 상태로 함으로써 노드에 소정의 전하를 유지시킴으로써 행한다. 또한, 판독용 트랜지스터로서 p채널형 트랜지스터를 사용하여 판독 전위를 양의 전위로 한다.

Description

반도체 장치 및 반도체 장치의 구동방법{SEMICONDUCTOR DEVICE AND DRIVING METHOD THEREOF}
개시하는 발명은, 반도체 소자를 사용한 반도체 장치 및 그 제작 방법에 관한 것이다. 또한, 상기 반도체 장치의 구동 방법에 관한 것이다.
반도체 소자를 사용한 기억 장치는, 전력이 공급되지 않으면, 기억된 내용이 상실되는 휘발성(揮發性)의 기억 장치와, 전력이 공급되지 않아도 기억된 내용은 유지되는 비휘발성의 기억 장치로 대별(大別)된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 커패시터에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 따라, DRAM에 있어서는, 정보를 판독하면 커패시터의 전하가 상실되기 때문에, 정보를 판독할 때마다 다시 기록 동작이 필요하다. 또한, 기억 소자를 구성하는 트랜지스터에서는 오프 상태에서 소스와 드레인 사이의 리크 전류(오프 전류) 등에 의하여 트랜지스터가 선택되지 않는 상황에서도 전하가 유출 또는 유입되기 때문에 데이터의 유지 기간이 짧다. 따라서, 소정의 주기에 다시 기록 동작(리프레시 동작)을 행할 필요가 있고, 소비 전력을 충분히 저감하기 어렵다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되기 때문에 오랜 기간에 걸쳐 기억을 유지하기 위해서는 자성 재료나 광학 재료를 이용한 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억 내용을 유지하기 때문에 리프레시 동작을 행할 필요가 없고, 이 점에서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하기 때문에 기억 용량당의 단가가 비싼 문제가 있다. 또한, 전력이 공급되지 않으면 기억 내용이 소멸되는 점은 DRAM과 마찬가지다.
비휘발성 기억 장치의 대표적인 예로서는, 플래시 메모리(flash memory)가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 부유 게이트를 갖고, 상기 부유 게이트에 전하를 유지시킴으로써 데이터를 기억하기 때문에 데이터의 유지 기간은 극히 오래 가고(반영구적(半永久的)), 휘발성 기억 장치에서 필요한 리프레시 동작을 행할 필요가 없는 이점을 갖는다(예를 들어, 특허 문헌 1 참조).
그러나, 기록 동작시에 생기는 터널 전류(tunneling current)에 기인하여 기억 소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기록 동작이 행해짐으로써 기억 소자가 기능하지 않게 되는 문제가 생긴다. 이 문제를 완화하기 위해서, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 방법이 채용되지만, 이것을 실현하기 위해서는 복잡한 주변 회로가 필요하게 된다. 그리고, 이러한 방법을 채용하여도 근본적인 수명 문제가 해결되는 것은 아니다. 즉, 플래시 메모리는, 정보를 재기록하는 빈도(頻度)가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해서는, 또는 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한 그 목적을 달성하기 위한 회로도 필요하다. 또한, 전하를 주입하기 위해서는 또는 전하를 제거하기 위해서는 비교적 긴 시간이 필요하고, 기록 또는 소거의 고속화가 용이하지 않다는 문제도 있다.
(특허 문헌 1)
일본국 특개소57-105889호 공보
상술한 문제를 감안하여 개시하는 발명의 일 형태에서는 전력이 공급되지 않는 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
개시하는 발명에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 사용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 사용함으로써 장기간 동안 정보를 유지할 수 있다.
또한, 개시하는 발명에서는, 산화물 반도체를 사용한 기록용 트랜지스터, 상기 기록용 트랜지스터와 다른 반도체 재료를 사용한 판독용 트랜지스터 및 용량 소자를 포함하는 비휘발성의 메모리 셀을 갖는 반도체 장치를 제공한다. 상기 메모리 셀에 대한 정보의 기록 및 재기록는, 기록용 트랜지스터를 온 상태로 함으로써, 기록용 트랜지스터의 소스 전극 또는 드레인 전극 중의 한쪽과 용량 소자의 전극의 한쪽과, 판독용 트랜지스터의 게이트 전극이 전기적으로 접속된 노드에 전위를 공급하고 나서 기록용 트랜지스터를 오프 상태로 함으로써, 노드에 소정의 양의 전하를 유지시킴으로써 행한다. 또한, 판독용 트랜지스터로서 p채널형 트랜지스터를 사용하여 판독 전위를 양의 전위로 한다.
보다 구체적으로는, 예를 들어 이하와 같은 구성을 채용할 수 있다.
본 발명의 일 형태는, 비트선과, 소스선과, 기록 워도선과, 기록 및 판독 워드선과, 메모리 셀을 갖고, 메모리 셀은 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 p채널형 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 채널 형성 영역은 제 2 채널 형성 영역은 다른 반도체 재료를 포함하여 구성되고, 제 1 게이트 전극과, 제 2 드레인 전극과, 용량 소자의 전극의 한쪽은, 전기적으로 접속되어 전하가 유기되는 노드를 구성하고, 비트선과 제 1 소스 전극과, 제 2 소스 전극은 전기적으로 접속되고, 소스선과, 제 1 드레인 전극은 전기적으로 접속되고, 기록 워드선과 제 2 게이트 전극은 전기적으로 접속되고, 기록 및 판독 워드선과 용량 소자의 전극의 다른 쪽은 전기적으로 접속된 반도체 장치이다.
또한, 본 발명의 일 형태는, 비트선과, 소스선과, 기록 워도선과, 기록 및 판독 워드선과, 비트선과, 소스선과, 전위 스위칭 회로와, 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 전위 스위칭 회로를 갖고, 메모리 셀 중의 하나는 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 p채널형 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 채널 형성 영역은 제 2 채널 형성 영역은 다른 반도체 재료를 포함하여 구성되고, 제 1 게이트 전극과, 제 2 드레인 전극과, 용량 소자의 전극의 한쪽은, 전기적으로 접속되고, 전하가 유기되는 노드를 구성하고, 비트선과 제 1 소스 전극과 제 2 소스 전극은 전기적으로 접속되고, 전위 스위칭 회로의 단자의 하나와, 소스선과, 제 1 드레인 전극은 전기적으로 접속되고, 기록 워드선과 제 2 게이트 전극은 전기적으로 접속되고, 기록 및 판독 워드선과 용량 소자의 전극의 다른 쪽은 전기적으로 접속되고, 소스선은 복수 열의 메모리 셀에 전기적으로 접속되고, 전위 스위칭 회로는 기록 기간에 있어서 소스선에 접지 전위를 선택적으로 공급하는 기능을 구비한 반도체 장치이다.
또한, 상술한 반도체 장치에 있어서, 제 2 채널 형성 영역은 산화물 반도체를 포함하여 구성되는 것이 바람직하다.
또한, 상술한 반도체 장치에 있어서, 제 2 트랜지스터는 제 1 트랜지스터의 적어도 일부와 중첩하여 형성되는 것이 바람직하다.
또한, 상술한 반도체 장치에 있어서 제 1 채널 형성 영역은 실리콘을 포함하여 구성되어도 좋다.
또한, 상술한 반도체 장치에 있어서, 제 2 트랜지스터로서 n채널형 트랜지스터를 사용하여도 좋다.
또한, 본 발명의 다른 일 형태는, 비트선과, 소스선과, 소스선과, 복수의 기록워드선과, 복수의 기록 및 판독 워드선과, 복수의 메모리 셀을 포함하는 메모리 셀 어레이를 갖는 반도체 장치의 구동 방법이며, 메모리 셀 중의 하나는, 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 p채널형 제 1 트랜지스터와, 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와, 용량 소자를 갖고, 제 1 게이트 전극과, 제 2 드레인 전극과, 용량 소자의 전극의 한쪽은, 전기적으로 접속되어 전하가 유지되는 노드를 구성하고, 비트선과, 제 1 소스 전극과, 제 2 소스 전극은 전기적으로 접속되고, 소스선과, 제 1 드레인 전극은 전기적으로 접속되고, 기록 워드선의 하나와 제 2 게이트 전극은 전기적으로 접속되고, 기록 및 판독 워드선 중의 하나와 용량 소자의 전극의 다른 쪽은 전기적으로 접속되고, 기록 기간에 있어서 소스선에 접지 전위를 공급하고, 판독 기간에 있어서 비선택의 메모리 셀 중의 하나와 접속된 기록 및 판독 워드선 중의 하나에 전원 전위를 공급하는 반도체 장치의 구동 방법이다.
또한, 본 명세서 등에서 "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것은 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서, "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부분으로서 사용될 수 있고, 또한, 그 반대의 경우도 마찬가지다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 수 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"이라는 용어는 바꿔 사용할 수 있다.
또한, 본 명세서 등에 있어서 "전기적으로 접속"한다는 표현에는 "어떤 전기적 작용을 갖는 것"을 통하여 접속되는 경우가 포함된다. 여기서, "어떤 전기적 작용을 갖는 것"은 접속 대상 사이에서 전기 신호를 수수(授受)할 수 있는 것이면 특별히 제한을 받지 않는다.
예를 들어, "어떤 전기적 작용을 갖는 것"에는 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 외 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작기 때문에, 이것을 사용함으로써 극히 장기간 동안 기억 내용을 유지할 수 있다. 즉, 리프레시 동작을 행할 필요가 없거나, 또는 리프레시 동작의 빈도를 극히 낮게 할 수 있기 때문에 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되는 것이 바람직하다)라도 장기간 동안 기억 내용을 유지할 수 있다.
또한, 개시하는 발명에 따른 반도체 장치에서는 정보의 기록에 높은 전압이 필요하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 전자를 주입하거나 플로팅 게이트로부터 전자를 뽑을 필요가 없기 때문에 게이트 절연층이 열화한다는 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요한 장점도 있다.
또한, 판독용 트랜지스터에는, 산화물 반도체 외의 재료를 적용한 충분히 고속으로 동작할 수 있는 트랜지스터를 사용하여 기록용 트랜지스터의 산화물 반도체를 사용한 트랜지스터와 조합하여 사용함으로써 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 외의 재료를 사용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(바꾸어 말하면 충분히 고속 동작이 가능한 트랜지스터)와, 산화물 반도체를 사용한 트랜지스터(더 광의로 해석하면, 오프 전류가 충분히 작은 트랜지스터)를 일체로 구비함으로써 새로운 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1aa, 도 1ab, 도 1b는 반도체 장치의 회로도.
도 2a 및 도 2b는 반도체 장치의 회로도.
도 3은 반도체 장치의 회로도.
도 4는 타이밍 차트도.
도 5a 및 도 5b는 반도체 장치의 단면도 및 평면도.
도 6은 반도체 장치의 제작 공정에 따른 단면도.
도 7a 내지 도 7e는 반도체 장치의 제작 공정에 따른 단면도.
도 8a 내지 도 8d는 반도체 장치의 제작 공정에 따른 단면도.
도 9a 내지 도 9d는 반도체 장치의 제작 공정에 따른 단면도.
도 10a 내지 도 10c는 반도체 장치의 제작 공정에 따른 단면도.
도 11a 내지 도 11f는 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
도 12a 내지 도 12e는 산화물 재료의 결정 구조를 설명하는 도면.
도 13은 산화물 재료의 결정 구조를 설명하는 도면.
도 14는 산화물 재료의 결정 구조를 설명하는 도면.
도 15는 계산을 행함으로써 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 16a 내지 도 16c는 계산을 행함으로써 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17a 내지 도 17c는 계산을 행함으로써 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18a 내지 도 18c는 계산을 행함으로써 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19a 및 도 19b는 계산에 사용한 트랜지스터의 단면 구조를 설명하는 도면.
도 20a 내지 도 20c는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프를 도시하는 도면.
도 21a 및 도 21b는 시료 1의 트랜지스터의 BT 시험을 행한 후의 Vg-Id 특성을 나타내는 도면.
도 22a 및 도 22b는 시료 2의 트랜지스터의 BT 시험을 행한 후의 Vg-Id 특성을 나타내는 도면.
도 23은 Id 및 전계 효과 이동도의 Vg 의존성을 나타내는 도면.
도 24a 및 도 24b는 기판 온도와 임계값 전압의 관계 및 기판 온도와 전계 효과 이동도의 관계를 나타내는 도면.
도 25는 시료 A 및 시료 B의 XRD 스펙트럼을 나타내는 도면.
도 26은 트랜지스터의 오프 전류와 측정시의 기판 온도의 관계를 나타내는 도면.
도 27a 및 도 27b는 In-Sn-Zn-O막을 산화물 반도체막에 사용하여 코플래너(coplanar)형인 톱 게이트?톱 콘택트 구조의 트랜지스터의 상면도 및 단면도.
도 28a 및 도 28b는 실시예 2에서 제작한 트랜지스터의 구조를 나타내는 상면도 및 단면도.
본 발명의 실시형태의 일례에 대해서 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 도시하는 각 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위하여 실제의 위치, 크기, 범위 등을 도시하지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서에 있어서, "제 1", "제 2" "제 3"등의 서수사는 구성 요소의 혼동을 피하기 위해서 붙인 것이며, 수적으로 한정하는 것이 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치의 기본적인 회로 구성 및 그 동작에 대해서 도 1aa, 도 1ab, 도 1b 및 도 2a 및 도 2b를 참조하여 설명한다. 또한, 회로도에 있어서는 산화물 반도체를 사용한 트랜지스터인 것을 나타내기 위하여 "OS"의 부호를 함께 붙일 경우가 있다.
<기본 회로 1>
우선, 가장 기본적인 회로 구성 및 그 동작에 대해서 도 1aa, 도 1ab, 및 도 1b를 참조하여 설명한다. 도 1aa에 도시하는 반도체 장치에 있어서, 비트선 BL과 트랜지스터(160)의 소스 전극(또는 드레인 전극)과, 트랜지스터(162)의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되고, 소스선 SL과 트랜지스터(160)의 드레인 전극(또는 소스 전극)은 전기적으로 접속된다. 또한, 기록 워드선 OSG와 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 드레인 전극(또는 소스 전극)은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 기록 및 판독 워드선 C와 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다. 또한, 트랜지스터(160)의 소스 전극(또는 드레인 전극)과, 트랜지스터(162)의 소스 전극(또는 드레인 전극)을 전기적으로 접속시키지 않고, 각각 다른 배선과 전기적으로 접속하는 구성으로 하여도 좋다.
여기서, 트랜지스터(162)에는 예를 들어, 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는 오프 전류가 극히 작은 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극의 전위를 극히 장기간 동안 유지할 수 있다. 그리고, 용량 소자(164)를 가짐으로써 트랜지스터(160)의 게이트 전극에 공급된 전하의 유지가 용이해지고, 또한 유지된 정보의 판독이 용이해진다.
또한, 트랜지스터(160)의 반도체 재료에 대해서는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시키는 관점에서는, 예를 들어, 단결정 실리콘을 사용한 트랜지스터 등 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다. 다만, 트랜지스터(160)로서는, p채널형의 트랜지스터를 사용한다.
또한, 도 1b에 도시한 바와 같이, 용량 소자(164)를 설치하지 않는 구성으로 할 수도 있다.
도 1aa에 도시하는 바와 같이, 반도체 장치에서는 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있는 특징을 살림으로써 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
먼저, 정보의 기록 및 유지에 대하여 설명한다. 우선, 기록 워드선 OSG의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽 전극이 전기적으로 접속된 노드(노드 FG라고도 표기한다)에 주어진다. 즉, 노드 FG에는 소정의 전하가 주어진다(기록). 여기서는, 상이한 2개의 전위를 공급하는 전하(이하, 저전위를 공급하는 전하를 전하 QL, 고전위를 공급하는 전하를 전하 QH라고 한다) 중의 어느 하나가 주어지는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 공급하는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 기록 워드선 OSG의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 노드 FG에 주어진 전하가[0037] 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간 동안 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 소스선 SL에 소정의 전위(정전위)를 준 상태로 기록 및 판독 워드선 C에 적절한 전위(판독 전위)를 주면, 노드 FG에 유지된 전하량에 따라 비트선 BL은 상이한 전위가 된다. 즉, 트랜지스터(160)의 컨덕턴스는 트랜지스터(160)의 게이트 전극(노드 FG라고도 한다)에 유지되는 전하에 따라 제어된다.
일반적으로, 트랜지스터(160)로서 p채널형 트랜지스터를 사용하면, 트랜지스터(160)의 게이트 전극에 QH가 공급되는 경우의 외견상의 임계 값 Vth _H는 트랜지스터(160)의 게이트 전극에 QL이 공급되는 경우의 외견상의 임계 값 Vth _L보다 낮게 된다. 예를 들어, 기록 동작시에 QL이 공급된 경우에는, 기록 및 판독 워드선 C의 전위가 V0(Vth _H와 Vth _L의 중간 전위)이 되면 트랜지스터(160)는 "온 상태"가 된다. QH가 공급된 경우에는, 기록 및 판독 워드선 C의 전위가 V0이 되어도 트랜지스터(160)는 그대로 "오프 상태"이다. 따라서, 비트선 BL의 전위를 판별함으로써 유지되는 정보를 판독할 수 있다.
다음에, 정보의 재기록에 대하여 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 기록 워드선 OSG의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위(새로운 정보에 따른 전위)가 노드 FG에 공급된다. 그 후, 기록 워드선 OSG를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 노드 FG는 새로운 정보에 따른 전하가 공급된 상태가 된다.
이와 같이, 개시하는 발명에 따른 반도체 장치는, 재차(再次) 정보를 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등과 달리 고전압을 사용하여 플로팅 게이트로부터 전하를 뽑을 필요가 없고, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
이하, 일례로서 노드 FG에 전위 VDD 또는 접지 전위 GND의 어느 한쪽을 공급한 경우의 기록, 유지, 판독의 방법에 대해서 구체적으로 설명한다. 이하에서는, 노드 FG에 전위 VDD를 공급한 경우에 유지되는 데이터를 데이터"1", 노드 FG에 접지 전위 GND를 공급한 경우에 유지되는 데이터를 데이터"0"으로 한다. 또한, 노드 FG에 공급하는 전위의 관계는 이것에 한정되지 않는다.
정보를 기록하는 경우에는, 소스선 SL을 GND로 하고, 기록 및 판독 워드선 C를 GND로 하고, 기록 워드선 OSG를 VDD로 하여 트랜지스터(162)를 온 상태로 한다. 그리고, 노드 FG에 데이터"0"을 기록하는 경우에는, 비트선 BL에는 GND를 공급한다. 또한, 노드 FG에 데이터"1"을 기록하는 경우에는, 비트선 BL의 전위를 VDD로 한다. 또한, 노드 FG에 데이터"1"을 기록하는 경우에는, 트랜지스터(162)의 임계값 전압(Vth_OS)분 전압 강하하지 않도록 기록 워드선 OSG의 전위를 VDD+Vth_OS로 하여도 좋다.
정보를 유지하는 경우에는, 기록 워드선 OSG를 GND로 하여 트랜지스터(162)를 오프 상태로 한다. 또한, p채널형 트랜지스터인 트랜지스터(160)를 통하여 비트선 BL과 소스선 SL에 전류가 생겨 전력이 소비되는 것을 억제하기 위하여 비트선 BL과 소스선 SL은 동전위로 한다. 또한, 비트선 BL과 소스선 SL이 동전위라면, 기록 및 판독 워드선 C는 VDD라도 좋고, GND라고 좋다.
또한, 상기 "동전위"에는 "대략 동전위"도 포함된다. 즉, 상기에서는 비트선 BL과 소스선 SL의 전위차를 충분히 저감하여 비트선 BL과 소스선 SL에 생기는 전류를 억제하는 것을 목적으로 하기 때문에, 소스선 SL의 전위를 GND 등으로 고정한 경우와 비교하여 소비 전력을 충분히(예를 들어, 1/100 이하) 저감할 수 있는 전위 등, "대략 동전위"로 한 전위가 포함된다. 또한, 예를 들어 배선 저항 등에 기인하는 전위 편차(potential deviation) 정도의 차이는 충분히 허용된다.
정보를 판독할 때는, 기록 워드선 OSG를 GND로 하여 기록 및 판독 워드선 C를 GND로 하고, 소스선 SL을 VDD 또는 VDD보다 어느 정도 낮은 전위(이하 VR이라고 표기한다)로 한다. 여기서, 노드 FG에 데이터"1"이 기록되는 경우는, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태가 되고, 비트선 BL의 전위는 판독을 개시할 때의 전위가 유지되거나 또는 상승한다. 또한, 비트선 BL의 전위의 유지 또는 상승은 비트선 BL에 접속되는 판독 회로에 의존한다. 또한, 노드 FG에 데이터"0"이 기록되는 경우는, 트랜지스터(160)가 온 상태가 되고, 비트선 BL의 전위는 소스선 SL의 전위와 동전위의 VDD 또는 VR이 된다. 따라서, 비트선 BL의 전위를 판별함으로써, 노드 FG에 유지된 데이터"1" 또는 데이터"0"을 판독할 수 있다.
또한, 노드 FG에 전위 VDD가 유지되는 경우(즉, 데이터"1"이 기록되는 경우), 판독할 때에 소스선 SL의 전위를 VDD로 하면 트랜지스터(160)의 게이트와 소스간 전압(이하, Vgsp라고 표기한다)은, Vgsp=VDD-VDD=0V가 되고, Vgsp가 트랜지스터(160)의 임계값 전압(이하, Vth_p라고 표기한다)보다 크게 되기 때문에, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태가 된다. 여기서, 노드 FG에 기록된 전위가 VDD보다 작은 등의 이유에 의하여 노드 FG에 유지된 전위가 VDD보다 작은 경우라도, 노드 FG의 전위가 VDD-|Vth_p| 이상이면, Vgsp=(VDD-|Vth_p|)-VDD=-|Vth_p|=Vth_p가 되어 트랜지스터(160)가 오프 상태가 되기 때문에, 정상(正常)으로 데이터"1"을 판독할 수 있다. 그러나, 노드 FG의 전위가 VDD-|Vth_p|보다 작은 경우에는, Vgsp가 Vth_p보다 작게 되기 때문에, 트랜지스터(160)는 온 상태가 되어 데이터"1"이 아니라 데이터"0"이 판독되기 때문에 오(誤)판독이 된다. 즉, 데이터"1"을 기록한 경우, 판독할 수 있는 전위의 하한값은 소스선 SL의 전위 VDD로부터 |Vth_p|분 낮은, VDD-|Vth_p|가 된다.
한편, 판독할 때에 소스선 SL의 전위를 VR로 하면, 상술한 바와 같이, 데이터"1"의 판독이 가능한 전위의 하한값은 소스선 SL의 전위 VR로부터 |Vth_p|분 낮은, VR-|Vth_p|가 된다. 여기서, VR은 VDD보다 낮은 전위이기 때문에, VR-|Vth_p|는 VDD-|Vth_p|보다 작게 된다. 즉, 소스선 SL의 전위를 VR로 하면, 판독이 가능한 전위의 하한값은 낮게 된다. 따라서, 소스선 SL의 전위는 VDD가 아니라 VR로 하면 데이터"1"의 판독이 가능한 전위의 폭을 넓게 할 수 있기 때문에 바람직하다. 또한, 상한(上限)값에 대해서는 소스선 SL의 전위를 VR로 한 경우, 노드 FG에 VDD가 기록되는 경우의 Vgsp는 VDD-VR>Vth_p(∵VDD>VR)가 되고, 트랜지스터(160)를 문제가 없어 오프 상태로 할 수 있다.
여기서, 트랜지스터(162)의 드레인 전극(또는 소스 전극)과, 트랜지스터(160)의 게이트 전극과, 용량 소자(164)의 한쪽의 전극이 전기적으로 접속된 노드(노드 FG)는, 비휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 갖는다. 트랜지스터(162)가 오프 상태인 경우에는, 상기 노드 FG는 절연체 중에 매설되어 있다고 볼 수 있고, 노드 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는 실리콘 반도체 등에 의하여 형성되는 트랜지스터의 1/100000 이하이기 때문에, 트랜지스터(162)의 리크에 의하여 노드 FG에 축적된 전하가 소실(消失)하는 것을 무시할 수 있다. 즉, 산화물 반도체를 사용한 트랜지스터(162)를 사용함으로써 전력이 공급되지 않아도 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도인 경우에는 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 두말할 나위가 없다.
또한, 개시하는 발명의 반도체 장치에 있어서는, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되는 게이트 절연층(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 전자를 플로팅 게이트에 주입할 때 게이트 절연층이 열화된다는 종래의 문제를 해소할 수 있다. 이것은 원리상 기록 횟수의 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기록하거나 소거할 때 필요한 고전압도 불필요하다.
도 1aa에 도시한 반도체 장치는 상기 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 것으로서 도 1ab에 도시한 바와 같이 생각할 수 있다. 즉, 도 1ab에서는 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성된다고 생각한다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이고, 저항값 R1은 용량 소자(164)를 구성하는 절연층에 따른 저항값에 상당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이고, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 따른 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극의 사이에 형성되는 용량 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태인 경우의 소스 전극과 드레인 전극간의 저항값(실효 저항이라고도 부른다)을 ROS로 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에 있어서, R1 및 R2가 R1≥ROS, R2≥ROS를 충족시키는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고 말할 수도 있다)은, 주로 트랜지스터(162)의 오프 전류에 따라 결정된다.
한편, 상기 조건을 충족시키지 않는 경우에는 트랜지스터(162)의 오프 전류가 충분히 작아도 유지 기간을 충분히 확보하기 어렵다. 트랜지스터(162)의 오프 전류 외의 리크 전류(예를 들어, 소스 전극과 게이트 전극 사이에 생기는 리크 전류 등)가 크기 때문이다. 따라서, 본 실시형태에 있어서 개시되는 반도체 장치는, R1≥ROS 및 R2≥ROS의 관계를 충족시키는 반도체 장치인 것이 바람직하다.
한편, C1과 C2는 C1≥C2의 관계를 충족시키는 것이 바람직하다. 그 이유는, 기록 및 판독 워드선 C에 의하여 노드 FG의 전위를 제어할 때에, C1을 크게 함으로써 기록 및 판독 워드선 C의 전위를 효율 좋게 노드 FG에 공급할 수 있고, 기록 및 판독 워드선 C에 공급하는 전위간(예를 들어, 판독 전위와 비판독 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
이와 같이, 상술한 관계를 충족시킴으로써, 보다 바람직한 반도체 장치를 실현할 수 있다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층이나 용량 소자(164)의 절연층에 의하여 제어된다. C1 및 C2에 대해서도 마찬가지다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에 기재하는 반도체 장치에서는 노드 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 마찬가지로 작용하지만, 본 실시형태의 노드 FG는 플래시 메모리 등의 플로팅 게이트와 본질적으로 상이한 특징을 갖는다.
플래시 메모리에서는 컨트롤 게이트에 인가되는 전위가 높기 때문에 그 전위가 인접된 셀의 플로팅 게이트에 영향을 주지 않도록 셀과 셀의 간격을 어느 정도 유지할 필요가 생긴다. 이것은 반도체 장치의 고집적화를 저해하는 요인의 하나다. 그리고, 상기 요인은 고전계를 인가하여 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인한 것이다.
한편, 본 실시형태에 따른 반도체 장치는 산화물 반도체를 사용한 트랜지스터를 스위칭함으로써 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같이 전하를 주입하기 위한 고전계가 불필요하다. 따라서, 인접된 셀에 대하여 컨트롤 게이트가 주는 고전계의 영향을 고려할 필요가 없기 때문에 고집적화가 용이해진다.
또한, 고전계가 불필요하고, 대형 주변 회로(승압 회로 등)가 불필요한 점도 플래시 메모리와 비교하여 우위점이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 최대 전위와 최소 전위의 차이)의 최대값은 2단계(1비트)의 정보를 기록하는 경우에 하나의 메모리 셀에서 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 상이하게 하는 경우에는, 용량 소자(164)를 구성하는 절연층의 면적 S1과 트랜지스터(160)에 있어서 게이트 용량을 구성하는 절연층의 면적 S2가 2?S2≥S1(바람직하게는 S2≥S1)을 충족하면서 C1≥C2를 실현하기 용이하다. 즉, 용량 소자(164)를 구성하는 절연층의 면적을 작게 하면서, C1≥C2를 실현하기 용이하다. 구체적으로는, 예를 들어, 용량 소자(164)를 구성하는 절연층에서는 산화하프늄 등의 high-k 재료로 이루어진 막, 또는 산화하프늄 등의 high-k 재료로 이루어진 막과 산화물 반도체로 이루어진 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 게이트 용량을 구성하는 절연층에서는 산화실리콘을 채용하여 εr2를 3 내지 4로 할 수 있다.
이러한 구성을 함께 사용함으로써 개시하는 발명에 따른 반도체 장치를 한층 더 고집적화할 수 있다.
<기본 회로 2>
도 2a 및 도 2b에는 도 1aa에 도시하는 메모리 셀을 2행×2열의 매트릭스 상태로 배치한 메모리 셀 어레이의 회로도이다. 도 2a 및 도 2b에 있어서의 메모리 셀(170)의 구성은, 도 1aa과 마찬가지다. 다만, 도 2a에서는 소스선 SL이 2열의 메모리 셀에 있어서 공통화된 구조를 갖는다. 또한, 도 2b에 있어서는, 소스선 SL이 2행의 메모리 셀에 있어서 공통화된 구조를 갖는다.
도 2a 및 도 2b에 도시하는 바와 같이, 소스선 SL이 2열 또는 2행으로 공통화된 구조로 함으로써, 메모리 셀(170)에 접속하는 신호선의 개수를 공통화하지 않는 경우의 4개로부터 3.5개(3개+1/2개)로 삭감할 수 있다.
또한, 소스선 SL을 공통화시키는 열의 개수(또는 행의 개수)는 2열(2행)에 한정되지 않고, 3열(3행) 이상의 복수열(또는 복수행)의 메모리 셀에 있어서 공통한 구조로 하여도 좋다. 공통화시키는 소스선 SL의 열의 개수(또는 행의 개수)는, 공통화에 의한 기생 저항 및 기생 용량을 고려하여 적합한 값을 적절히 선택하면 좋다. 또한, 공통화시키는 열의 개수(또는 행의 개수)가 많을수록, 메모리 셀(170)에 접속되는 신호선의 개수를 삭감할 수 있기 때문에 바람직하다.
도 2a 및 도 2b에 있어서, 소스선 SL은 소스선 스위칭 회로(194)와 접속된다. 여기서, 소스선 스위칭 회로(194)는, 소스선 SL 외에 소스선 스위칭 신호선 SLC와 접속된다.
도 2a 및 도 2b에 도시하는 반도체 장치에 있어서, 데이터의 기록, 유지, 및 판독은, 도 1aa, 도 1ab, 및 도 1b의 경우와 마찬가지이고, 상기 기재를 참작(參酌)할 수 있다. 또한, 예를 들어, 노드 FG에 전원 전위 VDD 또는 접지 전위 GND의 어느 쪽을 공급하는 경우이며, 노드 FG에 전원 전위 VDD를 공급한 경우에 유지되는 데이터를 데이터"1", 노드 FG에 접지 전위 GND를 공급한 경우에 유지되는 데이터를 데이터"0"으로 하는 경우에 있어서 구체적인 기록 동작은 이하와 같다. 먼저, 메모리 셀(170)에 접속되는 기록 및 판독 워드선 C의 전위를 GND로 하고, 기록 워드선 OSG를 VDD로 하여 메모리 셀(170)을 선택한다. 이로써, 비트선 BL의 전위가 선택된 메모리 셀(170)의 노드 FG에 공급된다.
여기서, 노드 FG에 접지 전위 GND가 공급되는 경우(즉, 데이터"0"이 유지되는 경우)에는, 트랜지스터(160)의 게이트 전극에 온 상태가 되는 전위가 공급된다. 그 경우에 있어서, 비트선 BL과 소스선 SL에 전류가 생겨 노드 FG에 기록하는 전위가 상승하는 것을 억제하기 위하여 소스선 SL의 전위를 접지 전위 GND로 할 필요가 있다.
그래서, 소스선 스위칭 신호선 SLC의 신호에 의하여 소스선 스위칭 회로(194)의 신호 경로를 스위칭함으로써 소스선 SL에 접지 전위 GND를 공급한다.
상기 동작의 특징은, 기록시에 있어서 소스선 SL의 전위를 접지 전위 GND로 하는 점이다. 이로써, 노드 FG에 트랜지스터(160)가 온 상태가 되는 전위가 공급되는 경우라도, 비트선 BL과 소스선 SL에 전류가 생기는 것을 억제할 수 있다.
또한, 도 2a 및 도 2b에 도시하는 바와 같이, 메모리 셀(170)을 어레이 상태로 배치하여 사용하는 경우에는, 판독할 때에 원하는 메모리 셀(170)의 정보만을 판독할 수 있는 것이 필요하다. 이와 같이, 소정의 메모리 셀(170)의 정보를 판독하여 그 외의 메모리 셀(170)의 정보를 판독하지 않기 위하여는, 판독하지 않는 메모리 셀(170)을 비선택 상태로 할 필요가 있다.
예를 들어, 기본 회로 1에서 나타낸 바와 같이, 노드 FG에 전원 전위 VDD 또는 접지 전위 GND의 어느 쪽을 공급하는 경우이며, 노드 FG에 전원 전위 VDD를 공급한 경우에 유지되는 데이터를 데이터"1", 노드 FG에 접지 전위 GND를 공급한 경우에 유지되는 데이터를 데이터"0"으로 하는 경우에 있어서는, 소스선 SL을 GND로 하고, 기록 및 판독 워드선 C를 VDD로 하고, 기록 워드선 OSG를 GND로 함으로써 메모리 셀(170)을 비선택 상태로 할 수 있다.
기록 및 판독 워드선 C를 VDD로 함으로써, 노드 FG의 전위는 용량 소자(164)와 용량 결합함으로써 VDD분 상승한다. 데이터"1"인 VDD가 노드 FG에 기록되는 경우는, VDD분 상승하여 VDD+VDD=2VDD가 되어 Vgsp가 Vth_p보다 크게 되기 때문에, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태가 된다. 한편, 데이터"0"인 GND가 노드 FG에 기록되는 경우는, VDD분 상승하여 GND+VDD=VDD가 되어 Vgsp가 Vth_p보다 크게 되기 때문에, p채널형 트랜지스터인 트랜지스터(160)는 오프 상태가 된다. 즉, 기록 및 판독 워드선 C를 VDD로 함으로써, 노드 FG에 유지된 데이터에 따르지 않고, 트랜지스터(160)를 오프 상태, 즉 메모리 셀(170)을 비선택 상태로 할 수 있다.
또한, 가령 판독용 트랜지스터(160)에 n채널형 트랜지스터를 사용하면, n채널형 트랜지스터의 게이트 전극의 전위가 상기 트랜지스터의 임계값 전압보다 높게 되는 경우에 기록 및 판독 워드선 C를 0V로 하여도 메모리 셀 모두를 반드시 오프 상태로 할 수 없다. 따라서, 메모리 셀을 비선택 상태로 하기 위하여 비선택행의 기록 및 판독 워드선 C에 음 전위를 공급할 필요가 있다. 그러나, 본 실시형태에 나타내는 반도체 장치에서는, 판독용의 트랜지스터에 p채널형 트랜지스터를 사용하기 때문에, 비선택행의 기록 및 판독 워드선 C를 고전위로 함으로써 메모리 셀을 오프 상태로 할 수 있다. 따라서, 메모리 셀에 있어서 음 전위를 생성하는 전원을 설치할 필요가 없기 때문에, 소비 전력을 삭감하고, 또 반도체 장치를 소형화할 수 있다.
상술한 바와 같이, 도 2a 및 도 2b에 도시하는 회로 구성의 반도체 장치에서는, 소스선 SL을 복수 열(또는 복수 행)로 공통화함으로써, 메모리 셀 어레이의 면적의 축소를 도모할 수 있기 때문에, 다이 사이즈의 축소를 실현할 수 있다. 또한, 다이 사이즈를 축소함으로써, 반도체 장치를 제작하는 비용을 저감할 수 있거나 또는 수율을 향상시킬 수 있다.
<응용예 1>
다음에, 도 1aa, 도 1ab, 및 도 1b에 도시하는 회로를 응용한 보다 구체적인 회로 구성 및 동작에 대해서 도 3 및 도 4를 참조하여 설명한다. 또한, 이하의 설명에서는, 기록용 트랜지스터(트랜지스터(162))에 n채널형 트랜지스터를 사용하고, 판독용 트랜지스터(트랜지스터(160))에 p채널형 트랜지스터를 사용하는 경우를 예로 하여 설명한다. 또한, 도 3의 회로도에 있어서 사선(斜線)을 갖는 배선은 버스 신호선이다.
도 3은 (m×n)개의 메모리 셀(170)을 갖는 반도체 장치의 회로도의 일례이다. 도 3 중의 메모리 셀(170)의 구성은 도 1aa과 마찬가지다.
도 3에 도시하는 반도체 장치는, m개(m은 2 이상의 정수)의 기록 워드선 OSG와, m개의 기록 및 판독 워드선 C와, n개(n은 2 이상의 정수)의 비트선 BL과, 소스선 SL과, 메모리 셀(170)이 세로 m개(행)× 가로 n개(열)의 매트릭스 상태로 배치된 메모리 셀 어레이와, 승압 회로(180)와, 어드레스 디코더를 포함하는 제 1 구동 회로(182)와, 로우 드라이버를 포함하는 제 2 구동 회로(192)와, 페이지 버퍼를 포함하는 제 3 구동 회로(190)와, 컨트롤러를 포함하는 제 4 구동 회로(184)와, 입출력 제어 회로를 포함하는 제 5 구동 회로(186)와, 소스선 스위칭 회로(194)를 갖는다. 또한, 구동 회로의 개수는 도 3에 한정되지 않고, 각 기능을 갖는 구동 회로를 조합하여 사용하여도 좋고, 또는 각 구동 회로에 포함되는 기능을 분할하여 사용하여도 좋다.
도 3에 도시하는 반도체 장치에 있어서, 제 1 구동 회로(182)는, 어드레스 디코더를 포함한다. 어드레스 디코더는, 어드레스 선택 신호선 A를 디코드하여 디코드한 어드레스 선택 신호를 행 선택 신호선 RADR과, 페이지 버퍼 어드레스 선택 신호선 PBADR에 출력하는 회로이다. 어드레스 선택 신호선 A는 메모리 셀(170)의 행 방향의 어드레스 선택 신호와, 페이지 버퍼의 어드레스 선택 신호가 입력되는 단자이며, 메모리 셀(170)의 행의 개수, 열의 개수, 또는 페이지 버퍼의 구성에 따라, 1개 내지 복수 개가 된다. 행 선택 신호선 RADR은 메모리 셀의 행 방향의 어드레스를 지정하는 신호선이다. 페이지 버퍼 어드레스 선택 신호선 PBADR은, 페이지 버퍼의 어드레스를 지정하는 신호선이다.
제 2 구동 회로(192)는 로우 드라이버를 포함한다. 로우 드라이버는 제 1 구동 회로(182)에 포함되는 어드레스 디코더로부터 출력되는 행 선택 신호선 RADR로부터의 신호를 기초로 하여 메모리 셀(170)의 행 방향의 선택 신호, 기록 워드선 OSG로의 신호, 기록 및 판독 워드선 C로의 신호를 출력한다.
승압 회로(180)는, 배선 VH-L에 의하여 제 2 구동 회로(192)와 접속되고, 승압 회로(180)에 입력되는 일정한 전위(예를 들어, 전원 전위 VDD)를 승압하여 제 2 구동 회로(192)에 상기 일정한 전위보다 높은 전위(VH)를 출력한다. 메모리 셀(170)의 노드 FG에 기록하는 전위를, 기록용 트랜지스터인 트랜지스터(162)의 임계값 전압(Vth_OS)분 강하시키지 않도록 하기 위하여는 기록 워드선 OSG의 전위를 비트선 BL의 전위+Vth_OS보다 높게 할 필요가 있다. 따라서, 예를 들어 노드 FG에 전원 전위 VDD를 기록하는 경우에는, VH를 VDD+Vth_OS 이상으로 한다. 다만, 노드 FG에 기록되는 전위가 Vth_OS분 강하하여도 문제가 생기지 않는 경우는, 승압 회로(180)를 형성하지 않아도 좋다.
제 3 구동 회로(190)는 페이지 버퍼를 포함한다. 페이지 버퍼는, 데이터 래치와 센스 앰프의 기능을 갖는다. 데이터 래치로서의 기능은, 내부 데이터 입출력 신호선 INTDIO, 또는 비트선 BL로부터 출력되는 데이터를 일시적으로 보존하고, 그 보존한 데이터를 내부 데이터 입출력 신호선 INTDIO, 또는 비트선 BL에 출력한다. 센스 앰프로서의 기능은, 판독할 때에 메모리 셀로부터 데이터가 출력되는 비트선 BL을 검출한다.
제 4 구동 회로(184)는, 컨트롤러를 포함하고, 칩 인에이블바 신호선 CEB, 기록 인에이블바 신호선 WEB, 판독 인에이블바 신호선 REB로부터의 신호로 제 1 구동 회로(182), 제 2 구동 회로(192), 제 3 구동 회로(190), 제 5 구동 회로(186), 소스선 스위칭 회로(194), 승압 회로(180)를 제어하는 신호를 생성하는 회로이다.
칩 인에이블바 신호선 CEB는, 회로 전체의 선택 신호를 출력하는 신호선이고, 액티브일 때에만 입력 신호의 입력을 받고, 또 출력 신호의 출력을 행한다. 또한, 기록 인에이블바 신호선 WEB는, 제 3 구동 회로(190) 내의 페이지 버퍼의 래치 데이터를 메모리 셀 어레이에 기록하는 것을 허락하는 신호를 출력하는 신호선이다. 또한, 판독 인에이블바 신호선 REB는, 메모리 셀 어레이의 데이터 판독을 허락하는 신호를 출력하는 신호선이다. 또한, 제 4 구동 회로(184)는 승압 회로 제어 신호선 BCC에 의하여 승압 회로(180)와 접속된다. 승압 회로 제어 신호선 BCC는, 제 4 구동 회로(184) 내의 컨트롤러로부터 출력시키는 승압 회로의 제어 신호를 전달하는 배선이고, 회로 구성에 의하여 0개 내지 복수 개가 된다. 또한, 제 4 구동 회로(184)는 페이지 버퍼 제어 신호선 PBC에 의하여 제 3 구동 회로(190)와 접속된다. 페이지 버퍼 제어 신호선 PBC는 제 4 구동 회로(184) 내의 컨트롤러로부터 출력되는 페이지 버퍼의 제어 신호를 전달하는 배선이고, 회로 구성에 따라 0개 내지 복수 개가 된다. 또한, 제 4 구동 회로(184)는 로우 드라이버 제어 신호선 RDRVC에 의하여 제 2 구동 회로(192)와 접속된다. 또한, 제 4 구동 회로(184)는 소스선 스위칭 신호선 SLC에 의하여 소스선 스위칭 회로(194)와 접속된다.
소스선 스위칭 회로(194)는, 제 4 구동 회로(184) 내의 컨트롤러로부터의 소스선 스위칭 신호를 기초로 하여 소스선 SL의 전위를 스위칭하는 회로이다. 소스선 스위칭 회로(194)는 소스선 SL의 전위를 스위칭하는 기능을 가지면 좋고, 멀티플렉서, 인버터 등을 사용하여도 좋다. 소스선 스위칭 신호선 SLC는, 제 4 구동 회로(184) 내의 컨트롤러로부터 출력되는 소스선 SL의 전위를 스위칭하는 신호를 전달하는 배선이다. 회로 구성에 따라 신호선의 개수는 1개 내지 복수 개가 된다.
제 5 구동 회로(186)는, 입출력 제어 회로를 포함한다. 입출력 제어 회로는, 데이터 입출력 신호선 DIO로부터의 입력 신호를 내부 데이터 입출력 신호선 INTDIO에 출력하기 위한 회로, 또는 내부 데이터 입출력 신호선 INTDIO로부터의 입력 신호를 데이터 입출력 신호선 DIO에 출력하기 위한 회로이다. 데이터 입출력 신호선 DIO 단자는, 외부로부터 데이터가 입력되거나, 또는 외부로 메모리 데이터가 출력되는 단자이다. 회로 구성에 따라 신호선의 개수는 1개 내지 복수 개가 된다. 내부 데이터 입출력 신호선 INTDIO는 입출력 제어 회로의 출력 신호를 페이지 버퍼에 입력하는 신호선, 또는 페이지 버퍼의 출력 신호를 입출력 제어 회로에 입력하는 신호선이다. 회로 구성에 따라 신호선의 개수는 1개 내지 복수 개가 된다. 또한, 데이터 입출력 신호선 DIO는 데이터 입력용 신호선과 데이터 출력용 신호선으로 용도를 나누어도 좋다.
도 3에 도시하는 반도체 장치에 있어서, 데이터의 기록, 유지, 및 판독은 기본적으로 도 1aa, 도 1ab, 도 1b, 도 2a, 및 도 2b의 경우와 마찬가지다. 도 4에 도 3에 따른 반도체 장치의 기록 및 판독 동작의 타이밍 차트를 도시한다. 구체적으로는, 페이지 버퍼의 래치 데이터를 메모리 셀 어레이에 기록하는 동작과, 메모리 셀 어레이에 기록된 데이터를 판독하여 페이지 버퍼에 데이터 래치시키는 동작의 일례를 설명한다. 타이밍 차트 중의 CEB, WEB 등의 명칭은 타이밍 차트에 도시하는 전위가 공급되는 배선을 나타내고, 같은 기능을 갖는 배선이 복수 개 있는 경우에는 배선의 명칭의 말미(末尾)에 "1", "m", "n" 등을 기재함으로써 구별한다. 또한, 개시하는 발명은 이하에 나타내는 배열에 한정되지 않는다. 또한, 본 실시형태에 나타내는 회로 구성은 CEB, WEB, REB는, 로우 전위가 입력되면 액티브가 되지만, 하이 전위가 입력되어 액티브가 되는 회로를 사용하여도 좋다.
메모리 셀은 (m×n)개로 하고, 1행 1열째의 메모리 셀에 데이터"1", 1행 n열째의 메모리 셀에 데이터"0", m행 1열째의 메모리 셀에 데이터"0", m행 n열째의 메모리 셀에 데이터"1"을 각각 기록하고, 그 후 기록된 데이터 모두를 판독하는 경우의 각 배선간의 전위의 관계를 나타낸다.
기록 기간에 있어서, 먼저 칩 인에이블바 신호선 CEB를 로우 전위로 하고, 어드레스 선택 신호선 A로부터 기록을 행하는 메모리 셀(170)의 어드레스를 지정한다. 그리고, 기록 인에이블바 신호선 WEB를 Low 전위로 함으로써 기록을 행한다. 페이지 버퍼는 기록 데이터인 래치 데이터를 비트선 BL에 출력한다. 로우 드라이버는 선택행의 기록 워드선 OSG와, 비선택행의 기록 및 판독 워드선 C에 하이 전위를 출력하고, 비선택행의 기록 워드선과, 선택행의 기록 및 판독 워드선 C에 로우 전위를 출력한다.
기록 기간에 있어서, 행 선택의 타이밍에 맞추어 기록 데이터가 페이지 버퍼로부터 비트선 BL에 출력된다. 데이터"1"을 기록하는 경우의 비트선 BL은 하이 전위, 데이터"0"을 기록하는 경우의 비트선 BL은 로우 전위가 된다. 또한, 비트선 BL의 신호 입력 기간은 선택 행의 기록 워드선 OSG와, 선택행의 기록 및 판독 워드선 C의 신호 입력 기간보다 길게 되도록 한다. 비트선 BL의 신호 입력 기간이 짧으면, 메모리 셀에 대한 데이터의 오기록이 일어나는 경우가 있기 때문이다.
또한, 기록 기간에 있어서, 노드 FG에 접지 전위 GND가 공급되는 경우에 있어서, 비트선 BL과 소스선 SL에 전류가 생기는 것을 방지하기 위하여 소스선 SL의 전위를 접지 전위 GND로 한다. 상기 구동은, 소스선 스위칭 신호선 SLC의 신호에 따라 소스선 스위칭 회로(194)의 신호 경로를 스위칭함으로써 행해진다.
판독 기간에 있어서, 먼저 칩 인에이블바 신호선 CEB를 로우 전위로 하고, 어드레스 선택 신호선 A로부터 판독을 행하는 메모리 셀(170)의 어드레스를 지정한다. 그리고, 판독 인에이블바 신호선 REB를 로우 전위로 함으로써 판독을 행한다. 페이지 버퍼는 메모리 셀로부터 비트선 BL에 판독된 데이터를 래치한다. 로우 드라이버는, 선택행의 기록 및 판독 워드선 C에 로우 전위를 출력하고, 비선택행의 기록 및 판독 워드선 C에 하이 전위를 출력한다. 기록 워드선 OSG는 선택, 비선택에 상관없이 로우 전위가 된다. 소스선 스위칭 회로(194)는, 소스선 SL에 하이 전위를 출력한다.
판독 기간에 있어서, 행선택의 타이밍에 맞추어 비트선 BL에 메모리 셀(170)에 기록되는 데이터에 대응하는 전위가 출력된다. 메모리 셀에 데이터"1"이 기록되면, 비트선 BL은 로우 전위가 되고, 데이터"0"이 기록되면 비트선 BL은 하이 전위가 된다.
스탠바이 및 데이터 유지 기간에 있어서는, 칩 인에이블바 신호선 CEB를 하이 전위로 하고, 도 3에 도시하는 회로 전체를 비(非)액티브로 한다. 이 경우, 기록도 판독도 행해지지 않기 때문에, WEB, REB 등의 제어 신호는 하이 전위라도 좋고, 로우 전위라도 좋다.
또한, 도 4의 타이밍 차트 중의 사선부는 하이 전위라도 좋고, 로우 전위라도 좋은 구간이다.
상술한 바와 같이, 도 3에 도시하는 회로 구성의 반도체 장치에서는, 소스선 SL을 복수 열로 공통화함으로써, 메모리 셀 어레이의 면적의 축소를 도모할 수 있기 때문에, 다이 사이즈의 축소를 실현할 수 있다. 또한, 다이 사이즈를 축소함으로써, 반도체 장치를 제작하는 비용을 저감할 수 있거나 또는 수율을 향상시킬 수 있다.
또한, 도 3에 도시한 반도체 장치에서는, 판독을 행하는 경우에 비선택행의 메모리 셀을 오프 상태로 할 필요가 있다. 본 실시형태에서 나타내는 반도체 장치는, 판독 트랜지스터에 p채널형 트랜지스터를 사용하기 때문에, 비선택행의 기록 및 판독 워드선 C를 하이 전위(예를 들어, 전원 전위)로 함으로써 메모리 셀을 오프 상태로 할 수 있다. 따라서, 메모리 셀에 있어서 음 전위를 생성하는 전원을 설치할 필요가 없기 때문에, 소비 전력을 삭감하고, 또 반도체 장치를 소형화할 수 있다.
또한, 개시하는 발명의 반도체 장치에 관한 동작 방법, 동작 전압 등에 대해서는, 상술한 구성에 한정되지 않고, 반도체 장치의 동작이 실현되는 형태에 있어서 적절히 변경될 수 있다.
본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해서 도 5a 내지 도 10c를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 5a 및 도 5b는 반도체 장치의 구성의 일례이다. 도 5a에 반도체 장치의 단면을 도시하고, 도 5b에 반도체 장치의 평면을 도시한다. 도 5a는 도 5b의 A1-A2 및 B1-B2에서 절단된 단면에 상당한다. 도 5a 및 도 5b에 도시하는 반도체 장치는 하부(下部)에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부(上部)에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간 동안 전하를 유지할 수 있다. 도 5a 및 도 5b에 도시하는 반도체 장치는 메모리 셀로서 사용할 수 있다.
또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위하여 산화물 반도체와 같은 오프 전류를 충분히 저감시킬 수 있는 반도체 재료를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기서 나타내는 구성에 한정될 필요는 없다.
도 5a 및 도 5b에 있어서의 트랜지스터(160)는, 반도체 기판(500) 위의 반도체층 중에 형성된 채널 형성 영역(134)과, 채널 형성 영역(134)을 끼우도록 형성된 불순물 영역(132: 소스 영역 및 드레인 영역이라고도 기재한다)과, 채널 형성 영역(134) 위에 형성된 게이트 절연층(122a)과, 게이트 절연층(122a) 위에 채널 형성 영역(134)과 중첩하도록 형성된 게이트 전극(128a)을 갖는다. 또한, 도면에 있어서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우에는 트랜지스터의 접속 관계를 설명하기 위하여 소스 영역이나 드레인 영역을 포함하여 소스 전극이나 드레인 전극이라고 표현할 경우가 있다. 즉, 본 명세서에서 "소스 전극"이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
또한, 반도체 기판(500) 위의 반도체층 중에 형성된 불순물 영역(126)에는, 도전층(128b)이 접속된다. 여기서, 도전층(128b)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서도 기능한다. 또한, 불순물 영역(132)과 불순물 영역(126) 사이에는 불순물 영역(130)이 형성된다. 또한, 트랜지스터(160)를 덮도록 절연층(136), 절연층(138), 및 절연층(140)이 형성된다. 또한, 고집적화를 실현하기 위하여 도 5a 및 도 5b에 도시하는 바와 같이 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중시하는 경우에는, 게이트 전극(128a)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(132)을 형성하여도 좋다.
도 5a 및 도 5b에 있어서의 트랜지스터(162)는, 절연층(140) 등의 위에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)과 전기적으로 접속되는 소스 전극(또는 드레인 전극; 142a), 및 드레인 전극(또는 소스 전극; 142b)과, 산화물 반도체층(144), 소스 전극(142a), 및 드레인 전극(142b)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 형성된 게이트 전극(148a)을 갖는다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써 또는 충분히 산소가 공급됨으로써 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분히 산소가 공급됨으로써 산소 결핍에 기인한 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만이다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당의 값)는 100zA(1zA는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써 극히 뛰어난 오프 전류 특성을 갖는 트랜지스터(162)를 얻을 수 있다.
또한, 도 5a 및 도 5b의 트랜지스터(162)에서는 미세화에 기인하여 소자 사이에 생기는 리크 전류를 억제하기 위하여 섬 형상으로 가공된 산화물 반도체층(144)을 사용하지만, 섬 형상으로 가공되지 않는 구성을 채용하여도 좋다. 산화물 반도체층을 섬 형상으로 가공하지 않는 경우에는 가공할 때 산화물 반도체층(144)이 에칭으로 인하여 오염되는 것을 방지할 수 있다.
도 5a 및 도 5b에 있어서의 용량 소자(164)는, 드레인 전극(142b), 게이트 절연층(146), 및 도전층(148b)으로 구성된다. 즉, 드레인 전극(142b)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 이와 같은 구성으로 함으로써, 충분한 용량을 확보할 수 있다. 또한, 산화물 반도체층(144)과 게이트 절연층(146)을 적층시키는 경우에는, 드레인 전극(142b)과 도전층(148b)의 절연성을 충분히 확보할 수 있다. 또한, 용량이 불필요한 경우에는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다.
본 실시형태에서는, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)에 적어도 일부가 중첩하도록 형성된다. 이와 같은 평면 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다. 예를 들어, 최소 가공 치수를 F로 하여 메모리 셀이 차지하는 면적을 15F2 내지 25F2로 할 수 있다.
트랜지스터(162) 및 용량 소자(164)의 위에는 절연층(150)이 형성된다. 그리고, 게이트 절연층(146) 및 절연층(150)에 형성된 개구에는, 배선(154)이 형성된다. 배선(154)은, 메모리 셀 중의 하나와 다른 메모리 셀을 접속하는 배선이고, 도 2의 회로도에 있어서의 비트선 BL에 상당한다. 배선(154)은, 소스 전극(142a)과 도전층(128b)을 통하여 불순물 영역(126)에 접속된다. 이로써, 트랜지스터(160)에 있어서의 소스 영역 또는 드레인 영역과, 트랜지스터(162)에 있어서의 소스 전극(142a)을 각각 상이한 배선에 접속하는 경우와 비교하여 배선의 개수를 삭감할 수 있기 때문에 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 도전층(128b)을 형성함으로써, 불순물 영역(126)과 소스 전극(142a)이 접속하는 위치와, 소스 전극(142a)과 배선(154)이 접속하는 위치를 중첩시켜 형성할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
<SOI 기판의 제작 방법>
다음에, 상기 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 대해서 도 6을 참조하여 설명한다.
우선, 베이스 기판으로서 반도체 기판(500)을 준비한다(도 6의 (a) 참조). 반도체 기판(500)으로서는, 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용할 수 있다. 또한, 반도체 기판으로서 태양 전지급(級) 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용하여도 좋다. 또한, 다결정 반도체 기판을 사용하여도 좋다. 태양 전지급 실리콘이나 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여 제조 비용을 억제할 수 있다.
예를 들어, 반도체 기판(500) 대신에, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화 실리콘과 산화 알루미늄을 주성분으로 한 열 팽창 계수가 실리콘에 가까운 세라믹 기판을 사용하여도 좋다.
반도체 기판(500)은, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 베이스 기판(500)에 대해서 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF) 등을 사용하여 세정하는 것이 바람직하다.
다음에, 본드 기판을 준비한다. 여기서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 6의 (b) 참조). 또한, 여기서는 본드 기판으로서 단결정의 기판을 사용하지만, 본드 기판의 결정성을 단결정에 한정할 필요는 없다.
단결정 반도체 기판(510)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14족 원소로 이루어진 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등 화합물 반도체 기판을 사용할 수도 있다. 시판되는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형인 것이 대표적이다. 또한, 단결정 반도체 기판(510)의 형상은 원형에 한정되지 않고, 예를 들어, 직사각형 등으로 가공한 것이라도 좋다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 사용하여 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 6의 (c) 참조). 또한, 오염물 제거의 관점에서, 산화막(512)을 형성하기 전에 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 사용하여 단결정 반도체 기판(510)의 표면을 세정해 두는 것에 바람직하다. 또한, 희불산과 오존수를 교대로 토출하여 세정하여도 좋다.
산화막(512)은, 예를 들어, 산화실리콘막, 산화질화실리콘막 등을 단층으로 형성, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제작 방법으로서는, 열 산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용하여 산화막(512)을 형성하는 경우에, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭; TEOS: 화학식 Si(OC2H5)4) 등의 유기 실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(510)에 열 산화 처리를 행함으로써 산화막(512; 여기서는, SiOx막)을 형성한다. 열 산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열 산화 처리를 행함으로써, 염소 산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유한 막이 된다. 이와 같은 염소 산화에 의하여 외인성(外因性)의 불순물인 중금속(예를 들어, 철(Fe), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo) 등)을 포집(捕集)하여 금속의 염화물을 형성하고, 이것을 밖으로 제거하여 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다.
또한, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(510) 표면을 불소 산화하는 방법으로서는, HF 용액에 침지(浸漬)시킨 후에 산화성 분위기 중에서 열 산화처리를 행하는 방법이나, NF3을 산화성 분위기에 첨가하여 열 산화처리를 행하는 방법 등이 있다.
다음에, 전계에 의하여 가속된 이온을 단결정 반도체 기판(510)에 조사하여 첨가함으로써, 단결정 반도체 기판(510)의 소정 깊이에 결정 구조가 손상된 취화 영역(514)을 형성한다(도 6의 (d) 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의하여 조절할 수 있다. 또한, 취화 영역(514)은, 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 형성된다. 그래서, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절하면 좋다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량분리하지 않고 피처리체에 조사한다. 이것에 대하여, 이온 주입 장치는 질량분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량분리하여 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는, 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 +의 비율을 높이면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해서 H3 +의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가하여도 좋다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가하여도 좋다. 예를 들어, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우는, 수소와 헬륨을 각각 다른 공정에 의하여 조사하는 경우와 비교하여 공정수를 저감할 수 있는 것과 함께, 이후의 단결정 반도체층의 표면 거칠기를 억제할 수 있다.
또한, 이온 도핑 장치를 사용하여 취화 영역(514)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원자를 함유하는 산화막(512)을 사이에 두고, 이온의 조사를 행함으로써 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
다음에, 반도체 기판(500)과, 단결정 반도체 기판(510)을 대향시켜 산화막(512)을 사이에 두고 밀착시킨다. 이로써, 반도체 기판(500)과 단결정 반도체 기판(510)이 접합된다(도 6의 (e) 참조). 또한, 단결정 반도체 기판(510)과 접합하는 반도체 기판(500)의 표면에 산화막 또는 질화막을 형성하여도 좋다.
접합할 때는, 반도체 기판(500) 또는 단결정 반도체 기판(510)의 1개소에 0.001N/cm2 이상 100N/cm2 이하, 예를 들어, 1N/cm2 이상 20N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여 접합면을 접근시켜 밀착시키면, 밀착시킨 부분에서 반도체 기판(500)과 산화막(512)이 접합되고, 상기 부분을 시점(始點)으로 하여 자발적인 접합이 대략 전체면에 미친다. 이 접합에는, 반 데르 발스 힘이나 수소 결합이 작용되고, 상온으로 행할 수 있다.
또한, 단결정 반도체 기판(510)과 반도체 기판(500)을 접합하기 전에, 접합에 따른 표면에 대해서 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(510)과 베이스 기판(500)의 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 사용할 수 있다. 또한, 다른 웨트 처리끼리를 조합하여 사용하여도 좋고, 다른 드라이 처리끼리를 조합하여 사용하여도 좋다.
또한, 접합한 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 이 열 처리의 온도는, 취화 영역(514)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 반도체 기판(500)과 산화막(512)을 접합시켜도 좋다. 상기 열 처리에는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열 어닐링, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도는 어디까지나 일례이며, 개시하는 발명의 일 형태가 이것에 한정되어 해석되는 것은 아니다.
다음에, 열 처리를 행하여 단결정 반도체 기판(510)을 취화 영역에서 분리함으로써, 반도체 기판(500) 위에, 산화막(512)을 사이에 두고 단결정 반도체층(516)을 형성한다(도 6의 (f) 참조).
또한, 상기 분리시의 열 처리 온도는 가능한 한 낮은 온도가 바람직하다. 그 이유는, 분리를 행할 때의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들어, 상기 분리를 행할 때의 열 처리 온도는 300℃ 이상 600℃ 이하로 하면 좋고, 400℃ 이상 500℃ 이하로 하면 보다 효과적이다.
또한, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 대해서 500℃ 이상의 온도에서 열 처리를 행하여, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
다음에, 단결정 반도체층(516)의 표면에 레이저 광을 조사함으로써, 표면의 평탄성을 향상시키고, 또 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 6의 (g) 참조). 또한, 레이저 광의 조사 처리 대신에 열 처리를 행하여도 좋다.
또한, 본 실시형태에서는, 단결정 반도체층(516)의 분리에 따른 열 처리 직후에, 레이저 광의 조사 처리를 행하지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(516)의 분리에 따른 열 처리 후에 에칭 처리를 행하여, 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거한 후에 레이저 광의 조사 처리를 행하여도 좋고, 단결정 반도체층(516) 표면의 평탄성을 향상시킨 후에 레이저 광의 조사를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 사용하여도 좋다. 또한, 본 실시형태에 있어서는 상술한 바와 같이, 레이저 광을 조사한 후에, 단결정 반도체층(516)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(516)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽을 조합하여 사용하면 좋다.
상술한 공정에 의하여, 특성이 양호한 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 6의 (g) 참조).
<반도체 장치의 제작 방법>
다음에, 상기 SOI 기판을 사용한 반도체 장치의 제작 방법에 대해서 도 7a 내지 도 10c를 참조하여 설명한다.
<하부 트랜지스터의 제작 방법>
우선, 하부 트랜지스터(160)의 제작 방법에 대해서 도 7a 내지 도 8d를 참조하여 설명한다. 또한, 도 7a 내지 도 8d는 도 6에서 도시하는 방법에 의하여 형성한 SOI 기판의 일부이며, 도 5a에 도시하는 하부 트랜지스터에 상당하는 단면 공정도이다.
우선, 단결정 반도체층(518)을 섬 형상으로 가공하여 반도체층(120)을 형성한다(도 7a 참조). 또한, 이 공정의 전후에서 트랜지스터의 임계값 전압을 제어하기 위해서 n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가하여도 좋다. 반도체가 실리콘인 경우, n형 도전성을 부여하는 불순물 원소로서는, 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형 도전성을 부여하는 불순물 원소로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층(120)을 덮도록 절연층(122)을 형성한다(도 7b 참조). 절연층(122)은, 이후 게이트 절연층이 된다. 절연층(122)은, 예를 들어 반도체층(120) 표면의 열 처리(열 산화 처리나 열 질화 처리 등)에 의하여 형성할 수 있다. 열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중의 어느 것의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층(122)은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 형성하는 것이 바람직하다. 또한, 절연층의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 사용하여 산화실리콘을 포함하는 절연층을 단층으로 형성한다.
다음에, 절연층(122) 위에 마스크(124)를 형성하고, 일 도전형의 도전성을 부여하는 불순물 원소를 반도체층(120)에 첨가하여 불순물 영역(126)을 형성한다(도 7c 참조). 또한, 여기서는 불순물 원소를 첨가한 후, 마스크(124)는 제거한다.
다음에, 절연층(122) 위에 마스크를 형성하고, 절연층(122)이 불순물 영역(126)과 중첩하는 영역의 일부를 제거함으로써 게이트 절연층(122a)을 형성한다(도 7d 참조). 절연층(122)을 제거하는 방법으로서, 웨트 에칭 또는 드라이 에칭 등의 에칭 처리를 사용할 수 있다.
다음에, 게이트 절연층(122a) 위에 게이트 전극(게이트 전극과 같은 층으로 형성되는 배선도 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여 게이트 전극(128a) 및 도전층(128b)을 형성한다(도 7e 참조).
게이트 전극(128a) 및 도전층(128b)에 사용하는 도전층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 도전층의 가공은 레지스트 마스크를 사용한 에칭에 의하여 행할 수 있다.
다음에, 게이트 전극(128a) 및 도전층(128b)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체층에 첨가하여 채널 형성 영역(134), 불순물 영역(132), 및 불순물 영역(130)을 형성한다(도 8a 참조). 여기서는, p형 트랜지스터를 형성하기 위하여 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가한다. 여기서, 첨가되는 불순물 원소의 농도는, 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화시키기 위한 열 처리를 행한다. 여기서, 불순물 영역의 농도는 불순물 영역(126), 불순물 영역(132), 불순물 영역(130)의 순서로 높아진다.
다음에, 게이트 절연층(122a), 게이트 전극(128a), 도전층(128b)을 덮도록 절연층(136), 절연층(138) 및 절연층(140)을 형성한다(도 8b 참조).
절연층(136), 절연층(138), 절연층(140)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 함유한 재료를 사용하여 형성할 수 있다. 특히, 절연층(136), 절연층(138), 절연층(140)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선이 중첩하는 것에 기인하는 용량을 충분히 저감할 수 있기 때문에, 바람직하다. 또한, 절연층(136), 절연층(138), 절연층(140)에는 이들의 재료를 사용한 다공성(多孔性) 절연층을 적용하여도 좋다. 다공성 절연층에서는 밀도가 높은 절연층과 비교하여 유전율이 저하하기 때문에 전극이나 배선에 기인하는 용량을 더 저감할 수 있다. 또한, 절연층(136), 절연층(138), 절연층(140)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 본 실시형태에서는, 절연층(136)으로서 산화질화실리콘을 사용하고, 절연층(138)으로서 질화산화실리콘을 사용하고, 절연층(140)으로서 산화실리콘을 사용하는 경우에 대하여 설명한다. 또한, 여기서는 절연층(136), 절연층(138), 절연층(140)의 적층 구조로 하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 1층 또는 2층으로 하여도 좋고, 4층 이상의 적층 구조로 하여도 좋다.
다음에, 절연층(138) 및 절연층(140)에 CMP(화학적 기계 연마) 처리나 에칭 처리를 행함으로써, 절연층(138) 및 절연층(140)을 평탄화한다(도 8c 참조). 여기서는, 절연층(138)의 일부가 노출될 때까지 CMP 처리를 행한다. 절연층(138)에 질화산화실리콘을 사용하여 절연층(140)에 산화실리콘을 사용한 경우, 절연층(138)은 에칭 스토퍼(etching stopper)로서 기능한다.
다음에, 절연층(138) 및 절연층(140)에 CMP 처리나 에칭 처리를 행함으로써, 게이트 전극(128a) 및 도전층(128b)의 상면을 노출시킨다(도 8d 참조). 여기서는, 게이트 전극(128a) 및 도전층(128b)의 일부가 노출될 때까지 에칭 처리를 행한다. 상기 에칭 처리는, 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 게이트 전극(128a) 및 도전층(128b)의 일부를 노출시키는 공정에 있어서, 이후 형성되는 트랜지스터(162)의 특성을 향상시키기 위하여 절연층(136), 절연층(138), 절연층(140)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다.
상술한 공정에 의하여 하부 트랜지스터(160)를 형성할 수 있다(도 8d 참조).
또한, 상기 각 공정의 전후에는 전극이나 배선, 반도체층, 절연층 등을 더 형성하는 공정을 포함하여도 좋다. 예를 들어, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여 고도로 집적화한 반도체 장치를 실현할 수도 있다.
<상부 트랜지스터의 제작 방법>
다음에, 상부 트랜지스터(162)의 제작 방법에 대해서 도 9a 내지 도 10c를 참조하여 설명한다.
우선, 게이트 전극(128a), 도전층(128b), 절연층(136), 절연층(138), 절연층(140) 등의 위에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 가공하여 산화물 반도체층(144)을 형성한다(도 9a 참조). 또한, 산화물 반도체층을 형성하기 전에 절연층(136), 절연층(138), 절연층(140) 위에 하지(下地)로서 기능하는 절연층을 형성하여도 좋다. 상기 절연층은 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법 등을 사용하여 형성할 수 있다.
사용하는 산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스태빌라이저(stabilizer)로서, In과 Zn 등에 더하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스태빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드(lanthanoid)인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 기재한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 주성분으로 하여 갖는 산화물이란 뜻이고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 이외의 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체층에 사용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계 재료, In-Sn-Zn-O계 재료, In-Al-Zn-O계 재료, Sn-Ga-Zn-O계 재료, Al-Ga-Zn-O계 재료, Sn-Al-Zn-O계 재료, 2원계 금속 산화물인 In-Zn-O계 재료, Sn-Zn-O계 재료, Al-Zn-O계 재료, Zn-Mg-O계 재료, Sn-Mg-O계 재료, In-Mg-O계 재료, In-Ga-O계 재료나, 또는 1원계 금속 산화물인 In-O계 재료, Sn-O계 재료, Zn-O계 재료 등을 사용할 수 있다. 또한, 상술한 재료에 SiO2를 포함시켜도 좋다. 여기서, 예를 들어 In-Ga-Zn-O계 재료란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물막을 의미하고, 그 조성 비율은 특별히 불문한다. 또한, In, Ga, 및 Zn 이외의 원소를 함유하여도 좋다.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수 비율의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수 비율의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비율, 원자간 결합 거리, 밀도 등을 적절하게 되는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는, 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내 결함 밀도를 저감시킴으로써 이동도를 높일 수 있다.
또한, 예를 들어 In, Ga, 및 Zn의 원자수 비율이 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수 비율이 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리키고, r은 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 동일하다.
산화물 반도체는 단결정이라도 좋고, 비단결정이라도 좋다. 비단결정인 경우, 비정질이라도 좋고 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비정질이 아닌 구조(non-amorphous structure)라도 좋다.
비정질 상태의 산화물 반도체는 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있고, 비교적 용이하게 또 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 벌크 내 결함을 보다 저감시킬 수 있고, 표면의 평탄성을 높이면, 비정질 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위하여는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601로 정의되는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 3차원으로 확장한 것이고, "기준면으로부터 지정면까지의 편차의 절대값을 평균한 값"이라고 표면할 수 있고, 이하의 수학식으로 정의된다.
[수학식 1]
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또한, 상기 수학식 1에 있어서, S0은 측정면 (좌표 (x1,y1), (x1,y2), (x2, y1), (x2, y2))으로 나타내어지는 4점에 의하여 둘러싸인 직사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM; Atomic Force Microscope)을 사용하여 평가할 수 있다.
또한, 산화물 반도체층을 화학식 InMO3(ZnO)m(m>0)로 표기되는 재료를 사용한 박막으로 할 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co 중에서 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 적용할 수 있다.
또한, 산화물 반도체층의 두께는 3nm 이상 30nm 이하로 하는 것이 바람직하다. 그 이유는, 산화물 반도체층을 지나치게 두껍게 하면(예를 들어, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온 상태가 될 우려가 있기 때문이다.
산화물 반도체층은, 수소, 물, 수산기, 또는 수소화물 등의 불순물이 혼입하기 어려운 방법에 의하여 제작하는 것이 바람직하다. 예를 들어, 스퍼터링법 등을 사용하여 제작할 수 있다.
또한, 산화물 반도체로서 In-Zn계 산화물 재료를 사용하는 경우, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는 In:Zn=15:1 내지 1.5:1(mol수 비율로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn계 산화물 반도체의 형성에 사용되는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z인 경우에 Z>1.5X+Y로 한다.
또한, In-Sn-Zn계 산화물은 ITZO라고 부를 수 있고, 사용하는 타깃의 조성 비율은 In:Sn:Zn이 원자수 비율로 1:2:2, 2:1:3, 1:1:1, 또는 20:45:35 등으로 한다.
본 실시형태에서는, 산화물 반도체층을 In-Ga-Zn계 산화물 타깃을 사용한 스퍼터링법에 의하여 형성한다.
In-Ga-Zn계 산화물 타깃으로서는, 예를 들어 조성 비율로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 산화물 타깃을 사용할 수 있다. 또한, 타깃의 재료 및 조성을 상술한 조건에 한정할 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율의 산화물 타깃을 사용할 수도 있다.
산화물 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 충전율이 높은 금속 산화물 타깃을 사용함으로써, 성막한 산화물 반도체층을 치밀한 막으로 할 수 있다.
성막 분위기는, 희 가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희 가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물 반도체층에 수소, 물, 수산기, 수소화물 등이 혼입하는 것을 방지하기 위하여 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
예를 들어, 산화물 반도체층은 이하에 나타내는 방법에 의하여 형성할 수 있다.
우선, 감압 상태로 유지된 성막실 내에 기판을 유지하고, 기판 온도가 200℃를 초과하여 500℃ 이하, 바람직하게는 300℃를 초과하여 500℃ 이하, 보다 바람직하게는 350℃ 이상 450℃ 이하가 되도록 가열한다.
다음에, 성막실 내의 잔류 수분을 제거하면서 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 도입하여 상기 타깃을 사용하여 기판 위에 산화물 반도체층을 형성한다. 성막실 내의 잔류 수분을 제거하기 위하여는 배기 수단으로서 크라이오(cryo) 펌프, 이온 펌프, 티타늄 서블리메이션(sublimation) 펌프 등의 흡착형 진공 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단은 터보 펌프에 콜드 트랩(cold trap)을 장착한 것을 사용하여도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은 예를 들어, 수소, 물, 수산기 또는 수소화물 등의 불순물(보다 바람직하게는 탄소 원자를 포함하는 화합물도 포함한다) 등이 제거되기 때문에, 상기 성막실에서 형성한 산화물 반도체층에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물의 농도를 저감할 수 있다.
성막 중의 기판 온도가 저온(예를 들어, 100℃ 이하)인 경우, 산화물 반도체에 수소 원자를 포함하는 물질이 혼입할 우려가 있기 때문에, 기판을 상술한 온도로 가열하는 것이 바람직하다. 기판을 상술한 온도로 가열하여 산화물 반도체층을 형성함으로써, 기판 온도는 고온이 되기 때문에, 수소 결합은 열에 의하여 절단되고, 수소 원자를 포함하는 물질이 산화물 반도체층에 도입되기 어렵다. 따라서, 기판이 상술한 온도로 가열된 상태로 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 수소, 물, 수산기, 또는 수소화물 등의 불순물의 농도를 충분히 저감할 수 있다. 또한, 스퍼터링에 의한 손상을 경감할 수 있다.
성막 조건의 일례로서, 기판과 타깃의 사이의 거리를 60mm, 압력을 0.4Pa, 직류(DC) 전원을 0.5kW, 기판 온도를 400℃, 성막 분위기를 산소(산소 유량 비율 100%) 분위기로 한다. 또한, 펄스 직류 전원을 사용하면, 성막할 때에 발생하는 분말 상태의 물질(파티클, 먼지라고도 한다)을 경감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다.
또한, 산화물 반도체층을 스퍼터링법에 의하여 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행함으로써 산화물 반도체층의 피형성 표면에 부착되는 분말 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다. 역 스퍼터링은, 기판에 전압을 공급하여 기판 근방에 플라즈마를 형성하여 기판 측의 표면을 개질하는 방법이다. 또한, 아르곤 대신에 질소, 헬륨, 산소 등의 가스를 사용하여도 좋다.
산화물 반도체층의 가공은, 원하는 형상의 마스크를 산화물 반도체층 위에 형성한 후, 상기 산화물 반도체층을 에칭함으로써 행할 수 있다. 상술한 마스크는 포토리소그래피 등의 방법을 사용하여 형성할 수 있다. 또는, 잉크 젯법 등의 방법을 사용하여 마스크를 형성하여도 좋다. 또한, 산화물 반도체층의 에칭은 드라이 에칭이라도 좋고, 웨트 에칭이라도 좋다. 물론, 이들을 조합하여 사용하여도 좋다.
그 후, 산화물 반도체층(144)에 대하여 열 처리(제 1 열 처리)를 행하여도 좋다. 열 처리를 행함으로써, 산화물 반도체층(144) 중에 포함되는 수소 원자를 포함하는 물질을 더 제거할 수 있다. 열 처리의 온도는 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또는 기판의 병형점 미만으로 한다. 불활성 가스 분위기로서는, 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이고, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%)이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 열 처리를 행하는 동안, 산화물 반도체층(144)은 대기에 노출시키지 않고, 물이나 수소가 혼입하지 않도록 한다.
또한, 상술한 열 처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열 처리를 탈수화 처리, 탈수소화 처리라고도 부를 수도 있다. 상기 열 처리는 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전이나 게이트 절연층을 형성한 후 등의 타이밍으로 행할 수 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는 1번에 한정되지 않고, 복수 횟수 행하여도 좋다.
다음에, 산화물 반도체층(144) 등의 위에 소스 전극 및 드레인 전극(소스 전극 및 드레인 전극과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여 소스 전극(142a), 드레인 전극(142b)을 형성한다(도 9b 참조).
도전층은 PVD법이나 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전층은 단층 구조를 사용하여도 좋고 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 함유한 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극(142a), 및 드레인 전극(142b)으로 가공하기 쉽다는 장점이 있다.
또한, 도전층은 도전성 금속 산화물을 사용하여 형성하여도 좋다. 도전성의 금속 산화물로서는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석화합물(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연화합물(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극(142a), 및 드레인 전극(142b)의 단부가, 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어, 30° 이상 60° 이하인 것이 바람직하다. 소스 전극(142a), 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 이후 형성되는 게이트 절연층(146)의 피복성을 향상시켜 단절을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는, 소스 전극(142a), 및 드레인 전극(142b) 하단부(下端部)의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에 사용하는 마스크를 형성하기 위한 노광을 행할 때에는, 수nm 내지 수십nm며 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은 해상도가 높고 초점 심도도 크다. 따라서, 이후 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있고, 회로의 동작 속도를 높일 수 있다. 또한, 미세화함으로써 반도체 장치의 소비 전력을 저감할 수도 있다.
또한, 도 9b와 다른 일례로서, 산화물 반도체층(144)과 소스 전극 및 드레인 전극의 사이에 소스 영역 및 드레인 영역으로서 산화물 도전층을 형성할 수 있다. 산화물 도전층의 재료로서는, 산화아연을 성분으로 하여 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 이와 같은 산화물 도전층으로서 산화아연, 산화아연 알루미늄, 산화질화아연 알루미늄, 산화아연 갈륨 등을 적용할 수 있다.
예를 들어, 산화물 반도체층(144) 위에 산화물 도전막을 형성하고, 그 위에 도전층을 형성하고, 산화물 도전막 및 도전층을 같은 포토리소그래피 공정에 따라 가공하여 소스 영역 및 드레인 영역이 되는 산화물 도전층, 소스 전극(142a), 드레인 전극(142b)을 형성할 수 있다.
또한, 산화물 반도체막과 산화물 도전막의 적층을 형성하고, 산화물 반도체막과 산화물 도전막의 적층을 같은 포토리소그래피 공정에 따라 형상을 가공하여 섬 형상의 산화물 반도체층(144)과 산화물 도전막을 형성하여도 좋다. 소스 전극(142a), 드레인 전극(142b)을 형성한 후, 소스 전극(142a), 드레인 전극(142b)을 마스크로 하여, 더 섬 형상의 산화물 도전막을 에칭하여 소스 영역 및 드레인 영역이 되는 산화물 도전층을 형성할 수도 있다.
또한, 산화물 도전층의 형상을 가공하기 위한 에칭 처리를 행할 때, 산화물 반도체층이 과잉으로 에칭되지 않도록 에칭 조건(에칭제의 종류, 농도, 에칭 시간 등)을 적절히 조정한다.
산화물 도전층을 산화물 반도체층과 소스 전극 및 드레인 전극의 사이에 형성함으로써, 소스 영역 및 드레인 영역의 저저항화를 도모할 수 있고, 트랜지스터가 고속 동작을 행할 수 있다. 또한, 산화물 반도체층(144), 산화물 도전층, 금속 재료로 이루어지는 드레인 전극의 구성으로 함으로써 보다 트랜지스터의 내압을 향상시킬 수 있다.
소스 영역 및 드레인 영역으로서 산화물 도전층을 사용하는 것은, 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위하여 유효하다. 그 이유는, 금속 전극(몰리브덴, 텅스텐 등)과 산화물 반도체층의 접촉과 비교하여 금속 전극(몰리브덴, 텅스텐 등)과 산화물 도전층의 접촉은 접촉 저항을 낮출 수 있기 때문이다. 산화물 반도체층과 소스 전극 및 드레인 전극의 사이에 산화물 도전층을 개재시킴으로써 접촉 저항을 저감할 수 있고, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
다음에, 소스 전극(142a), 드레인 전극(142b)을 덮고, 또 산화물 반도체층(144)의 일부와 접하도록 게이트 절연층(146)을 형성한다(도 9c 참조).
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조로 하여도 좋고, 상기 재료를 조합하여 적층 구조로 하여도 좋다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위하여 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크 문제를 해소하기 위하여는, 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써 전기적 특성을 확보하면서 게이트 리크를 억제하기 위하여 막 두께를 크게 할 수 있다. 또한, high-k 재료를 함유한 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 것을 함유한 막의 적층 구조를 채용하여도 좋다.
또한, 산화물 반도체층(144)에 접하는 절연층(본 실시형태에서는 게이트 절연층(146))은 제 13 족 원소 및 산소를 포함하는 절연 재료로 하여도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많고, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와 성질이 잘 맞기 때문에, 상기 제 13 족 원소를 포함하는 절연 재료를 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함하는 절연 재료란, 절연 재료에 1개 또는 복수의 제 13 족 원소를 포함하는 것을 가리킨다. 제 13 족 원소를 포함하는 절연 재료로서는, 예를 들어 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨은, 갈륨의 함유량(at.%)보다 알루미늄의 함유량(at.%)이 많은 것을 가리키고, 산화갈륨알루미늄은, 갈륨의 함유량(at.%)이 알루미늄의 함유량(at.%) 이상인 것을 가리킨다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화갈륨을 포함하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체층과 산화갈륨을 포함하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일업(pileup)을 저감할 수 있다. 또한, 절연층에 산화물 반도체의 성분 원소와 같은 족(族)의 원소를 사용하는 경우에는, 같은 효과를 얻을 수 있다. 예를 들어, 산화알루미늄을 포함하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은 물을 투과시키기 어려운 특성을 갖기 때문에, 상기 재료를 사용하는 것은 산화물 반도체층에 물이 침입하는 것을 방지하는 관점에서도 바람직하다.
또한, 산화물 반도체층(144)에 접하는 절연층은, 산소 분위기하에서의 열 처리나 산소 도핑 등에 의하여 절연 재료를 화학 양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑이란, 산소를 벌크에 첨가하는 것을 가리킨다. 또한, 상기 "벌크"란 용어는 산소를 박막 표면뿐만 아니라, 박막 내부에 첨가하는 것을 명확하게 하는 취지로 사용한다. 또한, 산소 도핑에는 플라즈마화된 산소를 벌크에 첨가하는 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은 이온 주입법 또는 이온 도핑법을 사용하여 행하여도 좋다.
예를 들어, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨을 사용한 경우, 산소 분위기하에서의 열 처리나 산소 도핑을 행함으로써, 산화갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다. 또한, 산화물 반도체층(144)에 접하는 절연층으로서 산화알루미늄을 사용한 경우, 산소 분위기하에서의 열 처리나 산소 도핑을 행함으로써 산화알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다. 또는, 산화물 반도체층(144)에 접하는 절연층으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에서의 열 처리나 산소 도핑을 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaXAl2 - XO3 +α(0<X<2, 0<α<1)로 할 수 있다.
산소 도핑 처리 등을 행함으로써, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이와 같은 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 중의 과잉의 산소가 산화물 반도체층에 공급되어 산화물 반도체층, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 부족 결함을 저감시킬 수 있다.
또한, 화학 양론적 조성비보다 산소가 많은 영역을 갖는 절연층은, 게이트 절연층(146) 대신에 산화물 반도체층(144)의 하지막으로서 형성하는 절연층에 적용하여도 좋고, 게이트 절연층(146) 및 하지막의 양쪽 모두에 적용하여도 좋다.
게이트 절연층(146)을 형성한 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열 처리를 행하는 것이 바람직하다. 가열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열 처리를 행하면 좋다. 제 2 열 처리를 행함으로써 트랜지스터의 전기적 특성의 편차를 경감할 수 있다. 또한, 게이트 절연층(146)이 산소를 함유한 경우에는, 탈수화 또는 탈수소화 처리를 행한 후의 산화물 반도체층(144)에 산소를 공급하고 상기 산화물 반도체층(144)의 산소 결손을 보전함으로써 i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체층을 형성할 수도 있다.
또한, 본 실시형태에서는 게이트 절연층(146)을 형성한 후에 제 2 열 처리를 행하지만, 제 2 열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 열 처리를 행하여도 좋다. 또한, 제 1 열 처리에 이어서 제 2 열 처리를 행하여도 좋고, 제 1 열 처리가 제 2 열 처리를 겸하도 좋고, 제 2 열 처리가 제 1 열 처리를 겸하도 좋다.
다음에, 게이트 전극(게이트 전극과 같은 층으로 형성되는 배선을 포함한다)을 형성하기 위한 도전층을 형성하고, 상기 도전층을 가공하여 게이트 전극(148a) 및 도전층(148b)을 형성한다(도 9d 참조).
게이트 전극(148a) 및 도전층(148b)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료, 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극(148a) 및 도전층(148b)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
다음에, 게이트 절연층(146), 게이트 전극(148a), 및 도전층(148b) 위에 절연층(150)을 형성한다(도 10a 참조). 절연층(150)은 PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 사용하여 형성할 수 있다. 또한, 절연층(150)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성 구조 등)를 사용하는 것이 바람직하다. 그 이유로서는, 절연층(150)의 유전율을 낮게 함으로써 배선이나 전극 등 사이에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는 절연층(150)의 단층 구조로 하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 하여도 좋다.
다음에, 게이트 절연층(146), 절연층(150)에 소스 전극(142a)에 도달하는 개구를 형성한다. 그 후, 절연층(150) 위에 소스 전극(142a)과 접하는 배선(154)을 형성한다(도 10b 참조). 또한, 상기 개구의 형성은 마스크 등을 사용한 선택적인 에칭에 의하여 행해진다.
배선(154)은, PVD법이나 CVD법을 사용하여 상기 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 것 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
보다 구체적으로는, 예를 들어, 절연층(150)의 개구를 포함하는 영역에 PVD법에 의하여 티타늄막을 얇게(5nm 정도) 형성하고, PVD법에 의하여 티타늄막을 형성한 후, 개구를 메우도록 알루미늄막을 형ㅅ어하는 방법을 적용할 수 있다. 여기서, PVD법에 의하여 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기서는 소스 전극 또는 드레인 전극(142a))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등을 사용한 배리어막을 형성한 후에 도금법에 의하여 구리막을 형성하여도 좋다.
절연층(150)에 형성하는 개구는 도전층(128b)과 중첩하는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구를 형성함으로써, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서, 도전층(182b)을 사용하지 않고, 불순물 영역(126)과 소스 전극(142a)의 접속부와, 소스 전극(142a)과 배선(154)의 접속부를 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(126) 위에 형성된 절연층(136), 절연층(138) 및 절연층(140)에 개구(하부 콘택트라고 부른다)를 형성하고, 하부 콘택트에 소스 전극(142a)을 형성한 후, 게이트 절연층(146) 및 절연층(150)에 있어서 하부 콘택트와 중첩하는 영역에 개구(상부 콘택트라고 부른다)를 형성하고, 배선(154)을 형성한다. 하부 콘택트와 중첩하는 영역에 상부 콘택트를 형성할 때에, 에칭에 의하여 하부 콘택트에 형성된 소스 전극(142a)이 단선할 우려가 있다. 이것을 피하기 위하여 하부 콘택트와 상부 콘택트가 중첩하지 않도록 형성함으로써, 소자 면적이 증대한다는 문제가 일어난다.
본 실시형태에 나타내는 바와 같이, 도전층(128b)을 사용함으로써, 소스 전극(142a)을 단선시키지 않고, 상부 콘택트를 형성할 수 있다. 이로써, 하부 콘택트와 상부 콘택트를 중첩시켜 형성할 수 있기 때문에, 콘택트 영역에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
다음에, 배선(154)을 덮도록 절연층(156)을 형성한다(도 10c 참조).
상술한 바와 같이, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터(162), 및 용량 소자(164)가 완성된다(도 10c 참조).
본 실시형태에 있어서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되기 때문에 그 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는 일반적인 실리콘 웨이퍼에서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만)을 갖는다. 그리고, 오프 전류도 충분히 작게 된다. 예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1μm)당 값)는 100zA(1zA는 1×10-21A) 이하, 바람직하게는 10zA 이하이다.
상술한 바와 같이 고순도화되어 진성화된 산화물 반도체층(144)을 사용함으로써 트랜지스터의 오프 전류를 충분히 저감하는 것이 용이하게 된다. 그리고, 이러한 트랜지스터를 사용함으로써 매우 장기간 동안 기억 내용을 유지할 수 있는 반도체 장치를 얻을 수 있다.
또한, 본 실시형태에 있어서 나타내는 반도체 장치에서는, 배선을 공통화할 수도 있고, 집적도가 충분히 높아진 반도체 장치를 실현할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 11a 내지 도 11f를 사용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 11a는 노트형 퍼스널 컴퓨터이며, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등으로 구성된다. 하우징(701)과 하우징(702) 중 적어도 하나에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 노트형 퍼스널 컴퓨터가 실현된다.
도 11b는 휴대 정보 단말(PDA)이며 본체(711)에는 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치된다. 또한, 휴대 정보 단말을 조작하는 스타일러스(712) 등을 구비한다. 본체(711) 내에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 11c는 전자 페이퍼를 실장한 전자 서적(720)이며, 하우징(721) 및 하우징(723)의 2개의 하우징으로 구성된다. 하우징(721) 및 하우징(723)에는 각각 표시부(725) 및 표시부(727)가 설치된다. 하우징(721)과 하우징(723)은 축부(737)로 접속되고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은 전원(731), 조작키(733), 스피커(735) 등을 구비한다. 하우징(721), 하우징(723) 중의 적어도 하나에는 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 11d는 휴대 전화기이며 하우징(740)과 하우징(741)의 2개의 하우징으로 구성된다. 또한, 하우징(740)과 하우징(741)은 슬라이드됨으로써 도 11d에 도시하는 바와 같이 덮개가 열린 상태로부터 닫힌 상태로 할 수 있고, 휴대하기 적합한 소형화가 가능하다. 또한, 하우징(741)은 표시 패널(742), 스피커(743), 마이크로폰(744), 조작키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 또한, 하우징(740)은 휴대 전화기를 충전하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는 하우징(741)에 내장된다. 하우징(740)과 하우징(741) 중 적어도 하나에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 11e는 디지털 카메라이며 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성된다. 본체(761) 내에는 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 11f는 텔레비전 장치(770)이며 하우징(771), 표시부(773), 스탠드(775) 등으로 구성된다. 텔레비전 장치(770)는 하우징(771)가 구비하는 스위치나 리모트 컨트롤러(780)를 사용하여 조작할 수 있다. 하우징(771) 및 리모트 컨트롤러(780)에는, 상술한 실시형태에 나타내는 반도체 장치가 탑재된다. 따라서, 정보의 기록 및 판독이 고속으로 행해지고, 장기간 동안 기억을 유지할 수 있고, 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이, 본 실시형태에 나타내는 전자 기기에는 상술한 실시형태에 따른 반도체 장치가 탑재된다. 따라서, 소비 전력이 저감된 전자 기기가 실현된다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태 1 내지 실시형태 3에서 설명한 반도체 재료로서 산화물 반도체를 사용한 트랜지스터에 대해서 자세히 설명한다. 구체적으로는, 산화물 반도체로서, c축 배향하고, 또 ab면, 표면, 또는 계면의 방향으로부터 봐서 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되고, ab면에서 a축 또는 b축의 방향이 상이한(c축을 중심으로 하여 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다)을 포함한 산화물에 대하여 설명한다.
CAAC를 포함하는 산화물이란, 넓은 의미에서 비단결정이며, 그 ab면에 수직인 방향으로부터 봐서 삼각 형상, 육각 형상, 정삼각형 형상 또는 정육각형 형상의 원자 배열을 갖고, 또 c축 방향에 수직인 방향으로부터 봐서 금속 원자가 층 형상으로 배열되거나 또는 금속 원자가 층 형상으로 배열된 상(phase)을 포함하는 산화물을 말한다.
CAAC는 단결정이 아니지만, 비정질만으로 형성되는 것도 아니다. 또한, CAAC는 결정화한 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확히 판별할 수 없는 경우도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부분은 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)으로 일치되어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들어, CAAC가 형성되는 기판 면, CAAC의 표면 등에 수직인 방향)을 향하여도 좋다.
CAAC는 그 조성 등에 따라 도체, 반도체, 절연체일 수 있다. 또한, 그 조성 등에 따라 가시광에 대하여 투명하거나 불투명할 수 있다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 지지하는 기판 면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또 그 막 단면을 관찰하면 금속 원자의 층 형상 배열 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 포함되는 결정 구조의 일례에 대하여 도 12a 내지 도 14를 사용하여 자세히 설명한다. 또한, 특별히 기재하지 않는 한, 도 12a 내지 도 14는 위 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는, ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다.
도 12a에 6배위의 In을 하나, In에 근접한 4배위의 산소 원자(이하, 4배위의 O라고 기재함)를 6개 갖는 구조를 도시한다. 여기서, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 12a의 구조는 팔면체 구조를 가지지만, 간편화를 위하여 평면 구조를 도시한다. 또한, 도 12a의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있다. 도 12a에 도시한 소그룹은 전하가 0이다.
도 12b에 5배위의 Ga를 하나, Ga에 근접한 3배위의 산소 원자(이하, 3배위의 O라고 기재함) 3개와, Ga에 근접한 4배위의 O를 2개 갖는 구조를 도시한다. 3배위의 O는 모두 ab면에 존재한다. 도 12b의 상반부 및 하반부에 각각 4배위의 O가 하나씩 있다. 또한, In의 경우에도, 5배위를 갖기 때문에 도 12b에 도시한 구조를 가질 수 있다. 도 12b에 도시한 소그룹은 전하가 0이다.
도 12c에 4배위의 Zn을 하나와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시한다. 도 12c의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 3개 있다. 또는, 도 12c의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 1개 있어도 좋다. 도 12c에 도시한 소그룹은 전하가 0이다.
도 12d에 6배위의 Sn을 하나와, Sn에 근접한 4배위의 O를 6개 갖는 구조를 도시한다. 도 12d의 상반부에 4배위의 O가 3개 있고, 하반부에 4배위의 O가 3개 있다. 도 12d에 도시한 소그룹은 전하가 +1이다.
도 12e에 Zn을 2개 포함하는 소그룹을 도시한다. 도 12e의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 하나 있다. 도 12e에 도시한 소그룹은 전하가 -1이다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들의 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 12a에 도시하는 6배위의 In의 상반부의 3개의 O는 아래 방향에 각각 근접 In을 3개 갖고, 하반부의 3개의 O는 위 방향에 각각 근접 In을 3개 갖는다. 도 12b에 도시하는 5배위의 Ga의 상반부의 하나의 O는 아래 방향에 하나의 근접 Ga를 갖고, 아래 부분의 하나의 O는 위 방향에 하나의 근접 Ga를 갖는다. 도 12c에 도시하는 4배위의 Zn의 상반부의 하나의 O는 아래 방향에 하나의 근접 Zn을 갖고, 하반부의 3개의 O는 위 방향에 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 위 방향의 4배위의 O의 개수와, 그 O의 아래 방향에 있는 근접 금속 원자의 개수는 같고, 마찬가지로, 금속 원자의 아래 방향의 4배위의 O의 개수와, 그 O의 위 방향에 있는 근접 금속 원자의 개수는 같다. O는 4배위이기 때문에 아래 방향에 있는 근접 금속 원자의 개수와, 위 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자의 위 방향에 있는 4배위의 O의 개수와, 다른 금속 원자의 아래 방향에 있는 4배위의 O의 개수의 합이 4개일 때 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통하여 결합하는 경우에는, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 것과 결합한다.
이들 배위수를 갖는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 그 외, 층 구조의 총 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 13의 (a)에 In-Sn-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13의 (c)는 도 13의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
도 13의 (a)에서는 간편화를 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만을 도시하고, 예를 들어, Sn의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 도시한다. 마찬가지로, 도 13의 (a)에서 In의 상반부 및 하반부에 각각 4배위의 O가 하나씩 있기 때문에 동그라미 1이라고 도시한다. 또한, 마찬가지로, 도 13의 (a)에 하반부에 4배위의 O가 하나 있고 상반부에 4배위의 O가 3개 있는 Zn과, 상반부에 4배위의 O가 하나 있고 하반부에 4배위의 O가 3개 있는 Zn을 도시한다.
도 13의 (a)에서 In-Sn-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위의 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 3개 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 하나 있는 2개의 Zn로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함하는 소그룹은 전하가 +1가 된다. 따라서, Sn을 포함하는 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서, 도 12e에 도시한 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 함유한 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 13의 (b)에 도시한 대그룹이 반복됨으로써 In-Sn-Zn-O계 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Z계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물이나, 2원계 금속 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등을 사용한 경우도 마찬가지다.
예를 들어, 도 14의 (a)에 In-Ga-Zn-O계 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14의 (a)에서 In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 위에서 순차로 4배위의 O가 상반부 및 하반부에 3개씩 있는 In이 4배위의 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga의 하반부에 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 14의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14의 (c)는 도 14의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn, 및 Ga 중 어느 것을 포함하는 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 14의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹이 조합된 대그룹도 구성될 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태 1 내지 실시형태 4에서 나타낸 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 이동도에 대해서 언급(言及)한다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 본래의 이동도보다 낮게 된다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떤 포텐셜 장벽(입계 등)이 존재한다고 가정하면 수학식 2로 나타낼 수 있다.
[수학식 2]
Figure pat00002
여기서는, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는 수학식 3으로 나타내어진다.
[수학식 3]
Figure pat00003
여기서, e는 전기 소량을 나타내고, N은 채널 형성 영역 내의 단위 면적당의 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 단위 면적당의 채널 형성 영역에 포함되는 캐리어수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널 형성 영역의 두께를 나타낸다. 또한, 두께 30nm 이하의 반도체층이면, 채널 형성 영역의 두께는 반도체층의 두께와 동일하여도 좋다. 선형 영역에서의 드레인 전류 Id는 수학식 4로 나타내어진다.
[수학식 4]
Figure pat00004
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는, L=W=10μm이다. 또한, Vd는 드레인 전압을 나타낸다. 상술한 수학식의 양변을 Vg로 나누고, 또한 양변을 대수(logarithm)로 나타내면, 수학식 5로 나타내어진다.
[수학식 5]
Figure pat00005
수학식 5의 우변은 Vg의 함수다. 수학식 5로부터 알 수 있는 바와 같이, 세로 축을 ln(Id/Vg)로 하고 가로 축을 1/Vg로 하는 하여 실측값을 플롯(plot)하여 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것은 결함 밀도 N이 1×1012/cm2정도다.
상술한 바와 같이 하여 계산된 결함 밀도 등에 의거하여 수학식 2 및 수학식 3으로부터 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 40cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120cm2/Vs가 된다고 예측할 수 있다.
다만, 반도체 내부에 결함이 없어도 트랜지스터의 수송 특성은 채널 형성 영역과 게이트 절연층의 계면에서의 산란의 영향을 받는다. 즉, 게이트 절연층 계면에서 x만큼 떨어진 개소에서의 이동도 μ1은 수학식 6으로 나타내어진다.
[수학식 6]
Figure pat00006
여기서, D는 게이트 방향의 전계를 나타내고, B 및 l은 상수이다. B 및 l은 실제의 측정 결과로부터 계산할 수 있고, 상기 측정 결과에 의거하면, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 6의 제 2 항이 증가하기 때문에 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 15에 도시한다. 또한, 계산에는 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys. Inc. 제작)를 사용하고, 산화물 반도체의 밴드 갭을 2.8eV, 전자 친화력을 4.7eV, 비유전율을 15, 두께를 15nm로 하였다. 이들 값은 스퍼터링법을 사용하여 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트 전극의 일 함수를 5.5eV, 소스 전극의 일 함수를 4.6eV, 드레인 전극의 일 함수를 4.6eV로 하였다. 또한, 게이트 절연층의 두께를 100nm, 비유전율을 4.1로 하였다. 채널 길이 및 채널 폭은 양쪽 모두 10μm이고, 드레인 전압 Vd는 0.1V이다.
도 15에 도시된 바와 같이, 게이트 전압이 1V를 넘으면 이동도 100cm2/Vs 이상의 피크를 갖지만, 게이트 전압이 더 높아지면 계면 산란이 커져 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 16a 내지 도 18c에 도시한다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 19a 및 도 19b에 도시한다. 도 19a 및 도 19b에 도시한 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(103a) 및 반도체 영역(103c)을 갖는다. 반도체 영역(103a) 및 반도체 영역(103c)의 저항률은 2×10-3Ωcm로 한다.
도 19a에 도시한 트랜지스터는 하지 절연막(101)과, 하지 절연막(101)에 메우도록 형성된 산화알루미늄으로 이루어진 매립 절연물(102) 위에 형성된다. 트랜지스터는 반도체 영역(103a), 반도체 영역(103c), 반도체 영역(103a)과 반도체 영역(103c)에 끼워지고 채널 형성 영역이 되는 진성 반도체 영역(103b), 및 게이트 전극(105)를 갖는다. 게이트 전극(105)의 폭을 33nm로 한다.
게이트 전극(105)과 반도체 영역(103b) 사이에 게이트 절연층(104)을 갖고, 또한, 게이트 전극(105)의 양쪽 측면에 사이드 월 절연물(106a) 및 사이드 월 절연물(106b)을 갖고, 게이트 전극(105)의 상부에 게이트 전극(105)와 다른 배선이 단락되는 것을 방지하기 위한 절연물(107)을 갖는다. 사이드 월 절연층의 폭은 5nm로 한다. 또한, 반도체 영역(103a) 및 반도체 영역(103c)과 접하는 소스 전극(108a) 및 드레인 전극(108b)을 갖는다. 또한, 이 트랜지스터의 채널 폭을 40nm로 한다.
도 19b에 도시한 트랜지스터는 하지 절연막(101)과, 산화알루미늄으로 이루어진 매립 절연물(102) 위에 형성되고, 반도체 영역(103a), 반도체 영역(103c), 반도체 영역(103a)과 반도체 영역(103c)에 끼워진 진성 반도체 영역(103b), 폭이 33nm인 게이트 전극(105), 게이트 절연층(104), 사이드 월 절연물(106a), 사이드 월 절연물(106b), 절연물(107), 소스 전극(108a), 및 드레인 전극(108b)을 갖는 점에서 도 19a에 도시한 트랜지스터와 같다.
도 19a에 도시한 트랜지스터와 도 19b에 도시한 트랜지스터의 차이 점은 사이드 월 절연물(106a) 및 사이드 월 절연물(106b) 아래의 반도체 영역의 도전형이다. 도 19a에 도시한 트랜지스터에서는 사이드 월 절연물(106a) 및 사이드 월 절연물(106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(103a) 및 반도체 영역(103c)이지만, 도 19b에 도시한 트랜지스터에서는 진성의 반도체 영역(103b)이다. 즉, 도 19b에 도시한 반도체층에서 반도체 영역(103a; 반도체 영역(103c))과 게이트 전극(105)가 Loff만큼 겹치지 않는 영역이 생긴다. 이 영역을 오프 셋 영역이라고 하고, 그 폭 Loff를 오프 셋 길이라고 한다. 도면에서 알 수 있는 바와 같이, 오프 셋 길이는 사이드 월 절연물(106a; 사이드 월 절연물(106b))의 폭과 같다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에 디바이스 시뮬레이션 소프트 웨어인 Sentaurus Device(Synopsys. Inc. 제작)를 사용하였다. 도 16a 내지 도 16c는 도 19a에 도시된 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전극 전압(Vg, 게이트 전극과 소스 전극의 전위차) 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)를 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 16a는 게이트 절연층의 두께를 15nm로 한 것이고, 도 16b는 게이트 절연층의 두께를 10nm로 한 것이고, 도 16c는 게이트 절연층의 두께를 5nm로 한 것이다. 게이트 절연층이 얇아질수록 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저히 저하된다. 한편, 이동도 μ는 피크 값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 두드러진 변화가 없다. 게이트 전압이 1V 전후에서 드레인 전류는 메모리 셀에서 사용되는 트랜지스터 등에 필요한 10μA를 넘는 것이 제시되었다.
도 17a 내지 도 17c는 도 19b에 도시된 구조를 갖는 트랜지스터이며 오프 셋 길이 Loff를 5nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 17a는 게이트 절연층의 두께를 15nm로 한 것이고, 도 17b는 게이트 절연층의 두께를 10nm로 한 것이고, 도 17c는 게이트 절연층의 두께를 5nm로 한 것이다.
또한, 도 18a 내지 도 18c는 도 19b에 도시된 구조를 갖는 트랜지스터이며 오프 셋 길이 Loff를 15nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 18a는 게이트 절연층의 두께를 15nm로 한 것이고, 도 18b는 게이트 절연층의 두께를 10nm로 한 것이고, 도 18c는 게이트 절연층의 두께를 5nm로 한 것이다.
모두 게이트 절연층이 얇아질수록 오프 전류가 현저히 저하되는 한편, 이동도 μ의 피크 값이나 온 전류에 두드러진 변화가 없다.
또한, 이동도 μ의 피크는 도 16a 내지 도 16c에서는 80cm2/Vs 정도지만, 도 17a 내지 도 17c에서는 60cm2/Vs 정도, 도 18a 내지 도 18c에서는 40cm2/V 정도로 오프 셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류도 오프 셋 길이 Loff의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 매우 완만하다. 또한, 모두 게이트 전압 1V 전후에서 드레인 전류는 메모리 셀에서 사용되는 트랜지스터 등에 필요한 10μA를 넘는 것이 제시되었다.
(실시형태 6)
상기 실시형태 1 내지 실시형태 5에서 나타낸 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 영역으로 하는 트랜지스터는, 상기 산화물 반도체를 형성할 때에 기판을 가열하여 형성하거나 또는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 양호한 특성을 얻을 수 있다. 또한, "주성분"이란, 조성 비율로 5at.% 이상 포함되는 원소를 가리킨다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 또한, 트랜지스터의 임계값 전압을 플러스(plus)로 시프트시켜 노멀리 오프화시킬 수 있다.
예를 들어, 도 20a 내지 도 20c는, In, Sn, 및 Zn을 주성분으로 하여 채널 길이 L이 3μm, 채널 폭 W가 10μm인 산화물 반도체막과, 두께가 100nm인 게이트 절연층을 사용한 트랜지스터의 특성을 나타낸다. 또한, Vd는 10V로 하였다.
도 20a는 기판을 의도적으로 가열하지 않고 스퍼터링법에 의하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시한 도면이다. 이 때, 전계 효과 이동도는 18.8cm2/Vsec이다. 한편, 기판을 의도적으로 가열하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 형성하면, 전계 효과 이동도를 향상시킬 수 있다. 도 20b는 기판을 200℃로 가열하여 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시하지만, 전계 효과 이동도는 32.2cm2/Vsec를 도시한 도면이다.
전계 효과 이동도는, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 형성한 후에 열 처리를 행함으로써 더 높일 수 있다. 도 20c는 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 200℃로 스퍼터링 성막한 후, 650℃로 열 처리를 행한 경우의 트랜지스터의 특성을 도시한 도면이다. 이 때, 전계 효과 이동도는 34.5cm2/Vsec이다.
기판을 의도적으로 가열함으로써, 스퍼터링 성막 중에 수분이 산화물 반도체막 중에 도입되는 것을 저감하는 효과를 기대할 수 있다. 또한, 성막한 후에 열 처리를 행함으로써 산화물 반도체막으로부터 수소나 수산기, 또는 수분을 방출시켜 제거할 수도 있고, 상술한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같은 전계 효과 이동도의 향상은, 탈수화?탈수소화에 의한 불순물의 제거뿐만 아니라, 고밀도화에 의하여 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화를 도모할 수 있다. 이와 같이, 고순도화된 비단결정 산화물 반도체는, 이상적으로는 100cm2/Vsec를 초과하는 전계 효과 이동도를 실현할 수도 있다고 추정된다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체에 산소 이온을 주입하고, 열 처리에 의하여 상기 산화물 반도체에 포함되는 수소나 수산기 또는 수분을 방출시켜, 그 열 처리 또는 그 이후의 열 처리에 의하여 산화물 반도체를 결정화시켜도 좋다. 이와 같은, 결정화 또는 재결정화의 처리에 의하여 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
기판을 의도적으로 가열하여 성막하는 효과 및/또는 성막한 후에 열 처리하는 효과는 전계 효과 이동도의 향상뿐만 아니라, 트랜지스터의 노멀리 오프화를 도모하는 것에도 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막을 채널 형성 영역으로 한 트랜지스터는, 임계값 전압이 마이너스(minus)로 시프트해 버리는 경향이 있다. 그러나, 기판을 의도적으로 가열하여 형성된 산화물 반도체막을 사용한 경우, 이 임계값 전압이 마이너스로 시프트하는 것은 해소된다. 즉, 임계값 전압은 트랜지스터가 노멀리 오프가 되는 방향으로 시프트하고, 이와 같은 경향은 도 20a 및 도 20b를 비교함으로써 확인될 수 있다.
또한, 임계값 전압은 In, Sn, 및 Zn의 비율을 변화시킴으로써 제어할 수도 있고, 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터의 노멀리 오프화를 기대할 수 있다. 또한, 타깃의 조성 비율을 In:Sn:Zn=2:1:3으로 함으로써, 결정성이 높은 산화물 반도체막을 얻을 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는, 150℃ 이상, 바람직하게는 200℃ 이상, 더 바람직하게는 400℃ 이상이며, 보다 고온에서 성막하거나 또는 열 처리를 행함으로써 트랜지스터의 노멀리 오프화를 도모할 수 있다.
또한, 의도적으로 기판을 가열하여 성막함으로써 및/또는 성막한 후에 열 처리를 행함으로써, 게이트 바이어스?스트레스에 대한 안정성을 높일 수 있다. 예를 들어, 2MV/cm, 150℃, 인가 시간이 1시간의 조건에 있어서, 드리프트가 각각 ±1.5V 미만, 바람직하게는 1.0V 미만인 값을 얻을 수 있다.
산화물 반도체막을 형성한 후에 열 처리를 행하지 않는 시료 1의 트랜지스터와, 650℃의 열 처리를 행한 시료 2의 트랜지스터에 대해서 실제로 BT 시험을 행하였다.
우선, 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 또한, Vd는 드레인 전압(드레인과 소스의 전위차)을 나타낸다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 2MV/cm가 되도록 Vg에 20V를 인가하여 그 상태로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 이것을 +BT 시험이라고 부른다.
마찬가지로, 먼저 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 다음에, 기판 온도를 150℃로 하고, Vd를 0.1V로 하였다. 다음에, 게이트 절연층에 인가되는 전계 강도가 -2MV/cm가 되도록 Vg에 -20V를 인가하여 그 상태로 1시간 유지하였다. 다음에, Vg를 0V로 하였다. 다음에 기판 온도를 25℃로 하고, Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 행하였다. 이것을 -BT 시험이라고 부른다.
시료 1의 +BT 시험의 결과를 도 21a에 도시하고, -BT 시험의 결과를 도 21b에 도시하였다. 또한, 시료 2의 +BT 시험의 결과를 도 22a에 도시하고, -BT 시험의 결과를 도 22b에 도시하였다.
시료 1의 +BT 시험 및 -BT 시험에 의한 임계값 전압의 변동은, 각각 1.80V 및 -0.42V이었다. 또한, 시료 2의 +BT 시험 및 -BT 시험에 의한 임계값 전압의 변동은 각각 0.79V 및 0.76V이었다. 시료 1 및 시료 2의 양쪽 모두는 BT 시험 전후에 있어서의 임계값 전압의 변동이 작고, 신뢰성이 높은 것을 알 수 있다.
열 처리는 산소 분위기 중에서 행할 수 있지만, 먼저 질소 또는 불활성 가스, 또는 감압하에서 열 처리를 행하고 나서 산소를 포함하는 분위기 중에서 열 처리를 행하여도 좋다. 우선 탈수화?탈수소화를 행하고 나서 산소를 산화물 반도체에 첨가함으로써, 열 처리의 효과를 더 높일 수 있다. 또한, 나중에 산소를 첨가하는 경우는, 산소 이온을 전계로 가속시켜 산화물 반도체막에 주입하는 방법을 적용하여도 좋다.
산화물 반도체 중 및 상기 산화물 반도체와 접하는 막과의 계면에는, 산소 결손에 기인하는 결함이 생성되기 쉽지만, 상기 열 처리에 의하여 산화물 반도체 중에 산소를 과잉으로 포함시킴으로써, 정상적(定常的)으로 생성되는 산소 결손을 과잉 산소에 의하여 보상(補償)할 수 있다. 과잉 산소는 주로 격자간에 존재하는 산소이고, 그 과잉 산소의 산소 농도는 1×1016/cm3 이상 2×1020/cm3 이하로 하면, 결정을 변형 등 시키지 않고 산화물 반도체 중에 포함시킬 수 있다.
또한, 열 처리에 의하여 산화물 반도체에 결정이 적어도 일부에 포함시킴으로써, 보다 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성 비율이 In:Sn:Zn=1:1:1의 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링 성막한 산화물 반도체막은, X선 회절(XRD: X-Ray Diffraction)에 있어서 달무리 무늬(halo pattern)가 관측된다. 이 성막된 산화물 반도체막을 열 처리함으로써 결정화시킬 수 있다. 열 처리 온도는 임의이지만, 예를 들어, 650℃의 열 처리를 행함으로써 X선 회절에 의하여 명확한 회절 피크를 관측할 수 있다.
In-Sn-Zn-O막의 XRD 분석을 실제로 행하였다. XRD 분석에는, Bruker AXS사 제조 X선 회절 장치 D8 ADVANCE를 사용하고, Out-of-Plane법에 의하여 측정하였다.
XRD 분석을 행한 시료로서, 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제작 방법을 설명한다.
탈수소화 처리를 행한 후의 석영 기판 위에 In-Sn-Zn-O막을 100nm의 두께로 형성하였다.
In-Sn-Zn-O막은 스퍼터링 장치를 사용하여 산소 분위기에서 전력을 100W(DC)로 하여 형성하였다. 타깃은 원자수 비율로 In:Sn:Zn=1:1:1의 In-Sn-Zn-O 타깃을 사용하였다. 또한, 성막시의 기판 가열 온도는 200℃로 하였다. 이와 같이 하여 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법에 의하여 형성한 시료에 650℃의 온도에서 열 처리를 행하였다. 열 처리는, 먼저 질소 분위기 중에서 1시간 열 처리를 행하고, 온도를 유지한 채로 산소 분위기에서 1시간 더 열 처리를 행하였다. 이와 같이 하여 제작한 시료를 시료 B로 하였다.
도 25에 시료 A 및 시료 B의 XRD 스펙트럼을 도시한다. 시료 A에서는, 결정에 기인하는 피크를 관측할 수 없지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg에 결정에 기인하는 피크를 관측할 수 있었다.
이와 같이, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 성막시에 의도적으로 기판을 가열함으로써 및/또는 성막한 후에 열 처리함으로써 트랜지스터의 특성을 향상시킬 수 있다.
상술한 기판 가열이나 열 처리는, 산화물 반도체에 대한 악성(惡性)의 불순물인, 수소나 수산기를 막 중에 포함시키지 않는 작용 또는 막 중에서 제거하는 작용이 있다. 즉, 산화물 반도체 중에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있기 때문에 트랜지스터의 노멀리 오프화를 도모할 수 있고, 산화물 반도체가 고순도화됨으로써 오프 전류를 1aA/μm 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널 폭 1μm 당의 전류값을 나타낸다.
도 26에 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수(逆數)의 관계를 도시한다. 여기서는, 간략화를 위하여 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로 축으로서 나타낸다.
구체적으로는, 도 26에 도시하는 바와 같이, 기판 온도가 125℃(398.15K)인 경우에는, 1aA/μm(1×10-18A/μm) 이하, 기판 온도가 85℃(358.15K)인 경우에는, 100zA/μm(1×10-19A/μm) 이하, 기판 온도가 실온(27℃, 300.15K)인 경우에는, 1zA/μm(1×10-21A/μm) 이하로 할 수 있다. 바람직하게는, 기판 온도가 125℃에서 0.1aA/μm(1×10-19A/μm)이하, 85℃에서 10zA/μm(1×10-20A/μm)이하, 실온에서 0.1zA/μm(1×10-22A/μm)이하로 할 수 있다.
단, 산화물 반도체막을 형성할 때에 수소나 수분이 막 중에 혼입하지 않도록 성막실 외부로부터의 리크나 성막실 내의 내벽으로부터의 탈 가스를 충분히 억제하여 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 중에 포함되지 않도록 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 자체에 수소나 수분 등의 불순물이 포함되지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 열 처리에 의하여 막 중의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 주성분으로 하는 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 포함되지 않는 막을 형성하는 것이 바람직하다.
또한, 산화물 반도체막을 형성한 후에 650℃의 열 처리를 행한 시료 B를 사용한 트랜지스터에 있어서, 기판 온도와 전기적 특성의 관계에 대해서 평가하였다.
측정에 사용한 트랜지스터는, 채널 길이 L이 3μm, 채널 폭 W가 10μm, Lov가 0μm, dW가 0μm이다. 또한, Vd는 10V로 하였다. 또한, 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃, 및 150℃로 하여 행하였다. 여기서, 트랜지스터에 있어서 게이트 전극과 한 쌍의 전극이 중첩하는 폭을 Lov라고 부르고, 산화물 반도체막과 중첩하지 않는 부분의 한 쌍의 전극의 폭을 dW라고 부른다.
도 23에 Id(실선) 및 전계 효과 이동도(점선)의 Vg 의존성을 도시한다. 또한, 도 24a에 기판 온도와 임계값 전압의 관계를 도시하고, 도 24b에 기판 온도와 전계 효과 이동도의 관계를 도시한다.
도 24a를 보면, 기판 온도가 높을수록 임계값 전압은 낮게 되는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에 있어서 1.09V 내지 -0.23V이었다.
또한, 도 24b를 보면, 기판 온도가 높을수록 전계 효과 이동도가 낮게 되는 것을 알 수 있다. 또한, 그 범위는 -40℃ 내지 150℃에 있어서 36cm2/Vs 내지 32cm2/Vs이었다. 따라서, 상술한 온도 범위에 있어서 전기적 특성의 변동이 작은 것을 알 수 있다.
상술한 바와 같은 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는, 오프 전류를 1aA/μm 이하로 유지하면서 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 하고, LSI에 있어서 요구되는 온 전류의 값을 충족시킬 수 있다. 예를 들어, L/W=33nm/40nm의 FET에서는 게이트 전압이 2.7V, 드레인 전압 1.0V일 때에 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에 있어서도, 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성이면, Si 반도체로 제작되는 집적 회로 중에 산화물 반도체로 형성되는 트랜지스터를 혼재시켜도 동작 속도를 희생하지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
(실시예 1)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 일례에 대해서 도 27a 및 도 27b 등을 사용하여 설명한다.
도 27a 및 도 27b는 코플래너형인 톱 게이트?톱 콘택트 구조의 트랜지스터의 상면도 및 단면도이다. 도 27a에 트랜지스터의 상면도를 도시한다. 또한, 도 27b에 도 27a의 일점 쇄선(一點鎖線) A-B에 대응하는 단면 A-B를 도시한다.
도 27b에 도시하는 트랜지스터는, 기판(1100)과, 기판(1100) 위에 형성된 하지 절연막(1102)과, 하지 절연막(1102)의 주변에 형성된 보호 절연막(1104)과, 하지 절연막(1102) 및 보호 절연막(1104) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 형성된 게이트 절연층(1108)과, 게이트 절연층(1108)을 사이에 두고 산화물 반도체막(1106)과 중첩하여 형성된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하여 형성된 측벽 절연막(1112)과, 적어도 저저항 영역(1106b)과 접하여 형성된 한 쌍의 전극(1114)과, 적어도 산화물 반도체막(1106), 게이트 전극(1110) 및 한 쌍의 전극(1114)을 덮어 형성된 층간 절연막(1116)과, 층간 절연막(1116)에 형성된 개구부를 통하여 적어도 한 쌍의 전극(1114)의 한쪽과 접속되어 형성된 배선(1118)을 갖는다.
또한, 도시하지 않지만, 층간 절연막(1116) 및 배선(1118)을 덮어 형성된 보호막을 가져도 좋다. 상기 보호막을 형성함으로써, 층간 절연막(1116)의 표면 전도에 기인하여 생기는 미소 리크 전류를 저감시킬 수 있고, 트랜지스터의 오프 전류를 저감할 수 있다.
(실시예 2)
본 실시예에서는, In-Sn-Zn-O막을 산화물 반도체막에 사용한 트랜지스터의 다른 일례에 대해서 나타낸다.
도 28a 및 도 28b는 본 실시예에서 제작한 트랜지스터의 구조를 나타내는 상면도 및 단면도이다. 도 28a는 트랜지스터의 상면도이다. 또한, 도 28b는 도 28a의 일점 쇄선 A-B에 대응하는 단면도이다.
도 28b에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 하지 절연막(602)과, 하지 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 형성된 게이트 절연층(608)과, 게이트 절연층(608)을 사이에 두고 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연층(608) 및 게이트 전극(610)을 덮어 형성된 층간 절연막(616)과, 층간 절연막(616)에 형성된 개구부를 통하여 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 형성된 보호막(620)을 갖는다.
기판(600)으로서는, 유리 기판을 사용하고, 하지 절연막(602)으로서는 산화실리콘막을 사용하고, 산화물 반도체막(606)으로서는 In-Sn-Zn-O막을 사용하고, 한 쌍의 전극(614)으로서는 텅스텐막을 사용하고, 게이트 절연층(608)으로서는 산화실리콘막을 사용하고, 게이트 전극(610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를 사용하고, 층간 절연막(616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를 사용하고, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서로 형성된 적층 구조를 사용하고, 보호막(620)으로서는 폴리이미드막을 사용하였다.
또한, 도 28a에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)이 중첩하는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(606)과 중첩하지 않는 부분의 한 쌍의 전극(614)의 폭을 dW라고 부른다.
160: 트랜지스터 162: 트랜지스터
164: 용량 소자

Claims (24)

  1. 제 1 배선과;
    제 2 배선과;
    제 3 배선과;
    제 4 배선과;
    제 1 트랜지스터, 제 2 트랜지스터, 및 용량 소자를 포함하는 메모리 셀을 포함하고,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고, 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하고,
    상기 제 2 트랜지스터는 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하고,
    상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 한쪽, 상기 용량 소자의 전극의 한쪽은 서로 전기적으로 접속되어 전하가 유지되는 노드를 형성하고,
    상기 제 1 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 한쪽, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 2 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중의 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 3 배선과 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 제 4 배선과 상기 용량 소자의 전극의 다른 쪽은 서로 전기적으로 접속되는, 반도체 장치.
  2. 제 1 배선과;
    제 2 배선과;
    제 3 배선과;
    제 1 트랜지스터와 제 2 트랜지스터를 포함하는 메모리 셀을 포함하고,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고, 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극 및 제 1 채널 형성 영역을 포함하고,
    상기 제 2 트랜지스터는 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하고,
    상기 제 1 게이트 전극과 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 한쪽은 서로 전기적으로 접속되어 전하가 유지되는 노드를 형성하고,
    상기 제 1 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 한쪽, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중의 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 2 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중의 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 3 배선과 상기 제 2 게이트 전극은 서로 전기적으로 접속되는, 반도체 장치.
  3. 제 1-1 배선과 제 1-2 배선과;
    제 2 배선과;
    제 3 배선과;
    제 4 배선과;
    제 1 메모리 셀 및 제 2 메모리 셀을 포함하고, 상기 제 1 메모리 셀 및 상기 제 2 메모리 셀 각각은,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    용량 소자를 포함하고,
    상기 제 1 트랜지스터는 p채널형 트랜지스터이고, 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하고,
    상기 제 2 트랜지스터는 제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하고,
    상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 한쪽, 및 상기 용량 소자의 전극의 한쪽은 서로 전기적으로 접속되어 전하가 유지되는 노드를 형성하고,
    상기 제 2 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 한쪽은 서로 전기적으로 접속되고,
    상기 제 3 배선과 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 제 4 배선과 상기 용량 소자의 전극의 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 1 메모리 셀의 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중의 다른 쪽, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중의 다른 쪽은 상기 제 1-1 배선에 전기적으로 접속되고,
    상기 제 2 메모리 셀의 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중의 다른 쪽, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중의 다른 쪽은 상기 제 1-2 배선에 전기적으로 접속되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역과 다른 반도체 재료를 포함하는, 반도체 장치.
  5. 제 2 항에 있어서,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역과 다른 반도체 재료를 포함하는, 반도체 장치.
  6. 제 3 항에 있어서,
    상기 제 1 채널 형성 영역은 상기 제 2 채널 형성 영역과 다른 반도체 재료를 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  9. 제 3 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 적어도 일부와 중첩하도록 형성되는, 반도체 장치.
  11. 제 2 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 적어도 일부와 중첩하도록 형성되는, 반도체 장치.
  12. 제 3 항에 있어서,
    상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 적어도 일부와 중첩하도록 형성되는, 반도체 장치.
  13. 제 1 항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 포함하는, 반도체 장치.
  14. 제 2 항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 포함하는, 반도체 장치.
  15. 제 3 항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 포함하는, 반도체 장치.
  16. 제 1 항에 있어서,
    상기 제 2 트랜지스터로서 n채널형 트랜지스터가 사용되는, 반도체 장치.
  17. 제 2 항에 있어서,
    상기 제 2 트랜지스터로서 n채널형 트랜지스터가 사용되는, 반도체 장치.
  18. 제 3 항에 있어서,
    상기 제 2 트랜지스터로서 n채널형 트랜지스터가 사용되는, 반도체 장치.
  19. 제 3 항에 있어서,
    전위 스위칭 회로를 더 포함하고,
    상기 전위 스위칭 회로의 한쪽 단자는 상기 제 2 배선에 전기적으로 접속되고,
    상기 전위 스위칭 회로는 기록 기간에 상기 제 2 배선에 접지 전위를 공급하는, 반도체 장치.
  20. 반도체 장치의 구동 방법에 있어서, 상기 반도체 장치는,
    제 1 배선과;
    제 2 배선과;
    복수의 제 3 배선과;
    복수의 제 4 배선과;
    복수의 메모리 셀을 포함하는 메모리 셀 어레이를 포함하고, 상기 복수의 메모리 셀 중 하나는,
    p채널형 트랜지스터이고, 제 1 게이트 전극, 제 1 소스 전극, 제 1 드레인 전극, 및 제 1 채널 형성 영역을 포함하는 제 1 트랜지스터와;
    제 2 게이트 전극, 제 2 소스 전극, 제 2 드레인 전극, 및 제 2 채널 형성 영역을 포함하는 제 2 트랜지스터와;
    용량 소자를 포함하고,
    상기 제 1 게이트 전극, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중 한쪽, 및 상기 용량 소자의 전극의 한쪽은 서로 전기적으로 접속되어 전하가 유지되는 노드를 형성하고,
    상기 제 1 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중 한쪽, 상기 제 2 소스 전극 및 상기 제 2 드레인 전극 중의 다른 쪽은 서로 전기적으로 접속되고,
    상기 제 2 배선, 상기 제 1 소스 전극 및 상기 제 1 드레인 전극 중의 다른 쪽은 서로 전기적으로 접속되고,
    상기 복수의 제 3 배선 중 하나와 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 복수의 제 4 배선 중 하나와 상기 용량 소자의 전극의 다른 쪽은 서로 전기적으로 접속되고,
    상기 반도체 장치의 구동 방법은,
    기록 기간에 상기 제 2 배선에 접지 전위를 공급하는 단계와;
    판독 기간에 있어서 비선택 상태가 되는 상기 복수의 메모리 셀 중 하나에 접속되는 상기 복수의 제 4 배선 중 하나에 전원 전위를 공급하는 단계를 포함하는, 반도체 장치의 구동 방법.
  21. 제 20 항에 있어서,
    상기 제 2 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치의 구동 방법.
  22. 제 20 항에 있어서,
    상기 제 1 채널 형성 영역은 실리콘을 포함하는, 반도체 장치의 구동 방법.
  23. 제 20 항에 있어서,
    상기 제 2 트랜지스터로서 n채널형 트랜지스터가 사용되는, 반도체 장치의 구동 방법.
  24. 제 20 항에 있어서,
    상기 반도체 장치는 상기 제 2 배선에 전기적으로 접속하는 전위 스위칭 회로를 더 포함하고,
    상기 전위 스위칭 회로는 상기 기록 기간에 상기 제 2 배선에 상기 접지 전위를 공급하는, 반도체 장치의 구동 방법.
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