JP2004055735A - 薄膜トランジスタおよびアクティブマトリクス基板 - Google Patents
薄膜トランジスタおよびアクティブマトリクス基板 Download PDFInfo
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Abstract
【課題】薄膜トランジスタの良好な特性を安定的に得ること。
【解決手段】本発明の薄膜トランジスタ（１３５）は、第１のオーミックコンタクト層（１３９Ａ）と、第１のオーミックコンタクト層（１３９Ａ）とは適当な間隔をあけて分離されて設けられた第２のオーミックコンタクト層（１３９Ｂ）と、少なくとも一部が、第１のオーミックコンタクト層（１３９Ａ）上に設けられたソース電極（１３８）と、少なくとも一部が、第２のオーミックコンタクト層（１３９Ｂ）上に設けられたドレイン電極（１３７）と、第１のオーミックコンタクト層（１３９Ａ）、第２のオーミックコンタクト層（１３９Ｂ）、ソース電極（１３８）およびドレイン電極（１３７）上に設けられた半導体層（１４０）とを備える。
【選択図】 図１Ｂ
【解決手段】本発明の薄膜トランジスタ（１３５）は、第１のオーミックコンタクト層（１３９Ａ）と、第１のオーミックコンタクト層（１３９Ａ）とは適当な間隔をあけて分離されて設けられた第２のオーミックコンタクト層（１３９Ｂ）と、少なくとも一部が、第１のオーミックコンタクト層（１３９Ａ）上に設けられたソース電極（１３８）と、少なくとも一部が、第２のオーミックコンタクト層（１３９Ｂ）上に設けられたドレイン電極（１３７）と、第１のオーミックコンタクト層（１３９Ａ）、第２のオーミックコンタクト層（１３９Ｂ）、ソース電極（１３８）およびドレイン電極（１３７）上に設けられた半導体層（１４０）とを備える。
【選択図】 図１Ｂ
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびアクティブマトリクス基板に関し、より詳細には、液晶ディスプレイ、有機ＥＬ、無機ＥＬのようなＥＬ（エレクトロルミネッセンス）ディスプレイによるフラットパネル型ディスプレイ、イメージセンサ等に用いることができる薄膜トランジスタおよびアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
従来のトップゲート型アモルファスシリコンＴＦＴ素子をもつアクティブマトリクス基板は、例えば「液晶ディスプレイ技術−アクティブマトリクスＬＣＤ−Ｐ．５６〜Ｐ．５７」に示されるような構造をもつ。
【０００３】
図５Ａは、従来のアクティブマトリクス基板５００の平面図を示す。
【０００４】
図５Ａに示されるように、アクティブマトリクス基板５００では、複数の信号線５０３がお互いに平行に設けられており、また、各信号線５０３と直交するように複数の走査線５０４がお互いに平行に設けられている。各信号線５０３および各走査線５０４によって囲まれた領域をカバーするように、複数の画素電極５０６がそれぞれ設けられている。
【０００５】
各信号線５０３および各走査線５０４が交差する交差部近傍には、薄膜トンラジスタ（以下、ＴＦＴ）５０５が設けられている。
【０００６】
ＴＦＴ５０５は、ゲート電極５１２と、ソース電極５０８と、ドレイン電極５０７とを含む。ＴＦＴ５０５のゲート電極５１２は走査線５０４から延出され、ＴＦＴ５０５のソース電極５０８は信号線５０３から延出されている。ＴＦＴ５０５のドレイン電極５０７はドレイン電極接続配線５１６と接続され、ドレイン電極接続配線５１６は、コンタクトホール５１５を介して、画素電極５０６と接続されている。
【０００７】
図５Ｂは、ＴＦＴ５０５近傍の構造を示す、図５ＡにおけるＡ−Ａ’線断面図を示す。
【０００８】
図５Ｂに示されるように、アクティブマトリクス基板５００では、ガラス基板５０１上に、窒化シリコン等からなるベースコート５０２が全面にわたって設けられている。ベースコート５０２上には、信号線５０３、ソース電極５０８、ドレイン電極５０７、ドレイン電極接続配線５１６が設けられている。上述したように、ソース電極５０８は信号線５０３から延出されている。ソース電極５０８およびドレイン電極５０７はベースコート５０２上において、お互いに適当な間隔をあけて分離して配置されている。ソース電極５０８において、ドレイン電極５０７と対向するようにステップ部が設けられている。また、ドレイン電極５０７において、ソース電極５０８と対向するようにステップ部が設けられている。
【０００９】
ソース電極５０８の一部は、オーミックコンタクト層５０９Ａによって覆われており、ドレイン電極５０７の一部は、オーミックコンタクト層５０９Ｂによって覆われている。オーミックコンタクト層５０９Ａは、ソース電極５０８のステップ部を覆い、ベースコート５０２に接している。オーミックコンタクト層５０９Ｂは、ドレイン電極５０７のステップ部を覆い、ベースコート５０２に接している。
【００１０】
オーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂ上およびオーミックコンタクト層５０９Ａとオーミックコンタクト層５０９Ｂとの間のベースコート５０２を覆うように、ｉ型アモルファスシリコンからなる半導体層５１０が設けられており、半導体層５１０がソース電極５０８およびドレイン電極５０７と電気的に接続されている。
【００１１】
半導体層５１０上には窒化シリコンからなるゲート絶縁膜５１１が設けられ、ゲート絶縁膜５１１上には、ゲート電極５１２が設けられている。上述したように、ゲート電極５１２は走査線５０４から延出されている。
【００１２】
さらに、ベースコート５０２、信号線５０３、ソース電極５０８、ゲート電極５１２、ドレイン電極５０７およびドレイン電極接続配線５１６を覆うように、保護膜５１３がガラス基板５０１の全体に設けられている。
【００１３】
保護膜５１３上には、層間絶縁膜５１４が設けられ、層間絶縁膜５１４の表面上には、画素電極５０６が形成されている。
【００１４】
図５Ｃは、走査線５０４からコンタクトホール５１５近傍の構造を示す、図５ＡにおけるＢ−Ｂ’線断面図を示す。
【００１５】
図５Ｃに示されるように、上述したベースコート５０２が、ガラス基板５０１上に全面にわたって設けられている。
【００１６】
ベースコート５０２上には、ドレイン電極接続配線５１６および半導体層５１０がそれぞれ所定のパターンで設けられている。
【００１７】
半導体層５１０上にはゲート絶縁膜５１１が積層され、ゲート絶縁膜５１１上には、走査線５０４が積層されている。
【００１８】
ベースコート５０２、ドレイン電極接続配線５１６および走査線５０４は、保護膜５１３によって覆われており、保護膜５１３を覆うように、層間絶縁膜５１４が設けられている。
【００１９】
ドレイン電極接続配線５１６が露出するように、層間絶縁膜５１４の一部は取り除かれている。
【００２０】
層間絶縁膜５１４上に画素電極５０６が設けられ、画素電極５０６が露出されたドレイン電極接続配線５１６と接するように、コンタクトホール５１５が設けられている。
【００２１】
ここで、再び、図５Ｂを参照すると、アクティブマトリクス基板５００では、ソース電極５０８とドレイン電極５０７との間を流れる電流（ドレイン電流）は、ゲート電極５１２に印加された電圧によって制御される。アクティブマトリクス基板５００では、ゲート電極５１２に所定の電圧が印加されると、ドレイン電流は、ソース電極５０８、ソース電極５０８上に配置されたオーミックコンタクト層５０９Ａ、半導体層５１０、ドレイン電極５０７上に配置されたオーミックコンタクト層５０９Ｂ、ドレイン電極５０７という経路、またはこの逆向きの経路で流れる。
【００２２】
次いで、このようなアクティブマトリクス基板５００の製造方法を説明する。
【００２３】
図６は、アクティブマトリクス基板５００の製造方法を示す断面図である。図６において、Ａ−Ａ’線は、図５ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図５ＣのＢ−Ｂ’線に対応している。
【００２４】
図６（ａ）において、まず、ガラス基板５０１上の全面にわたって、スパッタリング法によりベースコート５０２となる窒化シリコン膜を成膜し、その後、ベースコート５０２上にアルミニウム等からなる金属膜を成膜する。この金属膜をフォトリソグラフィにより所定のパターンにエッチングして、信号線５０３、ソース電極５０８、ドレイン電極５０７およびドレイン電極接続配線５１６を形成する。このときのエッチングには、ドライエッチング法を用いる。このようにソース電極５０８およびドレイン電極５０７を形成するため、ソース電極５０８およびドレイン電極５０７の端部はステップ部となる。
【００２５】
次に、オーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂとなるｎ＋型シリコン膜をＣＶＤ法により成膜し、フォトリソグラフィにより所定のパターンにエッチングして、オーミックコンタクト層５０９Ａ、５０９Ｂを形成する。このときのエッチング工程にもドライエッチング法を用いる。
【００２６】
図６（ｂ）において、ＣＶＤ法によって、半導体層５１０となるｉ型アモルファスシリコン、ゲート絶縁膜５１１となる窒化シリコンを成膜し、次いで、スパッタリング法によってゲート電極５１２および走査線５０４となる金属膜を成膜する。これらをフォトリソグラフィによりエッチングして、所定のパターンにパターニングする。このときのエッチング工程にもドライエッチング法を用いる。これにより、半導体層５１０、ゲート絶縁膜５１１、ゲート電極５１２、走査線５０４が形成される。
【００２７】
次に、図６（ｃ）において、ＣＶＤ法によって保護膜５１３となる窒化シリコン膜を成膜する。続いて、層間絶縁膜５１４となるアクリル系の感光性樹脂を塗布し、露光、現像、焼成等を行うことで、層間絶縁膜５１４を形成する。
【００２８】
続いて、ドライエッチング法により窒化シリコン膜の一部をパターニングすることで、ドレイン電極接続配線５１６を露出させるように窒化シリコン膜の一部を取り除く。
【００２９】
さらに、この上に、スパッタリング法によりアルミニウム膜を形成し、フォトリソグラフィにより所定のパターンにパターニングすることによって、画素電極５０６を形成する。このときのエッチング工程にはウェットエッチング法を用いる。このように、露出されたドレイン電極接続配線５１６と画素電極５０６とが接するコンタクトホール５１５を形成する。
【００３０】
以上により、アクティブマトリクス基板５００を製造することができる。
【００３１】
次に、別の従来のアクティブマトリクス基板を説明する。
【００３２】
図７Ａは、別の従来のアクティブマトリクス基板７００の平面図である。
【００３３】
図７Ａにおいて、アクティブマトリクス基板７００の平面図の構造は、図５Ａを参照して説明したアクティブマトリクス基板５００の平面図の構造と同様である。
【００３４】
図７Ｂは、ＴＦＴ７０５近傍の構造を示す、図７ＡにおけるＡ−Ａ’線断面図を示す。図７Ｂにおいても、アクティブマトリクス基板７００の断面図の構造は、オーミックコンタクト層７１７Ａおよびオーミックコンタクト層７１７Ｂの構造がオーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂの構造と異なる点を除いて、図５Ｂを参照して説明したアクティブマトリクス基板５００の断面図の構造と同様である。
【００３５】
図５Ｂに示したオーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂはベースコート５０２に接していたのに対し、図７Ｂに示したオーミックコンタクト層７１７Ａおよびオーミックコンタクト層７１７Ｂは、ベースコート７０２に接していない。図７Ｂでは、オーミックコンタクト層７１７Ａは、ソース電極７０８のステップ部を覆うように設けられておらず、オーミックコンタクト層７１７Ｂは、ドレイン電極７０７のステップ部を覆うように設けられていない。言い換えると、オーミックコンタクト層７１７Ａが形成される領域は、ソース電極７０８が形成される領域に含まれており、また、オーミックコンタクト層７１７Ｂが形成される領域は、ドレイン電極７０７が形成される領域に含まれている。
【００３６】
図７Ｃは、走査線７０４からコンタクトホール７１５近傍の構造を示す、図７ＡにおけるＢ−Ｂ’線断面図を示す。
【００３７】
図７Ｃにおいて、アクティブマトリクス基板７００の図７ＡにおけるＢ−Ｂ’線断面図の構造は、図５Ｃを参照して説明したアクティブマトリクス基板５００のＢ−Ｂ’線断面図の構造と同様である。
【００３８】
アクティブマトリクス基板７００でも、ソース電極７０８とドレイン電極７０７との間を流れるドレイン電流は、ゲート電極７１２に印加された電圧によって制御される。アクティブマトリクス基板７００でも、ゲート電極７１２に所定の電圧が印加されると、ドレイン電流は、ソース電極７０８、ソース電極７０８上に配置されたオーミックコンタクト層７１７Ａ、半導体層７１０、ドレイン電極７０７上に配置されたオーミックコンタクト層７１７Ｂ、ドレイン電極７０７という経路、またはこの逆方向の経路で流れる。
【００３９】
アクティブマトリクス基板７００におけるオーミックコンタクト層７１７Ａ、７１７Ｂの構造は、アクティブマトリクス基板５００におけるオーミックコンタクト層５０９Ａ、５０９Ｂの構造と異なる。アクティブマトリクス基板７００では、オーミックコンタクト層７１７Ａと、オーミックコンタクト層７１７Ｂと、信号線７０３と、ソース電極７０８と、ドレイン電極７０７と、ドレイン電極接続配線７１６とを、同一のフォトリソグラフィによって形成することができ、アクティブマトリクス基板７００は、アクティブマトリクス基板５００と比較して、製造工程におけるフォトリソグラフィを１回減らすことができる。したがって、アクティブマトリクス基板７００の製造コストを抑えることができる。
【００４０】
以下に、アクティブマトリクス基板７００の製造方法を説明する。
【００４１】
図８は、アクティブマトリクス基板７００の製造方法を示す断面図である。図８において、Ａ−Ａ’線は、図７ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図７ＣのＢ−Ｂ’線に対応している。
【００４２】
図８（ａ）において、ガラス基板７０１上の全面にわたって、スパッタリング法によりベースコート７０２となる窒化シリコン膜を成膜する。次いで、ベースコート７０２上に、信号線７０３、ソース電極７０８、ドレイン電極７０７およびドレイン電極接続配線７１６となるアルミニウム等からなる金属膜を形成する。
【００４３】
その上に、後にオーミックコンタクト層７１７Ａ、７１７Ｂとなるｎ＋型シリコン７２０をＣＶＤ法により成膜する。
【００４４】
続いて、金属膜およびｎ＋型シリコン７２０を同一のフォトリソグラフィによってエッチングして、所定のパターンにパターニングする。このように、アクティブマトリクス基板７００の製造方法では、金属膜およびｎ＋型シリコン７２０を同一のフォトリソグラフィによってパターニングするので、図６を参照して説明したアクティブマトリクス基板５００の製造方法と比べて、フォトリソグラフィの回数を減らすことができる。このときのエッチング工程にはドライエッチング法を用いる。この段階では、ｎ＋型シリコン膜７２０のパターンは、信号線７０３およびソース電極７０８、ドレイン電極７０７およびドレイン電極接続配線７１６のパターンと同一である。
【００４５】
図８（ｂ）において、ＣＶＤ法によって半導体層７１０となるｉ型アモルファスシリコン、ゲート絶縁膜７１１となる窒化シリコンを成膜し、次いで、スパッタリング法によって金属膜を成膜する。これらをフォトリソグラフィによってエッチングして、所定のパターンにパターニングする。このときのエッチング工程ではドライエッチング法を用いて、ｎ＋型シリコン膜７２０についても再度パターニングする。このようにして、半導体層７１０と、ゲート絶縁膜７１１と、ゲート電極７１２と、走査線７０４と、オーミックコンタクト層７１７Ａと、オーミックコンタクト層７１７Ｂとを形成する。
【００４６】
図８（ｃ）において、図６（ｃ）を参照して説明したのと同様に、保護膜７１３、層間絶縁膜７１４、コンタクトホール７１５、画素電極７０６を形成する。
【００４７】
【発明が解決しようとする課題】
アクティブマトリクス基板５００のＴＦＴ５０５では、領域５１８において、ソース電極５０８またはドレイン電極５０７のステップ部上に、オーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とが設けられている。アクティブマトリクス基板５００の電流の経路から考えて、ＴＦＴ５０５の良好な特性を得るためには、この領域５１８におけるオーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とのステップカバレッジが非常に重要である。
【００４８】
このオーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とのステップカバレッジは、ソース電極５０８またはドレイン電極５０７の断面形状およびソース電極５０８またはドレイン電極５０７の膜厚の影響を大きく受ける。
【００４９】
エッチングによって形成したソース電極５０８またはドレイン電極５０７のステップ部のステップが急峻である場合には、オーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０はステップカバレッジが悪い状態になる。具体的には、ソース電極５０８またはドレイン電極５０７のステップ部付近で、オーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０にクラックまたは巣が入ったような状態になる。このとき、ソース電極５０８またはドレイン電極５０７のステップ部付近の半導体層５１０は、目的の性質をもったものではなくなり、ＴＦＴ５０５の特性に悪影響を与える。
【００５０】
また、ソース電極５０８またはドレイン電極５０７の膜厚が厚ければ厚いほど、ステップカバレッジを行うオーミックコンタクト層５０９Ａ、５０９Ｂおよび半導体層５１０のステップ部の長さが長くなるので、ステップカバレッジの悪い部分が広がりやすい。その結果、ＴＦＴ５０５の特性に対して悪影響を与える。
【００５１】
このように、ソース電極５０８またはドレイン電極５０７のステップ部におけるオーミックコンタクト層５０９Ａ、５０９Ｂおよび半導体層５１０のステップカバレッジが悪い場合、ＴＦＴ５０５の良好な特性は得られない。一例として文献「トップゲート型а−ＳｉＴＦＴとその応用、鵜飼育弘著、株式会社プレスジャーナル」に示される類似の構造において、ソース電極５０８またはドレイン電極５０７のステップ部のステップの角度は、アクティブマトリクス基板５００の平面に対して、４０度以下にする必要があるという。
【００５２】
しかしながら、ソース電極５０８およびドレイン電極５０７におけるステップ部のステップをアクティブマトリクス基板５００において、先の例のように安定的に４０度以下になるよう緩やかに形成することは容易ではなく、プロセスに大きな制約を与えることになる。特に積層した多層金属膜によりこれらが形成される場合には、構成する金属膜毎にエッチング速度が異なるためステップの角度を小さくすることは難しい。これらの理由により、領域５１８におけるオーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０のステップカバレッジを良好にすることは難しく、ＴＦＴ５０５の良好な特性を安定的に得ることは困難である。
【００５３】
さらに、近年ますます大型化するアクティブマトリクス基板５００では、信号線５０３の膜厚を厚くせざるを得ない。製造の都合上、信号線５０３と同時に形成されるソース電極５０８、ドレイン電極５０７の膜厚もそれに伴い厚くなる。アクティブマトリクス基板５００を液晶ディスプレイに使用する場合、ディスプレイの駆動のために、一般的に信号線５０３、ソース電極５０８およびドレイン電極５０７は少なくとも１５００Å以上の膜厚を必要とすることが多い。現在最も低抵抗といわれるアルミニウム配線においても、例えば２０インチＵＸＧＡクラス以上の大型ディスプレイでは同様の膜厚を必要とする。ただし、この場合の膜厚は、例えばアルミニウム配線では、それに必要なバリア金属層等の金属層を含んだ厚さである。
【００５４】
これらのことは、従来の製造プロセスにおいて、配線に用いる金属の選択、または、配線形成等に大きな制約を与え、かつ、プロセスの安定性を損うおそれがある。特に大型化するパネルのために膜厚の厚いソース電極５０８またはドレイン電極５０７を用いる場合においては、製造プロセスはさらに困難である。これは、従来のトップゲート型ＴＦＴをもつアクティブマトリクス基板５００の構造上の欠点となる。
【００５５】
以上のことは、アクティブマトリクス基板７００においても同様である。
【００５６】
アクティブマトリクス基板７００も同様に、オーミックコンタクト層７１７Ａおよびソース電極７０８、または、オーミックコンタクト層７１７Ｂおよびドレイン電極７０７に対して、領域７１９における半導体層７１０のステップカバレッジを良好にすることが難しく、その結果、良好な特性を有するＴＦＴ７０５を含むアクティブマトリクス基板７００を均一に製造することが非常に困難である。
【００５７】
これらのことは、アクティブマトリクス基板７００の製造方法において、配線に用いる金属の選択または配線形成等に大きな制約を与え、かつ、プロセスの安定性を損ねる。特に大型化するパネルのために膜厚の厚いソース電極７０８またはドレイン電極７０７を用いる場合においては、製造方法はさらに困難になる。これは、従来のトップゲート型ＴＦＴをもつアクティブマトリクス基板の構造上の欠点となっている。
【００５８】
【課題を解決するための手段】
本発明の薄膜トランジスタは、基板と、前記基板上に設けられた第１のオーミックコンタクト層と、前記基板上に、前記第１のオーミックコンタクト層とは適当な間隔をあけて分離されて設けられた第２のオーミックコンタクト層と、少なくとも一部が、前記第１のオーミックコンタクト層上に設けられたソース電極と、少なくとも一部が、前記第２のオーミックコンタクト層上に設けられたドレイン電極と、前記第１のオーミックコンタクト層と、前記第２のオーミックコンタクト層と、前記ソース電極と、前記ドレイン電極とに接するように、前記第１のオーミックコンタクト層、前記第２のオーミックコンタクト層、前記ソース電極および前記ドレイン電極上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備える。
【００５９】
前記第１のオーミックコンタクト層の領域の形状は、前記ソース電極の領域の形状と実質的に同一であり、前記第２のオーミックコンタクト層の領域の形状は、前記ドレイン電極の領域の形状と実質的に同一であってもよい。
【００６０】
前記オーミックコンタクト層は、ｎ＋型シリコンからなってもよい。
【００６１】
本発明のアクティブマトリクス基板は、上記に記載の複数の薄膜トランジスタと、前記各薄膜トランジスタのソース電極とそれぞれ接続された複数の信号線と、前記各薄膜トランジスタのゲート電極とそれぞれ接続された複数の走査線と、前記各薄膜トランジスタのドレイン電極とそれぞれ接続された複数の画素電極とを備える。
【００６２】
前記基板が、プラスチック基板であるか、または、少なくとも一方の表面が樹脂で覆われた基板であってもよい。
【００６３】
【発明の実施の形態】
（実施の形態１）
図１Ａは、本実施の形態１によるアクティブマトリクス基板１００の平面図を示す。
【００６４】
図１Ａに示されるように、アクティブマトリクス基板１００では、複数の信号線１３３がお互いに平行に設けられており、また、各信号線１３３と直交するように複数の走査線１３４がお互いに平行に設けられている。各信号線１３３および各走査線１３４によって囲まれた領域をカバーするように、複数の画素電極１３６が設けられている。
【００６５】
各信号線１３３および各走査線１３４が交差する交差部近傍には、薄膜トンラジスタ（以下、ＴＦＴ）１３５が設けられている。
【００６６】
ＴＦＴ１３５は、ゲート電極１４２と、ソース電極１３８と、ドレイン電極１３７とを含む。ＴＦＴ１３５のゲート電極１４２は、走査線１３４から延出され、ＴＦＴ１３５のソース電極１３８は、信号線１３３から延出されている。ＴＦＴ１３５のドレイン電極１３７はドレイン電極接続配線１４６と接続され、ドレイン電極接続配線１４６は、コンタクトホール１４５を介して、画素電極１３６と接続されている。
【００６７】
図１Ｂは、ＴＦＴ１３５近傍の構造を示す、図１ＡにおけるＡ−Ａ’線断面図を示す。
【００６８】
図１Ｂに示されるように、ガラス基板１３１上に、窒化シリコンからなるベースコート１３２がガラス基板１３１の全面にわたって設けられている。
【００６９】
ベースコート１３２上には、ｎ＋型シリコンのオーミックコンタクト層１３９Ａとオーミックコンタクト層１３９Ｂとが適当な間隔をあけられて島状に設けられている。
【００７０】
オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは、ｎ＋型アモルファスシリコンの単層からなることが好ましい。
【００７１】
この場合、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂのステップ部を所望なステップに形成しやすく、それによりＴＦＴ３３５の特性は良好になる。ただし、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは必ずしもこれに限定されない。
【００７２】
本実施の形態においては、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの各々のサイズを縦：１５μｍ、横：１０μｍ、膜厚を３００Åとしている。
【００７３】
ソース電極１３８の少なくとも一部は、オーミックコンタクト層１３９Ａを覆い、ソース電極１３８の少なくとも一部がベースコート１３２を覆うように設けられている。ドレイン電極１３７の少なくとも一部は、オーミックコンタクト層１３９Ｂを覆い、ドレイン電極１３７の少なくとも一部がベースコート１３２を覆うように設けられている。
【００７４】
上述したように、ソース電極１３８は信号線１３３から延出するように設けられており、ドレイン電極１３７は、ドレイン電極接続配線１４６と一体に設けられている。信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６は、製造コストの点から同じ材料から形成されていることが好ましい。
【００７５】
ｉ型アモルファスシリコンからなる半導体層１４０は、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの間のベースコート１３２を覆い、オーミックコンタクト層１３９Ａと、オーミックコンタクト層１３９Ｂと、ソース電極１３８と、ドレイン電極１３７とに接するように設けられている。
【００７６】
半導体層１４０上に、ゲート絶縁膜１４１が積層されており、ゲート絶縁膜１４１上に、ゲート電極１４２が積層されている。
【００７７】
ここで、ゲート電極１４２、ゲート絶縁膜１４１、半導体層１４０の線幅は、１５μｍである。
【００７８】
オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは、そのステップ部およびその上面の一部が半導体層１４０と接するように設けられている。
【００７９】
ベースコート１３２はガラス基板１３１と半導体層１４０との間の密着性を向上させる目的で設けられている。ベースコート１３２の材料は窒化シリコンに限定されるものではなく、ベースコート１３２の材料は、例えば、酸化シリコン、酸化タンタル等多くの材料でもよい。また、ベースコート１３２そのものは、本発明による薄膜トランジスタに必ずしも必要ではないことに留意されたい。
【００８０】
また、オーミックコンタクト層１３９Ａ、１３９Ｂを構成する材料は必ずしもｎ＋型シリコンでなくてもよい。
【００８１】
さらに、ベースコート１３２、信号線１３３、ソース電極１３８、ゲート電極１４２、ドレイン電極１３７およびドレイン電極接続配線１４６を覆うように、窒化シリコン等からなる保護膜１４３が設けられている。
【００８２】
保護膜１４３を覆うように、アクリル系の感光性樹脂からなる層間絶縁膜１４４が設けられている。
【００８３】
層間絶縁膜１４４の表面上にアルミニウム等からなる画素電極１３６が設けられている。
【００８４】
図１Ｃは、走査線１３４からコンタクトホール１４５近傍の構造を示す、図１ＡにおけるＢ−Ｂ’線断面図を示す。
【００８５】
図１Ｃに示されるように、上述したベースコート１３２が、ガラス基板１３１上の全面にわたって設けられている。
【００８６】
ベースコート１３２上には、ドレイン電極接続配線１４６および半導体層１４０が所定のパターンで設けられている。
【００８７】
半導体層１４０上にはゲート絶縁膜１４１が積層され、ゲート絶縁膜１４１上には走査線１３４が積層されている。
【００８８】
ベースコート１３２、ドレイン電極接続配線１４６および走査線１３４を覆うように、保護膜１３３が設けられている。
【００８９】
保護膜１３３を覆うように、層間絶縁膜１４４が設けられている。
【００９０】
ドレイン電極接続配線１４６が露出するように、層間絶縁膜１４４の一部は取り除かれている。
【００９１】
層間絶縁膜１４４上に画素電極１３６が設けられ、画素電極１３６が露出されたドレイン電極接続配線１４６と接するように、コンタクトホール１４５が設けられている。
【００９２】
ここで、アクティブマトリクス基板１００において、保護膜１４３および層間絶縁膜１４４は、必ずしも両方が必要というわけではなく、本実施の形態の構造ではどちらか一方のみでもよい。上記説明では、保護膜１４３および層間絶縁膜１４４の材料はそれぞれ、窒化シリコン、アクリル系の感光性樹脂であるが、これに限定されるものではなく、他の材料であってもよい。同様に、画素電極１３６の材料もアルミニウムに限定されるものではなく、アルミニウム合金または銀合金、もしくは、他の金属を積層したものでもよい。
【００９３】
アクティブマトリクス基板１００において、ベースコート１３２上にはチタンとアルミニウムの合金からなる複数の信号線１３３、ソース電極１３８、ドレイン電極１３７と、複数の信号線１３３と絶縁膜（ゲート絶縁膜１４１と同層）を介して交差するチタンからなる複数の走査線１３４とが配置されている。ここで、信号線１３３および走査線１３４は、チタン、アルミニウムに限らず、タンタル、クロム、モリブデン、タングステン、ニオブ等、またはそれらの窒化物や酸化物、ＩＴＯ（インジウム錫酸化物）、銀合金等が、単層または積層で構成されてもよい。
【００９４】
ここで、再び、図１Ｂを参照すると、アクティブマトリクス基板１００では、ソース電極１３８とドレイン電極１３７との間を流れる電流（ドレイン電流）は、ゲート電極１４２に印加された電圧によって制御される。
【００９５】
アクティブマトリクス基板１００では、ゲート電極１４２に所定の電圧が印加されると、ドレイン電流は、ソース電極１３８、ソース電極１３８下に配置されたオーミックコンタクト層１３９Ａ、半導体層１４０、ドレイン電極１３７下に配置されたオーミックコンタクト層１３９Ｂ、ドレイン電極１３７という経路、またはこの逆向きの経路で流れる。
【００９６】
ここで、上述した２つの従来例では、いずれもソース電極およびドレイン電極のステップ部を覆うように形成されたオーミックコンタクト層および／または半導体層をドレイン電流の経路としているため、ソース電極およびドレイン電極のステップを緩やかに形成し、これらを半導体層が良好にカバレッジしていなければ良好なＴＦＴ特性が得られない。
【００９７】
しかしながら、本実施の形態では、このような従来例とは異なり、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂを、ソース電極１３８またはドレイン電極１３７よりも下側（ガラス基板１３１側）に設け、ここをドレイン電流の経路の一部としている。これにより本実施の形態によるアクティブマトリクス基板１００におけるＴＦＴ１３５の特性は、ソース電極１３８およびドレイン電極１３７のステップ部に対する半導体層１４０のステップカバレッジに影響されない。本実施の形態では、オーミックコンタクト層１３９Ａ、オーミックコンタクト層１３９Ｂに対する半導体層１４０のステップカバレッジがＴＦＴ１３５の特性に影響を与え得るが、この影響は従来例と比べて容易に小さくできる。
【００９８】
本実施の形態においては、ソース電極１３８またはドレイン電極１３７は、駆動上の要請により１５００Åの膜厚で形成している。また、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は、ソース電極１３８またはドレイン電極１３７よりもずっと薄い３００Åの厚さに形成している。ここで、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は、それぞれ、３００Å〜５００Åであっても同様の効果が得られる。
【００９９】
本実施の形態では、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は薄く、それにより、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂのステップ部は短いため、たとえオーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂが良好なステップでない場合でも、ステップカバレッジの悪い部分はずっと狭い領域にとどまり、ＴＦＴ１３５の特性に与える影響を大幅に小さくできる。
【０１００】
また、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂはｎ＋型シリコンのみからなる単層構造のため、ステップ部のステップ形成は容易である。
【０１０１】
これらの２つの要因が重なり、本実施の形態では、半導体層１４０のステップカバレッジを従来例と比べて良好に形成することができ、良好なＴＦＴ１３５を均一に形成することができる。
【０１０２】
上述した従来例では、ソース電極、ドレイン電極のステップに対して半導体層が良好なステップカバレッジを有することは容易ではないが、本実施の形態のアクティブマトリクス基板１００においては、ドレイン電流の経路を変えたことによりこの影響を受けないので、従来例と異なり、良好な特性を有するＴＦＴ１３５を含むアクティブマトリクス基板１００を安定して製造できる。
【０１０３】
次に、本実施の形態によるアクティブマトリクス基板１００の製造方法について説明する。
【０１０４】
図２は、本実施の形態によるアクティブマトリクス基板１００の製造方法を示す断面図である。図２において、Ａ−Ａ’線は、図１ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図１ＣのＢ−Ｂ’線に対応している。
【０１０５】
図２（ａ）において、ガラス基板１３１上の全面にわたって、スパッタリング法により、窒化シリコン等からなるベースコート１３２を、厚さ：１０００Å〜５０００Åに成膜する。
【０１０６】
次に、ＣＶＤ法により、ｎ＋型シリコン膜を膜厚３００Åに成膜した後、フォトリソグラフィにより所定のパターンにエッチングする。これによりオーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂを形成する。
【０１０７】
本実施の形態において、このエッチング工程は、ステップの制御が比較的容易なドライエッチング法を用いる。ここでは、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ 、反応性イオンエッチング）方式のドライエッチング装置で、導入ガスＣＦ４（四フッ化炭素）とＯ２（酸素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度５０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下で行う。ステップ部の形成はレジスト後退法による。ただし、本実施の形態はこのようなドライエッチング法に限定されない。また、上記説明にでは、ｎ＋型シリコン膜の膜厚は３００Åであったが、ｎ＋型シリコン膜の膜厚は３００〜５００Åの範囲であることが望ましい。
【０１０８】
次に、スパッタリング法により、アルミニウムを膜厚１０００Å、チタンを膜厚５００Å成膜した積層膜を形成する。
【０１０９】
フォトリソグラフィ法により、この積層膜をエッチングして、所定のパターンにパターニングすることで、信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６を形成する。
【０１１０】
このときのエッチング工程は、オーミックコンタクト層１３９Ａ、１３９Ｂにダメージを与えないよう選択的にエッチングするために、ウェットエッチング法により行うことが望ましい。ここでは、濃度０．５％〜２％フッ化水素、濃度０．５％〜２％の硝酸を含む水溶液を用いるが、これに限定されない。
【０１１１】
図２（ｂ）において、ＣＶＤ法によって、後に半導体層１４０となるｉ型アモルファスシリコンを膜厚１０００Å成膜し、さらに、ゲート絶縁膜１４１となる窒化シリコン膜を成膜する。
【０１１２】
次に、スパッタリング法によって、チタン（膜厚５００Å）、アルミニウム（膜厚１０００Å）を順に成膜する。
【０１１３】
続いて、フォトリソグラフィ法によりエッチングして、所定のパターンにパターニングすることで、半導体層１４０、ゲート絶縁膜１４１、ゲート電極１４２、走査線１３４を形成する。
【０１１４】
このときのエッチング工程には、ドライエッチング法を用いる。ここでは、ＲＩＥ方式を用い、２段階でエッチングを行う。
【０１１５】
まず、１段階目で、導入ガスＢＣｌ３（三塩化ホウ素）とＣｌ２（塩素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度２０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下でアルミニウムとチタンの膜をエッチングする。
【０１１６】
次の２段階目で、導入ガスＣＦ４（四フッ化炭素）とＯ２（酸素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度５０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下で窒化シリコン膜とｉ型アモルファスシリコンをエッチングする。
【０１１７】
図２（ｃ）において、ＣＶＤ法によって、後に保護膜１４３となる窒化シリコン膜を成膜する。続いて、アクリル系の感光性樹脂を塗布し、露光、現像、焼成等を行うことで所定のパターンをもつ層間絶縁膜１４４を形成する。
【０１１８】
続いて、ドライエッチング法により窒化シリコン膜の一部を取り除く。さらにこの上に、スパッタリング法によりアルミニウム膜を形成し、フォトリソグラフィ法によりパターニングを行い画素電極１３６およびコンタクトホール１４５を形成する。
【０１１９】
（実施の形態２）
図３Ａは、本発明の実施の形態２によるアクティブマトリクス基板３００の平面図を示す。
【０１２０】
図３Ａにおいて、アクティブマトリクス基板３００の平面図の構造は、図１Ａを参照して説明したアクティブマトリクス基板１００の平面図の構造と同様である。
【０１２１】
図３Ｂは、ＴＦＴ３３５近傍の構造を示す、図３ＡにおけるＡ−Ａ’線断面図を示す。図３Ｂにおいても、アクティブマトリクス基板３００の断面図の構造は、オーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂ、信号線３３３、ソース電極３５１、ドレイン電極３５０およびドレイン電極接続配線３４６の構造が、オーミックコンタクト層１３９Ａ、オーミックコンタクト層１３９Ｂ、信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６の構造と異なる点を除いて、図１Ｂを参照して説明したアクティブマトリクス基板１００の断面図の構造と同様である。
【０１２２】
実施の形態１で説明したアクティブマトリクス基板１００では、ソース電極１３８の少なくとも一部がベースコート１３２に接し、ドレイン電極１３７の少なくとも一部がベースコート１３２に接していたのに対し、実施の形態２で説明するアクティブマトリクス基板３００では、信号線１３３およびソース電極１３８はオーミックコンタクト層３４９Ａ上に設けられ、ドレイン電極３５０およびドレイン電極接続配線３４６がオーミックコンタクト層３４９Ｂ上に設けられている。
【０１２３】
言い換えると、信号線３３３およびソース電極３５１が設けられる領域は、オーミックコンタクト層３４９Ａが設けられる領域に含まれており、ドレイン電極３５０およびドレイン電極接続配線３４６が設けられる領域は、オーミックコンタクト層３４９Ｂが設けられる領域に含まれている。
【０１２４】
図３Ｃは、走査線３３４からコンタクトホール３４５近傍の構造を示す、図３ＡにおけるＢ−Ｂ’線断面図を示す。
【０１２５】
図３Ｃにおいて、アクティブマトリクス基板３００の図３ＡにおけるＢ−Ｂ’線断面図の構造は、ドレイン電極接続配線３４６の下にオーミックコンタクト層３４９が設けられている点を除いて、図１Ｃを参照して説明したアクティブマトリクス基板１００のＢ−Ｂ’線断面図の構造と同様である。
【０１２６】
上述したアクティブマトリクス基板３００におけるオーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂの構造は、アクティブマトリクス基板１００におけるオーミックコンタクト層１３９Ａ、１３９Ｂの構造と異なる。
【０１２７】
アクティブマトリクス基板３００では、オーミックコンタクト層３４９Ａとソース電極３５１および信号線３３３の一部の側面がほぼ同一面上にあり、オーミックコンタクト層３４９Ｂとドレイン電極３５０およびドレイン電極接続配線３４６の一部の側面がほぼ同一面上にある構造になっている。
【０１２８】
アクティブマトリクス基板３００では、オーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂと、信号線３３３、ソース電極３５１、ドレイン電極３５０、ドレイン電極接続配線３４６が、同一のフォトリソグラフィ工程で形成されるため、実施の形態１で説明したアクティブマトリクス基板１００と比較して、フォトリソグラフィを１回減らすことができ、それにより、アクティブマトリクス基板３００の製造コストを抑えることができる。
【０１２９】
以下に、本実施の形態によるアクティブマトリクス基板３００の製造方法を説明する。
【０１３０】
図４は、本実施の形態によるアクティブマトリクス基板３００の製造方法を示す断面図である。図４において、Ａ−Ａ’線は、図３ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図３ＣのＢ−Ｂ’線に対応している。
【０１３１】
図４（ａ）に示されるように、ガラス基板３３１上の全面にわたって、スパッタリング法により、窒化シリコン等からなるベースコート３３２を成膜する。
【０１３２】
次に、ＣＶＤ法により、ｎ＋型シリコン膜（膜厚３００Å）を成膜する。さらに、スパッタリング法により、アルミニウム（膜厚１０００Å）とチタン（膜厚５００Å）を、この順に成膜した積層膜を得る。この積層膜は、後に信号線３３３、ドレイン電極３５０、ソース電極３５１およびドレイン電極接続配線３４６となる。
【０１３３】
本実施の形態では、これらのｎ＋型シリコン膜と積層膜を同一のフォトリソグラフィによってエッチングしている。これにより、実施の形態１で説明したアクティブマトリクス基板１００と比較して、フォトリソグラフィ工程が１回削減される。
【０１３４】
エッチング工程を詳細に説明すると、まず基板上に形成されたレジスト膜をマスクに、ドライエッチング法を用いて、ｎ＋型シリコン膜と積層膜を同一のパターンとなるようパターニングを行う。ここでは、導入ガスＢＣｌ３（三塩化ホウ素）とＣｌ２（塩素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度２０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下でドライエッチングを行う。ただし、エッチング方法はこれに限定されない。
【０１３５】
続いて、濃度０．５％〜２％フッ化水素、濃度０．５％〜２％の硝酸を含む水溶液からなる酸混合物を用いたウェットエッチング法により、アルミニウムとチタンからなる金属積層膜のみを膜面方向にエッチングシフトさせる。ただし、このエッチングシフトは、ドライエッチング法でも適切な条件設定により可能であり、ウェットエッチング法に限定されない。
【０１３６】
また、上記のように、エッチングシフトを行なっているものの、オーミックコンタクト層３４９Ａの領域の形状は、ソース電極３５１の領域の形状と実質的に同一であり、オーミックコンタクト層３４９Ｂの領域の形状は、ドレイン電極３５０の領域の形状と実質的に同一である。
【０１３７】
図２（ｂ）を参照して説明した実施の形態１によるアクティブマトリクス基板１００と同様に、図４（ｂ）において、ｉ型アモルファスシリコン、窒化シリコン、金属膜を順次成膜し、フォトリソグラフィにより所定のパターンにパターニングする。このときのエッチング工程で、ｎ＋型シリコン膜３５３がさらにパターニングされ、オーミックコンタクト層３４９、オーミックコンタクト層３４９Ａおよびオーミックコンタクト層３４９Ｂとなる。
【０１３８】
図２（ｃ）を参照して実施の形態１において説明したアクティブマトリクス基板１００と同様に、図４（ｃ）に示すように、保護膜３４３、層間絶縁膜３４４、コンタクトホール３４５、画素電極３３６を形成する。
【０１３９】
実施の形態２においても、実施の形態１と同様の効果が得られる。
【０１４０】
実施の形態２においても、ドレイン電流の経路は、順にソース電極３５１、ソース電極３５１下に配置されたオーミックコンタクト層３４９Ａ、半導体層３４０、ドレイン電極３５０下に配置されたオーミックコンタクト層３４９Ｂ、ドレイン電極３５０という経路、またはこの逆向きの経路である。
【０１４１】
本実施の形態でも、従来例と異なり、オーミックコンタクト層３４９Ａおよびオーミックコンタクト層３４９Ｂを、ソース電極３５１またはドレイン電極３５０よりも下層（ガラス基板３３１側）に設け、ここをドレイン電流の経路の一部としている。これにより本実施の形態のアクティブマトリクス基板３００におけるＴＦＴ３３５の特性は、ソース電極３５１およびドレイン電極３５０のステップ部に対する半導体層３４０のステップカバレッジに影響されない。そのためＴＦＴ３３５の良好な特性を得ることが容易である。
【０１４２】
従来例では、ｉ型アモルファスシリコンからなる半導体層が、ソース電極およびドレイン電極のステップ部を乗り越える部分をドレイン電流が通過しているため、良好なＴＦＴ特性を得ることは容易ではない。本発明のアクティブマトリクス基板においては、ソース電極およびドレイン電極の下側に配置されたオーミックコンタクト層を通過するようにドレイン電流の経路を変えたことによりこの影響を受けないので、良好なＴＦＴ特性をもつアクティブマトリクス基板を安定して製造できる。
【０１４３】
【発明の効果】
本発明によれば、アクティブマトリクス基板上に形成された薄膜トランジスタにおいて、ソース電極およびドレイン電極の下にオーミックコンタクト層を配置することによって、ソース電極とドレイン電極と間のドレイン電流の経路を従来より変えている。これにより、この薄膜トランジスタの特性は良好に、安定して形成することができ、製造プロセス上の利点が得られる。
【０１４４】
また、本発明によれば、薄膜トランジスタのソース電極およびドレイン電極等のフォトリソグラフィとともに、オーミックコンタクト層のフォトリソグラフィを行なうことができ、フォトリソグラフィの回数を最小化させることができる。それによって、製造コストを抑制することができる。
【０１４５】
また、本発明によれば、オーミックコンタクト層がｎ＋型アモルファスシリコンからなるため、オーミックコンタクト層のステップ部のステップをつけやすく、薄膜トランジスタの特性は良好になる。
【０１４６】
また、本発明によれば、上記に記載の薄膜トランジスタを含むアクティブマトリクス基板は、その製造コストが抑制され、製造プロセスが安定化する。
【０１４７】
また、本発明によれば、少ないフォトリソグラフィでアクティブマトリクス基板を製造することができることから、特にプラスチック基板等寸法変化の大きい基板にアクティブマトリクス基板を形成するのに最適である。基板の寸法変化が大きい場合、フォトリソグラフィ毎のアライメントが難しくなるため、最低限の回数のフォトリソグラフィでアクティブマトリクス基板を製造することが有利である。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明の実施の形態１によるアクティブマトリクス基板の平面図を示す。
【図１Ｂ】図１Ｂは、ＴＦＴ近傍の構造を示す、図１ＡにおけるＡ−Ａ’線断面図を示す。
【図１Ｃ】図１Ｃは、走査線からコンタクトホール近傍の構造を示す、図１ＡにおけるＢ−Ｂ’線断面図を示す。
【図２】図２は、実施の形態１によるアクティブマトリクス基板の製造方法を示す断面図である。
【図３Ａ】図３Ａは、本発明の実施の形態２によるアクティブマトリクス基板の平面図を示す。
【図３Ｂ】図３Ｂは、ＴＦＴ近傍の構造を示す、図３ＡにおけるＡ−Ａ’線断面図を示す。
【図３Ｃ】図３Ｃは、走査線からコンタクトホール近傍の構造を示す、図３ＡにおけるＢ−Ｂ’線断面図を示す。
【図４】図４は、実施の形態２によるアクティブマトリクス基板の製造方法を示す断面図である。
【図５Ａ】図５Ａは、従来のアクティブマトリクス基板の平面図を示す。
【図５Ｂ】図５Ｂは、ＴＦＴ近傍の構造を示す、図５ＡにおけるＡ−Ａ’線断面図を示す。
【図５Ｃ】図５Ｃは、走査線からコンタクトホール近傍の構造を示す、図５ＡにおけるＢ−Ｂ’線断面図を示す。
【図６】図６は、従来のアクティブマトリクス基板の製造方法を示す断面図である。
【図７Ａ】図７Ａは、別の従来のアクティブマトリクス基板の平面図である。
【図７Ｂ】図７Ｂは、ＴＦＴ近傍の構造を示す、図７ＡにおけるＡ−Ａ’線断面図を示す。
【図７Ｃ】図７Ｃは、走査線からコンタクトホール近傍の構造を示す、図７ＡにおけるＢ−Ｂ’線断面図を示す。
【図８】図８は、別の従来のアクティブマトリクス基板の製造方法を示す断面図である。
【符号の説明】
１３１ ガラス基板
１３２ ベースコート
１３３ 信号線
１３４ 走査線
１３５ ＴＦＴ
１３６ 画素電極
１３７ ドレイン電極
１３８ ソース電極
１３９Ａ、１３９Ｂ オーミックコンタクト層
１４０ 半導体層
１４１ ゲート絶縁膜
１４２ ゲート電極
１４３ 保護膜
１４４ 層間絶縁膜
１４５ コンタクトホール
１４６ ドレイン電極接続配線
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびアクティブマトリクス基板に関し、より詳細には、液晶ディスプレイ、有機ＥＬ、無機ＥＬのようなＥＬ（エレクトロルミネッセンス）ディスプレイによるフラットパネル型ディスプレイ、イメージセンサ等に用いることができる薄膜トランジスタおよびアクティブマトリクス基板に関する。
【０００２】
【従来の技術】
従来のトップゲート型アモルファスシリコンＴＦＴ素子をもつアクティブマトリクス基板は、例えば「液晶ディスプレイ技術−アクティブマトリクスＬＣＤ−Ｐ．５６〜Ｐ．５７」に示されるような構造をもつ。
【０００３】
図５Ａは、従来のアクティブマトリクス基板５００の平面図を示す。
【０００４】
図５Ａに示されるように、アクティブマトリクス基板５００では、複数の信号線５０３がお互いに平行に設けられており、また、各信号線５０３と直交するように複数の走査線５０４がお互いに平行に設けられている。各信号線５０３および各走査線５０４によって囲まれた領域をカバーするように、複数の画素電極５０６がそれぞれ設けられている。
【０００５】
各信号線５０３および各走査線５０４が交差する交差部近傍には、薄膜トンラジスタ（以下、ＴＦＴ）５０５が設けられている。
【０００６】
ＴＦＴ５０５は、ゲート電極５１２と、ソース電極５０８と、ドレイン電極５０７とを含む。ＴＦＴ５０５のゲート電極５１２は走査線５０４から延出され、ＴＦＴ５０５のソース電極５０８は信号線５０３から延出されている。ＴＦＴ５０５のドレイン電極５０７はドレイン電極接続配線５１６と接続され、ドレイン電極接続配線５１６は、コンタクトホール５１５を介して、画素電極５０６と接続されている。
【０００７】
図５Ｂは、ＴＦＴ５０５近傍の構造を示す、図５ＡにおけるＡ−Ａ’線断面図を示す。
【０００８】
図５Ｂに示されるように、アクティブマトリクス基板５００では、ガラス基板５０１上に、窒化シリコン等からなるベースコート５０２が全面にわたって設けられている。ベースコート５０２上には、信号線５０３、ソース電極５０８、ドレイン電極５０７、ドレイン電極接続配線５１６が設けられている。上述したように、ソース電極５０８は信号線５０３から延出されている。ソース電極５０８およびドレイン電極５０７はベースコート５０２上において、お互いに適当な間隔をあけて分離して配置されている。ソース電極５０８において、ドレイン電極５０７と対向するようにステップ部が設けられている。また、ドレイン電極５０７において、ソース電極５０８と対向するようにステップ部が設けられている。
【０００９】
ソース電極５０８の一部は、オーミックコンタクト層５０９Ａによって覆われており、ドレイン電極５０７の一部は、オーミックコンタクト層５０９Ｂによって覆われている。オーミックコンタクト層５０９Ａは、ソース電極５０８のステップ部を覆い、ベースコート５０２に接している。オーミックコンタクト層５０９Ｂは、ドレイン電極５０７のステップ部を覆い、ベースコート５０２に接している。
【００１０】
オーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂ上およびオーミックコンタクト層５０９Ａとオーミックコンタクト層５０９Ｂとの間のベースコート５０２を覆うように、ｉ型アモルファスシリコンからなる半導体層５１０が設けられており、半導体層５１０がソース電極５０８およびドレイン電極５０７と電気的に接続されている。
【００１１】
半導体層５１０上には窒化シリコンからなるゲート絶縁膜５１１が設けられ、ゲート絶縁膜５１１上には、ゲート電極５１２が設けられている。上述したように、ゲート電極５１２は走査線５０４から延出されている。
【００１２】
さらに、ベースコート５０２、信号線５０３、ソース電極５０８、ゲート電極５１２、ドレイン電極５０７およびドレイン電極接続配線５１６を覆うように、保護膜５１３がガラス基板５０１の全体に設けられている。
【００１３】
保護膜５１３上には、層間絶縁膜５１４が設けられ、層間絶縁膜５１４の表面上には、画素電極５０６が形成されている。
【００１４】
図５Ｃは、走査線５０４からコンタクトホール５１５近傍の構造を示す、図５ＡにおけるＢ−Ｂ’線断面図を示す。
【００１５】
図５Ｃに示されるように、上述したベースコート５０２が、ガラス基板５０１上に全面にわたって設けられている。
【００１６】
ベースコート５０２上には、ドレイン電極接続配線５１６および半導体層５１０がそれぞれ所定のパターンで設けられている。
【００１７】
半導体層５１０上にはゲート絶縁膜５１１が積層され、ゲート絶縁膜５１１上には、走査線５０４が積層されている。
【００１８】
ベースコート５０２、ドレイン電極接続配線５１６および走査線５０４は、保護膜５１３によって覆われており、保護膜５１３を覆うように、層間絶縁膜５１４が設けられている。
【００１９】
ドレイン電極接続配線５１６が露出するように、層間絶縁膜５１４の一部は取り除かれている。
【００２０】
層間絶縁膜５１４上に画素電極５０６が設けられ、画素電極５０６が露出されたドレイン電極接続配線５１６と接するように、コンタクトホール５１５が設けられている。
【００２１】
ここで、再び、図５Ｂを参照すると、アクティブマトリクス基板５００では、ソース電極５０８とドレイン電極５０７との間を流れる電流（ドレイン電流）は、ゲート電極５１２に印加された電圧によって制御される。アクティブマトリクス基板５００では、ゲート電極５１２に所定の電圧が印加されると、ドレイン電流は、ソース電極５０８、ソース電極５０８上に配置されたオーミックコンタクト層５０９Ａ、半導体層５１０、ドレイン電極５０７上に配置されたオーミックコンタクト層５０９Ｂ、ドレイン電極５０７という経路、またはこの逆向きの経路で流れる。
【００２２】
次いで、このようなアクティブマトリクス基板５００の製造方法を説明する。
【００２３】
図６は、アクティブマトリクス基板５００の製造方法を示す断面図である。図６において、Ａ−Ａ’線は、図５ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図５ＣのＢ−Ｂ’線に対応している。
【００２４】
図６（ａ）において、まず、ガラス基板５０１上の全面にわたって、スパッタリング法によりベースコート５０２となる窒化シリコン膜を成膜し、その後、ベースコート５０２上にアルミニウム等からなる金属膜を成膜する。この金属膜をフォトリソグラフィにより所定のパターンにエッチングして、信号線５０３、ソース電極５０８、ドレイン電極５０７およびドレイン電極接続配線５１６を形成する。このときのエッチングには、ドライエッチング法を用いる。このようにソース電極５０８およびドレイン電極５０７を形成するため、ソース電極５０８およびドレイン電極５０７の端部はステップ部となる。
【００２５】
次に、オーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂとなるｎ＋型シリコン膜をＣＶＤ法により成膜し、フォトリソグラフィにより所定のパターンにエッチングして、オーミックコンタクト層５０９Ａ、５０９Ｂを形成する。このときのエッチング工程にもドライエッチング法を用いる。
【００２６】
図６（ｂ）において、ＣＶＤ法によって、半導体層５１０となるｉ型アモルファスシリコン、ゲート絶縁膜５１１となる窒化シリコンを成膜し、次いで、スパッタリング法によってゲート電極５１２および走査線５０４となる金属膜を成膜する。これらをフォトリソグラフィによりエッチングして、所定のパターンにパターニングする。このときのエッチング工程にもドライエッチング法を用いる。これにより、半導体層５１０、ゲート絶縁膜５１１、ゲート電極５１２、走査線５０４が形成される。
【００２７】
次に、図６（ｃ）において、ＣＶＤ法によって保護膜５１３となる窒化シリコン膜を成膜する。続いて、層間絶縁膜５１４となるアクリル系の感光性樹脂を塗布し、露光、現像、焼成等を行うことで、層間絶縁膜５１４を形成する。
【００２８】
続いて、ドライエッチング法により窒化シリコン膜の一部をパターニングすることで、ドレイン電極接続配線５１６を露出させるように窒化シリコン膜の一部を取り除く。
【００２９】
さらに、この上に、スパッタリング法によりアルミニウム膜を形成し、フォトリソグラフィにより所定のパターンにパターニングすることによって、画素電極５０６を形成する。このときのエッチング工程にはウェットエッチング法を用いる。このように、露出されたドレイン電極接続配線５１６と画素電極５０６とが接するコンタクトホール５１５を形成する。
【００３０】
以上により、アクティブマトリクス基板５００を製造することができる。
【００３１】
次に、別の従来のアクティブマトリクス基板を説明する。
【００３２】
図７Ａは、別の従来のアクティブマトリクス基板７００の平面図である。
【００３３】
図７Ａにおいて、アクティブマトリクス基板７００の平面図の構造は、図５Ａを参照して説明したアクティブマトリクス基板５００の平面図の構造と同様である。
【００３４】
図７Ｂは、ＴＦＴ７０５近傍の構造を示す、図７ＡにおけるＡ−Ａ’線断面図を示す。図７Ｂにおいても、アクティブマトリクス基板７００の断面図の構造は、オーミックコンタクト層７１７Ａおよびオーミックコンタクト層７１７Ｂの構造がオーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂの構造と異なる点を除いて、図５Ｂを参照して説明したアクティブマトリクス基板５００の断面図の構造と同様である。
【００３５】
図５Ｂに示したオーミックコンタクト層５０９Ａおよびオーミックコンタクト層５０９Ｂはベースコート５０２に接していたのに対し、図７Ｂに示したオーミックコンタクト層７１７Ａおよびオーミックコンタクト層７１７Ｂは、ベースコート７０２に接していない。図７Ｂでは、オーミックコンタクト層７１７Ａは、ソース電極７０８のステップ部を覆うように設けられておらず、オーミックコンタクト層７１７Ｂは、ドレイン電極７０７のステップ部を覆うように設けられていない。言い換えると、オーミックコンタクト層７１７Ａが形成される領域は、ソース電極７０８が形成される領域に含まれており、また、オーミックコンタクト層７１７Ｂが形成される領域は、ドレイン電極７０７が形成される領域に含まれている。
【００３６】
図７Ｃは、走査線７０４からコンタクトホール７１５近傍の構造を示す、図７ＡにおけるＢ−Ｂ’線断面図を示す。
【００３７】
図７Ｃにおいて、アクティブマトリクス基板７００の図７ＡにおけるＢ−Ｂ’線断面図の構造は、図５Ｃを参照して説明したアクティブマトリクス基板５００のＢ−Ｂ’線断面図の構造と同様である。
【００３８】
アクティブマトリクス基板７００でも、ソース電極７０８とドレイン電極７０７との間を流れるドレイン電流は、ゲート電極７１２に印加された電圧によって制御される。アクティブマトリクス基板７００でも、ゲート電極７１２に所定の電圧が印加されると、ドレイン電流は、ソース電極７０８、ソース電極７０８上に配置されたオーミックコンタクト層７１７Ａ、半導体層７１０、ドレイン電極７０７上に配置されたオーミックコンタクト層７１７Ｂ、ドレイン電極７０７という経路、またはこの逆方向の経路で流れる。
【００３９】
アクティブマトリクス基板７００におけるオーミックコンタクト層７１７Ａ、７１７Ｂの構造は、アクティブマトリクス基板５００におけるオーミックコンタクト層５０９Ａ、５０９Ｂの構造と異なる。アクティブマトリクス基板７００では、オーミックコンタクト層７１７Ａと、オーミックコンタクト層７１７Ｂと、信号線７０３と、ソース電極７０８と、ドレイン電極７０７と、ドレイン電極接続配線７１６とを、同一のフォトリソグラフィによって形成することができ、アクティブマトリクス基板７００は、アクティブマトリクス基板５００と比較して、製造工程におけるフォトリソグラフィを１回減らすことができる。したがって、アクティブマトリクス基板７００の製造コストを抑えることができる。
【００４０】
以下に、アクティブマトリクス基板７００の製造方法を説明する。
【００４１】
図８は、アクティブマトリクス基板７００の製造方法を示す断面図である。図８において、Ａ−Ａ’線は、図７ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図７ＣのＢ−Ｂ’線に対応している。
【００４２】
図８（ａ）において、ガラス基板７０１上の全面にわたって、スパッタリング法によりベースコート７０２となる窒化シリコン膜を成膜する。次いで、ベースコート７０２上に、信号線７０３、ソース電極７０８、ドレイン電極７０７およびドレイン電極接続配線７１６となるアルミニウム等からなる金属膜を形成する。
【００４３】
その上に、後にオーミックコンタクト層７１７Ａ、７１７Ｂとなるｎ＋型シリコン７２０をＣＶＤ法により成膜する。
【００４４】
続いて、金属膜およびｎ＋型シリコン７２０を同一のフォトリソグラフィによってエッチングして、所定のパターンにパターニングする。このように、アクティブマトリクス基板７００の製造方法では、金属膜およびｎ＋型シリコン７２０を同一のフォトリソグラフィによってパターニングするので、図６を参照して説明したアクティブマトリクス基板５００の製造方法と比べて、フォトリソグラフィの回数を減らすことができる。このときのエッチング工程にはドライエッチング法を用いる。この段階では、ｎ＋型シリコン膜７２０のパターンは、信号線７０３およびソース電極７０８、ドレイン電極７０７およびドレイン電極接続配線７１６のパターンと同一である。
【００４５】
図８（ｂ）において、ＣＶＤ法によって半導体層７１０となるｉ型アモルファスシリコン、ゲート絶縁膜７１１となる窒化シリコンを成膜し、次いで、スパッタリング法によって金属膜を成膜する。これらをフォトリソグラフィによってエッチングして、所定のパターンにパターニングする。このときのエッチング工程ではドライエッチング法を用いて、ｎ＋型シリコン膜７２０についても再度パターニングする。このようにして、半導体層７１０と、ゲート絶縁膜７１１と、ゲート電極７１２と、走査線７０４と、オーミックコンタクト層７１７Ａと、オーミックコンタクト層７１７Ｂとを形成する。
【００４６】
図８（ｃ）において、図６（ｃ）を参照して説明したのと同様に、保護膜７１３、層間絶縁膜７１４、コンタクトホール７１５、画素電極７０６を形成する。
【００４７】
【発明が解決しようとする課題】
アクティブマトリクス基板５００のＴＦＴ５０５では、領域５１８において、ソース電極５０８またはドレイン電極５０７のステップ部上に、オーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とが設けられている。アクティブマトリクス基板５００の電流の経路から考えて、ＴＦＴ５０５の良好な特性を得るためには、この領域５１８におけるオーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とのステップカバレッジが非常に重要である。
【００４８】
このオーミックコンタクト層５０９Ａと、オーミックコンタクト層５０９Ｂと、半導体層５１０とのステップカバレッジは、ソース電極５０８またはドレイン電極５０７の断面形状およびソース電極５０８またはドレイン電極５０７の膜厚の影響を大きく受ける。
【００４９】
エッチングによって形成したソース電極５０８またはドレイン電極５０７のステップ部のステップが急峻である場合には、オーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０はステップカバレッジが悪い状態になる。具体的には、ソース電極５０８またはドレイン電極５０７のステップ部付近で、オーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０にクラックまたは巣が入ったような状態になる。このとき、ソース電極５０８またはドレイン電極５０７のステップ部付近の半導体層５１０は、目的の性質をもったものではなくなり、ＴＦＴ５０５の特性に悪影響を与える。
【００５０】
また、ソース電極５０８またはドレイン電極５０７の膜厚が厚ければ厚いほど、ステップカバレッジを行うオーミックコンタクト層５０９Ａ、５０９Ｂおよび半導体層５１０のステップ部の長さが長くなるので、ステップカバレッジの悪い部分が広がりやすい。その結果、ＴＦＴ５０５の特性に対して悪影響を与える。
【００５１】
このように、ソース電極５０８またはドレイン電極５０７のステップ部におけるオーミックコンタクト層５０９Ａ、５０９Ｂおよび半導体層５１０のステップカバレッジが悪い場合、ＴＦＴ５０５の良好な特性は得られない。一例として文献「トップゲート型а−ＳｉＴＦＴとその応用、鵜飼育弘著、株式会社プレスジャーナル」に示される類似の構造において、ソース電極５０８またはドレイン電極５０７のステップ部のステップの角度は、アクティブマトリクス基板５００の平面に対して、４０度以下にする必要があるという。
【００５２】
しかしながら、ソース電極５０８およびドレイン電極５０７におけるステップ部のステップをアクティブマトリクス基板５００において、先の例のように安定的に４０度以下になるよう緩やかに形成することは容易ではなく、プロセスに大きな制約を与えることになる。特に積層した多層金属膜によりこれらが形成される場合には、構成する金属膜毎にエッチング速度が異なるためステップの角度を小さくすることは難しい。これらの理由により、領域５１８におけるオーミックコンタクト層５０９Ａ、オーミックコンタクト層５０９Ｂおよび半導体層５１０のステップカバレッジを良好にすることは難しく、ＴＦＴ５０５の良好な特性を安定的に得ることは困難である。
【００５３】
さらに、近年ますます大型化するアクティブマトリクス基板５００では、信号線５０３の膜厚を厚くせざるを得ない。製造の都合上、信号線５０３と同時に形成されるソース電極５０８、ドレイン電極５０７の膜厚もそれに伴い厚くなる。アクティブマトリクス基板５００を液晶ディスプレイに使用する場合、ディスプレイの駆動のために、一般的に信号線５０３、ソース電極５０８およびドレイン電極５０７は少なくとも１５００Å以上の膜厚を必要とすることが多い。現在最も低抵抗といわれるアルミニウム配線においても、例えば２０インチＵＸＧＡクラス以上の大型ディスプレイでは同様の膜厚を必要とする。ただし、この場合の膜厚は、例えばアルミニウム配線では、それに必要なバリア金属層等の金属層を含んだ厚さである。
【００５４】
これらのことは、従来の製造プロセスにおいて、配線に用いる金属の選択、または、配線形成等に大きな制約を与え、かつ、プロセスの安定性を損うおそれがある。特に大型化するパネルのために膜厚の厚いソース電極５０８またはドレイン電極５０７を用いる場合においては、製造プロセスはさらに困難である。これは、従来のトップゲート型ＴＦＴをもつアクティブマトリクス基板５００の構造上の欠点となる。
【００５５】
以上のことは、アクティブマトリクス基板７００においても同様である。
【００５６】
アクティブマトリクス基板７００も同様に、オーミックコンタクト層７１７Ａおよびソース電極７０８、または、オーミックコンタクト層７１７Ｂおよびドレイン電極７０７に対して、領域７１９における半導体層７１０のステップカバレッジを良好にすることが難しく、その結果、良好な特性を有するＴＦＴ７０５を含むアクティブマトリクス基板７００を均一に製造することが非常に困難である。
【００５７】
これらのことは、アクティブマトリクス基板７００の製造方法において、配線に用いる金属の選択または配線形成等に大きな制約を与え、かつ、プロセスの安定性を損ねる。特に大型化するパネルのために膜厚の厚いソース電極７０８またはドレイン電極７０７を用いる場合においては、製造方法はさらに困難になる。これは、従来のトップゲート型ＴＦＴをもつアクティブマトリクス基板の構造上の欠点となっている。
【００５８】
【課題を解決するための手段】
本発明の薄膜トランジスタは、基板と、前記基板上に設けられた第１のオーミックコンタクト層と、前記基板上に、前記第１のオーミックコンタクト層とは適当な間隔をあけて分離されて設けられた第２のオーミックコンタクト層と、少なくとも一部が、前記第１のオーミックコンタクト層上に設けられたソース電極と、少なくとも一部が、前記第２のオーミックコンタクト層上に設けられたドレイン電極と、前記第１のオーミックコンタクト層と、前記第２のオーミックコンタクト層と、前記ソース電極と、前記ドレイン電極とに接するように、前記第１のオーミックコンタクト層、前記第２のオーミックコンタクト層、前記ソース電極および前記ドレイン電極上に設けられた半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備える。
【００５９】
前記第１のオーミックコンタクト層の領域の形状は、前記ソース電極の領域の形状と実質的に同一であり、前記第２のオーミックコンタクト層の領域の形状は、前記ドレイン電極の領域の形状と実質的に同一であってもよい。
【００６０】
前記オーミックコンタクト層は、ｎ＋型シリコンからなってもよい。
【００６１】
本発明のアクティブマトリクス基板は、上記に記載の複数の薄膜トランジスタと、前記各薄膜トランジスタのソース電極とそれぞれ接続された複数の信号線と、前記各薄膜トランジスタのゲート電極とそれぞれ接続された複数の走査線と、前記各薄膜トランジスタのドレイン電極とそれぞれ接続された複数の画素電極とを備える。
【００６２】
前記基板が、プラスチック基板であるか、または、少なくとも一方の表面が樹脂で覆われた基板であってもよい。
【００６３】
【発明の実施の形態】
（実施の形態１）
図１Ａは、本実施の形態１によるアクティブマトリクス基板１００の平面図を示す。
【００６４】
図１Ａに示されるように、アクティブマトリクス基板１００では、複数の信号線１３３がお互いに平行に設けられており、また、各信号線１３３と直交するように複数の走査線１３４がお互いに平行に設けられている。各信号線１３３および各走査線１３４によって囲まれた領域をカバーするように、複数の画素電極１３６が設けられている。
【００６５】
各信号線１３３および各走査線１３４が交差する交差部近傍には、薄膜トンラジスタ（以下、ＴＦＴ）１３５が設けられている。
【００６６】
ＴＦＴ１３５は、ゲート電極１４２と、ソース電極１３８と、ドレイン電極１３７とを含む。ＴＦＴ１３５のゲート電極１４２は、走査線１３４から延出され、ＴＦＴ１３５のソース電極１３８は、信号線１３３から延出されている。ＴＦＴ１３５のドレイン電極１３７はドレイン電極接続配線１４６と接続され、ドレイン電極接続配線１４６は、コンタクトホール１４５を介して、画素電極１３６と接続されている。
【００６７】
図１Ｂは、ＴＦＴ１３５近傍の構造を示す、図１ＡにおけるＡ−Ａ’線断面図を示す。
【００６８】
図１Ｂに示されるように、ガラス基板１３１上に、窒化シリコンからなるベースコート１３２がガラス基板１３１の全面にわたって設けられている。
【００６９】
ベースコート１３２上には、ｎ＋型シリコンのオーミックコンタクト層１３９Ａとオーミックコンタクト層１３９Ｂとが適当な間隔をあけられて島状に設けられている。
【００７０】
オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは、ｎ＋型アモルファスシリコンの単層からなることが好ましい。
【００７１】
この場合、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂのステップ部を所望なステップに形成しやすく、それによりＴＦＴ３３５の特性は良好になる。ただし、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは必ずしもこれに限定されない。
【００７２】
本実施の形態においては、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの各々のサイズを縦：１５μｍ、横：１０μｍ、膜厚を３００Åとしている。
【００７３】
ソース電極１３８の少なくとも一部は、オーミックコンタクト層１３９Ａを覆い、ソース電極１３８の少なくとも一部がベースコート１３２を覆うように設けられている。ドレイン電極１３７の少なくとも一部は、オーミックコンタクト層１３９Ｂを覆い、ドレイン電極１３７の少なくとも一部がベースコート１３２を覆うように設けられている。
【００７４】
上述したように、ソース電極１３８は信号線１３３から延出するように設けられており、ドレイン電極１３７は、ドレイン電極接続配線１４６と一体に設けられている。信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６は、製造コストの点から同じ材料から形成されていることが好ましい。
【００７５】
ｉ型アモルファスシリコンからなる半導体層１４０は、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの間のベースコート１３２を覆い、オーミックコンタクト層１３９Ａと、オーミックコンタクト層１３９Ｂと、ソース電極１３８と、ドレイン電極１３７とに接するように設けられている。
【００７６】
半導体層１４０上に、ゲート絶縁膜１４１が積層されており、ゲート絶縁膜１４１上に、ゲート電極１４２が積層されている。
【００７７】
ここで、ゲート電極１４２、ゲート絶縁膜１４１、半導体層１４０の線幅は、１５μｍである。
【００７８】
オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂは、そのステップ部およびその上面の一部が半導体層１４０と接するように設けられている。
【００７９】
ベースコート１３２はガラス基板１３１と半導体層１４０との間の密着性を向上させる目的で設けられている。ベースコート１３２の材料は窒化シリコンに限定されるものではなく、ベースコート１３２の材料は、例えば、酸化シリコン、酸化タンタル等多くの材料でもよい。また、ベースコート１３２そのものは、本発明による薄膜トランジスタに必ずしも必要ではないことに留意されたい。
【００８０】
また、オーミックコンタクト層１３９Ａ、１３９Ｂを構成する材料は必ずしもｎ＋型シリコンでなくてもよい。
【００８１】
さらに、ベースコート１３２、信号線１３３、ソース電極１３８、ゲート電極１４２、ドレイン電極１３７およびドレイン電極接続配線１４６を覆うように、窒化シリコン等からなる保護膜１４３が設けられている。
【００８２】
保護膜１４３を覆うように、アクリル系の感光性樹脂からなる層間絶縁膜１４４が設けられている。
【００８３】
層間絶縁膜１４４の表面上にアルミニウム等からなる画素電極１３６が設けられている。
【００８４】
図１Ｃは、走査線１３４からコンタクトホール１４５近傍の構造を示す、図１ＡにおけるＢ−Ｂ’線断面図を示す。
【００８５】
図１Ｃに示されるように、上述したベースコート１３２が、ガラス基板１３１上の全面にわたって設けられている。
【００８６】
ベースコート１３２上には、ドレイン電極接続配線１４６および半導体層１４０が所定のパターンで設けられている。
【００８７】
半導体層１４０上にはゲート絶縁膜１４１が積層され、ゲート絶縁膜１４１上には走査線１３４が積層されている。
【００８８】
ベースコート１３２、ドレイン電極接続配線１４６および走査線１３４を覆うように、保護膜１３３が設けられている。
【００８９】
保護膜１３３を覆うように、層間絶縁膜１４４が設けられている。
【００９０】
ドレイン電極接続配線１４６が露出するように、層間絶縁膜１４４の一部は取り除かれている。
【００９１】
層間絶縁膜１４４上に画素電極１３６が設けられ、画素電極１３６が露出されたドレイン電極接続配線１４６と接するように、コンタクトホール１４５が設けられている。
【００９２】
ここで、アクティブマトリクス基板１００において、保護膜１４３および層間絶縁膜１４４は、必ずしも両方が必要というわけではなく、本実施の形態の構造ではどちらか一方のみでもよい。上記説明では、保護膜１４３および層間絶縁膜１４４の材料はそれぞれ、窒化シリコン、アクリル系の感光性樹脂であるが、これに限定されるものではなく、他の材料であってもよい。同様に、画素電極１３６の材料もアルミニウムに限定されるものではなく、アルミニウム合金または銀合金、もしくは、他の金属を積層したものでもよい。
【００９３】
アクティブマトリクス基板１００において、ベースコート１３２上にはチタンとアルミニウムの合金からなる複数の信号線１３３、ソース電極１３８、ドレイン電極１３７と、複数の信号線１３３と絶縁膜（ゲート絶縁膜１４１と同層）を介して交差するチタンからなる複数の走査線１３４とが配置されている。ここで、信号線１３３および走査線１３４は、チタン、アルミニウムに限らず、タンタル、クロム、モリブデン、タングステン、ニオブ等、またはそれらの窒化物や酸化物、ＩＴＯ（インジウム錫酸化物）、銀合金等が、単層または積層で構成されてもよい。
【００９４】
ここで、再び、図１Ｂを参照すると、アクティブマトリクス基板１００では、ソース電極１３８とドレイン電極１３７との間を流れる電流（ドレイン電流）は、ゲート電極１４２に印加された電圧によって制御される。
【００９５】
アクティブマトリクス基板１００では、ゲート電極１４２に所定の電圧が印加されると、ドレイン電流は、ソース電極１３８、ソース電極１３８下に配置されたオーミックコンタクト層１３９Ａ、半導体層１４０、ドレイン電極１３７下に配置されたオーミックコンタクト層１３９Ｂ、ドレイン電極１３７という経路、またはこの逆向きの経路で流れる。
【００９６】
ここで、上述した２つの従来例では、いずれもソース電極およびドレイン電極のステップ部を覆うように形成されたオーミックコンタクト層および／または半導体層をドレイン電流の経路としているため、ソース電極およびドレイン電極のステップを緩やかに形成し、これらを半導体層が良好にカバレッジしていなければ良好なＴＦＴ特性が得られない。
【００９７】
しかしながら、本実施の形態では、このような従来例とは異なり、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂを、ソース電極１３８またはドレイン電極１３７よりも下側（ガラス基板１３１側）に設け、ここをドレイン電流の経路の一部としている。これにより本実施の形態によるアクティブマトリクス基板１００におけるＴＦＴ１３５の特性は、ソース電極１３８およびドレイン電極１３７のステップ部に対する半導体層１４０のステップカバレッジに影響されない。本実施の形態では、オーミックコンタクト層１３９Ａ、オーミックコンタクト層１３９Ｂに対する半導体層１４０のステップカバレッジがＴＦＴ１３５の特性に影響を与え得るが、この影響は従来例と比べて容易に小さくできる。
【００９８】
本実施の形態においては、ソース電極１３８またはドレイン電極１３７は、駆動上の要請により１５００Åの膜厚で形成している。また、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は、ソース電極１３８またはドレイン電極１３７よりもずっと薄い３００Åの厚さに形成している。ここで、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は、それぞれ、３００Å〜５００Åであっても同様の効果が得られる。
【００９９】
本実施の形態では、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂの膜厚は薄く、それにより、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂのステップ部は短いため、たとえオーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂが良好なステップでない場合でも、ステップカバレッジの悪い部分はずっと狭い領域にとどまり、ＴＦＴ１３５の特性に与える影響を大幅に小さくできる。
【０１００】
また、オーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂはｎ＋型シリコンのみからなる単層構造のため、ステップ部のステップ形成は容易である。
【０１０１】
これらの２つの要因が重なり、本実施の形態では、半導体層１４０のステップカバレッジを従来例と比べて良好に形成することができ、良好なＴＦＴ１３５を均一に形成することができる。
【０１０２】
上述した従来例では、ソース電極、ドレイン電極のステップに対して半導体層が良好なステップカバレッジを有することは容易ではないが、本実施の形態のアクティブマトリクス基板１００においては、ドレイン電流の経路を変えたことによりこの影響を受けないので、従来例と異なり、良好な特性を有するＴＦＴ１３５を含むアクティブマトリクス基板１００を安定して製造できる。
【０１０３】
次に、本実施の形態によるアクティブマトリクス基板１００の製造方法について説明する。
【０１０４】
図２は、本実施の形態によるアクティブマトリクス基板１００の製造方法を示す断面図である。図２において、Ａ−Ａ’線は、図１ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図１ＣのＢ−Ｂ’線に対応している。
【０１０５】
図２（ａ）において、ガラス基板１３１上の全面にわたって、スパッタリング法により、窒化シリコン等からなるベースコート１３２を、厚さ：１０００Å〜５０００Åに成膜する。
【０１０６】
次に、ＣＶＤ法により、ｎ＋型シリコン膜を膜厚３００Åに成膜した後、フォトリソグラフィにより所定のパターンにエッチングする。これによりオーミックコンタクト層１３９Ａおよびオーミックコンタクト層１３９Ｂを形成する。
【０１０７】
本実施の形態において、このエッチング工程は、ステップの制御が比較的容易なドライエッチング法を用いる。ここでは、ＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎｇ 、反応性イオンエッチング）方式のドライエッチング装置で、導入ガスＣＦ４（四フッ化炭素）とＯ２（酸素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度５０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下で行う。ステップ部の形成はレジスト後退法による。ただし、本実施の形態はこのようなドライエッチング法に限定されない。また、上記説明にでは、ｎ＋型シリコン膜の膜厚は３００Åであったが、ｎ＋型シリコン膜の膜厚は３００〜５００Åの範囲であることが望ましい。
【０１０８】
次に、スパッタリング法により、アルミニウムを膜厚１０００Å、チタンを膜厚５００Å成膜した積層膜を形成する。
【０１０９】
フォトリソグラフィ法により、この積層膜をエッチングして、所定のパターンにパターニングすることで、信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６を形成する。
【０１１０】
このときのエッチング工程は、オーミックコンタクト層１３９Ａ、１３９Ｂにダメージを与えないよう選択的にエッチングするために、ウェットエッチング法により行うことが望ましい。ここでは、濃度０．５％〜２％フッ化水素、濃度０．５％〜２％の硝酸を含む水溶液を用いるが、これに限定されない。
【０１１１】
図２（ｂ）において、ＣＶＤ法によって、後に半導体層１４０となるｉ型アモルファスシリコンを膜厚１０００Å成膜し、さらに、ゲート絶縁膜１４１となる窒化シリコン膜を成膜する。
【０１１２】
次に、スパッタリング法によって、チタン（膜厚５００Å）、アルミニウム（膜厚１０００Å）を順に成膜する。
【０１１３】
続いて、フォトリソグラフィ法によりエッチングして、所定のパターンにパターニングすることで、半導体層１４０、ゲート絶縁膜１４１、ゲート電極１４２、走査線１３４を形成する。
【０１１４】
このときのエッチング工程には、ドライエッチング法を用いる。ここでは、ＲＩＥ方式を用い、２段階でエッチングを行う。
【０１１５】
まず、１段階目で、導入ガスＢＣｌ３（三塩化ホウ素）とＣｌ２（塩素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度２０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下でアルミニウムとチタンの膜をエッチングする。
【０１１６】
次の２段階目で、導入ガスＣＦ４（四フッ化炭素）とＯ２（酸素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度５０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下で窒化シリコン膜とｉ型アモルファスシリコンをエッチングする。
【０１１７】
図２（ｃ）において、ＣＶＤ法によって、後に保護膜１４３となる窒化シリコン膜を成膜する。続いて、アクリル系の感光性樹脂を塗布し、露光、現像、焼成等を行うことで所定のパターンをもつ層間絶縁膜１４４を形成する。
【０１１８】
続いて、ドライエッチング法により窒化シリコン膜の一部を取り除く。さらにこの上に、スパッタリング法によりアルミニウム膜を形成し、フォトリソグラフィ法によりパターニングを行い画素電極１３６およびコンタクトホール１４５を形成する。
【０１１９】
（実施の形態２）
図３Ａは、本発明の実施の形態２によるアクティブマトリクス基板３００の平面図を示す。
【０１２０】
図３Ａにおいて、アクティブマトリクス基板３００の平面図の構造は、図１Ａを参照して説明したアクティブマトリクス基板１００の平面図の構造と同様である。
【０１２１】
図３Ｂは、ＴＦＴ３３５近傍の構造を示す、図３ＡにおけるＡ−Ａ’線断面図を示す。図３Ｂにおいても、アクティブマトリクス基板３００の断面図の構造は、オーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂ、信号線３３３、ソース電極３５１、ドレイン電極３５０およびドレイン電極接続配線３４６の構造が、オーミックコンタクト層１３９Ａ、オーミックコンタクト層１３９Ｂ、信号線１３３、ソース電極１３８、ドレイン電極１３７およびドレイン電極接続配線１４６の構造と異なる点を除いて、図１Ｂを参照して説明したアクティブマトリクス基板１００の断面図の構造と同様である。
【０１２２】
実施の形態１で説明したアクティブマトリクス基板１００では、ソース電極１３８の少なくとも一部がベースコート１３２に接し、ドレイン電極１３７の少なくとも一部がベースコート１３２に接していたのに対し、実施の形態２で説明するアクティブマトリクス基板３００では、信号線１３３およびソース電極１３８はオーミックコンタクト層３４９Ａ上に設けられ、ドレイン電極３５０およびドレイン電極接続配線３４６がオーミックコンタクト層３４９Ｂ上に設けられている。
【０１２３】
言い換えると、信号線３３３およびソース電極３５１が設けられる領域は、オーミックコンタクト層３４９Ａが設けられる領域に含まれており、ドレイン電極３５０およびドレイン電極接続配線３４６が設けられる領域は、オーミックコンタクト層３４９Ｂが設けられる領域に含まれている。
【０１２４】
図３Ｃは、走査線３３４からコンタクトホール３４５近傍の構造を示す、図３ＡにおけるＢ−Ｂ’線断面図を示す。
【０１２５】
図３Ｃにおいて、アクティブマトリクス基板３００の図３ＡにおけるＢ−Ｂ’線断面図の構造は、ドレイン電極接続配線３４６の下にオーミックコンタクト層３４９が設けられている点を除いて、図１Ｃを参照して説明したアクティブマトリクス基板１００のＢ−Ｂ’線断面図の構造と同様である。
【０１２６】
上述したアクティブマトリクス基板３００におけるオーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂの構造は、アクティブマトリクス基板１００におけるオーミックコンタクト層１３９Ａ、１３９Ｂの構造と異なる。
【０１２７】
アクティブマトリクス基板３００では、オーミックコンタクト層３４９Ａとソース電極３５１および信号線３３３の一部の側面がほぼ同一面上にあり、オーミックコンタクト層３４９Ｂとドレイン電極３５０およびドレイン電極接続配線３４６の一部の側面がほぼ同一面上にある構造になっている。
【０１２８】
アクティブマトリクス基板３００では、オーミックコンタクト層３４９Ａ、オーミックコンタクト層３４９Ｂと、信号線３３３、ソース電極３５１、ドレイン電極３５０、ドレイン電極接続配線３４６が、同一のフォトリソグラフィ工程で形成されるため、実施の形態１で説明したアクティブマトリクス基板１００と比較して、フォトリソグラフィを１回減らすことができ、それにより、アクティブマトリクス基板３００の製造コストを抑えることができる。
【０１２９】
以下に、本実施の形態によるアクティブマトリクス基板３００の製造方法を説明する。
【０１３０】
図４は、本実施の形態によるアクティブマトリクス基板３００の製造方法を示す断面図である。図４において、Ａ−Ａ’線は、図３ＢのＡ−Ａ’線に対応しており、Ｂ−Ｂ’線は、図３ＣのＢ−Ｂ’線に対応している。
【０１３１】
図４（ａ）に示されるように、ガラス基板３３１上の全面にわたって、スパッタリング法により、窒化シリコン等からなるベースコート３３２を成膜する。
【０１３２】
次に、ＣＶＤ法により、ｎ＋型シリコン膜（膜厚３００Å）を成膜する。さらに、スパッタリング法により、アルミニウム（膜厚１０００Å）とチタン（膜厚５００Å）を、この順に成膜した積層膜を得る。この積層膜は、後に信号線３３３、ドレイン電極３５０、ソース電極３５１およびドレイン電極接続配線３４６となる。
【０１３３】
本実施の形態では、これらのｎ＋型シリコン膜と積層膜を同一のフォトリソグラフィによってエッチングしている。これにより、実施の形態１で説明したアクティブマトリクス基板１００と比較して、フォトリソグラフィ工程が１回削減される。
【０１３４】
エッチング工程を詳細に説明すると、まず基板上に形成されたレジスト膜をマスクに、ドライエッチング法を用いて、ｎ＋型シリコン膜と積層膜を同一のパターンとなるようパターニングを行う。ここでは、導入ガスＢＣｌ３（三塩化ホウ素）とＣｌ２（塩素）、ソース出力５ｍＷ／ｃｍ２〜９ｍＷ／ｃｍ２、プロセスチャンバ真空度２０ｍＴｏｒｒ〜２００ｍＴｏｒｒの条件下でドライエッチングを行う。ただし、エッチング方法はこれに限定されない。
【０１３５】
続いて、濃度０．５％〜２％フッ化水素、濃度０．５％〜２％の硝酸を含む水溶液からなる酸混合物を用いたウェットエッチング法により、アルミニウムとチタンからなる金属積層膜のみを膜面方向にエッチングシフトさせる。ただし、このエッチングシフトは、ドライエッチング法でも適切な条件設定により可能であり、ウェットエッチング法に限定されない。
【０１３６】
また、上記のように、エッチングシフトを行なっているものの、オーミックコンタクト層３４９Ａの領域の形状は、ソース電極３５１の領域の形状と実質的に同一であり、オーミックコンタクト層３４９Ｂの領域の形状は、ドレイン電極３５０の領域の形状と実質的に同一である。
【０１３７】
図２（ｂ）を参照して説明した実施の形態１によるアクティブマトリクス基板１００と同様に、図４（ｂ）において、ｉ型アモルファスシリコン、窒化シリコン、金属膜を順次成膜し、フォトリソグラフィにより所定のパターンにパターニングする。このときのエッチング工程で、ｎ＋型シリコン膜３５３がさらにパターニングされ、オーミックコンタクト層３４９、オーミックコンタクト層３４９Ａおよびオーミックコンタクト層３４９Ｂとなる。
【０１３８】
図２（ｃ）を参照して実施の形態１において説明したアクティブマトリクス基板１００と同様に、図４（ｃ）に示すように、保護膜３４３、層間絶縁膜３４４、コンタクトホール３４５、画素電極３３６を形成する。
【０１３９】
実施の形態２においても、実施の形態１と同様の効果が得られる。
【０１４０】
実施の形態２においても、ドレイン電流の経路は、順にソース電極３５１、ソース電極３５１下に配置されたオーミックコンタクト層３４９Ａ、半導体層３４０、ドレイン電極３５０下に配置されたオーミックコンタクト層３４９Ｂ、ドレイン電極３５０という経路、またはこの逆向きの経路である。
【０１４１】
本実施の形態でも、従来例と異なり、オーミックコンタクト層３４９Ａおよびオーミックコンタクト層３４９Ｂを、ソース電極３５１またはドレイン電極３５０よりも下層（ガラス基板３３１側）に設け、ここをドレイン電流の経路の一部としている。これにより本実施の形態のアクティブマトリクス基板３００におけるＴＦＴ３３５の特性は、ソース電極３５１およびドレイン電極３５０のステップ部に対する半導体層３４０のステップカバレッジに影響されない。そのためＴＦＴ３３５の良好な特性を得ることが容易である。
【０１４２】
従来例では、ｉ型アモルファスシリコンからなる半導体層が、ソース電極およびドレイン電極のステップ部を乗り越える部分をドレイン電流が通過しているため、良好なＴＦＴ特性を得ることは容易ではない。本発明のアクティブマトリクス基板においては、ソース電極およびドレイン電極の下側に配置されたオーミックコンタクト層を通過するようにドレイン電流の経路を変えたことによりこの影響を受けないので、良好なＴＦＴ特性をもつアクティブマトリクス基板を安定して製造できる。
【０１４３】
【発明の効果】
本発明によれば、アクティブマトリクス基板上に形成された薄膜トランジスタにおいて、ソース電極およびドレイン電極の下にオーミックコンタクト層を配置することによって、ソース電極とドレイン電極と間のドレイン電流の経路を従来より変えている。これにより、この薄膜トランジスタの特性は良好に、安定して形成することができ、製造プロセス上の利点が得られる。
【０１４４】
また、本発明によれば、薄膜トランジスタのソース電極およびドレイン電極等のフォトリソグラフィとともに、オーミックコンタクト層のフォトリソグラフィを行なうことができ、フォトリソグラフィの回数を最小化させることができる。それによって、製造コストを抑制することができる。
【０１４５】
また、本発明によれば、オーミックコンタクト層がｎ＋型アモルファスシリコンからなるため、オーミックコンタクト層のステップ部のステップをつけやすく、薄膜トランジスタの特性は良好になる。
【０１４６】
また、本発明によれば、上記に記載の薄膜トランジスタを含むアクティブマトリクス基板は、その製造コストが抑制され、製造プロセスが安定化する。
【０１４７】
また、本発明によれば、少ないフォトリソグラフィでアクティブマトリクス基板を製造することができることから、特にプラスチック基板等寸法変化の大きい基板にアクティブマトリクス基板を形成するのに最適である。基板の寸法変化が大きい場合、フォトリソグラフィ毎のアライメントが難しくなるため、最低限の回数のフォトリソグラフィでアクティブマトリクス基板を製造することが有利である。
【図面の簡単な説明】
【図１Ａ】図１Ａは、本発明の実施の形態１によるアクティブマトリクス基板の平面図を示す。
【図１Ｂ】図１Ｂは、ＴＦＴ近傍の構造を示す、図１ＡにおけるＡ−Ａ’線断面図を示す。
【図１Ｃ】図１Ｃは、走査線からコンタクトホール近傍の構造を示す、図１ＡにおけるＢ−Ｂ’線断面図を示す。
【図２】図２は、実施の形態１によるアクティブマトリクス基板の製造方法を示す断面図である。
【図３Ａ】図３Ａは、本発明の実施の形態２によるアクティブマトリクス基板の平面図を示す。
【図３Ｂ】図３Ｂは、ＴＦＴ近傍の構造を示す、図３ＡにおけるＡ−Ａ’線断面図を示す。
【図３Ｃ】図３Ｃは、走査線からコンタクトホール近傍の構造を示す、図３ＡにおけるＢ−Ｂ’線断面図を示す。
【図４】図４は、実施の形態２によるアクティブマトリクス基板の製造方法を示す断面図である。
【図５Ａ】図５Ａは、従来のアクティブマトリクス基板の平面図を示す。
【図５Ｂ】図５Ｂは、ＴＦＴ近傍の構造を示す、図５ＡにおけるＡ−Ａ’線断面図を示す。
【図５Ｃ】図５Ｃは、走査線からコンタクトホール近傍の構造を示す、図５ＡにおけるＢ−Ｂ’線断面図を示す。
【図６】図６は、従来のアクティブマトリクス基板の製造方法を示す断面図である。
【図７Ａ】図７Ａは、別の従来のアクティブマトリクス基板の平面図である。
【図７Ｂ】図７Ｂは、ＴＦＴ近傍の構造を示す、図７ＡにおけるＡ−Ａ’線断面図を示す。
【図７Ｃ】図７Ｃは、走査線からコンタクトホール近傍の構造を示す、図７ＡにおけるＢ−Ｂ’線断面図を示す。
【図８】図８は、別の従来のアクティブマトリクス基板の製造方法を示す断面図である。
【符号の説明】
１３１ ガラス基板
１３２ ベースコート
１３３ 信号線
１３４ 走査線
１３５ ＴＦＴ
１３６ 画素電極
１３７ ドレイン電極
１３８ ソース電極
１３９Ａ、１３９Ｂ オーミックコンタクト層
１４０ 半導体層
１４１ ゲート絶縁膜
１４２ ゲート電極
１４３ 保護膜
１４４ 層間絶縁膜
１４５ コンタクトホール
１４６ ドレイン電極接続配線
Claims (5)
- 基板と、
前記基板上に設けられた第１のオーミックコンタクト層と、
前記基板上に、前記第１のオーミックコンタクト層とは適当な間隔をあけて設けられた第２のオーミックコンタクト層と、
少なくとも一部が、前記第１のオーミックコンタクト層上に設けられたソース電極と、
少なくとも一部が、前記第２のオーミックコンタクト層上に設けられたドレイン電極と、
前記第１のオーミックコンタクト層と、前記第２のオーミックコンタクト層と、前記ソース電極と、前記ドレイン電極とに接するように、前記第１のオーミックコンタクト層、前記第２のオーミックコンタクト層、前記ソース電極および前記ドレイン電極上に設けられた半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と
を備える、薄膜トランジスタ。 - 前記第１のオーミックコンタクト層の領域の形状は、前記ソース電極の領域の形状と実質的に同一であり、前記第２のオーミックコンタクト層の領域の形状は、前記ドレイン電極の領域の形状と実質的に同一である、請求項１に記載の薄膜トランジスタ。
- 前記オーミックコンタクト層は、ｎ＋型シリコンからなる、請求項１に記載の薄膜トランジスタ。
- 請求項１に記載の複数の薄膜トランジスタと、
前記各薄膜トランジスタのソース電極とそれぞれ接続された複数の信号線と、前記各薄膜トランジスタのゲート電極とそれぞれ接続された複数の走査線と、前記各薄膜トランジスタのドレイン電極とそれぞれ接続された複数の画素電極と
を備える、アクティブマトリクス基板。 - 前記基板が、プラスチック基板であるか、または、少なくとも一方の表面が樹脂で覆われた基板である、請求項４に記載のアクティブマトリクス基板。
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Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114862A (ja) * | 2004-10-15 | 2006-04-27 | Samsung Electronics Co Ltd | 有機半導体を利用した薄膜トランジスタ表示板及びその製造方法 |
| JP2008135520A (ja) * | 2006-11-28 | 2008-06-12 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| JP2010226097A (ja) * | 2009-02-25 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2010267752A (ja) * | 2009-05-14 | 2010-11-25 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
| WO2011013417A1 (ja) * | 2009-07-30 | 2011-02-03 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2011054942A (ja) * | 2009-08-07 | 2011-03-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2011171721A (ja) * | 2010-01-22 | 2011-09-01 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2011211186A (ja) * | 2010-03-08 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2015079986A (ja) * | 2009-05-01 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015159319A (ja) * | 2010-02-05 | 2015-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20180075453A (ko) * | 2010-03-19 | 2018-07-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2021121017A (ja) * | 2009-03-05 | 2021-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2002
- 2002-07-18 JP JP2002209595A patent/JP4360519B2/ja not_active Expired - Fee Related
Cited By (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114862A (ja) * | 2004-10-15 | 2006-04-27 | Samsung Electronics Co Ltd | 有機半導体を利用した薄膜トランジスタ表示板及びその製造方法 |
| JP2008135520A (ja) * | 2006-11-28 | 2008-06-12 | Casio Comput Co Ltd | 薄膜トランジスタパネルおよびその製造方法 |
| US8841661B2 (en) | 2009-02-25 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof |
| JP2010226097A (ja) * | 2009-02-25 | 2010-10-07 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11961894B2 (en) | 2009-03-05 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP7144567B2 (ja) | 2009-03-05 | 2022-09-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2021121017A (ja) * | 2009-03-05 | 2021-08-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR101842182B1 (ko) * | 2009-05-01 | 2018-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| JP2015079986A (ja) * | 2009-05-01 | 2015-04-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2010267752A (ja) * | 2009-05-14 | 2010-11-25 | Sony Corp | 薄膜トランジスタ、薄膜トランジスタの製造方法、および電子機器 |
| US8558232B2 (en) | 2009-07-30 | 2013-10-15 | Sharp Kabushiki Kaisha | Thin film transistor and method for manufacturing the same |
| WO2011013417A1 (ja) * | 2009-07-30 | 2011-02-03 | シャープ株式会社 | 薄膜トランジスタおよびその製造方法 |
| JP2011054942A (ja) * | 2009-08-07 | 2011-03-17 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| TWI677103B (zh) * | 2010-01-22 | 2019-11-11 | 日商半導體能源研究所股份有限公司 | 電視裝置 |
| KR102244389B1 (ko) | 2010-01-22 | 2021-04-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2017017344A (ja) * | 2010-01-22 | 2017-01-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2018078345A (ja) * | 2010-01-22 | 2018-05-17 | 株式会社半導体エネルギー研究所 | テレビジョン装置 |
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| TWI707478B (zh) * | 2010-01-22 | 2020-10-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置 |
| KR20200128187A (ko) * | 2010-01-22 | 2020-11-11 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| JP2015159319A (ja) * | 2010-02-05 | 2015-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| KR101971863B1 (ko) * | 2010-03-19 | 2019-04-24 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
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