KR20090115538A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor)의 써라운딩 게이트(Surrounding gate)를 연결하는 다마신 워드라인(Damascene word line) 저항이 증가하여 반도체 소자의 동작 속도가 느려지는 문제를 해결하기 위하여, 수직형 트랜지스터 상부에 금속성 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써, 반도체 소자의 동작 속도를 향상시키고 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있도록 하는 기술에 관한 것이다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor)의 써라운딩 게이트(Surrounding gate)에 의해 다마신 워드라인(Damascene word line)의 동작 속도가 느려지는 문제를 해결함으로써, 반도체 소자의 동작 속도를 향상시키고 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있도록 하는 기술에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 넣어 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 집적하는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운딩 게이트(Surrounding gate) 구조를 제공한다.
이러한 써라운딩 게이트를 4F2에 형성하기 위해 채널 영역을 선택적 등방성 식각하여 채널 영역은 소스/드레인 영역에 비해 더 가늘게 만들어 우수한 소자 특성을 얻을 수 있도록 한다. 결국, 수직형 트랜지스터는 효과적으로 제한된 면적을 사용할 수 있다. 한편, 수직형 트랜지스터는 더 작은 크기의 트랜지스터를 손쉽게 만들 수 있을 것이라고 기대되어 디램(DRAM)뿐만 아니라 다양한 분야의 트랜지스터로 각광을 받고 있다.
여기서, 수직형 트랜지스터는 소자 면적 감소에도 일정한 채널 길이를 유지할 수 있어 단채널 효과에 대해 매우 효과적인 수단이 된다. 특히 써라운딩 게이트는 게이트의 제어력(Gate controllability)을 극대화할 수 있어 단채널 효과(Short channel effect: SCE)를 개선할 수 있을 뿐만 아니라 전류가 흐르는 면적이 넓어 우수한 동작 전류 특성을 제공한다. 따라서 집적도를 증가시키기 위해 수직형 트랜지스터는 더 가늘고 긴 구조가 요구되고 있다. 이러한, 수직형 트랜지스터의 써라운딩 게이트는 게이트 절연막의 신뢰성 문제 때문에 도프드 폴리실리콘(Doped poly Si)을 사용하여 형성하게 된다. 또한 수직형 트랜지스터의 굵기가 가늘어짐에 따라 게이트 전극의 두께도 얇아지므로 인해 써라운딩 게이트의 저항이 증가하고 있다.
아울러, 써라운딩 게이트는 그 측벽끼리 연결하여 사용하는 다마신 워드라인(Damascene world line)에 연결되는데, 이 저항도 증가하게 된다. 워드라인의 저항이 증가하게 되면 반도체 소자의 동작 속도가 매우 느려지므로, 하나의 워드라인으로 동작 가능한 셀 수가 급격하게 감소하게 된다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 레이아웃도들로서, 반도체 기판(100), 수직형 트랜지스터 채널(115), 게이트 전극(120), 비트라인(130), 워드라인(150), 콘택플러그(185) 및 도선(195)를 도시한 것이다.
도 1을 참조하면, 반도체 기판(100)을 식각하여 수직형 트랜지스터 채 널(115)이 형성되고, 그 채널(115)을 둘러싸는 게이트 전극(120)이 형성된다.
그리고, 수직형 트랜지스터 하부에는 매립 비트라인(130)이 형성된다.
수직형 트랜지스터의 주위를 둘러싼 게이트 전극(120)들은 워드라인(150)을 통해 전기적으로 연결된다.
이러한, 워드라인(150)은 셀 영역의 에지(Edge) 영역에서 주변회로영역(미도시)의 도선(미도시)과 콘택플러그(미도시)를 통해 연결되어 동작 전압을 제공받으며, 하부의 비트라인(130)은 센스 앰프영역(1000)의 도선(195)과 콘택플러그(185)를 통해 연결되어 신호를 주고 받는다.
도 2 및 도 3은 종래 기술에 따른 반도체 소자를 도시한 단면도들이다.
도 2 및 도 3을 참조하면, 도 2는 도 1의 X-X' 절단면을 도시한 것이고, 도 3은 도 1의 Y-Y' 절단면을 도시한 도면이다.
수직형 반도체 소자의 제조 공정을 간략하게 설명하면, 반도체 기판(100)을 식각하여 수직형 트랜지스터 채널(115)을 형성하고, 상기 수직형 트랜지스터 채널(115)을 둘러싸는 게이트 전극(120)을 형성한다.
다음에는, 수직형 트랜지스터 하부에 매립된 비트라인(130)을 형성한 후, 상기 매립된 비트라인(130)을 분리시키는 절연막(140)을 형성한다.
그 다음에는, 수직형 트랜지스터의 주위를 둘러싼 게이트 전극(120)을 연결하는 워드라인(150)을 형성한다.
다음에는, 전체 표면상에 층간 절연막(160, 170)을 형성한 후, 층간 절연막(160, 170)을 식각하여 수직형 트랜지스터 채널(115)과 접속되는 셀 플러그(165, 175)를 형성한다.
그 다음에는, 절연막(140) 및 층간 절연막(160, 170)을 소정 식각하여 매립 비트라인(130) 일단부를 노출시키는 콘택홀(미도시)을 형성한다.
다음에는, 콘택홀(미도시)에 플러그 물질을 매립하여 콘택 플러그(185)를 형성한다.
그 다음에는, 콘택 플러그(185)와 센스 앰프 영역의 상부 도선(195)이 연결된다.
상기한 바와 같이 수직형 트랜지스터를 갖는 반도체 소자 및 그 제조 방법은, 서라운딩 게이트(게이트 전극)를 통해서 워드 라인의 전압이 전달되는 구조를 갖는다.
그런데 서라운딩 게이트는 폴리실리콘층으로 형성되어있기 때문에 서라운딩 게이트를 통해서 워드라인의 전압이 전달되는 구조는 그 저항이 높아 이러한 워드 라인의 동작 속도가 매우 느려지게 하며, 따라서 하나의 워드라인으로 동작 가능한 셀(Cell)의 수가 급격하게 감소하게 되는 문제가 있다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor)의 써라운딩 게이트(Surrounding gate)에 의해 다마신 워드라인(Damascene word line)의 동작 속도가 느려지는 문제를 해결하기 위하여, 수직형 트랜지스터 상부에 금속성 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써, 반도체 소자의 동작 속도를 향상시키고 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 소자는,
수직형 트랜지스터의 게이트를 일정 수 단위로 연결하는 복수 개의 제 1 워드라인들 및
상기 제 1 워드라인들에 게이트 전원을 공급하는 제 2 워드라인을 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 워드라인의 일단부가 패드(Pad) 형태로 형성되는 것과,
상기 제 2 워드라인은 상기 제 1 워드라인의 상부에 상기 제 1 워드라인과 평행하게 형성되는 것과,
상기 제 2 워드라인은 금속 배선으로 형성되는 것과,
상기 제 1 워드라인과 상기 제 2 워드라인을 연결하는 콘택플러그를 더 포함 하는 것과,
상기 콘택플러그는 상기 제 1 워드라인의 일단부에 형성되는 것을 특징으로 한다.
아울러, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은,
반도체 기판에 수직형 트랜지스터를 형성하는 단계와,
상기 수직형 트랜지스터의 저부에 비트라인을 형성하는 단계와,
상기 비트라인과 수직한 방향으로 상기 수직형 트랜지스터의 게이트를 일 정 수 단위로 연결하는 제 1 워드라인을 형성하는 단계와,
상기 수직형 트랜지스터 상부에 층간절연막을 형성하는 단계와,
상기 층간절연막 일부를 식각하여 상기 제 1 워드라인의 일단부를 노출시키는 콘택홀을 형성하는 단계 및
상기 콘택홀에 플러그 물질을 매립하여 콘택 플러그를 형성한 후 상기 콘택 플러그와 접속되고, 상기 제 1 워드라인과 평행하게 배열되는 제 2 워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 워드라인의 일단부가 패드(Pad) 형태로 형성되는 것과,
상기 제 2 워드라인은 금속 배선으로 형성되는 것과,
상기 제 2 워드라인은 주변회로 영역의 게이트 전극 형성 시에 형성되는 것과,
상기 제 2 워드라인은 주변회로 영역의 비트라인 전극 형성 시에 형성되는 것과,
상기 제 2 워드라인 사이의 영역에 상기 수직형 트랜지스터의 상부와 연결되는 저장전극 콘택 플러그를 형성하는 단계를 더 포함하는 것과,
상기 저장전극 콘택 플러그는 상기 제 2 워드라인을 이용한 자기 정렬 콘택(Self Align Contact) 공정으로 형성되는 것을 특징으로 한다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 수직형 트랜지스터(Vertical transistor)의 써라운딩 게이트(Surrounding gate)를 연결하는 다마신 워드라인(Damascene word line) 저항이 증가하여 반도체 소자의 동작 속도가 느려지는 문제를 해결하기 위하여, 수직형 트랜지스터 상부에 금속성 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써, 반도체 소자의 동작 속도를 향상시키고 반도체 소자의 제조 수율 및 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 상기와 같은 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 4는 본 발명에 따른 반도체 장치에서 워드라인의 전체적인 구성을 간략하게 도시한 구성도이다.
본 발명의 반도체 장치는 수직형 트랜지스터의 서라운딩 게이트들을 일정 개수 단위로 전기적으로 연결시켜주는 복수 개의 제 1 워드라인(155)들 및 제 1 워드라인(155)들의 상부에 제 1 워드라인(155)들과 평행한 방향으로 설치되며 대응되는 복수 개의 제 1 워드라인(155)들에 게이트 전압을 공급하기 위한 제 2 워드라인(190)을 구비한다.
하나의 제 2 워드라인(190)에 복수 개의 제 1 워드라인(155)들이 대응되며 각 제 1 워드라인(155)들은 대응되는 제 2 워드라인(190)과 콘택 플러그(180)를 통해 전기적으로 연결된다.
이때, 제 2 워드라인(190)은 도전성이 우수한 금속 배선으로 형성되며, 주변회로부로부터 게이트 전원을 공급받아 이를 대응하는 제 1 워드라인(155)들에 제공한다.
즉, 본 발명에서는 주변회로부로부터의 게이트 전압이 다마신 워드라인으로 직접 인가되지 않고, 도전성이 우수한 제 2 워드라인(190)을 이용해 대응되는 복수 개의 제 1 워드라인(155)들에 게이트 전압을 공급하는 방식이 사용된다.
따라서, 주변회로부로부터의 거리와 상관없이 각각의 서라운딩 게이트들은 거의 동시에 게이트 전압을 공급받을 수 있게 된다.
도 5는 본 발명의 일 실시 예에 따른 반도체 소자 및 그 제조 방법을 도시한 레이아웃도이다.
도 4의 일부분을 보다 구체적으로 확대한 도면으로서, 반도체 기판(100), 수직형 트랜지스터 채널(115), 게이트 전극(120), 비트라인(130), 제 1 워드라인(155), 콘택플러그(180, 185), 제 2 워드라인(190) 및 도선(195)을 도시한 것이다.
도 5를 참조하면, 반도체 기판(100)을 식각하여 수직형 트랜지스터 채널(115)이 형성되고, 그 채널(115)을 둘러싸는 게이트 전극(120)이 형성된다.
그리고, 수직형 트랜지스터 하부에는 매립 비트라인(130)이 형성된다.
수직형 트랜지스터의 주위를 둘러싼 게이트 전극(120)들은 일정 개수 단위로 제 1 워드라인(155)을 통해 전기적으로 연결된다.
이때, 각 제 1 워드라인(155)의 일단부는 제 2 워드라인(190)과의 콘택을 위한 콘택 플러그(180)를 형성하기 위해서 패드(Pad) 형태로 형성된다.
여기서, 주변회로영역(미도시)으로부터의 전원공급 경로인 금속배선이 다마신 워드라인의 진행 방향과 같은 방향으로 셀 영역까지 연장되어 제 2 워드라인(190)을 형성한다.
여기서, 제 2 워드라인(190)은 콘택플러그(180)을 통해 하부의 제 1 워드라인(155)들과 연결된다.
또한, 하부의 비트라인(130)은 센스엠프영역(1000)의 도선(195)과 콘택플러그(185)를 통해 연결되어 신호(Signal) 또는 데이터를 주고 받는 구조로 이루어져 있다.
도 6 및 도 7은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도들로서, 도 6은 도 5의 X-X' 절단면을 도시한 것이고, 도 7은 도 5의 Y-Y'의 절단면을 도시한 것이다.
도 6 및 도 7을 참조하여 본 발명에 따른 수직형 반도체 소자의 제조 공정을 간략하게 설명하면, 반도체 기판(100)을 식각하여 수직형 트랜지스터 채널(115)을 형성하고, 상기 수직형 트랜지스터 채널(115)을 둘러싸는 게이트 전극(120)을 형성한다.
다음에는, 수직형 트랜지스터 하부에 매립된 비트라인(130)을 형성한 후, 상기 매립된 비트라인(130)을 분리시키는 절연막(140)을 형성한다.
그 다음에는, 수직형 트랜지스터의 주위를 둘러싼 게이트 전극(120)을 연결하는 제 1 워드라인(155)을 형성한다.
다음에는, 전체 표면상에 층간 절연막(160, 170)을 형성한 후, 층간 절연막(160, 170)을 식각하여 수직형 트랜지스터 채널(115)과 접속되는 저장 전극 콘택 플러그(165, 175)를 형성한다.
그 다음에는, 층간 절연막(160, 170) 일부를 식각하여 제 1 워드라인(155)을 노출시키는 콘택홀(미도시)을 형성한다.
다음에는, 콘택홀(미도시)에 플러그 물질을 매립하여 콘택 플러그(180)를 형성한다.
이때, 콘택 플러그는 제 1 워드라인(155)의 일단부에 형성되며, 제 1 워드라인(155)의 일단부는 패드(Pad) 형태로 형성되는 것이 바람직하다.
그 다음에는, 저장 전극 플러그(175) 사이에 금속배선 즉, 제 2 워드라인(190)을 형성한다.
이때, 제 2 워드라인(190)은 상기 제 1 워드라인(155)의 상부에 상기 제 1 워드라인(155)과 평행하게 형성되되, 서로 미중첩되는 위치에 형성하는 것이 바람직하다.
아울러, 제 2 워드라인(190)은 주변회로영역(미도시)의 게이트 전극 형성 공정과 동시에 형성되거나 주변회로영역의 비트라인 전극 형성 공정과 동시에 형성되며, 제 2 워드라인(190) 사이의 영역에 수직형 트랜지스터의 상부와 연결되는 저장 전극 콘택 플러그(175)들이 형성된다.
이때, 저장 전극 콘택 플러그(175)는 제 2 워드라인(190)을 이용한 자기 정렬 콘택(Self Align Contact) 공정으로 형성하는 것이 바람직하다.
후속 공정으로, 전체 표면상에 층간 절연막(200, 210)을 형성한 후, 각 저장 전극 콘택 플러그(175)를 절연시킨다.
도 8은 본 발명에 따른 제 1 워드라인과 제 2 워드라인과의 관계를 나타낸 회로도이다.
도 8을 참조하면, 수직형 트랜지스터의 게이트들을 일정 개수 단위로 전기적으로 연결시켜주는 복수 개의 제 1 워드라인(155)들과 대응되는 복수 개의 제 1 워드라인(155)들에 게이트 전압을 공급하기 위한 제 2 워드라인(190)을 구비한 회로도를 보여준다.
하나의 제 2 워드라인(190)에 복수 개의 제 1 워드라인(155)들이 대응되며 각 제 1 워드라인(155)들은 대응되는 제 2 워드라인(190)과 콘택플러그(180)를 통해 전기적으로 연결된다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 레이아웃도.
도 2 및 도 3은 종래 기술에 따른 반도체 소자의 단면도들.
도 4는 본 발명의 일 실시예에 따른 반도체 소자를 도시한 구성도.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 도시한 레이아웃도.
도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 단면도들.
도 8은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 회로도.

Claims (13)

  1. 수직형 트랜지스터의 게이트를 일정 수 단위로 연결하는 복수 개의 제 1 워드라인들; 및
    상기 복수 개의 제 1 워드라인들에 게이트 전원을 공급하는 제 2 워드라인을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 워드라인의 일단부가 패드(Pad) 형태로 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제 2 워드라인은 상기 제 1 워드라인의 상부에 상기 제 1 워드라인과 평행하게 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 2 워드라인은 금속 배선으로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 1 워드라인과 상기 제 2 워드라인을 연결하는 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 콘택플러그는 상기 제 1 워드라인의 일단부에 형성되는 것을 특징으로 하는 반도체 소자.
  7. 반도체 기판에 수직형 트랜지스터를 형성하는 단계;
    상기 수직형 트랜지스터의 저부에 비트라인을 형성하는 단계;
    상기 비트라인과 수직한 방향으로 상기 수직형 트랜지스터의 게이트를 일 정 수 단위로 연결하는 제 1 워드라인을 형성하는 단계;
    상기 수직형 트랜지스터 상부에 층간절연막을 형성하는 단계;
    상기 층간절연막 일부를 식각하여 상기 제 1 워드라인의 일단부를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 플러그 물질을 매립하여 콘택 플러그를 형성한 후 상기 콘택 플러그와 접속되고, 상기 제 1 워드라인과 평행하게 배열되는 제 2 워드라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 워드라인의 일단부가 패드(Pad) 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 2 워드라인은 금속 배선으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 2 워드라인은 주변회로 영역의 게이트 전극 형성 시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 7 항에 있어서,
    상기 제 2 워드라인은 주변회로 영역의 비트라인 전극 형성 시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 7 항에 있어서,
    상기 제 2 워드라인 사이의 영역에 상기 수직형 트랜지스터의 상부와 연결되는 저장전극 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 7 항에 있어서,
    상기 저장전극 콘택 플러그는 상기 제 2 워드라인을 이용한 자기 정렬 콘택(Self Align Contact) 공정으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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