JPH09148583A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09148583A JPH09148583A JP7304820A JP30482095A JPH09148583A JP H09148583 A JPH09148583 A JP H09148583A JP 7304820 A JP7304820 A JP 7304820A JP 30482095 A JP30482095 A JP 30482095A JP H09148583 A JPH09148583 A JP H09148583A
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Landscapes
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Abstract
(57)【要約】
【課題】 高性能でしかも容易に製造できる半導体集積
回路装置およびその製造技術を提供する。 【解決手段】 ＳＯＩ基板４の半導体領域は、相対的に
厚膜の半導体領域３とそれよりも薄膜の半導体領域３ａ
とから構成されており、厚膜の半導体領域３の表面の選
択的な領域に設けられているフィールド酸化シリコン膜
９の下部は絶縁膜２に接触されておらず、薄膜の半導体
領域３ａの表面の選択的な領域に設けられているフィー
ルド酸化シリコン膜９ａの下部は絶縁膜２に接触されて
いる。
回路装置およびその製造技術を提供する。 【解決手段】 ＳＯＩ基板４の半導体領域は、相対的に
厚膜の半導体領域３とそれよりも薄膜の半導体領域３ａ
とから構成されており、厚膜の半導体領域３の表面の選
択的な領域に設けられているフィールド酸化シリコン膜
９の下部は絶縁膜２に接触されておらず、薄膜の半導体
領域３ａの表面の選択的な領域に設けられているフィー
ルド酸化シリコン膜９ａの下部は絶縁膜２に接触されて
いる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関する。
置およびその製造技術に関する。
【０００２】
【従来の技術】半導体集積回路装置の製造工程におい
て、ＳＯＩ（Silicon on Insulator）基板を用いて行わ
れているものがある。
て、ＳＯＩ（Silicon on Insulator）基板を用いて行わ
れているものがある。
【０００３】ところで、本発明者は、ＳＯＩ基板を用い
た半導体集積回路装置の製造技術について検討した。以
下は、本発明者によって検討された技術であり、その概
要は次のとおりである。
た半導体集積回路装置の製造技術について検討した。以
下は、本発明者によって検討された技術であり、その概
要は次のとおりである。
【０００４】すなわち、半導体集積回路装置の製造技術
に使用されるＳＯＩ基板の製造方法としては、２枚のシ
リコン基板を酸化シリコン膜を介在させて貼り合わせた
後、半導体素子を形成する領域の上部のシリコン基板を
研磨することにより形成するものと、１枚のシリコン基
板の中に酸素をイオン注入した後、熱処理を行って埋め
込み酸化シリコン膜を形成するものとがある。
に使用されるＳＯＩ基板の製造方法としては、２枚のシ
リコン基板を酸化シリコン膜を介在させて貼り合わせた
後、半導体素子を形成する領域の上部のシリコン基板を
研磨することにより形成するものと、１枚のシリコン基
板の中に酸素をイオン注入した後、熱処理を行って埋め
込み酸化シリコン膜を形成するものとがある。
【０００５】なお、ＳＯＩ技術について記載されている
文献としては、例えば、１９９０年１２月１５日、啓学
出版株式会社発行、Ｗ・マリ著「図説超ＬＳＩ工学」ｐ
３２１〜ｐ３２５に記載されているものがある。
文献としては、例えば、１９９０年１２月１５日、啓学
出版株式会社発行、Ｗ・マリ著「図説超ＬＳＩ工学」ｐ
３２１〜ｐ３２５に記載されているものがある。
【０００６】
【発明が解決しようとする課題】ところが、前述したＳ
ＯＩ基板を用いた半導体集積回路装置は、上部のシリコ
ン基板の選択的な領域に形成されているフィールド酸化
シリコン膜を埋め込み酸化シリコン膜に密着させると、
上部のシリコン基板に形成されているＭＯＳＦＥＴなど
の半導体素子はフィールド酸化シリコン膜および埋め込
み酸化シリコン膜により完全に素子分離された構造とな
る。
ＯＩ基板を用いた半導体集積回路装置は、上部のシリコ
ン基板の選択的な領域に形成されているフィールド酸化
シリコン膜を埋め込み酸化シリコン膜に密着させると、
上部のシリコン基板に形成されているＭＯＳＦＥＴなど
の半導体素子はフィールド酸化シリコン膜および埋め込
み酸化シリコン膜により完全に素子分離された構造とな
る。
【０００７】そのため、例えばＤＲＡＭ（Dynamic Rand
om Access Memory）のメモリセル部の半導体素子はフィ
ールド酸化シリコン膜と埋め込み酸化シリコン膜とが密
着されている領域に設けることにより、メモリセル部の
半導体素子を完全に素子分離することができるが、ＤＲ
ＡＭの周辺回路部における複数の半導体素子が設けられ
ている上部のシリコン基板に基板給電を行うことができ
ないという問題点が発生することを本発明者は見い出し
た。
om Access Memory）のメモリセル部の半導体素子はフィ
ールド酸化シリコン膜と埋め込み酸化シリコン膜とが密
着されている領域に設けることにより、メモリセル部の
半導体素子を完全に素子分離することができるが、ＤＲ
ＡＭの周辺回路部における複数の半導体素子が設けられ
ている上部のシリコン基板に基板給電を行うことができ
ないという問題点が発生することを本発明者は見い出し
た。
【０００８】したがって、前述したＳＯＩ基板を用いた
半導体集積回路装置の製造工程において、基板給電を不
要としているＤＲＡＭのメモリセル部の半導体素子およ
び上部のシリコン基板に基板給電を行う必要があるＤＲ
ＡＭの周辺回路部における半導体素子をＳＯＩ基板を用
いて形成する際に、複雑な製造工程となるという問題点
が発生している。
半導体集積回路装置の製造工程において、基板給電を不
要としているＤＲＡＭのメモリセル部の半導体素子およ
び上部のシリコン基板に基板給電を行う必要があるＤＲ
ＡＭの周辺回路部における半導体素子をＳＯＩ基板を用
いて形成する際に、複雑な製造工程となるという問題点
が発生している。
【０００９】本発明の目的は、高性能でしかも容易に製
造できる半導体集積回路装置およびその製造技術を提供
することにある。
造できる半導体集積回路装置およびその製造技術を提供
することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明の半導体集積回路装置の
製造方法は、例えば半導体基体などの基体の上に例えば
酸化シリコン膜などの絶縁膜を介して例えばシリコン単
結晶などの半導体領域が設けられているＳＯＩ基板であ
って、半導体領域として、第１の半導体領域と、この第
１の半導体領域よりも薄膜の第２の半導体領域とから構
成されているＳＯＩ基板を用意し、第１の半導体領域お
よび第２の半導体領域の選択的な領域にフィールド酸化
シリコン膜を形成することにより、第１の半導体領域の
表面の選択的な領域に形成されるフィールド酸化シリコ
ン膜の下部はＳＯＩ基板に埋め込まれている絶縁膜に接
触されておらず、第２の半導体領域の表面の選択的な領
域に形成されるフィールド酸化シリコン膜の下部は絶縁
膜に接触されている構造のフィールド酸化シリコン膜を
形成する工程と、第１の半導体領域および第２の半導体
領域に半導体素子を形成する工程とを有するものであ
る。
製造方法は、例えば半導体基体などの基体の上に例えば
酸化シリコン膜などの絶縁膜を介して例えばシリコン単
結晶などの半導体領域が設けられているＳＯＩ基板であ
って、半導体領域として、第１の半導体領域と、この第
１の半導体領域よりも薄膜の第２の半導体領域とから構
成されているＳＯＩ基板を用意し、第１の半導体領域お
よび第２の半導体領域の選択的な領域にフィールド酸化
シリコン膜を形成することにより、第１の半導体領域の
表面の選択的な領域に形成されるフィールド酸化シリコ
ン膜の下部はＳＯＩ基板に埋め込まれている絶縁膜に接
触されておらず、第２の半導体領域の表面の選択的な領
域に形成されるフィールド酸化シリコン膜の下部は絶縁
膜に接触されている構造のフィールド酸化シリコン膜を
形成する工程と、第１の半導体領域および第２の半導体
領域に半導体素子を形成する工程とを有するものであ
る。
【００１３】その結果、本発明の半導体集積回路装置の
製造技術では、基体の上に絶縁膜を介して半導体素子が
形成されている半導体領域が設けられているＳＯＩ基板
において、前記半導体領域は、相対的に厚膜の半導体領
域とそれよりも薄膜の半導体領域とから構成されてお
り、厚膜の半導体領域の表面の選択的な領域に設けられ
ているフィールド酸化シリコン膜の下部は絶縁膜に接触
されておらず、薄膜の半導体領域の表面の選択的な領域
に設けられているフィールド酸化シリコン膜の下部は絶
縁膜に接触されている。
製造技術では、基体の上に絶縁膜を介して半導体素子が
形成されている半導体領域が設けられているＳＯＩ基板
において、前記半導体領域は、相対的に厚膜の半導体領
域とそれよりも薄膜の半導体領域とから構成されてお
り、厚膜の半導体領域の表面の選択的な領域に設けられ
ているフィールド酸化シリコン膜の下部は絶縁膜に接触
されておらず、薄膜の半導体領域の表面の選択的な領域
に設けられているフィールド酸化シリコン膜の下部は絶
縁膜に接触されている。
【００１４】したがって、薄膜の半導体領域の領域にお
いて、フィールド酸化シリコン膜と絶縁膜とが接触して
いることにより、完全に素子分離ができる。
いて、フィールド酸化シリコン膜と絶縁膜とが接触して
いることにより、完全に素子分離ができる。
【００１５】また、厚膜の半導体領域の領域において、
フィールド酸化シリコン膜と絶縁膜とが接触していない
状態とすることにより、隣接する半導体領域に共通的に
給電ができる。
フィールド酸化シリコン膜と絶縁膜とが接触していない
状態とすることにより、隣接する半導体領域に共通的に
給電ができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、重複説明は省略する。
【００１７】（実施の形態１）図１〜図７は、本発明の
一実施の形態である半導体集積回路装置の製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその製造方法を具体的に説明する。
一実施の形態である半導体集積回路装置の製造工程を示
す断面図である。同図を用いて、本発明の半導体集積回
路装置およびその製造方法を具体的に説明する。
【００１８】まず、図１に示すように、半導体基体１の
上に例えば酸化シリコン膜などの絶縁膜２を介して例え
ばｐ型のシリコン単結晶からなる半導体領域３を有する
ＳＯＩ（Silicon on Insulator）基板４を用意する。
上に例えば酸化シリコン膜などの絶縁膜２を介して例え
ばｐ型のシリコン単結晶からなる半導体領域３を有する
ＳＯＩ（Silicon on Insulator）基板４を用意する。
【００１９】次に、図２に示すように、ＳＯＩ基板４に
おける半導体領域３（第１の半導体領域）の表面に酸化
シリコン膜５を形成した後、その酸化シリコン膜５の表
面に窒化シリコン膜６を形成する。
おける半導体領域３（第１の半導体領域）の表面に酸化
シリコン膜５を形成した後、その酸化シリコン膜５の表
面に窒化シリコン膜６を形成する。
【００２０】酸化シリコン膜５および窒化シリコン膜６
は、例えばＣＶＤ（Chemical VaporDeposition)法によ
り形成することができる。
は、例えばＣＶＤ（Chemical VaporDeposition)法によ
り形成することができる。
【００２１】次に、図３に示すように、窒化シリコン膜
６の表面にフォトレジスト膜７を形成した後、そのフォ
トレジスト膜７をフォトリソグラフィ技術を使用してパ
ターン化する。
６の表面にフォトレジスト膜７を形成した後、そのフォ
トレジスト膜７をフォトリソグラフィ技術を使用してパ
ターン化する。
【００２２】次に、フォトレジスト膜７をマスクとして
使用して、例えばドライエッチングなどの選択エッチン
グ技術を使用して表面が露出している窒化シリコン膜６
を取り除いた後、その下の酸化シリコン膜５を必要に応
じて取り除く作業を行う。
使用して、例えばドライエッチングなどの選択エッチン
グ技術を使用して表面が露出している窒化シリコン膜６
を取り除いた後、その下の酸化シリコン膜５を必要に応
じて取り除く作業を行う。
【００２３】次に、図４に示すように、不要となったフ
ォトレジスト膜７を取り除いた後、窒化シリコン膜６を
マスクとして使用して、表面が露出している半導体領域
３を熱酸化処理することにより、その領域に厚膜の酸化
シリコン膜８を形成する。
ォトレジスト膜７を取り除いた後、窒化シリコン膜６を
マスクとして使用して、表面が露出している半導体領域
３を熱酸化処理することにより、その領域に厚膜の酸化
シリコン膜８を形成する。
【００２４】次に、図５に示すように、不要となった窒
化シリコン膜６を取り除いた後、酸化シリコン膜８を例
えばドライエッチングなどの選択エッチング技術を使用
して取り除く作業を行う。
化シリコン膜６を取り除いた後、酸化シリコン膜８を例
えばドライエッチングなどの選択エッチング技術を使用
して取り除く作業を行う。
【００２５】酸化シリコン膜８を取り除くことにより、
この領域の半導体領域３ａ（第２の半導体領域）は、掘
り下げられた状態となり、他の領域の半導体領域３より
も薄膜とすることができる。
この領域の半導体領域３ａ（第２の半導体領域）は、掘
り下げられた状態となり、他の領域の半導体領域３より
も薄膜とすることができる。
【００２６】次に、図６に示すように、半導体領域３の
選択的な領域にフィールド酸化シリコン膜９を形成す
る。
選択的な領域にフィールド酸化シリコン膜９を形成す
る。
【００２７】フィールド酸化シリコン膜９は、先行技術
を用いて行うことができ、半導体領域３の選択的な領域
に窒化シリコン膜を形成した後、その窒化シリコン膜を
マスクとして表面が露出している半導体領域３を熱酸化
処理することにより形成することができる。
を用いて行うことができ、半導体領域３の選択的な領域
に窒化シリコン膜を形成した後、その窒化シリコン膜を
マスクとして表面が露出している半導体領域３を熱酸化
処理することにより形成することができる。
【００２８】この場合、厚膜状態の半導体領域３に形成
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
【００２９】そのため、半導体領域３が連続的になって
いるので、フィールド酸化シリコン膜９の両側に隣接す
る半導体領域３に対して共通的に給電することができ
る。
いるので、フィールド酸化シリコン膜９の両側に隣接す
る半導体領域３に対して共通的に給電することができ
る。
【００３０】また、薄膜状態の半導体領域３ａに形成さ
れるフィールド酸化シリコン膜９ａは、半導体領域３ａ
の膜厚よりも大きくすることにより、ＳＯＩ基板４にお
ける絶縁膜２と接触している形状とすることができる。
れるフィールド酸化シリコン膜９ａは、半導体領域３ａ
の膜厚よりも大きくすることにより、ＳＯＩ基板４にお
ける絶縁膜２と接触している形状とすることができる。
【００３１】そのため、フィールド酸化シリコン膜９ａ
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
【００３２】次に、図７に示すように、半導体領域３ａ
にＤＲＡＭ（Dynamic Random Access Memory）のメモリ
セルを構成する半導体素子を形成すると共に、半導体領
域３にＭＯＳＦＥＴを形成する。
にＤＲＡＭ（Dynamic Random Access Memory）のメモリ
セルを構成する半導体素子を形成すると共に、半導体領
域３にＭＯＳＦＥＴを形成する。
【００３３】この製造工程は、先行技術を使用した種々
の態様とすることができる。
の態様とすることができる。
【００３４】なお、図７において、１０はＤＲＡＭにお
けるメモリセルを示し、１１はＭＯＳＦＥＴを示してい
る。また、１２は例えば酸化シリコン膜などの絶縁膜を
示し、１３は例えばアルミニウム膜などの配線膜を示し
ている。
けるメモリセルを示し、１１はＭＯＳＦＥＴを示してい
る。また、１２は例えば酸化シリコン膜などの絶縁膜を
示し、１３は例えばアルミニウム膜などの配線膜を示し
ている。
【００３５】なお、半導体領域３ａには、ＦＲＡＭ（Fe
rro electric Random Access Memory)またはＳＲＡＭ
（Static Random Access Memory)などのメモリセルを構
成する半導体素子を形成すると共に、半導体領域３にＭ
ＯＳＦＥＴまたはＣＭＯＳＦＥＴなどの半導体素子を形
成する態様とすることができる。
rro electric Random Access Memory)またはＳＲＡＭ
（Static Random Access Memory)などのメモリセルを構
成する半導体素子を形成すると共に、半導体領域３にＭ
ＯＳＦＥＴまたはＣＭＯＳＦＥＴなどの半導体素子を形
成する態様とすることができる。
【００３６】次に、配線膜１３の上に必要に応じて多層
配線層を形成した後、その表面に表面保護膜を形成する
こと（図示を省略）により、半導体集積回路装置の製造
工程を終了する。
配線層を形成した後、その表面に表面保護膜を形成する
こと（図示を省略）により、半導体集積回路装置の製造
工程を終了する。
【００３７】前述した本実施の形態の半導体集積回路装
置の製造技術において、ＳＯＩ基板４における半導体領
域は、相対的に厚膜の半導体領域３と、それよりも薄膜
の半導体領域３ａとから構成されており、厚膜の半導体
領域３の表面の選択的な領域に設けられているフィール
ド酸化シリコン膜９の下部は絶縁膜２に接触されておら
ず、薄膜の半導体領域３ａの表面の選択的な領域に設け
られているフィールド酸化シリコン膜９ａの下部は絶縁
膜２に接触されている。
置の製造技術において、ＳＯＩ基板４における半導体領
域は、相対的に厚膜の半導体領域３と、それよりも薄膜
の半導体領域３ａとから構成されており、厚膜の半導体
領域３の表面の選択的な領域に設けられているフィール
ド酸化シリコン膜９の下部は絶縁膜２に接触されておら
ず、薄膜の半導体領域３ａの表面の選択的な領域に設け
られているフィールド酸化シリコン膜９ａの下部は絶縁
膜２に接触されている。
【００３８】したがって、薄膜の半導体領域３ａの領域
において、フィールド酸化シリコン膜９ａと絶縁膜２と
が接触していることにより、完全に素子分離ができる。
において、フィールド酸化シリコン膜９ａと絶縁膜２と
が接触していることにより、完全に素子分離ができる。
【００３９】また、厚膜の半導体領域３の領域におい
て、フィールド酸化シリコン膜９と絶縁膜２とが接触し
ていない状態とすることにより、隣接する半導体領域３
に共通的に給電ができる。
て、フィールド酸化シリコン膜９と絶縁膜２とが接触し
ていない状態とすることにより、隣接する半導体領域３
に共通的に給電ができる。
【００４０】また、ＳＯＩ基板４における厚膜の半導体
領域３と薄膜の半導体領域３ａとは容易な製造工程によ
り形成できると共に、それらの半導体領域の選択的な領
域に形成するフィールド酸化シリコン膜９は同一工程で
形成することができることにより、容易な製造工程で半
導体集積回路装置を製造することができる。
領域３と薄膜の半導体領域３ａとは容易な製造工程によ
り形成できると共に、それらの半導体領域の選択的な領
域に形成するフィールド酸化シリコン膜９は同一工程で
形成することができることにより、容易な製造工程で半
導体集積回路装置を製造することができる。
【００４１】また、薄膜の半導体領域３ａには、ＤＲＡ
Ｍ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるいは
ロジック回路を構成している半導体素子を形成し、厚膜
の半導体領域３には、メモリセルまたはロジック回路の
周辺回路を構成しているＭＯＳＦＥＴまたはバイポーラ
トランジスタなどの半導体素子を形成することができ
る。
Ｍ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるいは
ロジック回路を構成している半導体素子を形成し、厚膜
の半導体領域３には、メモリセルまたはロジック回路の
周辺回路を構成しているＭＯＳＦＥＴまたはバイポーラ
トランジスタなどの半導体素子を形成することができ
る。
【００４２】その結果、完全な素子分離ができている半
導体領域３ａにメモリセルあるいはロジック回路を構成
している半導体素子が配置できると共に給電ができる半
導体領域３にメモリセルまたはロジック回路の周辺回路
を構成している半導体素子が配置できることにより、小
面積の領域に各々の半導体素子を配置できたり、半導体
素子におけるｐｎ接合のリーク電流の低減および容量の
低減に加えて、給電ができる厚膜の半導体領域３におけ
る例えば入力保護素子での半導体領域３に流れた過電流
の回収などができることにより、リフレッシュ時間の向
上化などの種々の電気特性が優れた高性能な半導体集積
回路装置を製造することができる。
導体領域３ａにメモリセルあるいはロジック回路を構成
している半導体素子が配置できると共に給電ができる半
導体領域３にメモリセルまたはロジック回路の周辺回路
を構成している半導体素子が配置できることにより、小
面積の領域に各々の半導体素子を配置できたり、半導体
素子におけるｐｎ接合のリーク電流の低減および容量の
低減に加えて、給電ができる厚膜の半導体領域３におけ
る例えば入力保護素子での半導体領域３に流れた過電流
の回収などができることにより、リフレッシュ時間の向
上化などの種々の電気特性が優れた高性能な半導体集積
回路装置を製造することができる。
【００４３】さらに、薄膜の半導体領域３ａには、ＤＲ
ＡＭ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるい
はロジック回路を構成している半導体素子を形成し、厚
膜の半導体領域３には、メモリセルまたはロジック回路
の周辺回路を構成しているＭＯＳＦＥＴまたはバイポー
ラトランジスタなどの半導体素子を形成することができ
ることにより、厚膜となるメモリセルまたはロジック回
路が薄膜の半導体領域３ａの領域に形成されてその領域
の上の配線膜とメモリセルまたはロジック回路の周辺回
路を構成している半導体素子が形成されている厚膜の半
導体領域３の上の配線膜との段差を低減することができ
る。
ＡＭ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるい
はロジック回路を構成している半導体素子を形成し、厚
膜の半導体領域３には、メモリセルまたはロジック回路
の周辺回路を構成しているＭＯＳＦＥＴまたはバイポー
ラトランジスタなどの半導体素子を形成することができ
ることにより、厚膜となるメモリセルまたはロジック回
路が薄膜の半導体領域３ａの領域に形成されてその領域
の上の配線膜とメモリセルまたはロジック回路の周辺回
路を構成している半導体素子が形成されている厚膜の半
導体領域３の上の配線膜との段差を低減することができ
る。
【００４４】したがって、配線膜パターンを形成する際
のフォトリソグラフィ技術におけるフォトレジスト膜の
感光の際に焦点深度に余裕を持たせることができること
により、容易な製造工程とすることができると共に微細
加工を行うことができる。
のフォトリソグラフィ技術におけるフォトレジスト膜の
感光の際に焦点深度に余裕を持たせることができること
により、容易な製造工程とすることができると共に微細
加工を行うことができる。
【００４５】（実施の形態２）図８〜図１１は、本発明
の他の実施の形態である半導体集積回路装置の製造工程
を示す断面図である。
の他の実施の形態である半導体集積回路装置の製造工程
を示す断面図である。
【００４６】まず、図８に示すように、半導体基体１の
上に絶縁膜２を介して例えばｐ型のシリコン単結晶から
なる半導体領域３を有するＳＯＩ基板４を用意する。
上に絶縁膜２を介して例えばｐ型のシリコン単結晶から
なる半導体領域３を有するＳＯＩ基板４を用意する。
【００４７】次に、図９に示すように、半導体領域３の
表面にフォトレジスト膜７を形成した後、そのフォトレ
ジスト膜７をフォトリソグラフィ技術を使用してパター
ン化する。
表面にフォトレジスト膜７を形成した後、そのフォトレ
ジスト膜７をフォトリソグラフィ技術を使用してパター
ン化する。
【００４８】次に、図１０に示すように、フォトレジス
ト膜７をマスクとして使用して、例えばドライエッチン
グなどの選択エッチング技術を使用して表面が露出して
いる半導体領域３を一定量取り除くことにより、その領
域の半導体領域３を掘り下げて薄膜の半導体領域３ａを
形成する。
ト膜７をマスクとして使用して、例えばドライエッチン
グなどの選択エッチング技術を使用して表面が露出して
いる半導体領域３を一定量取り除くことにより、その領
域の半導体領域３を掘り下げて薄膜の半導体領域３ａを
形成する。
【００４９】この場合、選択エッチング技術を使用する
ことにより、半導体領域３ａは、掘り下げられた状態と
なり、他の領域の半導体領域３よりも薄膜とすることが
できる。
ことにより、半導体領域３ａは、掘り下げられた状態と
なり、他の領域の半導体領域３よりも薄膜とすることが
できる。
【００５０】次に、図１１に示すように、不要となった
フォトレジスト膜７を取り除く作業を行う。
フォトレジスト膜７を取り除く作業を行う。
【００５１】その後は、前記実施の形態１において図６
および図７に関して説明したものと同様の処理を行う。
および図７に関して説明したものと同様の処理を行う。
【００５２】（実施の形態３）図１２〜図１６は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。
【００５３】まず、図１２に示すように、半導体基体１
を用意する。
を用意する。
【００５４】次に、図１３に示すように、半導体基体１
の表面に酸化シリコン膜５を形成した後、その酸化シリ
コン膜５の表面に窒化シリコン膜６を形成する。
の表面に酸化シリコン膜５を形成した後、その酸化シリ
コン膜５の表面に窒化シリコン膜６を形成する。
【００５５】なお、窒化シリコン膜６は、後述する製造
工程における酸素のイオン注入深さを調節する膜であ
り、フォトレジスト膜などの種々の膜を採用した態様と
することができる。
工程における酸素のイオン注入深さを調節する膜であ
り、フォトレジスト膜などの種々の膜を採用した態様と
することができる。
【００５６】次に、窒化シリコン膜６の表面にフォトレ
ジスト膜７を形成した後、そのフォトレジスト膜７をフ
ォトリソグラフィ技術を使用してパターン化する。
ジスト膜７を形成した後、そのフォトレジスト膜７をフ
ォトリソグラフィ技術を使用してパターン化する。
【００５７】次いで、フォトレジスト膜７をマスクとし
て使用して、例えばドライエッチングなどの選択エッチ
ング技術を使用して表面が露出している窒化シリコン膜
６を取り除く作業を行う。
て使用して、例えばドライエッチングなどの選択エッチ
ング技術を使用して表面が露出している窒化シリコン膜
６を取り除く作業を行う。
【００５８】次に、不要となったフォトレジスト膜７を
取り除く作業を行う（図１４）。
取り除く作業を行う（図１４）。
【００５９】次に、図１５に示すように、半導体基体１
の上から酸素をイオン注入法により半導体基体１の内部
にイオン注入した後、熱処理を行ってＳＯＩ基板４にお
ける絶縁膜２としての酸化シリコン膜を形成すると共
に、絶縁膜２の上に半導体領域３および半導体領域３よ
りも薄膜の半導体領域３ａを形成する。
の上から酸素をイオン注入法により半導体基体１の内部
にイオン注入した後、熱処理を行ってＳＯＩ基板４にお
ける絶縁膜２としての酸化シリコン膜を形成すると共
に、絶縁膜２の上に半導体領域３および半導体領域３よ
りも薄膜の半導体領域３ａを形成する。
【００６０】この場合、窒化シリコン膜６は、半導体基
体１の上から酸素をイオン注入法により半導体基体１の
内部にイオン注入する場合、酸素のイオン注入の深さを
調節できることにより、窒化シリコン膜６の下部に形成
される絶縁膜２としての酸化シリコン膜の深さを浅くす
ることができる。
体１の上から酸素をイオン注入法により半導体基体１の
内部にイオン注入する場合、酸素のイオン注入の深さを
調節できることにより、窒化シリコン膜６の下部に形成
される絶縁膜２としての酸化シリコン膜の深さを浅くす
ることができる。
【００６１】次に、図１６に示すように、不要となった
窒化シリコン膜６を取り除く作業を行う。
窒化シリコン膜６を取り除く作業を行う。
【００６２】この場合、選択エッチング技術を使用する
ことにより、半導体領域３ａは、掘り下げられた状態と
なり、他の領域の半導体領域３よりも薄膜とすることが
できる。
ことにより、半導体領域３ａは、掘り下げられた状態と
なり、他の領域の半導体領域３よりも薄膜とすることが
できる。
【００６３】その後は、図１１に示すように、不要とな
ったフォトレジスト膜７を取り除く作業を行った後、前
述した実施の形態１における図６および図７に示す処理
を行う。
ったフォトレジスト膜７を取り除く作業を行った後、前
述した実施の形態１における図６および図７に示す処理
を行う。
【００６４】（実施の形態４）図１７〜図２２は、本発
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。
明の他の実施の形態である半導体集積回路装置の製造工
程を示す断面図である。
【００６５】まず、図１７に示すように、半導体基体１
の上に絶縁膜２を介して例えばｐ型のシリコン単結晶か
らなる半導体領域３を有するＳＯＩ基板４を用意する。
の上に絶縁膜２を介して例えばｐ型のシリコン単結晶か
らなる半導体領域３を有するＳＯＩ基板４を用意する。
【００６６】次に、図１８に示すように、半導体領域３
の表面に酸化シリコン膜５をＣＶＤ法などにより形成す
る。
の表面に酸化シリコン膜５をＣＶＤ法などにより形成す
る。
【００６７】なお、酸化シリコン膜５は、後述する製造
工程における半導体領域の表面の選択的な領域にエピタ
キシャル成長法により半導体領域が堆積しない膜であ
り、例えば窒化シリコン膜などの種々の膜を採用した態
様とすることができる。
工程における半導体領域の表面の選択的な領域にエピタ
キシャル成長法により半導体領域が堆積しない膜であ
り、例えば窒化シリコン膜などの種々の膜を採用した態
様とすることができる。
【００６８】次に、図１９に示すように、酸化シリコン
膜５の表面にフォトレジスト膜７を形成した後、そのフ
ォトレジスト膜７をフォトリソグラフィ技術を使用して
パターン化する。
膜５の表面にフォトレジスト膜７を形成した後、そのフ
ォトレジスト膜７をフォトリソグラフィ技術を使用して
パターン化する。
【００６９】次に、フォトレジスト膜７をマスクとして
使用して、例えばドライエッチングなどの選択エッチン
グ技術を使用して表面が露出している酸化シリコン膜５
を取り除く作業を行う。
使用して、例えばドライエッチングなどの選択エッチン
グ技術を使用して表面が露出している酸化シリコン膜５
を取り除く作業を行う。
【００７０】次に、不要となったフォトレジスト膜７を
取り除く作業を行う（図２０）。
取り除く作業を行う（図２０）。
【００７１】次に、図２１に示すように、酸化シリコン
膜５をマスクとして使用して、表面が露出している半導
体領域３の表面に選択エピタキシャル成長法によりシリ
コン単結晶からなる半導体領域３ｂを形成する。
膜５をマスクとして使用して、表面が露出している半導
体領域３の表面に選択エピタキシャル成長法によりシリ
コン単結晶からなる半導体領域３ｂを形成する。
【００７２】この場合、選択エピタキシャル成長法を使
用することにより、半導体領域３ｂは、酸化シリコン膜
５の下部の半導体領域３よりも厚膜とすることができ
る。
用することにより、半導体領域３ｂは、酸化シリコン膜
５の下部の半導体領域３よりも厚膜とすることができ
る。
【００７３】次に、図２２に示すように、不要となった
酸化シリコン膜５を取り除く作業を行う。
酸化シリコン膜５を取り除く作業を行う。
【００７４】その後は、前述した実施の形態１における
図６および図７に示す処理を行う。
図６および図７に示す処理を行う。
【００７５】（実施の形態５）図２３は、本発明の他の
実施の形態である半導体集積回路装置を示す断面図であ
る。
実施の形態である半導体集積回路装置を示す断面図であ
る。
【００７６】本実施の形態５における半導体集積回路装
置は、ＳＯＩ基板４における厚膜状態の半導体領域３に
給電がなされており、その半導体領域３にロジック回路
を構成しているＣＭＯＳＦＥＴ１４が形成されている。
置は、ＳＯＩ基板４における厚膜状態の半導体領域３に
給電がなされており、その半導体領域３にロジック回路
を構成しているＣＭＯＳＦＥＴ１４が形成されている。
【００７７】また、ＳＯＩ基板４における薄膜状態の半
導体領域３ａにＭＯＳＦＥＴ１５が形成されている。
導体領域３ａにＭＯＳＦＥＴ１５が形成されている。
【００７８】すなわち、厚膜状態の半導体領域３に形成
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
【００７９】そのため、フィールド酸化シリコン膜９
は、その下部に半導体領域３が存在することにより、両
側の半導体領域３どうしを電気的に連結させることがで
きる。その結果、この領域の半導体領域３は、フィール
ド酸化シリコン膜９に影響されることなく、給電ができ
る構造とすることができる。
は、その下部に半導体領域３が存在することにより、両
側の半導体領域３どうしを電気的に連結させることがで
きる。その結果、この領域の半導体領域３は、フィール
ド酸化シリコン膜９に影響されることなく、給電ができ
る構造とすることができる。
【００８０】また、薄膜状態の半導体領域３ａに形成さ
れているフィールド酸化シリコン膜９ａは、半導体領域
３ａの膜厚よりも大きくすることにより、ＳＯＩ基板４
における絶縁膜２と接触している形状とすることができ
る。
れているフィールド酸化シリコン膜９ａは、半導体領域
３ａの膜厚よりも大きくすることにより、ＳＯＩ基板４
における絶縁膜２と接触している形状とすることができ
る。
【００８１】そのため、フィールド酸化シリコン膜９ａ
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
【００８２】（実施の形態６）図２４は、本発明の他の
実施の形態である半導体集積回路装置を示す断面図であ
る。
実施の形態である半導体集積回路装置を示す断面図であ
る。
【００８３】本実施の形態６における半導体集積回路装
置は、ＳＯＩ基板４における厚膜状態の半導体領域３に
給電がなされており、その半導体領域３にロジック回路
を構成しているＢｉＣＭＯＳＦＥＴにおけるＭＯＳＦＥ
Ｔ１６および例えばラテラルｎｐｎトランジスタなどの
バイポーラトランジスタ１７が形成されている。
置は、ＳＯＩ基板４における厚膜状態の半導体領域３に
給電がなされており、その半導体領域３にロジック回路
を構成しているＢｉＣＭＯＳＦＥＴにおけるＭＯＳＦＥ
Ｔ１６および例えばラテラルｎｐｎトランジスタなどの
バイポーラトランジスタ１７が形成されている。
【００８４】また、ＳＯＩ基板４における薄膜状態の半
導体領域３ａにＭＯＳＦＥＴ１８が形成されている。
導体領域３ａにＭＯＳＦＥＴ１８が形成されている。
【００８５】なお、図２４において、１９は素子分離用
の絶縁膜を示している。
の絶縁膜を示している。
【００８６】すなわち、厚膜状態の半導体領域３に形成
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
されるフィールド酸化シリコン膜９は、半導体領域３の
表層部に形成されてＳＯＩ基板４における絶縁膜２と接
触しない形状とすることができる。
【００８７】そのため、フィールド酸化シリコン膜９
は、その下部に半導体領域３が存在することにより、そ
の両側の半導体領域３どうしを電気的に連結させること
ができる。その結果、この領域の半導体領域３は、フィ
ールド酸化シリコン膜９に影響されることなく、給電が
できる構造とすることができる。
は、その下部に半導体領域３が存在することにより、そ
の両側の半導体領域３どうしを電気的に連結させること
ができる。その結果、この領域の半導体領域３は、フィ
ールド酸化シリコン膜９に影響されることなく、給電が
できる構造とすることができる。
【００８８】また、薄膜状態の半導体領域３ａに形成さ
れているフィールド酸化シリコン膜９ａは、半導体領域
３ａの膜厚よりも大きくすることにより、ＳＯＩ基板４
における絶縁膜２と接触している形状とすることができ
る。
れているフィールド酸化シリコン膜９ａは、半導体領域
３ａの膜厚よりも大きくすることにより、ＳＯＩ基板４
における絶縁膜２と接触している形状とすることができ
る。
【００８９】そのため、フィールド酸化シリコン膜９ａ
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
は、その両側の半導体領域３ａどうしを完全に電気的に
分離することができる。
【００９０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００９１】たとえば、ＳＯＩ基板における半導体領域
に、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、バイポーラトラン
ジスタまたはＭＯＳＦＥＴとバイポーラトランジスタを
組み合わせたＢｉＭＯＳあるいはＢｉＣＭＯＳ構造など
の種々の半導体素子を組み合わせた態様のものを形成し
た半導体集積回路装置およびその製造技術とすることが
できる。
に、ＭＯＳＦＥＴ、ＣＭＯＳＦＥＴ、バイポーラトラン
ジスタまたはＭＯＳＦＥＴとバイポーラトランジスタを
組み合わせたＢｉＭＯＳあるいはＢｉＣＭＯＳ構造など
の種々の半導体素子を組み合わせた態様のものを形成し
た半導体集積回路装置およびその製造技術とすることが
できる。
【００９２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９３】（１）．本発明の半導体集積回路装置の製
造技術によれば、基体の上に絶縁膜を介して半導体素子
が形成されている半導体領域が設けられているＳＯＩ基
板において、前記半導体領域は、相対的に厚膜の半導体
領域とそれよりも薄膜の半導体領域とから構成されてお
り、厚膜の半導体領域の表面の選択的な領域に設けられ
ているフィールド酸化シリコン膜の下部は絶縁膜に接触
されておらず、薄膜の半導体領域の表面の選択的な領域
に設けられているフィールド酸化シリコン膜の下部は絶
縁膜に接触されている。
造技術によれば、基体の上に絶縁膜を介して半導体素子
が形成されている半導体領域が設けられているＳＯＩ基
板において、前記半導体領域は、相対的に厚膜の半導体
領域とそれよりも薄膜の半導体領域とから構成されてお
り、厚膜の半導体領域の表面の選択的な領域に設けられ
ているフィールド酸化シリコン膜の下部は絶縁膜に接触
されておらず、薄膜の半導体領域の表面の選択的な領域
に設けられているフィールド酸化シリコン膜の下部は絶
縁膜に接触されている。
【００９４】したがって、薄膜の半導体領域の領域にお
いて、フィールド酸化シリコン膜と絶縁膜とが接触して
いることにより、完全に素子分離ができる。
いて、フィールド酸化シリコン膜と絶縁膜とが接触して
いることにより、完全に素子分離ができる。
【００９５】また、厚膜の半導体領域の領域において、
フィールド酸化シリコン膜と絶縁膜とが接触していない
状態とすることにより、隣接する半導体領域に共通的に
給電ができる。
フィールド酸化シリコン膜と絶縁膜とが接触していない
状態とすることにより、隣接する半導体領域に共通的に
給電ができる。
【００９６】（２）．本発明の半導体集積回路装置の製
造技術において、ＳＯＩ基板における厚膜の半導体領域
と薄膜の半導体領域とは容易な製造工程により形成でき
ると共に、それらの半導体領域の選択的な領域に形成す
るフィールド酸化シリコン膜は同一工程により形成する
ことができるので、容易な製造工程で半導体集積回路装
置を製造することができる。
造技術において、ＳＯＩ基板における厚膜の半導体領域
と薄膜の半導体領域とは容易な製造工程により形成でき
ると共に、それらの半導体領域の選択的な領域に形成す
るフィールド酸化シリコン膜は同一工程により形成する
ことができるので、容易な製造工程で半導体集積回路装
置を製造することができる。
【００９７】（３）．本発明の半導体集積回路装置の製
造技術において、薄膜の半導体領域には、ＤＲＡＭ、Ｆ
ＲＡＭまたはＳＲＡＭなどのメモリセルあるいはロジッ
ク回路を構成している半導体素子を形成し、厚膜の半導
体領域には、メモリセルまたはロジック回路の周辺回路
を構成しているＭＯＳＦＥＴまたはバイポーラトランジ
スタなどの半導体素子を形成することができる。
造技術において、薄膜の半導体領域には、ＤＲＡＭ、Ｆ
ＲＡＭまたはＳＲＡＭなどのメモリセルあるいはロジッ
ク回路を構成している半導体素子を形成し、厚膜の半導
体領域には、メモリセルまたはロジック回路の周辺回路
を構成しているＭＯＳＦＥＴまたはバイポーラトランジ
スタなどの半導体素子を形成することができる。
【００９８】その結果、完全な素子分離ができている半
導体領域にメモリセルあるいはロジック回路を構成して
いる半導体素子が配置できると共に、給電ができる半導
体領域にメモリセルまたはロジック回路の周辺回路を構
成している半導体素子が配置できる。その結果、小面積
の領域に各々の半導体素子を配置することができ、また
半導体素子におけるｐｎ接合のリーク電流の低減および
容量の低減に加えて、給電ができる厚膜の半導体領域に
おける例えば入力保護素子での半導体領域に流れた過電
流の回収などができるので、リフレッシュ時間の向上化
などの種々の電気特性が優れた高性能な半導体集積回路
装置を製造することができる。
導体領域にメモリセルあるいはロジック回路を構成して
いる半導体素子が配置できると共に、給電ができる半導
体領域にメモリセルまたはロジック回路の周辺回路を構
成している半導体素子が配置できる。その結果、小面積
の領域に各々の半導体素子を配置することができ、また
半導体素子におけるｐｎ接合のリーク電流の低減および
容量の低減に加えて、給電ができる厚膜の半導体領域に
おける例えば入力保護素子での半導体領域に流れた過電
流の回収などができるので、リフレッシュ時間の向上化
などの種々の電気特性が優れた高性能な半導体集積回路
装置を製造することができる。
【００９９】（４）．本発明の半導体集積回路装置の製
造技術において、相対的に薄膜の半導体領域には、ＤＲ
ＡＭ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるい
はロジック回路を構成している半導体素子を形成し、相
対的に厚膜の半導体領域には、メモリセルまたはロジッ
ク回路の周辺回路を構成しているＭＯＳＦＥＴまたはバ
イポーラトランジスタなどの半導体素子を形成すること
ができる。それにより、メモリセルまたはロジック回路
が形成されている相対的に薄膜の半導体領域の上の配線
膜と、周辺回路が形成されている相対的に厚膜の半導体
領域の上の配線膜との段差を低減することができる。
造技術において、相対的に薄膜の半導体領域には、ＤＲ
ＡＭ、ＦＲＡＭまたはＳＲＡＭなどのメモリセルあるい
はロジック回路を構成している半導体素子を形成し、相
対的に厚膜の半導体領域には、メモリセルまたはロジッ
ク回路の周辺回路を構成しているＭＯＳＦＥＴまたはバ
イポーラトランジスタなどの半導体素子を形成すること
ができる。それにより、メモリセルまたはロジック回路
が形成されている相対的に薄膜の半導体領域の上の配線
膜と、周辺回路が形成されている相対的に厚膜の半導体
領域の上の配線膜との段差を低減することができる。
【０１００】したがって、配線膜パターンを形成する際
のフォトリソグラフィ技術におけるフォトレジスト膜の
感光の際に焦点深度に余裕を持たせることができること
により、容易な製造工程とすることができると共に微細
加工を行うことができる。
のフォトリソグラフィ技術におけるフォトレジスト膜の
感光の際に焦点深度に余裕を持たせることができること
により、容易な製造工程とすることができると共に微細
加工を行うことができる。
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程を示す断面図である。
置の製造工程を示す断面図である。
【図８】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
【図１０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１１】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１２】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程を示す断面図である。
集積回路装置の製造工程を示す断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１７】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程を示す断面図である。
集積回路装置の製造工程を示す断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図２２】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示す断面図である。
路装置の製造工程を示す断面図である。
【図２３】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程を示す断面図である。
集積回路装置の製造工程を示す断面図である。
【図２４】本発明のさらに他の実施の形態である半導体
集積回路装置の製造工程を示す断面図である。
集積回路装置の製造工程を示す断面図である。
１ 半導体基体 ２ 絶縁膜 ３ 半導体領域 ３ａ 半導体領域 ３ｂ 半導体領域 ４ ＳＯＩ基板 ５ 酸化シリコン膜 ６ 窒化シリコン膜 ７ フォトレジスト膜 ８ 酸化シリコン膜 ９ フィールド酸化シリコン膜 ９ａ フィールド酸化シリコン膜 １０ メモリセル １１ ＭＯＳＦＥＴ １２ 絶縁膜 １３ 配線膜 １４ ＣＭＯＳＦＥＴ １５ ＭＯＳＦＥＴ １６ ＭＯＳＦＥＴ １７ バイポーラトランジスタ １８ ＭＯＳＦＥＴ １９ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ６１８Ｆ
Claims (9)
- 【請求項１】 基体の上に絶縁膜を介して半導体素子が
形成されている半導体領域が設けられているＳＯＩ基板
を備え、前記半導体領域は、第１の半導体領域と、この
第１の半導体領域よりも薄膜の第２の半導体領域とから
構成されており、前記第１の半導体領域の表面の選択的
な領域に設けられているフィールド酸化シリコン膜の下
部は前記絶縁膜に接触されておらず、前記第２の半導体
領域の表面の選択的な領域に設けられているフィールド
酸化シリコン膜の下部は前記絶縁膜に接触されているこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置であ
って、前記第１の半導体領域は、給電が行われているこ
とを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置であって、前記第２の半導体領域は、ＤＲＡＭ、Ｆ
ＲＡＭまたはＳＲＡＭなどのメモリセルあるいはロジッ
ク回路を構成している半導体素子が設けられており、前
記第１の半導体領域は、前記メモリセルまたは前記ロジ
ック回路の周辺回路を構成しているＭＯＳＦＥＴまたは
バイポーラトランジスタなどの半導体素子が設けられて
いることを特徴とする半導体集積回路装置。 - 【請求項４】 基体の上に絶縁膜を介して半導体領域が
設けられているＳＯＩ基板であって、前記半導体領域と
して、第１の半導体領域と、この第１の半導体領域より
も薄膜の第２の半導体領域とから構成されているＳＯＩ
基板を用意し、前記第１の半導体領域および前記第２の
半導体領域の選択的な領域にフィールド酸化シリコン膜
を形成することにより、前記第１の半導体領域の表面の
選択的な領域に形成されるフィールド酸化シリコン膜の
下部は前記絶縁膜に接触されておらず、前記第２の半導
体領域の表面の選択的な領域に形成されるフィールド酸
化シリコン膜の下部は前記絶縁膜に接触されている構造
のフィールド酸化シリコン膜を形成する工程と、 前記第１の半導体領域および前記第２の半導体領域に半
導体素子を形成する工程とを有することを特徴とする半
導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法であって、前記第１の半導体領域および前記第２
の半導体領域に半導体素子を形成する工程は、前記第２
の半導体領域にはＤＲＡＭ、ＦＲＡＭまたはＳＲＡＭな
どのメモリセルあるいはロジック回路を構成している半
導体素子を形成し、かつ前記第１の半導体領域には前記
メモリセルまたは前記ロジック回路の周辺回路を構成し
ているＭＯＳＦＥＴまたはバイポーラトランジスタなど
の半導体素子を形成する工程であることを特徴とする半
導体集積回路装置の製造方法。 - 【請求項６】 請求項４または５記載の半導体集積回路
装置の製造方法であって、ＳＯＩ基板の製造工程とし
て、 半導体基体の表面に絶縁膜を介在させて半導体領域を形
成する工程と、 前記半導体領域の表面の選択的な領域に熱酸化処理によ
り酸化シリコン膜を形成する工程と、 前記酸化シリコン膜を取り除くことにより、その領域に
前記酸化シリコン膜が形成されていない前記半導体領域
の膜厚よりも薄膜の半導体領域を形成する工程とを有す
ることを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項４または５記載の半導体集積回路
装置の製造方法であって、ＳＯＩ基板の製造工程とし
て、 半導体基体の表面に絶縁膜を介在させて半導体領域を形
成する工程と、 前記半導体領域の表面の選択的な領域を選択エッチング
することにより、その領域に選択エッチングされていな
い前記半導体領域の膜厚よりも薄膜の半導体領域を形成
する工程とを有することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項８】 請求項４または５記載の半導体集積回路
装置の製造方法であって、ＳＯＩ基板の製造工程とし
て、 半導体基体の表面の選択的な領域に酸素のイオン注入深
さを調節する例えば窒化シリコン膜またはフォトレジス
ト膜などの膜を形成する工程と、 前記半導体基体の上から前記半導体基体の中に酸素をイ
オン注入する工程と、 前記半導体基体を熱処理して、前記半導体基体の中にイ
オン注入されている酸素の領域に酸化シリコン膜を形成
することにより、前記酸素のイオン注入深さを調節する
膜が形成されていない前記半導体基体における前記酸化
シリコン膜の表面の半導体領域の膜厚よりも薄膜の半導
体領域である前記酸素のイオン注入深さを調節する膜が
形成されている前記半導体基体における前記酸化シリコ
ン膜の表面の半導体領域を形成する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項９】 請求項４または５記載の半導体集積回路
装置の製造方法であって、ＳＯＩ基板の製造工程とし
て、 半導体基体の表面に絶縁膜を介在させて半導体領域を形
成する工程と、 前記半導体領域の表面の選択的な領域にエピタキシャル
成長法により半導体領域が堆積しない膜を形成する工程
と、 前記半導体領域の表面が露出している領域に選択エピタ
キシャル成長法で半導体領域を形成することにより、そ
の領域に前記エピタキシャル成長法で半導体領域が堆積
しない膜が形成されている前記半導体領域の膜厚よりも
厚膜の半導体領域を形成する工程とを有することを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304820A JPH09148583A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7304820A JPH09148583A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09148583A true JPH09148583A (ja) | 1997-06-06 |
Family
ID=17937654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7304820A Pending JPH09148583A (ja) | 1995-11-22 | 1995-11-22 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09148583A (ja) |
-
1995
- 1995-11-22 JP JP7304820A patent/JPH09148583A/ja active Pending
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