CN1014012B

CN1014012B - 电流源技术

Info

Publication number: CN1014012B
Application number: CN89102528A
Authority: CN
Inventors: 吉恩·约瑟夫·高德恩茨
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1988-05-23
Filing date: 1989-04-21
Publication date: 1991-09-18
Also published as: CA1296395C; EP0399126A1; HK79794A; JPH0223719A; KR930000482B1; CN1038001A; JP2534353B2; BR8902365A; KR890017887A; DE68910964D1; DE68910964T2; EP0399126B1; PH25883A; MY103880A

Abstract

一电路，包括七个NPN晶体管，一个肖特二极管和一些电阻，信号从输入级到输出级的连接是直接从输入电路晶体管的基极连到下输出晶体管的基极的，该电路以其集电极发射极连线与输入晶体管的发射极电阻并联，输入晶体管接收加给电路的输入信号。两个晶体管与输入端相接，提供一个NOR电路，尽管对倒相电路如果电路结构要求简单化，也可单独使用一个晶体管。两个输出晶体管组成一个推挽输出级。

Description

本发明涉及半导体数字电路。

Dansky和Norsworthy的美国专利№4，605，870“高速低功率电流控制的门电路”表示被连接成三种不同电路的六个NPN晶体管、一个电阻和一个低势壘肖特基（Schottky）二极管LB。对每种情况，推挽电路的下输出晶体管的集电极被一个PNP晶体管所驱动。其基极与发射极被短接，做成为一个基极-集电极二极管，该二极管具有把输入信号耦合给推挽输出级下输出晶体管的基极的能力。该基极-集电极二极管PNP晶体管要承载相当大的电流，采用本发明的电路可减小此电流。

本发明之目的是采用电流源技术，以得到低功耗高性能（延迟小于1ns）的双极电路。本发明的门电路提供优异的功耗特性。按照本发明的一个门电路提供优异的速度功率乘积，它在采用+5V和OV电源的门阵列的生产程序中可与CMOS和BICMOS相比美。

图1示出采用多个NPN晶体管接成根据本发明电路的一个门电路。

图2示出图1的一种改型。

图1示出根据本发明的一个电路，该电路包括：七个NPN晶体管T1-T7、Schottky二极管SD、电阻R1-R4和RB、 B+端点C以及VCC端点G。所有的晶体管没有像Dansky等人所述那样使其基极-发射极电路短接。其信号从输入级被连到输出级是直接从输入电路的晶体管T2的基极到下输出晶体管T3的基极。晶体管T2以集电极连线与输入晶体管T1和T6的发射极、电阻R3并联，T1和T6接收自端点A和B加给电路的输入信号，输入级由晶体管T1、T2、T5、T6和T7组成。晶体管T1和T6与输入端A和B相接，以提供一个可能的NOR（或非）电路，尽管对倒相电路如果电路要求简单化，T1和T6中的一个也可单独胜任。晶体管T2、T5和T7构成这5个晶体管的输入级。晶体管T3和T4构成推挽输出级。晶体管T4作为一个拉起发射极跟随器。二极管SD提供从晶体管T3的基极到其集电极的耦合能力。

电阻R1接在1.9V电势B+端点C与接点J之间，接点J又与晶体管T5的基极和电阻R2的上端相接。电阻R2的另一端通过接点K与晶体管T1的集电极相接。晶体管T1的基极与图1电路的输入端A相接。端点A是图1电路的两个输入端A和B中的一个。晶体管T1的发射极与晶体管T6的发射极一起通过接点P与电阻R3的一端相接，电阻R3的另一端接地。接点P还与晶体管T2的集电极相接。晶体管T2的发射极通过电阻R4接地。接点G连接在电源VCC和晶体管T4、T5和T7的集电极之间。晶体管T5和T7的基极共同连接到电阻R1和R2之间的接点J，用以接收由晶体管T1和T6建立的电压，该电压响应于由端点A和B上输给它们的基极电压。晶体管T5的发射极通过接点K与晶体管T1和T6的集电极以及输出晶体管T4的基极相接。如上所述，晶体管T6的集电极与接点K相接，基极与输入端B相接，而发射极与接点P相接。晶体管T2的集电极也与接点P相连接，电流IR4经接点P流过晶体管T2。这构成了大电流电路。晶体管T2的基极与接点M相接，其发射极与电阻R4的上端相接，另一端接地。晶体管T7的发射极经过电阻RB与接点M连接。这构成了小电流电路。接点M与晶体管T2和T3的基极相连接。接点M经过Schottky二极管SD连接到接点H，接点H与图1电路的输出端F相接。这构成了开关装置，晶体管T4的集电极与端点G相接，其基极与接点K相接，其发射极与接点H相接。晶体管T3的集电极与接点H相接，其基极与接点M相接，而其发射极接地。该电路组成一个NOR电路，在该电路的输出端F有响应输入信号A和B而变化的输出信号（ A＋B）。晶体管T3和T4连接成推挽电路。

图1的数字NOR门设计成以晶体管T2、T3、T4、T5和T7经常在高-低电平间变化着的做为在输入端A和B的输入信号电平的函数的电流电平下保持开通而工作，使输出晶体管T4随着在端点A或B上的输入信号的变化而高速运算。注：在端点F的NOR输出如下。

F＝ A＋B

图1所示电流源门电路的特征在于：一个推挽输出级，该输出级包括晶体管T3和T4，他们是间断工作的，也即该电路的两个输出信号可以被连成一体，一个电路的性能不为另一个电路的间断所干扰。

当输入端A降为低电压（0.2V）时，晶体管T1必然截止，导致晶体管T4导通。因而建立起二进制的“1”电平（大约1.2 V）。晶体管T7检测到该电压的分压，致使大约10μA的偏置电流阻值大约为40KΩ的电阻RB馈给晶体管T2和输出晶体管T3。因为晶体管T2的集电极上的电压为地电平，该晶体管T2将饱和，这决定了输出端的下降跃变。

当输入端A的电压上升时，T1将迅速导通，使电流从其基极流经电阻R3和晶体管T2的集电极。然后，T2的基极上的电压急速上升，由表达式表明如下：

V_BT2＝V_BET2+I_T2＊R₄

产生的I_T2电流峰值对提升T2发射极的电势是转折点，这要求V_BT2产生欲求的陡峭上升，响应于电流峰值，V_BT2使接点M的电压上升。接点M的电压使晶体管T3的基极电势上升，使T3导通。晶体管T5被用来增强I_T2电流的峰值，确保晶体管T1集电极上的电压不至下降太低，而导致饱和。一旦输出下降到一低值（大约0.25V），而晶体管T1工作在有源区，随着在接点C至接点J的电阻R1和从接点J至地点的电阻R2及R3分压器两端的IR压降的下降使晶体管T1发射极电流下降足够低，使其功率保持在低水平。应注意：调整晶体管T1的增益，可容许晶体管T4在低电平（大约40μA）导通，确保当上拉时速度快。在接点F处于低电平时，电路消耗的功率将依赖于入地的电流〔I_GND〕，如表达式所定义的

I_GND（低电平）＝I_R3+I_R4+I_EE（T3）

此处，IR4为直流电流，IEE为T3的发射极电流。IEE（T3）只在很短时间内是高的，因而减小了该电路的功耗。

电阻R2的阻值是这样选取的，以确保输出为低电平，也即增益等于（R1+R2）/R3，使得I值很低（大约30μA）。电流IEE（T3）依赖于晶体管T3发射极的面积、并且也被保持在一低值。此电路的设计思想之关键是使T2发射极的面积尽可能的大，以使在直流情况下，反射给晶体管T3的电流最小。如前揭示，电流I_R4（直流）对电流尖峰的产生是临界状态。当一个电流尖峰产生时，由IR压降（I×R₄乘积）所代表的电压是造成T3电流尖峰的原因。

降低输入端A的电压达到高电平工作，以致晶体管T₁因此而截止，容许晶体管T4基极电压上升。在端点F的输出，将建立一个+1.2V的高电平。可实现集电极在输出端F的推挽信号的间断，因零电平是非控制状态。（输出晶体管T3的低电平的电流被限制在大约0.5μAmax，因为晶体管T2和T3的反射效应，以及因为有效基极电流I_RB对晶体管T3和T4的减少。）图示的门电路可将工作范围扩展到先进的晶体管技术包括BICMOS，采用公开的电流源电路（T7、T2和T3）的概念，来建立晶体管T3和T4的互补输出。

图1中所有的晶体管均为NPN晶体管。电阻R1的阻值大约为1.75KΩ，R2大约为1.25KΩ，电阻R3的阻值大约为2KΩ，R4大约为0.5KΩ，而RB的阻值大约为40KΩ。电压VCC大约为5.0V，但可在1.9-5.0V的范围之内。电路工作原理：

A＝1时，

假定A为二进制的“1”。端点A值为正，大约1.2V，晶体管T1导通。分压（R1+R2/R3保持T4导通，同时T3导通，R1+R₂＝3KΩ，R3＝2KΩ，通常人们希望在T3中有大电流，但由于T1导通，接点K被保持在1～1.2V的低电平，如上所述，因通过T7和RB的电流低，使T3保持低电流。在接点P的电压大约为0.4V。被导通的晶体管T1，在集电极发射极电路有一个大约为0.15V的电压降。

A＝0时，

假定当A降为“0”时，T1、T3、T2和T4导通。T1立刻截止，因而接点K上升到大约1.9V，T4再次导通，而接点F则为1.2V。因为接点K已上升到大约1.9V，接点J上升，提高了通过晶体管T7、流过电阻RB和接点M的电流，进入接点M的电流在此分开，流到T2和T3，基极输入电路。电阻RB很大，足以限制进入接点M的电流。因而以T2的饱和及T3的小电流导通维持T2和T3的导通，因为通过RB的有限电流被分成T2和T3两支，而T2和T3工作在不易被激励的状态。

A＝1（第二次）

接点A再次上升，使T1快速导通。所以，有一个流过R3的击发电流，导致接点P上升。同时增加流过R4的电流，也使T2的发射极和基极电势上升。提高接点M，使T3迅速导通，所以输出端F从1.2V被急速下拉到大约0.1V。R1和R2同R3的分压电路再次提供一个电势，当R4上的压降IR保持低电流时，以提高 T2发射极电势来保持T2的低电流。

表1

电路诸接点的高和低电压电平

接点高低

A 1.2V 0.2V

F 1.2 0.1

K 1.9 1.0

M 0.8 0.8

P 0.4 0.4

图2示出图1电路就倒相电路形式的一种改型，如有要求，它可被用来做为如图1的一个门。已加上一个开关SW1，以便说明当要求有一个门电路时，电路中可包括晶体管T6。

图2的第二个改型是将电阻RB连接到接点N，不再接到接点M。接点N通过一个NPN晶体管T8与接点M相接，T8的基极与接点N相接，其集电极与接点M相接，在它的基极集电极电路中加一个Schottky二极管SD1，把它接成正向导通的方向从接点N到接点M。晶体管T8的发射极与接点H相接。此外，在晶体管T3的基极集电极电路中包括一个Schottky二极管SD2。二极管正向导通的方向从接点M到接点H。图2电路的工作原理与图1的相同，只是接点H和端点F的电压，当其处于低电平时，其电势比图1的高些，不是0.2V，而是0.7V电势。

Claims

1、一种高速低功率电流控制逻辑系统，其中第一级包括用于接收逻辑输入信号并提供与之响应的输出电流的输入逻辑装置(T1、T6)；以及具有输入节点(M)的输出级，用于提供响应所述输入节点信号的输出信号(F)，所述系统其特征为：

一开关装置，具有小电流电路(T7、RB)和大电流电路(T2、R4)，所述大电流电路包括运载输入逻辑装置的输出电流，所述小电流电路响应所述大电流电路中电流变化在其两端提供快速的电位变化；

将所述小电流电路的所述快速电位变化耦合给所述输出级的所述输入的装置；

所述第一级包括具有连接的控制输入端(A、B)用于接收所述逻辑输入信号的第一晶体管(T1)和与所述第一晶体管相串联的电压分压电路(R1、J、R2)；

所述开关装置包括晶体管(T7)，该晶体管具有与所述电压分压电路相连的控制输入端，以接收反映流过所述第一晶体管的电流的信号，以及与连接所述节点(M)的高阻抗通道(RB)相连的输出电路；

所述大电流晶体管(T2)与所述第一晶体管相串联并具有与所述节点相连的控制输入端。

2、一种高速低功率电流控制逻辑系统，其特征在于包括：

a）许多晶体管，包括第一、第二、第三、第四、第五和第六晶体管（T1、T2、T3、T4、T5、T6和T7），每个所述晶体管具有基极、集电极和发射极;

b）许多电阻，包括第一、第二、第三、第四和第五电阻（R1、R2、R3、R4和RB），每个所述电阻具有一端和另一端;

c）第一输入端子、第二输入端子，和第三、第四输出端子（A、B、C、G、F）和接地点;

d）第一、第二、第三、第四和第五节点（B、J、K、M、P）;

e）所述第三和第四端子（C和G）连接偏置电位;

f）所述第一电阻（R1）连接在所述第三端子（c）和所述第二节点（J）之间，所述第二节点连接所述第五和第七晶体管（T5、T7）的所述基极及所述第二电阻（R2）的所述一端;

g）所述第二电阻（R2）的所述另一端通过所述第三节点（K）连接所述第一晶体管（T1）的所述集电极，所述第一晶体管（T1）的所述基极连接所述第一输入端子（A），所述第一晶体管（T1）的所述发射极通过所述第五节点（P）连接所述第六晶体管（T6）的所述发射极和所述第三电阻（R3）的所述一端，该电阻所述另一端连接所述接地点;

h）所述第四节点（G）连接所述第四、第五、第七晶体管（T4、T5、T7）的所述集电极;

i）所述第五晶体管（T5）的所述发射极通过第三节点（K）连接所述第一和第六晶体管（T1、T6）的所述集电极以及第四晶体管（T4）的所述基极;

j）所述第六晶体管（T6）的所述基极连接所述第二输入端子（B）;

k）所述第五和第七晶体管（T5、T7）的所述基极连接于所述第一和第二电阻（R1、R2）之间的所述第二节点（J），以接收所述第一和第六晶体管（T1、T6）响应它们基极电压所确定的电压，所述基极电压由所述第一和第二输入端子（A和B）确定;

l）所述第二晶体管（T2）的所述集电极也连接所述第五节点（P），所述第二晶体管（T2）的所述基极连接所述第四节点（M），所述第二晶体管（T2）的所述发射极连接所述第四电阻（R4）的所述一端，所述第四电阻的所述另一端连接所述接地点;

m）所述第七晶体管（T7）的所述发射极通过所述第五电阻（RB）连接所述第四节点（M），所述第四节点（M）连接所述第二和第三晶体管（T2、T3）的所述基极;

n）所述第四节点（M）通过肖特基二极管（SD）连接所述第一节点（H），所述第一节点连接所述输出端子（F）;

o）所述第四晶体管（T4）集电极连接所述端子（G），基极连接所述第三节点（K），发射极连接所述第一节点（H）;

p）所述第三晶体管（T3）集电极连接所述第一节点（H），基极连接所述第四节点（M），发射极连接所述接地点;

q）所述第三和第四晶体管（T3、T4）连接成推挽结构，对所述第五端子（F）提供输出。

3、一种高速低功率电流控制逻辑系统，其特征在于包括：

a）许多晶体管，包括第一、第二、第三、第四、第五、第七和第八晶体管（T1、T2、T3、T4、T5、T7、T8），每个具有基极，集电极和发射极;

b）第一、第二、第三、第四和第五电阻（R1、R2、R3、R4和RB），每个具有一端和另一端;

c）第一输入端子（A），第三和第四端子（C和G），输出端子（F）和接地点）;

d）第一、第二、第三、第四、第五和第六点（H、J、K、M、P和N）;

e）具有正极和负极的肖特基二极管（SD1）;

f）所述第三和第四端子（C和G）连接偏置电位;

g）所述第一电阻（R1）连接于所述第三端子（C）和所述第二节点（J）之间，所述第二节点连接所述第五和第七晶体管（T5、T7）的所以基极以及所述第二电阻（R2）的所述一端;

h）所述第二电阻（R2）的所述另一端通过所述第三节点（K）连接所述第一晶体管（T1）的所述集电极;

i）所述第一晶体管（T1）的所述基极连接所述输入端子（A）;

j）所述第一晶体管（T1）的所述发射极通过所述第五节点（P）连接所述第三电阻（R3）的所述一端，所述第三电阻另一端连接所述接地点;

k）所述第四端子（G）连接所述第四、第五和第七晶体管（T4、T5、T7）的所述集电极;

l）所述第五和第七晶体管（T5、T7）的所述基极连接于所述第一和第二电阻（R1、R2）之间的所述第二节点（J），以接收所述第一晶体管（T1）响应所述输入端子（A）的输入而确定的电压;

m）所述第五晶体管（T5）的所述发射极通过所述第三节点（K）连接所述第一晶体管（T1）的所述集电极以及所述第四晶体管（T4）的所述基极;

n）所述第八晶体管（T8）的所述集电极连接所述第四节点（M），所述第八晶体管（T8）的所述基极连接所述第六节点（N），所述第八晶体管（T8）的所述发射极连接所述第一节点（H）;

o）所述第二晶体管（T2）的所述集电极也连接所述节点（P），所述第二晶体管（T2）的所述基极连接所述第四节点，所述第二晶体管（T2）的所述发射极连接所述第四电阻（R4）的所述一端，所述第四电阻（R4）的所述另一端连接所述接地点，所述第七晶体管（T7）的所述发射极通过所述第五电阻（RB）连接所述第六节点（N），所述第六节点（N）连接所述第八晶体管（T8）的所述基极以及所述肖特基二极管（SD1）的所述正极;

p）所述肖特基二极管（SD1）的所述负极连接所述第四节点（M）;

q）所述第四晶体管（T4）集电极连接所述第三端子（G），基极连接所述第三节点（K），发射极连接所述第一节点（H）;

r）所述第三晶体管（T3）集电极连接所述第一节点（G），基极连接所述第四节点（K），发射极连接所述接地点。

4、根据权利要求4所述的逻辑系统，其特征在于：

所述第四节点连接第二肖特基二极管（SD2）的正极，该二极管负极连接所述第一节点（H），该节点连接所述输出端子（F）;

所述第三和第四晶体管（T3、T4）连接成推挽结构，为所述输出端子（F）提供输出。