JPH0263318A

JPH0263318A - Ｍｏｓからｅｃｌへのレベル変換回路

Info

Publication number: JPH0263318A
Application number: JP1134486A
Authority: JP
Inventors: Hiep V Tran; ヒープ　ブイ．トラン
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-05-27
Filing date: 1989-05-26
Publication date: 1990-03-02
Also published as: US5343093A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】従来の技術及び問題点ＭＯＳ　（金属酸化物半導体）（これは０ＭＯ３（相補
形金属酸化物半導体）を含む）からＥＣＬ（エミッタ結
合論理回路〉へのレベル変換回路は、ＭＯ３回路に伴う
電圧レベルをＥＣｌ−回路と両立性を持つレベルに変え
る。第１ａ図は夫々ＭＯ８及びＥＣＬ装置のＮ　Ｉ■と
時間との関係により、スイッチングの変化を示している
が、ＭＯ３電圧は論理高から論理低まで、約ＶＣＣから
ＶＥＥまで約５ポルｌ〜の範囲に口って変化する。第１
ａ図は、ＥＣＬ電圧が、ＭＯＳレベルに伴うよりも可成
り低い論理高から論理低の範囲であることをも示してい
る。ＥＣＬの範囲は典型的には約０．８ボルト又はそれ
より小さい。

ＭＯＳレベルからＥＣＬレベルへ変換する典型的な回路
が第１ｂ図に示されているが、この図はＭＯＳトランジ
スタ差動対３を示す回路図であり、この差動対は、バイ
ポーラ・トランジスタ６のコレクタに接続されたトラン
ジスタ２及び４で構成される。トランジスタ６が電流源
どして作用する。

トランジスタ６のエミッタが抵抗１２に接続され、この
抵抗がアースに接続されており、トランジスタ６のベー
スが基準電圧節Ｖｒｅｆｌ、：接続されている。抵抗８
及び１０が回路の供給電１１である■ＣＣと対３の関連
するトランジスタの間に接続されている。出力電圧節Ｖ
ｏｕｔが抵抗１０とトランジスタ４の間に接続されてい
る。インバータ１４が入力ＩＩＶ　ｉ　ｎ並びに１−ラ
ンジスタ４のゲート１８に接続され、正しく動作する時
、Ｖｉｎからの信号の反転をゲート１８に送る。トラン
ジスタ２のゲート１６が節Ｖｉｎに接続され、■ｉｎか
ら非反転信号を受取る。

第１ｂ図の差動対３はそれ自身を通る電流を切換え、−
膜内に入力ゲートの負荷が高く、従ってスイッチング速
度が低い。８　ｉ　Ｃ０Ｍ５　（バイポーラ相補形金属
酸化物半導体）方法によって得られるアースされたｐ形
基板内のボディ効果の高い領域で作用するｎチャンネル
・トランジスタ２゜４が、第１ａ図に示す回路の電流駆
動能力を茗しく下げ、そのスイッチング速度を更に遅く
する。

−膜内にボディ効果はｎブヤンネル・トランジスタの基
板がソースよりも低い電位にあり、その為トランジスタ
の闇値電圧を高めることを指す。

ゲート１６．１８に非対称信号が加わり、その結果第１
図の両方のトランジスタ２．４をターンオフ（これらの
トランジスタが第１図では開いたスイッチとして示され
ている）することにより、トランジスタ６のコレクタ・
ベース接合に順バイアスが生ずる可能性がある。−旦コ
レクタ・ベース間が順バイアスされると、ベース電圧が
可成り低下し、ベース電流に電流スパイクが発生する。

従って、ＭＯ８Ｏ２Ｏ３方のトランジスタ２．４がター
ンオフされることによるコレクタ電圧の低下が、第１図
の節■ｒｅｆに接続された基準電Ｌ（線を通じて誤動作
の雑音を招く。

この発明の目的は新規で改良されたＭＯＳからＥＣＬへ
のレベル変換回路を提供することである。

この発明の別の目的は新規で改良された相補形動作を行
なうＭＯＳからＥＣＬへのレベル変換回路を提供するこ
とである。

この発明の上記並びにその他の目的、その他の特徴及び
利点は、以下図面について詳しく説明するところから明
らかになろう。該当する場合、参照数字は一貴して用い
られている。

問題点を解決する為の手段及び作用この発明の上に述べた目的が、電流源に接続された差動
対を形成する第１及び第２のトランジスタを有する、０
ＭＯ８（相補形金属酸化物半導体）をも含めたＭＯＳ　
（金ｊＩｌｌＩＩＩ化物半導体）からＥＣＬへのレベル
変換回路によって達成される。この対の第１のトランジ
スタはダイオードとして構成されていて、それ自身の基
準電圧レベルを供給すると云う点で、自己基準作用をす
る。この代りに、ダイオードに構成した第１の１−ラン
ジスタがダイオードである。

この発明のこの他のいくつかの実施例は、この回路と技
に種々の論ＰＩ！、１能を実現する様に、差動対の第２
のトランジスタの入力に対する論理回路となる。

実施例第２図について、この発明の第１の好ましい実施例を説
明する。第２図は、バイポーラ・トランジスタ２４と、
そのベースをそのコネクタに結合してダイオードとして
構成したトランジスタ２６から構成されるエミッタ結合
のバイポーラ差動トランジスタ対２１を示す。ｌ−ラン
ジスタ２４，２６のエミッタが、定電流源２８の第１の
端子に接続され、その第２の端子が回路のアースに接続
されている。トランジスタ２６のコレクタとベースがダ
イオードとして構成したバイポーラ・トランジスタ３０
のエミッタに接続され、Ｉ−ランジスタ３０のベースが
出力節ｏ　ｕ−ｒのところでそのコレクタに接続されて
いる。トランジスタ３０のコレクタ及びベースが抵抗３
２の一方の端子に接続され、その他方の端子がＶｃｃ、
即ち回路の供給電圧に接続されている。トランジスタ２
４のコレクタが抵抗３４の第１の端子に接続され、その
第２の端子がＶＣＣに接続される。ｎチャンネル・（−
ランジスタ２０及びｎチャンネル・トランジスタ２２で
構成されるＣＭＯＳインバータ２３の入力（トランジス
タ２０．２２の共通ゲート）が入力節ＩＮに接続され、
その出力（トランジスタ２０゜２２の共通のドレイン）
がトランジスタ２４のベースに接続されている。トラン
ジスタ２０のソースが出力節０ＬＩＴのところでトラン
ジスタ２４のコレクタに接続される。トランジスタ２２
のソースが回路のアースに接続される。

ＣＭＯＳインバータ２３は直結入力駆動器として作用し
、これがバイポーラ差動対２１と共に、回路の出力スイ
ッチング速度を速くする。第１図の回路は節ＩＮのとこ
ろに１個のＣＭＯ３入力信号しか必要とせず、ＩｆＪＯ
ＵＴ及びＯＵＴに相補形の出力信号を発生する。この回
路はエミッタ結合論理回路（ＥＣＬ）を使うから、供給
電圧及び抵抗３４．３２の数値は、トランジスタ２４．
２６を飽和させない様に選ばれている。

動作について説明すると、節ＩＮの論理低の入力により
、トランジスタ２０がターンオンになり、トランジスタ
２２がターンオフになる。従って、トランジスタ２４が
オンであって、トランジスタ２４．２６のエミッタは、
トランジスタ２６のエミッタ・ベース電圧を逆バイアス
する様な電圧レベルにあって、トランジスタ２６．３０
をターンオーツにする。この為、論理高の電圧ＶＣＣが
節ＯＵＴに現われる。抵抗３４には、定電流源２８を通
る電流Ｉに等しい電流が流れる。節ＯＵＴの電圧は大体
Ｖｃｃ−（ＩｘＲ３４）に等しい。ここでＲ３４は、国
際単位系（８１）を仮定すると、オームで表わした抵抗
３４の数値である。節ＯＵＴのこの電圧は論理低に対応
するものにすることができる。

入力節ＩＮの高電圧により、トランジスタ２０がターン
オフ、トランジスタ２２がターンオンになる。トランジ
スタ２２がトランジスタ２４のベースを低にするから、
トランジスタ２４がターンオフになる。ｆｌｌｌ）ＯＬ
ＪＴはＶｃｃであり、これは論理高の電圧レベルに対応
する。節０ＬＩＴは大体Ｖｃｃ−（［ｘＲ３２）に等し
い電圧レベルになる。

ここでＲ３２は３１単位を仮定して、オームで表わした
抵抗３２の数値である。節ＯＵＴの雷ｒｔは論理低レベ
ルに対応する。

図示のように、第２図の回路は差動対２１に対する自己
基準電圧レベルを持っていて、トランジスタ２４及び２
６の間で相補形動作のオン／オフ状態を作る。この相補
形動作の為、ベース・コレクタ結合は、回路の動作中、
常に逆バイアスされている。

第３図はこの発明の第２の好ましい実施例の回路図であ
る。第２図のトランジスタ２０．２２で構成されたＣＭ
ＯＳインバータ２３を２つのｐチＶンネルＭＯＳトラン
ジスタ３６．３８にＶ１換えである。トランジスタ３６
．３８が共通のドレインを持ち、これがトランジスタ２
４のベースに接続される。トランジスタ３８のソースが
第ＯＵＴに接続され、トランジスタ３６のソースがトラ
ンジスタ２４のエミッタに接続される。トランジスタ３
８のゲートが節ＩＮに接続され、トランジスタ３６のゲ
ートが回路のアースに接続され、トランジスタ３６が常
にオンになる様にしている。

動作について説明すると、入力節ＩＮに論理低レベルが
あると、１−ランジスタ３８．２４がターンオンになり
、トランジスタ２４のエミッタ電圧を、トランジスタ２
６を逆バイアスする様なレベルに高める。節ＯＵＴは、
論理高レベルに対応するＶＣＣの電位にある。節ＯＵＴ
は大体ＶＣＣ（ＩＸＲ３４）の電位にある。

節ｒＮに論理高レベルがあると、トランジスタ３８がタ
ーンオフになる。従って、節０ＬＪＴがＶＣＣの電位に
あり、これは論理高に対応し、これに対しＴｉ０ＬＪＴ
は杓Ｖｃｃ−（ＩｘＲ３２）の電位にあり、これは−即
低レベルに対応する。

第３図の回路は節ＩＮの入力静電容量の負荷を更に減少
する。この代りに、能動負荷としてのトランジスタ３６
を抵抗の様な受動負荷に置換えることができる。

第４図は第２図に示したこの発明の変形としてのこの発
明の第３の好ましい実施例の回路図で゛ある。第２図の
節ＩＮが今瓜は入力節Ａと記すものに置換えられている
。トランジスタ２２のソースをアースに接続する代りに
、トランジスタ２２のソースがｎチャンネル・トランジ
スタ４２のドレインに接続される。トランジスタ４２の
ゲートが節Ｂに第２の入力を持つ。トランジスタ４２の
ソースが回路のアースに接続される。更に、ｐチャンネ
ル・トランジスタ４０はｎチャンネル・トランジスタ４
２とゲートが共通である。トランジスタ４０のソースが
出力節ＡＸＢに接続されるが、これはこの出力節に対し
、第２図の節ＯＵＴの代りに使われる符号である。トラ
ンジスタ４０のドレインがトランジスタ２４のベースに
接続される。

出力節ＡＸＢが、第２図の出力節ＯＵＴの代りに使われ
る符号である。節ＡＸＢ及び節ＡＸＢが、節Ａ及びＢの
入力に対して行なわれる論理動作を反映していることに
注意されたい。

動作について説明すると、この回路は、節Ａ及びＢの入
力に対し、節ＡＸＢではナンド動作を行ない、節ＡＸＢ
ではアンド動作を行なう。第４ａ図は真理表を示してお
り、入力Ａ及びＢの論理値に対応して、出力１１５ＡＸ
Ｂ及びＡＸＢの論理値を示している（Ｏ″は論理低の対
応し、“１”は論理高に対応する）。節Ａが論理低であ
ると、トランジスタ２０．２４がターンオンになる。こ
れによってトランジスタ２４のエミッタ電圧が上昇し、
その結果トランジスタ２６．３０がターンオフになる。

節Ｂの論理値には無関係に、第４ａ図の表に示すように
、ＡＸＢは、大体Ｖｃｃ−（ＩＸＲ３４）に対応する論
理低の値を持つ。Ａ＝“０″状態の間、トランジスタ２
６．３０がｉ１１所されるから、節ＡＸＢは論理高状態
になる。更に、Ａ＝”０”状態の間、トランジスタ４０
がターンオンである間、Ｉ・ランジスタ２２が遮断され
る。

論理高の偵が節Ａに現われ、論理低の値が節Ｂに現われ
ると、トランジスタ２４のベースが高に浮き、その結果
トランジスタ２４がターンオンになり、節ＡＸＢを低に
引張る。トランジスタ２６゜３０が遮断され、従って、
節ＡＸＢは論理高に対応する電圧レベルである。ｍＡ及
びＢの入力が両方とも高であると、トランジスタ２４が
ターンオフになり、節ＡＸＢが高に引張られる。この時
、抵抗３２に電流が流れ、節ＡＸＢが論理低になる。

節ＡＸＢの電圧は大体Ｖｃｃ−（ＩＸＲ３２）に等しい
。

第５図はこの発明の第４の好ましい実施例の回路図であ
る。この図は第２図に示す回路の変形である。然し、ｐ
チャンネル・トランジスタ４６のドレインがトランジス
タ２４のソースに接続され、そのソースが節Ａ＋８に接
続される。この＃Ａ＋８が、第２図の節ＯＵＴの代りに
用いられる符号である。史に、即Ａ十Ｂか、弼２凶Ｕ）
即ＵＵＩり代りに用いられている。トランジスタ４６の
ゲートが節Ａに接続される。第２図の節ＩＮの代りに、
使われる符号が節Ｂである。図示の様に、この回路は２
つの入力Ａ及びＢを持ち、出力Ａ＋８及びＡ＋８は、回
路の入力Ａ及びＢに対して行なわれた動作を示す。更に
、ｎ　−）　ｔｙンネル・トランジスタ４４はトランジ
スタ４６とゲートが共通であり、そのドレインがトラン
ジスタ２４のゲートに接続されている。トランジスタ４
４のソースがアースに接続される。

動作について説明すると、節Δ十Ｂは入力Ａ及びＢに対
してオア動作を行ない、節Ａ＋８は入力Ａ及びＢに対し
てノア動作を行なう。第５ａ図はこの回路が行なう動作
の真理表である。０は論理低に対応し、１は論Ｊ！ｌ高
に対応する。節Ａ及び節Ｂが論理低に対応する電圧レベ
ルにある時、トランジスタ２０．４６とトランジスタ２
４がターンオンになる。トランジスタ２２．４４がター
ンオフになる。従って、節Ａ＋８は、論理低に対応する
電圧の値を持ち、これは大体ＶＣＣ−（ＩＸＲ３４）に
等しい。トランジスタ２４のベースは、トランジスタ２
６．３０がターンオフになる様な電圧レベルに上昇する
。従って、節Ａ＋Ｂは高い電圧レベルにある。滲入が低
い電圧レベルにあって節Ｂが高い電圧レベルにある時、
トランジスタ４６．２２がターンオンになる。トランジ
スタ２０．４４がターンオフになる。従って、節Ａ＋８
の電圧は高い電圧レベルに引張られる。抵抗３２に電流
が流れ、従って節Ａ＋８の電圧は論理低に対応するレベ
ルである。節Ａ＋８の電圧は大体Ｖｃｃ−（ＩｘＲ３２
）に等しい。節Ａが高い電圧レベルにあって、節Ｂが低
い電圧レベルにある時、トランジスタ４６．２２が遮断
される。トランジスタ２０．４４がターンオンになり、
この結果トランジスタ２４がターンオフになる。従って
、第Ａ＋Ｂの電圧の値は論理高に対応する。抵抗３２が
電流を通し、節Ａ＋８の電圧は論理低の値に対応し、こ
れは大体Ｖｃｃ−（ＩｘＲ３２）に等しい。節Ａ及びＢ
の両方が論理高レベルにある時、トランジスタ４６．２
０が遮断であり、トランジスタ２２．４４がターンオン
である。この結果、トランジスタ２４がターンオフにな
り、論理高に対応する電圧の値が節Ａ＋８に現われる。

この電圧は人体Ｖｃｃに等しい。電流が抵抗３２を通り
、節Ａ十Ｂの電圧は論理低の値であり、これは大体Ｖｃ
ｃ−（ＩＸＲ３２）に等しい。

第６図は第３図に示した回路の変形であるこの発明の第
５の好ましい実施例である。節Ａが、第３図の節ＩＮに
置換えられた符号である。ｐチャンネル・トランジスタ
４８が追加され、そのドレインがトランジスタ２４のベ
ースに接続され、そのソースが節ＡＸＢに接続されてい
る。節ＡＸＢが、第３図の出力ＯＵＴの代りである。節
Ｂがトランジスタ４８のゲートに接続され、節ＡＸＢが
第３図の節ＯＵＴの代りの符号である。節ＡＸＢ及び１
Ｉｉ５ＡＸＢの符号が、節Ａ及びＢに対する回路の動作
を反映している。Ｊ６８図は回路の動作の真理表である
。ｍＡ及びＢが論理低に対応するレベルにある時、トラ
ンジスタ３８．３６，４．８がオンである。これによっ
てトランジスタ２４がターンオンになり、従って節ＡＸ
Ｂが論理低になる。

トランジスタ２４のエミッタは七分＾く、抵抗３０．２
６を遮断する。従って、節ＡＸＢは論理高の値である。

節Ａが論理低の値であって、節Ｂが論理高の値である時
、トランジスタ３８．３６がターンオンになり、トラン
ジスタ４８がターンオフになる。従って、節△×８は論
理低であり、節ＡＸＢは論理高である。節Ａが論理高に
対応する電圧レベルにあって、節Ｂが論理低に対応する
電圧レベルにある時、トランジスタ４８．３６がターン
オフであり、トランジスタ３８が’１ａｉｒされる。

この為、節Δ×Ｂは論理低の値になる。抵抗３２に電流
が流れず、従って節Ａ　Ｘ　Ｂは論理高レベルである。

第八及びＢが論理高レベルに対応する値である時、トラ
ンジスタ３８．４８がターンオフであり、トランジスタ
３６がターンオンである。

従って、トランジスタ２４が遮断され、節ＡＸＢは論理
高レベルにある。電流が抵抗３２に流れ、節ＡＸ［３は
論理低レベルであるが、これは人体Ｖｃｃ−（ＩＸＲ３
２）に等しい。

第７図はこの発明の第６の好ましい実施例の回路図であ
るが、これは第３図に示した回路の変形である。然し、
第３図の節ＩＮは節Ｂと符号を変えており、ｐチャンネ
ル・トランジスタ５０を追加し、そのドレインをトラン
ジスタ３８のソースに接続し、そのソースを節Ａ＋Ｂに
接続しである。

節Ａ＋８が第３図のｌ０ＵＴに代わるものである。

節Ａ＋１３が第３図のｌｌ０ＬＪＴの代りであり、トラ
ンジスタ５０のゲートが第八に接続される。滲入十Ｂ及
び節Ａ＋８が１ｆｌＡ及びＢに対して行なわれる回路の
動作を反映している。

動作について説明すると、節Δ及びＢが論理低レベルで
あると、トランジスタ５０．３８がターンオンになる。

トランジスタ３６もオンである。

従って、トランジスタ２４がターンオンになり、節Ａ　
＋　８　ハ人体Ｖｃｃ−（ＩｘＲ３２）に等しい論理低
レベルにある。トランジスタ２６．３０がトランジスタ
２４のエミッタの高い電圧レベルの為にオフであるから
、節Ａ＋８は論理高レベルである。節Ａが論理低レベル
で節Ｂが論理高レベルであると、トランジスタ５０がタ
ーンオンになり、トランジスタ３８がターンオフになる
。トランジスタ３６もオンである。この結果、トランジ
スタ２４のベースが低に引張られ、こうして１〜ランジ
スタ２４を遮断する。従って、ＷＪＡ＋−Ｂは大体ＶＣ
Ｃに等しい高い電圧レベルにある。電流が抵抗３２に流
れ、この結果、節Ａ＋Ｂは人体Ｖｃｃ（ＩＸＲ３２）に
等しい低い電圧レベルにある。

ｍＡが高い電圧レベルでＩＩＢが低いミルレベルである
と、トランジスタ５０がターンオフになり、トランジス
タ３８がターンオンになる。トランジスタ３６もターン
オンになる。従って、ｉ〜ランジスタ２４のベースが低
に引張られ、１−ランジスタ２４を遮断する。従って、
論理高にλｊ応する低い電圧が節Ａ＋８に現われる。電
流が抵抗３２に流れ、この為、節Ａ・＋Ｂの電圧は、大
体Ｖｃｃ−（ＩＸＲ３２）に等しい論理低レベルになる
。節Ａ及びＢが論理高レベルである時、トランジスタ５
０．３８が１％される。トランジスタ３６がターンオン
になり、こうしてトランジスタ２４のべ−スを低に引張
る。従って、節Ａ＋８は論理高レベルである。電流が抵
抗３２に流れ、箪Ａ＋Ｂは人体Ｖｃｃ−，（ＩＸＲ３２
）に等しい論理低レベルになる。第７図によって行なわ
れる論理動作の真理衣が第７ａ図に示されている。

第８図はこの発明の第７の好ましい実施例の回路図であ
るが、これは第２図に示す回路の変形である。然し、ト
ランジスタ２０のソースを１１ＯＵ丁に接続する代りに
、このソースがダイオードとして構成されたバイポーラ
・トランジスタ５２のエミッタに接続されている。この
ベースとコレクタが回路の供給電圧Ｖｃｃに接続される
。この回路接続により、差動対２１の出力ｍ０ＬＩＴ及
びＯＵＴに対する容量性口筒が減少する。

第９図はこの発明の第８の好ましい実施例の回路図であ
る。この実施例はダイオードとして構成したトランジス
タ２６．３０と差動対を構成するｐチャンネル・トラン
ジスタ５６を用いている。

抵抗３４がトランジスタ５６のソースとＶｃｃの間に接
続され、抵抗３２がトランジスタ３０のコレクタとＶｃ
ｃの間に接続される。電流源２８がトランジスタ５６の
ドレイン及びトランジスタ２６のエミッタに接続される
。入力節ＩＮがトランジスタ５６のベースに接続され、
出力節０ＬＩＴがトランジスタ５６のソースに接続され
、出力１０Ｕ丁がトランジスタ３０のベースに接続され
る。

ｒｆＪＩＮに論理低入力があると、トランジスタ５６が
ターンオンになり、ｆＨＯＵ丁に論理低に対応する電圧
を発生する。抵抗３２に電流が流れず、従って論理高レ
ベルが節ＯＵＴに現われる。節ＩＮの論Ｐｌｉ高により
、この入力では、トランジスタ５６及び抵抗３４に電流
が流れないから、ｗＪｏ　ｔ、を丁に論理高が発生され
る。これに対応して、節ＯＵＴには論ｉ１’　ａｔが現
われる。

第１０図は第９図に示した回路の変形であるこの発明の
第９の好ましい実施例を示す。第９図の節ＩＮを節Ａと
符号を代えてあり、ｐｆｐンネル・トランジスタ６０を
追加して、ｎチャンネル・トランジスタ６０のソースが
トランジスタ５６ソースに接続され、トランジスタ６０
のドレインがトランジスタ５６のドレインに接続されて
いる。

トランジスタ６０のゲートが節８１．：Ｊｌ続される。

第９図の節ＯＵｉよ節Ａｘｅと符号を変えてあり、節Ｏ
ＵＴは節ＡＸＢと符号を変えてあって、節Ａ及びＢに対
する回路の動作を反映している。節Δ又はＢの何れかに
論理低の電圧があると、節Ａ×８に論理低が発生され、
節ＡＸＢに論理高が発生される。節Ａ及び８の両方が論
理高であると、節ＡＸＢに論理高が発生され、それに対
応して節Ａ×８に論理低レベルが発生される。

第１１図はこの発明の第１０の好ましい実施例の回路図
であるが、これは第９図の変形である。

第９図のトランジスタ５６を直列接続のｐ″ＦＦヤンネ
ルランジスタ６４．６６に置換えである。

第９図のｆｆ１ｏＩＪＴは節ＡＸＢと符号を変え、第９
図の節ＯＵＴは節Ａ＋８と符号を変えである。この図で
はトランジスタ２６が省略されているが、随意選択によ
ってそれを追加して、回路の安定性を高めることができ
る。動作について説明すると、節Ａ又はＢの何れかが論
理高であると、節Ａ＋Ｂに論理高が発生され、節Ａ十Ｂ
に論理低が発生される。これは何れかのトランジスタＡ
又はＢのオフ状態の為である。両方の節Δ及びＢが論理
低であると、節Ａ十Ｂが論理低になり、節Ａ十Ｂが論理
高になる。これはトランジスタ６４．６６がターンオン
し、トランジスタ３０がターンオフになるからである。

この発明を好ましい実施例について詳しく説明したが、
この説明が例にすぎず、この発明を制約１６ものと解し
てはならないことを承知されたい。

以上の説明から、当業者であれば、この発明の実施例の
細部に種々の変更を加えることができること、並びにこ
の発明のこの他の実施例が容易に考えられることは云う
までもない。例えば、Ｍ　ＯＳトランジスタの代わりに
、別の形式の電界効果トランジスタをＭ　ＯＳ　ｌ−ラ
ンジスタの代りに用いてもよい。更に、差動対の入力に
論理ゲートの様な別の論理素子を接続してもよい。更に
、ダイオードとして構成した全てのトランジスタは、ダ
イオードに置換えてもよい。この様な全ての変更並びに
この他の実施例もこの発明の範囲内であることを承知さ
れたい。

以上の説明にＩＩＱ連して更に下記の項を開示する。

（１）Ｎ流源と、該電流源に接続された差動対を構成す
る第１及び第２のトランジスタとを有し、該第１のトラ
ンジスタはダイオードとして構成されていてそれ自身の
基準電圧レベルを供給ηる様に自己基準となる０ＭＯ３
を含むＭＯＳから［Ｃ１−へのレベル変換回路。

（２）　　（１）項に記載したＭＯＳからＥＣＬへのレ
ベル変換回路に於いて、第２のトランジスタの入力に接
続されたインバータを含むＭＯＳからＥＣ１−へのレベ
ル変換回路。

＋３）　　（２）項に記載したＭＯＳからＥＣＩへのレ
ベル変換回路に於いて、インバータがＣＭＯＳインバー
タであるＭＯＳからＥＣＬへのレベル変換回路。

（４１（２）　］［Ｅ載したＭｏＳからＥＣＬへのレベ
ル変換回路に於いて、インバータにダイオードとして構
成したトランジスタが接続されているＭＯＳからＥ　Ｃ
Ｌへのレベル変換回路。

（５）　　（１１項に記載したＭＯＳからＥＣＬへのレ
ベル変換回路に於いて、前記対の第１のトランジスタと
直列に接続された、ダイオードとして構成される第２の
トランジスタを含０ＭＯ８からＥＣＬへのレベル変換回
路。

（６）　　（１１項に記載にしたＭＯＳからＥＣＬへの
レベル変換回路に於いて、第２のトランジスタがバイポ
ーラ・トランジスタであり、更に、第２のトランジスタ
のベース及び電流源に接続された第１の電界効果のトラ
ンジスタを有するＭＯＳからＥＣＬへのレベル変換回路
。

＋７）　　（６）項に記載したＭＯＳからＥＣＬへのレ
ベル変換回路にノρいて、百ダ１に接続しで、前記第１
の電界効果トランジスタに接続された第２及び第３の電
界効果トランジスタを含むＭＯＳからＥＣＬへのレベル
変換回路。

（８）　　（３）項に記載したＭＯＳからＥＣＬへのレ
ベル変換回路に於いて、前記ＣＭＯＳインバータのゲー
トと共通のゲートを含む第１の電界効果トランジスタ、
及び前記ＣＭＯＳインバータに接続さ秩た第２の電界効
果トランジスタを含むＭＯＳからＥＣＬへのレベル変換
回路。

（９）　　（３１項に記載したＭＯＳからＥＣＬへのレ
ベル変換回路に於いて、ＣＭＯＳインバータに接続され
た第１の電界効果トランジスタを有し、該第１の電界効
果トランジスタ番よ、前記対の第２のＬ−ランジスタに
接続された第２の電界効果トランジスタと共通のゲート
を持つＭＯＳからＥＣＬへのレベル変換回路。

（１０）　　（６）項に記載したＭＯＳからＥＣＬへの
レベル変換回路に於いて、第２の電界効果トランジスタ
及び第３の電界効果トランジスタを並列に接続して、前
記第１の電界効果トランジスタ及び前記対の第２のトラ
ンジスタのベースの両方に接続したＭＯＳからＥＣＬへ
のレベル変換回路。

ｆｌｌ）　　（１）項に記載したＭＯＳからＥＣｌ−へ
のレベル変換回路に於いて、少なくとも１つの論理菰躍
を含む論理回路を前記対の第２のトランジスタの第１及
び第２の端子に接続したＭＯＳからＥＣ［へのレベル変
換回路。

（１２）電流源に接続された差動対を形成づるトランジ
スタを含むＭＯＳからＥ　Ｃｌ−へのレベル変換回路を
説明した。一方のトランジスタはダイオードとして構成
されていて、それ自身の基＊ｌｌリレベル供給すると云
う意味で自己基準である。

４、図面の１！！１里な説１１第１ａ図はＭ　ＯＳ及びＥＣＬ装置に対する電圧対時間
のスイッチング変化を示ずグラフ、第１ｂ図は従来のＭ
ＯＳからＥＣＬへのレベル変換回路の回路図、第２図は
この発明の第１の好ましい実施例の回路図、第３図はこ
の発明の第２の好ましい実施例の回路図、第４図【よこ
の発明の第３の好ましい実施例の回路図、第４ａ図は第
４図に対するＶｔ理表、第５図はこの発明の第４の好ま
しい実施例の回路図、第５ａ図は第５図の真理衣、第６
図はこの発明の第５の好ましい実施例の回路図、第６ａ
図は第６図の真理衣、第７図はこの発＋９１の第６の好
ましい実施例の回路図、第７ａ図は第７図の真理衣、第
８図はこの発明の第７の好ましい実施例の回路図、第９
図はこの発明の第８の好ましい実施例の回路図、第１０
図はこの発明の第９の好ましい実施例の回路図、第１１
図はこの発明の第１０の好ましい実施例の回路図である
。

主な符号の説明２１：差動対２４．２６．３０：トランジスタ２８：電流源

Claims

【特許請求の範囲】

（１）電流源と、該電流源に接続された差動対を構成す
る第１及び第２のトランジスタとを有し、該第１のトラ
ンジスタはダイオードとして構成されていてそれ自身の
基準電圧レベルを供給する様に自己基準となるＣＭＯＳ
を含むＭＯＳからＥＣＬへのレベル変換回路。