JPH02181514A - 集積化デジタル増幅器およびこれを備える集積回路 - Google Patents

集積化デジタル増幅器およびこれを備える集積回路

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JPH02181514A JP1290946A JP29094689A JPH02181514A JP H02181514 A JPH02181514 A JP H02181514A JP 1290946 A JP1290946 A JP 1290946A JP 29094689 A JP29094689 A JP 29094689A JP H02181514 A JPH02181514 A JP H02181514A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル増幅器およびこれを備える集積回路
に関する。さらに詳細には、バイポーラトランジスタに
接続される少なくとも１つの電界効果トランジスタを主
な構成要素とする半導体集積回路増幅器に関する。さら
に具体的には、電界効果トランジスタがＣＭ　ＯＳ　（
ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌ　０ｘｉｄｅ　
Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型であるＢ　ｉ　ＣＭＯ
８集積回路等の、相補型電界効果トランジスタおよびバ
イポーラトランジスタを含む集積回路に関する。本発明
は、特に、負荷回路に２進信号を送信するための集積回
路の出力端子に接続されたインターフェース増幅器（緩
衝増幅器）等の、情報処理システム中の送信デジタル増
幅器に応用される。例えば、負荷回路は、バス、あるい
は集積メモリとの接続線でよい。１つのバスに複数のデ
ジタル増幅器が接続される場合は、これら増幅器の各々
に、可能化信号により制御される高インピーダンスの第
３の論理状態を加える。この状態で、デジタル増幅器は
、別の増幅器からバスに送信された信号を干渉しないよ
うにバスとの電気的分離を確実に行う。本発明はまたこ
れらの増幅器にも関する。
従来の技術 人力要素としての電界効果トランジスタと、出力要素と
してのバイポーラトランジスタから構成される集積デジ
タル増幅器には、その負荷回路の容量が例えば、１０　
ｐＦのような比較的低い値を越えると機能が低下すると
いう問題がある。この解決法の１つは、電界効果トラン
ジスタに２つのバイポーラトランジスタを直列に接続す
る〔ダーリントン（Ｄａｒｌｉｎｇｔｏｎ）接続〕こと
である。増幅器中の信号の伝播時間を最適化するため、
バイポーラトランジスタのベース上に蓄積した電荷を除
去する。この除去は、トランジスタの各ベースを電源電
位、通常アースに接続する放電要素を用いて、バイポー
ラトランジスタの遮断期間中に行う。各放電要素は、バ
イポーラトランジスタの作動時にそのバイアスとして機
能する抵抗器であるか、抵抗器を使用していない増幅器
では電界効果トランジスタである。このような増幅器に
は、例えば、２００ρＦまで大きな負荷回路容量を許容
し、通常寸法のトランジスタしか必要としないという利
点がある。
より一般に、バイポーラトランジスタにそれぞれ接続す
る少なくとも２つの電界効果トランジスタから構成され
る従来のデジタル増幅器に同じ解決法を応用することに
より同じ利点が得られる。
このような増幅器のうち最も単純なものは、同じ入力信
号を受ける２つの相補型電界効果トランジスタを備える
。高レベルの増幅器用の電界効果トランジスタは２つの
カスケード接続されたバイポーラトランジスタに接続さ
れている。低レベルの増幅器用の電界効果トランジスタ
は、単一のバイポーラトランジスタに接続されている。
増幅器において、各バイポーラトランジスタのベースに
は容量性放電要素が備えられているが、これは抵抗器も
しくは電界効果トランジスタであってよい。
このような増幅器はアメリカ合衆国特許第４．６３８．
１８６号中に記載されている。
発明が解決しようとする課題 しかし、バイポーラトランジスタのカスケード接続には
、出力信号の振幅を小さくするという欠点がある。この
欠点は、例えば、２つのカスケード接続バイポーラトラ
ンジスタに各々接続された一対のトランジスタＣＭＯ３
から構成される増幅器を使用する場合にはっきりと現れ
る。バイポーラトランジスタのベース−エミッタ接合電
圧（ｖＢＥ）が領８ボルトに達することは公知である。
その結果、例えば、電源の電位がアースおよび＋５ボル
トであれば、出力信号は約１．６〜３．４ボルトの間を
変化する。言い換えれば、出力信号の振幅は約２．６ボ
ルト、すなわち、電源電圧（５ボルト）の約半分でしか
ない。このように振幅が小さくなった結果、まず第１に
、出力信号が雑音に対して非常に敏感になり、寄生信号
が増幅器の制御要素の機能を変え得るからである。第２
に、出力信号がＴＴＬ　（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒ
ａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ）技術により形成された
集積回路−例えば集積メモリーを備える負荷回路と適合
できなくなってしまう。この技術は、デジタル増幅器の
小さくなりすぎた出力信号では達成できない電位を必要
とするからである。
第３に、高い電源電圧を必要とする。このような要求は
、例えば３ボルトのようなより低い電源電圧を用いると
いう実際の傾向に反することになる。
また、第４に、例えば、２００　ｐＦ以上の非常に容量
の大きい負荷回路に増幅器を適合させるために、３つの
バイポーラトランジスタをカスケードに接続することは
不可能である。もう一つの非常に大きな影響は、出力信
号の低レベルが、低レベルの増幅器に用いられる各バイ
ポーラトランジスタの接合電圧ＶＢＩ！の基準電位、す
なわち通常アースと異なることである。多数の応用例で
電圧ＶＢＥは増幅器の負荷回路中に寄生電流を発生する
。例えば、負荷回路が多数のメモリセルから構成される
集積回路メモリであれば、漏れ電流は各メモリセルの転
送トランジスタを通過し、メモリセル中の漏れ電流全体
が比較的高い電位差を生じ、メモリの望ましい機能に支
障をきたすことになる。出力信号の低レベルをアースの
単一のＶＢＨに限定するため、低レベルの増幅器は通常
単一のバイポーラトランジスタにより形成され、高レベ
ルの増幅器は、前述のアメリカ合衆国特許第４．６３８
．１８６号に示されているように、ダーリントン接続に
より形成されている。従ってこれは増幅器の望ましい性
能を若干制限するものである。
アメリカ合衆国第４．４７６、４０３号において、増幅
器の出力回路も低レベルの増幅器用バイポーラトランジ
スタと、高レベルの増幅器用のダーリントン接続を形成
する２つのカスケード接続トランジスタを備える。低レ
ベルのバイポーラトランジスタは、約０．３ボルトの電
圧■。となるようにショットキ（ｓｃｈｏｔｔｋｙ）型
である。高レベルの増幅器に実施されるダーリントン接
続において、出力バイポーラトランジスタのベースを固
定電位に与える接続により、第１トランジスタの電圧Ｖ
Ｂ２はほとんど分路される。しかし、この特許に記載さ
れ説明されている接続分路の機能および制御は複雑で、
実施するのが難しく、ＴＴＬ技術にしか応用することは
できない。
課題を解決するための手段 本発明は、ＢｉＭＯ３またはＢＩＣＭＯ５増幅器中のカ
スケード接続トランジスタの利点を残し、かつ電源電圧
とほぼ等しい大きな振幅をもつ出力信号を得るための簡
潔で効果的な解決法を提供する。従ゲ乙本発明は、雑音
排除性とＴＴＬ技術との適合性を確実にし、低い電源電
圧の使用と、高および低レベルの増幅器のためのカスケ
ード接続バイポーラトランジスタ数の拡大を可能にする
。
本発明に従う集積化デジタル増幅器は、カスケード接続
バイポーラトランジスタに接続されて、入力信号に応答
する少なくとも１つの電界効果トランジスタを備え、こ
の接続が電界効果トランジスタでなされ、該トランジス
タのゲートは入力信号もしくはその反転信号を受けて、
上記バイポーラトランジスタが導通状態のとき、その導
通状態を確実にするものであることを特徴とする。
従って、本発明に従う集積回路は、すでに定義したよう
な少なくとも１つの増幅器を備えることを特徴とする。
本発明の特徴および利点は、添付の図面を参照にして例
として下記の実施例から明らかになるであろう。
実施例 添付図面に示した本発明に従う増幅器ｌＯの実施例は、
ＢｉＣＭＯ３型である。増幅器１０は例えば、２つの電
位Ｕａ　（アース）およびＵｂ（＋５ボルト）の間で電
気エネルギを供給されている。これらの増幅器は人力信
号ｅを受け、出力信号Ｓを出力する。Ｎ−ＭＯＳ）ラン
ジスタはＮで示し、Ｐ−ＭＯＳ）ランジスタはＰで、ま
たバイポーラトランジスタはＱで示す。
第１図および第２図は、本発明に従う同じ型の増幅器１
０の２つの例をそれぞれ示す。これらの図において、増
幅器１０は入力端子１１で入力信号ｅを受け、また出力
端子１２で出力信号Ｓを出力する。
第１図および第２図に示した増幅器は、２つの安定した
状態を有し、一対のＣＭＯ３）ランジスタＮａおよびＰ
ｂのゲート上に与えられる信号を反転出力するインバー
タを構成している。増幅器１０は、ＣＭＯ３）ランジス
タＮａおよびＰｂに関連する２つのセクション１０ａ、
１０ｂを有している。
第１図の増幅器１０中に、トランジスタＮａおよびｐｂ
は、ソースがアースされた第１トランジスタＮｌａおよ
びＮｉｂとそれぞれ直列である。換言すれば、トランジ
スタＰｂとＮｉｂ並びにトランジスタＮａおよびＮｌａ
は、直列のドレイン−ソース電流路を有する。トランジ
スタＮａのドレインは出力端子１２に接続され、トラン
ジスタＰｂのドレインは電源電位Ｕｂに接続されている
。トランジスタＮ　ａ　ＳＰ　ｂおよびＮｉｂのゲート
は入力端子１１に接続されて、入力信号ｅを受ける。ト
ランジスタＮｌａのゲートは反転入力信号ｅ＊を表すト
ランジスタｐｂのソースに接続される。電位Ｕｂは、カ
スケード接続された２つのバイポーラトランジスタｑ１
ｂおよびＱ２ｂのコレクタに与えられる。トランジスタ
Ｑｌｂは、トランジスタＰｂのソースに接続されたベー
スと、トランジスタＱ２ｂのベースに接続されたエミッ
タを備えている。出力端子１２は、トランジスタＱ２ｂ
のエミッタ、ならびにカスケード接続された２つのバイ
ポーラトランジスタＱｌａおよびＱ２ａのコレクタに接
続されている。トランジスタＱｌａはトランジスタＮａ
のソースに接続されたベースと、トランジスタスタＱ２
ａのベースに接続されたエミッタを備え、トランジスタ
Ｑ２ａのエミッタはアースに接続されている。言い換え
れば、トランジスタＱｌａおよびＱ２ａと、トランジス
タＱ１ｂおよびＱ２ｂとは、ダーリントン接続を形成す
る。トランジスタＱ２ａおよびＱ２ｂのベースは、２つ
の第２のトランジスタＮ２ａＳＮ２ｂのドレインにそれ
ぞれ接続され、これらのトランジスタのソースはアース
に接続されている。トランジスタＮ２ｂのゲートは入力
信号ｅを受け、トランジスタＮ２ａのゲートは反転入力
信号ｅＩを受ける。
動作時、入力信号ｅが論理レベル”０”をもつとき、ト
ランジスタＮａは遮断され、トランジスタＰｂは導通す
る。トランジスタＱｌａおよびＱ２ａが遮断されると、
トランジスタＱｌｂおよびＱ２ｂは導通する。トランジ
スタＮｌａおよびＮ２ａが導通し、トランジスタＱｌａ
およびＱ２ａのベースを放電すると、トランジスタＮｉ
ｂおよびＮ２ｂは遮断される。出力端子１２上の出力信
号Ｓは論理レベル“１”を有する。人力信号ｅが論理レ
ベル“１”を取るとき、トランジスタＰｂ。
Ｑ１ｂ、Ｑ２ｂは導通状態ではなくなる。反対に、トラ
ンジスタＮｉｂおよびＮ２ｂは導通し、バイポーラトラ
ンジスタＱｌｂおよびＱ２ｂそれぞれのベース上に作動
中蓄積された電荷をアースの方向に流す。セクション１
０ａ中で、トランジスタＮａ、Ｑ１ａ、Ｑ２ａは導通状
態となり、トランジスタＮｌａおよびＮ２ａは非導通状
態となる。出力信号Ｓは従って論理レベル“０”を取る
。
図示したような増幅器１０の第１の利点は、出力端子１
２に接続された負荷回路の非常に高い容量（例えば、２
００　ｐＦまで）にもかかわらず、適切に作動すること
ができる点である。第２の利点は、第１の利点を得るた
めに、増幅器１０のトランジスタの寸法を大きくする必
要がないことにある。しかし、論理状態゛′０”および
“１”に対応する出力信号の低および高レベルは、電位
ＵａおよびＵｂからそれぞれＶＢＥだけ離れた値となる
。ここで、ＶＢＩ：は、０．８ボルトに達するバイポー
ラトランジスタのベース−エミッタ接合電圧を意味する
。
本発明は、各セクションｌＱａ、ｌＯｂ中で、出力バイ
ポーラトランジスタＱ２　ａＳＱ２　ｂ各々のベースを
、第３電界効果トランジスタのドレイン−ソース電流路
を介して電源電位ｕｂにつなぐものである。ここで、上
記第３電界効果トランジスタの型式と制御は、出力に接
続されているバイポーラトランジスタが導通状態のとき
、その導電状態を確実にするようにする。図示した実施
例では、反転入力信号ｅ１および入力信号ｅをそれぞれ
受けるゲートを有する２つの第３トランジスタＰ３ａお
よびＰ３ｂを加えた。その結果、トランジスタＱｌａお
よびＱ２ａが導通ずるとき（ｅ　＝”　１　”）、トラ
ンジスタＰ３ａの導通により、０ボルトに非常に近い出
力信号Ｓの低レベルを維持するのに充分なベース電流を
トランジスＱ２ａ中に注入することができる。他方、ト
ランジスタＱｌｂおよびＱ２ｂが導通するとき（ｅ＝”
Ｏ’”）１、トランジスタＰ３ｂの導電が、トランジス
タＱ２ｂのベース電位を電位Ｕｂに達するまで急速に上
げ、出力端子１２は電位Ｕｂ　　ＶＢ！！（＋’ランジ
スタＱ２ｂの）となる。その結果、本発明に従う増幅器
１０の出力信号ＳはＵａ（０ボルト）にほぼ等しい低レ
ベルと、電源電圧Ｕｂから単一ＶＢＨの電位すなわち最
大０．８ボルト異なる高レベルを有する。このようにし
て、出力信号Ｓは優れた雑音排除性を有するので、ＴＴ
Ｌ型に適合する。さらに、各セクション１０ａ１１０ｂ
中に１つもしくは複数のカスケード接続トランジスタを
直列に加えれば、増幅器１０はその利点を有する。増幅
器１０は、各トランジスタＮａ、Ｐｂを少なくとも３つ
のカスケード接続バイポーラトランジスタに接続するこ
とにより、例えば、２００ｐＦ以上の非常に大きい負荷
容量に適合することができる。さらに、出力バイポーラ
トランジスタＱ２ａおよびＱ２ｂにトランジスタＰ３ａ
およびＰ３ｂを加えることにより、第１図に示した増幅
器１０により与えられた信号に類似した出力信号Ｓが与
えられる。
第２図に示した増幅器１０は、第１図に示した増幅器１
０の実施例の変形例であり、第１図と同じ要素は同じ参
照番号で示した。この変形例によれば、第１図のトラン
ジスタＮ　ｌ　ａ　ＳＮ　２　ａ　１Ｎ　ｌ　ｂ　ＸＮ
２ｂの代わりに、抵抗Ｒ１ａ、Ｒ２ａ、Ｒ１ｂ、Ｒ２ｂ
を用いた。抵抗Ｒ１ａおよびＲｌｂはトランジスタＮａ
およびＰｂと直列である。抵抗Ｒ１ａとＲ２ａはトラン
ジスタＱｌａおよびＱ２ａのベースを電位Ｕａにそれぞ
れ接続する。抵抗Ｒ１ｂおよびＲ２ｂは、トランジスタ
ｑ１ｂおよびＱ２ｂのベースをそれぞれトランジスタＮ
ａのドレインおよび出力端子１２に接続する。抵抗は、
バイポーラトランジスタが導通するとき、バイポーラト
ランジスタのバイアス要素として、またバイポーラトラ
ンジスタが遮断されたときバイポーラトランジスタのベ
ースの容量の放電要素として機能する。本発明は第１図
に記載したのと同じ方法で応用することができる。各出
力バイポーラトランジスタＱ２ａおよびＱ２ｂのベース
は電界効果トランジスタＰ３ａおよびＰ３ｂを介して電
位Ｕｂに接続される。トランジスタＰ３ａのゲートは、
トランジスタＰｂのソースに接続されて、反転入力信号
ｅ０を受ける。トランジスタＰ３ｂのゲートは入力端子
１１に接続されて入力信号ｅを受ける。
トランジスタＰ３ａの導通により、出力信号Ｓの低レベ
ルがアースに非常に近い値を有することが確保される。
トランジスタＰ３ｂの導通は出力信号Ｓの高レベルをＵ
　ｂ　−Ｖ、！！にする。同様に、各セクション１０ａ
および１０ｂ中に第３のバイポーラトランジスタを直列
にカスケード接続して、同じ利点を得ることも可能であ
る。
第３図に示す増幅器１０は、出力信号をバスに送るため
に設計され、バスの出力バッファと呼ばれる本発明に従
う第２型式の増幅器を成すものである。第２型式の増幅
器ＩＯは、３つの論理状態を有するが、第１図に示した
ような第１実施例の増幅器に基づいた構造である。第１
図と第３図で、同じ要素には同じ参照番号を付けた。第
３図において、増幅器１０は可能化信号Ｖ用の第２入力
端子１３を備え、この可能化信号Ｖは入力端子１１に与
えられる入力信号ｅに付加される。第２型式の増幅器Ｉ
Ｏは、特に、バッファ増幅器であり、その出力端子１２
は、図示した実施例では、第３図中の斜線で部分的に示
した集積回路ＩＣの出力端子に対応する。より一般的に
は、出力端子１２は、集積回路から離れた出力端子に接
続することもできる。出力端子１２は、図示したように
、外部バス１４と集積回路ＩＣの接続を目的とするもの
である。増幅器１０の２つのセクション１０ａ、ｌＯｂ
も、ゲートに入力信号ｅを受ける２つのＣＭＯ３）ラン
ジスタＮａおよびＰｂにより形成されている。これらト
ランジスタＮａおよびＰｂは、同様にトランジスタＮ１
ａおよびＮｉｂ、ならびにバイポーラトランジスタＱｌ
ａＳＱ２ａ　；　Ｑｌｂ、　Ｑ２ｂに接続される。トラ
ンジスタＮ１ａ、　Ｎ２ａＳＮｉｂ、　Ｎ２ｂは、第１
図と同じ方法で接続され、ゲートに可能化信号Ｖを受け
る追加トランジスタＮ’ｌａ　、　Ｎ’２ａ　、　Ｎ’
ｌｂ　、　Ｎ’２ｂとそれぞれ並列に配置されている。
トランジスタＮａのドレインは、ゲートに可能化信号Ｖ
を受けるトランジスタＰａを介して出力端子１２に接続
されている。トランジスタＰａのドレインは、ゲートに
可能化信号Ｖを受けるトランジスタＰ’ｂを介して電位
Ｕｂに接続されている。本発明によれば、出力バイポー
ラトランジスタＱ２ａ、　Ｑ２ｂは、それぞれトランジ
スタＰ３ａ、　Ｐ３ｂを介して電位Ｕｂに接続されてい
る。これらのゲートは第１図と同様に接続され、またそ
のドレイン−ソース電流路は、ゲートに可能化信号Ｖを
受ける２つの追加トランジスタＰ’３ａ　、　Ｐ３″ｂ
の電流路と直列である。
可能化信号Ｖが論理状態′１”のとき、トランジスタＰ
ａとＰ’ｂは非導通状態である。従って増幅器１０は非
動作状態となり、出力端子１２に与えられるあらゆる外
部信号に対して高インピーダンスを示す。この状態では
、増幅器１０は、バスに接続される別の増幅器ＩＯから
出力されるバス１４上へのいかなる信号伝送も妨害する
ことはない。可能化信号Ｖが論理状態“０”のとき、こ
の信号は第１図と共通の増幅器ＩＯのあらゆるトランジ
スタの正常な機能を許可し、人力信号ｅの反転した出力
信号Ｓを出力する。特にトランジスタＰ　’　３ａ　ｓ
　Ｐ　３’ｂは導通状態にあり、本発明に従うトランジ
スタＰ３ａとＰ３ｂの通常機能を可能にしていることに
留意されたい。
第４図および第５図は、本発明を適用することのできる
第３型式増幅器１０を示す。これらの増幅器はプリチャ
ージされたバス１５上のラインに接続され、プリチャー
ジバスの出力バッファと通常呼ばれている。このような
バス１５の存在は、第３図に示した増幅器１０と同様に
、３つの状態を有することを意味している。第３図に示
した増幅器１０のように、第４および第５図の増幅器１
０は人力信号ｅと可能化信号Ｖを受け、出力端子１２は
バス１５に接続されている。第３図のバス１４とは反対
に、第４および第５図中のバス１５は、通常電位Ｕｂに
対応する高いレベルまでプリチャージされる。このよう
に、第４および第５図中の増幅器１０は、従来のように
電位Ｕａ　（アース）しか受けない。
第４図に示した増幅器１００回路は第３図に示した増幅
器ｌＯのセクションｔＯａに対応する。これら２つの図
において、文字ａを除き、同じ要素には同じ参照番号を
付けた。出力端子１２は、直列に接続されたトランジス
タＰ、ＮおよびＮ１を介してアースに接続されている。
入力端子１１上の信号ｅは、トランジスタＮのゲート、
ならびにインバータ１６０入力に、与えられる。尚、こ
のインバータはトランジスタＮ１に反転入力信号ｅ０を
与える。
有効端子１３上の可能化信号ＶはトランジスタＰのゲー
トに与えられる。トランジスタＮのソースとトランジス
タＮ１のドレインとの接続ノードはバイポーラトランジ
スタＱｌに接続されている。バイポーラトランジスタＱ
１のコレクタは出力端子１２に接続され、またそのエミ
ッタは出力バイポーラトランジスタＱ２のベースに接続
される。トランジスタＱ２のエミッタはアースに接続さ
れ、そのコレクタは出力端子１２に接続される。そのベ
ースはトランジスタＮ２によりアースに接続され、直列
に接続された２つのトランジスタＰ３とＰ′３を介して
固定電位Ｕｃ　（例えば、＋３ボルト）に接続される。
トランジスタＮ１およびＮ２は、それぞれトランジスタ
Ｎ’ｌおよびＮ’２と並列に取り付けられる。トランジ
スタＮ１、Ｎ２およびＰ３のゲートは反転入力信号ｅ０
を受ける。トランジスタＰ、Ｎ’１、Ｎ”２およびＰ’
３のゲートは可能化信号Ｖを受ける。
可能化信号Ｖが論理状態゛′１″′のとき、トランジス
タＰおよびＰ″３は遮断されるのに対し、トランジスタ
Ｎ’１、Ｎ’２は導通状態となり、トランジスタＱ１お
よびＱ２のベース容量を放電する。増幅器１０の出力端
子１２は、バスに接続された別の増幅器によりバス１５
に出力された信号の送信を可能とするために高インピー
ダンス状態となる。第４図に示した増幅器１０が出力し
なければならないとき、可能化信号Ｖは論理状態“０”
を取る。このうな条件において、トランジスタＰおよび
Ｐ”３は導通状態となり、トランジスタＮ’１、Ｎ”ｌ
は遮断されて、トランジスタＮ５Ｑ１、Ｑ２、Ｎ１、Ｎ
２およびＰ３が正常に機能し、バスは人力信号ｅの論理
状態を取る。人力信号ｅが論理状態パ１′″のとき、ト
ランジスタＮ５Ｐ３、Ｑ１、Ｑ２は導通状態となり、ト
ランジスタＮ１とＮ２は遮断される。こうして、トラン
ジスタＮおよびＰはトランジスタＱ１のベース中への電
流の注入を可能とする。トランジスタＱ１およびＱ２は
この電流を増幅してバス１５により形成された容量の急
速な放電を可能にする。本発明に従い付加されたトラン
ジスタＰ３およびＰ’３なしでは、論理状態“１”の人
力信号に対応するバス１５の低レベルは、トランジスタ
Ｑ１およびＱ２の値２　ＶＢＥ、すなわち１．６ボルト
以下の値を有することになる。トランジスタＰ３および
Ｐ’３により、バス１５の低レベルは電位Ｕａの値、す
なわち、この場合にはアースに達することができる。前
述の増幅器と同様、トランジスタＰ３およびＰ’３は導
通して、バス１５が放電する間、バイポーラトランジス
タＱ２のベースに電流を注入する。注入された電流は約
数十マイクロアンペアであり、この結果生じた電力散逸
は非常に少ない。本発明により、バスに出力された信号
は雑音に排除性が大きく、ＴＴＬ技術に適合させること
ができる。さらに、本発明は、人力信号ｅを受けるトラ
ンジスタＮに接続されたバイポーラトランジスタの数に
関係なく、同じ利点を有する。
第５図は、第４図に示した増幅器１０の実施例の変形例
である本発明に従う増幅器１０を示す。第４および第５
図において、同じ構成要素は同じ参照番号で示す。この
変形例は、第５図の増幅器に、第１図に示した増幅器１
０のセクション１０ａと一部同じ構造を加えたものであ
る。プリチャージしたバス１５に接続された出力端子１
２は、一方でトランジスタＮおよびＮ１を介して、他方
で２つのバイポーラトランジスタＱ１およびＱ２と追加
バイポーラトランジスタＱ３とから構成される回路によ
り、供給電位Ｕａ（アース）に接続されるくすべてダー
リントン配置に従いカスケード接続される）。
トランジスタＮのソースとトランジスタＮ１のドレイン
との接続ノードは、トランジスタＱ１のベースに接続さ
れる。トランジスタＱ１のエミッタは追加トランジスタ
Ｑ３のベースに接続される。
出力トランジスタＱ２のエミッタはアースに、またトラ
ンジスタＱ２のベースはトランジスタＱ３のエミッタに
接続され、そして、トランジスタＱ２のコレクタはトラ
ンジスタＱ１およびＱ３と共に出力端子１２に接続され
ている。出力トランジスタＱ２のベースはトランジスタ
Ｎ２によりアースに、またトランジスタＰ３により固定
電位Ｕｃ（例えば、＋３ボルト）に接続される。トラン
ジスタＱ３のベースは電界効果トランジスタＮ３の作用
により、アースに放電される。入力端子１１上の入力信
号ｅと有効端子１３上の可能化信号ＶがＮＯＲゲート１
７に与えられ、その出力はトランジスタＮのゲートに直
接与えられ、インバータ１６を介してトランジスタＮ１
、Ｎ２、Ｎ３およびＰ３のゲートに与えられる。インバ
ータ１６とＮＯＲゲート１７はＣＭＯ３技術で構成され
れば有利である。
可能化信号Ｖが論理状態“ｌ”のときは、第５図の増幅
器１０はバス１５上に信号出力するために選択されてい
ない。トランジスタＮは遮断され、トランジスタＮ１は
トランジスタＱｌのベースがアースにあるように導通す
る。トランジスタＱｌ。
Ｑ２およびＱ３は遮断され、これらのベースはトランジ
スタＮｌ５Ｎ２およびＮ３によりそれぞれ放電される。
バス１５により形成された同等の容量は電位Ｕｂに対応
する高レベルまでプリチャージされたままである。増幅
器１０がバス１５上に信号出力しなければならない場合
には、可能化信号Ｖは論理状態“０”を取る。入力信号
が論理状態“１”のとき、増幅器は前述の状態のままで
ある。反対に、入力信号ｅが論理状態“０”のとき、ト
ランジスタＮおよびＲ３は導通し、トランジスタＮ１、
Ｎ２およびＮ３は遮断される。トランジスタＱ１、Ｑ３
およびＱ２は導通して、バス１５により形成される容量
を放電する。トランジスタＰ３の働きにより、バスは放
電し、電位Ｕａの値、すなわち０ボルトに達することが
できる。
以上記載した実施例中の電位ｕｂおよびＵｃが異なって
も、２つの等しい値ＵｂおよびＬＪｃについて機能が同
じであることは明らかである。同様に、カスケード接続
された３つのバイポーラトランジスタのグループを示す
第５図の変形例を、図示した別の増幅器１０に適用する
ことができる。さらに、第５図の変形例が、第１図に示
した増幅器１０のセクション１０ａから考案されたよう
に、第２図に示した増幅器のセクション１０ａの変形で
あってもよい。言い換えれば、第５図中のトランジスタ
Ｎ１、Ｎ２およびＮ３の代わりに、抵抗Ｒ１、Ｒ２およ
びＲ３を使用することができる。放電要素として抵抗と
トランジスタを組合わせたものを同じカスケード接続ト
ランジスタグループ中に作製することができることも明
らかである。最後に、第４および第５図では、バス１５
は例えば、＋５ボルトを有する高さｕｂ＝ｏボルトまで
プリチャージできることにも留意されたい。
−ＩＩＩＱ的に、以上の説明は、人力信号に応答する、
少なくとも２つのカスケード接続バイポーラトランジス
タに接続された電界効果トランジスタを少なくとも１つ
備えるデジタル増幅器への本発明の応用について明らか
にしたものである。本発明は、電界効果トランジスタを
介して、出力バイポーラトランジスタのベースを固定電
位に接続するものである。この電界効果トランジスタの
型式と制御により、バイポーラトランジスタが導通状態
のとき、その導通状態が確保される。各バイポーラトラ
ンジスタのベースの放電要素の存在が、本発明の利点を
得る上で必要ではないことは明らかである。この放電要
素は、出力端子１２に向かう増幅器１０中の入力信号ｅ
の伝達時間を増やす働きをするだけである。この意味で
、これらの要素は実際にバイポーラトランジスタに接続
されていることが有利である。以上の説明により、入力
信号ｅまたは可能化信号Ｖがその反転信号ｅＩおよびＶ
＊を含むことも明らかである。
【図面の簡単な説明】
第１図は、２つの論理状態をもつ本発明に従う集積デジ
タル増幅器の第１型式の電気回路を示し、第２図は、第
１図に示した増幅器の本発明に従う変形例の電気回路を
示し、 第３図は、３つの論理状態をもち、第１図に示した増幅
器を基にして作製された本発明に従う第２型式の増幅器
の電気回路を示し、 第４図及び第５図は、第３図に示した増幅器の本発明に
従う変形例の電気回路を示すものである。 （主な参照番号） ＩＯ・・増幅器、　　　　１１・・入力端子、１２・・
出力端子、 １０ａ、１０ｂ・・セクション 特許出願人　　ビニル　ニス、アー 代　理　人　　弁理士　越場　隆 Ｆ旧、４

Claims (9)

    【特許請求の範囲】
  1. （１）入力信号（ｅ）に応答する、カスケード接続バイ
    ポーラトランジスタ（Ｑ１、Ｑ２）に接続された電界効
    果トランジスタ（Ｎ）を少なくとも１つ備え、出力バイ
    ポーラトランジスタ（Ｑ２）のベースは接続手段を介し
    て固定電位（Ｕｃ）に接続されている集積化デジタル増
    幅器（１０）であって、上記接続手段が電界効果トラン
    ジスタ（Ｐ３）で構成され、該トランジスタのゲートは
    入力信号（ｅ）またはその反転信号（ｅ＾＊）を受け、
    その型式は、上記出力バイポーラトランジスタが導通状
    態のとき、その導通状態を確実にするものであることを
    特徴とする増幅器。
  2. （２）可能化信号（ｖ）により制御される第３の状態を
    有する型式であり、上記接続手段が可能化信号により制
    御される追加電界効果トランジスタ（Ｐ′３）のドレイ
    ン−ソース電流路を備えることを特徴とする請求項１記
    載の増幅器。
  3. （３）上記固定電位が供給電位（Ｕｂ）であることを特
    徴とする請求項１または２に記載の増幅器。
  4. （４）カスケード接続されたバイポーラトランジスタの
    グループ（Ｑ１ａ、Ｑ２ａ；Ｑ１ｂ、Ｑ２ｂ）にそれぞ
    れ接続されて、入力信号（ｅ）に応答して交互に導通す
    る２つの電界効果トランジスタ（Ｎａ、Ｐｂ）を備える
    ことを特徴とする請求項１〜３のいずれか一項に記載の
    増幅器。
  5. （５）カスケード接続バイポーラトランジスタ（Ｑ１、
    Ｑ２）各々のベースの放電要素を備えることを特徴とす
    る請求項１〜４のいずれか一項に記載の増幅器。
  6. （６）上記放電要素が、入力信号（ｅ）により制御され
    る電界効果トランジスタ（Ｎ１、Ｎ２）であり、そのド
    レイン−ソース電流路が上記カスケード接続バイポーラ
    トランジスタのベースを供給電位（Ｕａ）に接続するこ
    とを特徴とする請求項５記載の増幅器。
  7. （７）放電要素が抵抗（Ｒ１、Ｒ２）であることを特徴
    とする請求項５記載の増幅器。
  8. （８）請求項１〜７の１つに定義された増幅器（１０）
    を少なくとも１つ含むことを特徴とする集積回路（ＩＣ
    ）。
  9. （９）上記増幅器（１０）がバッファ増幅器であり、そ
    の出力端子（１２）が集積回路の出力端子に対応るかあ
    るいは接続されていることを特徴とする請求項８記載の
    集積回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629829A (ja) * 1991-06-05 1994-02-04 Internatl Business Mach Corp <Ibm> 改善された低出力レベルを備えたＢｉＣＭＯＳ励振器

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247207A (en) * 1989-12-20 1993-09-21 National Semiconductor Corporation Signal bus line driver circuit
US5166544A (en) * 1991-09-18 1992-11-24 Sgs-Thomson Microelectronics, Inc. Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on
US5355030A (en) * 1992-12-04 1994-10-11 International Business Machines Corporation Low voltage BICMOS logic switching circuit
SG48335A1 (en) * 1993-04-19 1998-04-17 Koninkl Philips Electronics Nv Bicmos output driver circuit
EP0629047A3 (en) * 1993-06-02 1995-03-29 Philips Electronics Nv BICMOS high current output circuit at low voltage.
JP2861910B2 (ja) * 1996-01-26 1999-02-24 日本電気株式会社 出力回路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4538076A (en) * 1981-06-30 1985-08-27 Fujitsu Limited Level converter circuit
US4638186A (en) * 1985-12-02 1987-01-20 Motorola, Inc. BIMOS logic gate

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303841A (en) * 1979-05-21 1981-12-01 Exxon Research & Engineering Co. VMOS/Bipolar power switch
US4476403A (en) * 1982-08-04 1984-10-09 Motorola, Inc. Low level logic to high level logic translator having improved high state drive
JPH0628335B2 (ja) * 1984-12-27 1994-04-13 沖電気工業株式会社 駆動回路
US4698526A (en) * 1985-10-17 1987-10-06 Inmos Corporation Source follower CMOS input buffer
JPH0683042B2 (ja) * 1986-03-31 1994-10-19 株式会社東芝 出力ドライバ回路
US4810903A (en) * 1987-12-14 1989-03-07 Motorola, Inc. BICMOS driver circuit including submicron on chip voltage source
US4883979A (en) * 1988-02-16 1989-11-28 Texas Instruments Incorporated Darlington BiCMOS driver circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4538076A (en) * 1981-06-30 1985-08-27 Fujitsu Limited Level converter circuit
US4638186A (en) * 1985-12-02 1987-01-20 Motorola, Inc. BIMOS logic gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0629829A (ja) * 1991-06-05 1994-02-04 Internatl Business Mach Corp <Ibm> 改善された低出力レベルを備えたＢｉＣＭＯＳ励振器

Also Published As

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DE68928576T2 (de) 1998-06-04
EP0368742A1 (fr) 1990-05-16
EP0368742B1 (fr) 1998-02-04
FR2638916B1 (fr) 1994-04-01

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