JPH0983329A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0983329A JPH0983329A JP7234553A JP23455395A JPH0983329A JP H0983329 A JPH0983329 A JP H0983329A JP 7234553 A JP7234553 A JP 7234553A JP 23455395 A JP23455395 A JP 23455395A JP H0983329 A JPH0983329 A JP H0983329A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Abstract
(57)【要約】
【課題】 共通データバスに対して複数のアンプの一つ
を選択してその出力を導出する出力選択回路において、
データ遅延を小とし、消費電力を小とし、小面積で低電
圧化可能とする。 【解決手段】 差動アンプＡ１の一対の差動出力を、Ｍ
ＯＳゲートトランジスタＭ５．Ｍ６にて夫々エミッタフ
ォロワトランジスタＱ３１，Ｑ４１のベースへ夫々供給
する。トランジスタＱ３１，Ｑ４１のベース電荷を高速
に引き抜くために放電用ＭＯＳトランジスタＭ７，Ｍ８
を設け、トランジスタＭ５〜Ｍ８を選択用制御信号Ｖ１
及びその反転信号にて夫々制御する構成とする。
を選択してその出力を導出する出力選択回路において、
データ遅延を小とし、消費電力を小とし、小面積で低電
圧化可能とする。 【解決手段】 差動アンプＡ１の一対の差動出力を、Ｍ
ＯＳゲートトランジスタＭ５．Ｍ６にて夫々エミッタフ
ォロワトランジスタＱ３１，Ｑ４１のベースへ夫々供給
する。トランジスタＱ３１，Ｑ４１のベース電荷を高速
に引き抜くために放電用ＭＯＳトランジスタＭ７，Ｍ８
を設け、トランジスタＭ５〜Ｍ８を選択用制御信号Ｖ１
及びその反転信号にて夫々制御する構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に複数の差動アンプの一対の相補論理データを制
御信号に応じて一対の共通データバスへ択一的に出力制
御するようにした半導体集積回路に関するものである。
し、特に複数の差動アンプの一対の相補論理データを制
御信号に応じて一対の共通データバスへ択一的に出力制
御するようにした半導体集積回路に関するものである。
【０００２】
【従来の技術】従来のこの種の回路構成の一例について
図３を用いて説明する。図３において、一対の共通デー
タバスＤＢ１，ＤＢ２へ差動アンプＡ１，Ａ２の各一対
の相補論理データを外部制御信号Ｖ１，Ｖ２に応じて択
一的に導出するものであり、各差動アンプＡ１，Ａ２の
各一対の相補論理データはエミッタフォロワトランジス
タＱ３１，Ｑ３２，Ｑ４１，Ｑ４２によるワイヤードオ
ア接続構成により、一対のデータバスＤＢ１，ＤＢ２へ
夫々導出されるようになっている。
図３を用いて説明する。図３において、一対の共通デー
タバスＤＢ１，ＤＢ２へ差動アンプＡ１，Ａ２の各一対
の相補論理データを外部制御信号Ｖ１，Ｖ２に応じて択
一的に導出するものであり、各差動アンプＡ１，Ａ２の
各一対の相補論理データはエミッタフォロワトランジス
タＱ３１，Ｑ３２，Ｑ４１，Ｑ４２によるワイヤードオ
ア接続構成により、一対のデータバスＤＢ１，ＤＢ２へ
夫々導出されるようになっている。
【０００３】差動アンプＡ１，Ａ２は同一構成であり、
差動アンプＡ１のみについてその構成を示している。差
動入力ＩＮ１，反転ＩＮ１はエミッタ共通接続された差
動トランジスタＱ１，Ｑ２の各ベースへ接続されてお
り、両トランジスタＱ１，Ｑ２のコレクタ負荷Ｌ１，Ｌ
２から一対の相補論理データＢ１１，Ｂ１２が夫々出力
される。
差動アンプＡ１のみについてその構成を示している。差
動入力ＩＮ１，反転ＩＮ１はエミッタ共通接続された差
動トランジスタＱ１，Ｑ２の各ベースへ接続されてお
り、両トランジスタＱ１，Ｑ２のコレクタ負荷Ｌ１，Ｌ
２から一対の相補論理データＢ１１，Ｂ１２が夫々出力
される。
【０００４】これ等一対の相補論理データＢ１１，Ｂ１
２はエミッタフォロワトランジスタＱ３１，Ｑ４１のベ
ースへ夫々印加されている。尚、Ｉ１，Ｉ２，Ｉ３は定
電流源である。
２はエミッタフォロワトランジスタＱ３１，Ｑ４１のベ
ースへ夫々印加されている。尚、Ｉ１，Ｉ２，Ｉ３は定
電流源である。
【０００５】アンプＡ１を選択する制御信号Ｖ１はＭＯ
ＳトランジスタＭ１１，Ｍ２１の各ゲートへ印加されて
おり、これ等トランジスタＭ１１，Ｍ２１はトランジス
タＱ３１，Ｑ４１の各ベースとアースとの間に夫々設け
られている。アンプＡ２を選択する制御信号Ｖ２はＭＯ
ＳトランジスタＭ１２，Ｍ２２の各ゲートへ印加されて
おり、アンプＡ２の一対の相補論理データＢ２１，Ｂ２
２はエミッタフォロワトランジスタＱ３２，Ｑ４２のベ
ースへ夫々印加されている。そして、トランジスタＭ１
２，Ｍ２２はトランジスタＱ３２，Ｑ４２の各ベースと
アースとの間に夫々設けられている。
ＳトランジスタＭ１１，Ｍ２１の各ゲートへ印加されて
おり、これ等トランジスタＭ１１，Ｍ２１はトランジス
タＱ３１，Ｑ４１の各ベースとアースとの間に夫々設け
られている。アンプＡ２を選択する制御信号Ｖ２はＭＯ
ＳトランジスタＭ１２，Ｍ２２の各ゲートへ印加されて
おり、アンプＡ２の一対の相補論理データＢ２１，Ｂ２
２はエミッタフォロワトランジスタＱ３２，Ｑ４２のベ
ースへ夫々印加されている。そして、トランジスタＭ１
２，Ｍ２２はトランジスタＱ３２，Ｑ４２の各ベースと
アースとの間に夫々設けられている。
【０００６】図３の回路は、１９９０ ＩＥＥＥ， Ｔ
ＰＭ８．６；Ａ６．５ｎｓ １ＭｂＢｉＣＭＯＳ ＥＣ
Ｌ ＳＲＡＭ（Ｙａｓｕｈｉｋｏ Ｍａｋｉ， ｅｔ
ａｌ．，富士通Ｋ．Ｋ）に開示のものである。
ＰＭ８．６；Ａ６．５ｎｓ １ＭｂＢｉＣＭＯＳ ＥＣ
Ｌ ＳＲＡＭ（Ｙａｓｕｈｉｋｏ Ｍａｋｉ， ｅｔ
ａｌ．，富士通Ｋ．Ｋ）に開示のものである。
【０００７】かかる構成において、アンプＡ１の出力を
共通データバスへ出力するには、制御信号Ｖ１によって
ＭＯＳトランジスタＭ１，Ｍ２をオフ制御することによ
り、差動トランジスタＱ１，Ｑ２のコレクタ出力である
一対の相補論理データＢ１１，Ｂ１２がトランジスタＱ
３１，Ｑ４１のベースへ夫々供給されて、その結果デー
タバスＤＢ１，ＤＢ２上へ差動アンプＡ１の論理データ
Ｂ１１，Ｂ１２が夫々出力可能となる。この状態が差動
アンプＡ１の選択状態である。
共通データバスへ出力するには、制御信号Ｖ１によって
ＭＯＳトランジスタＭ１，Ｍ２をオフ制御することによ
り、差動トランジスタＱ１，Ｑ２のコレクタ出力である
一対の相補論理データＢ１１，Ｂ１２がトランジスタＱ
３１，Ｑ４１のベースへ夫々供給されて、その結果デー
タバスＤＢ１，ＤＢ２上へ差動アンプＡ１の論理データ
Ｂ１１，Ｂ１２が夫々出力可能となる。この状態が差動
アンプＡ１の選択状態である。
【０００８】次に、この差動アンプＡ１を非選択状態と
するには、制御信号Ｖ１によりＭＯＳトランジスタＭ
１，Ｍ２をオンさせて電流源として動作させることによ
り可能である。すなわち、トランジスタＭ１，Ｍ２を共
にオンとすることにより、コレクタ負荷Ｌ１，Ｌ２に夫
々電流が流れて、トランジスタＱ１，Ｑ２のコレクタ電
位が下り、トランジスタＱ３１，Ｑ４１が共にオフとな
ってデータバスＤＢ１，ＤＢ２へはこの差動アンプＡ１
のデータは伝達されない。
するには、制御信号Ｖ１によりＭＯＳトランジスタＭ
１，Ｍ２をオンさせて電流源として動作させることによ
り可能である。すなわち、トランジスタＭ１，Ｍ２を共
にオンとすることにより、コレクタ負荷Ｌ１，Ｌ２に夫
々電流が流れて、トランジスタＱ１，Ｑ２のコレクタ電
位が下り、トランジスタＱ３１，Ｑ４１が共にオフとな
ってデータバスＤＢ１，ＤＢ２へはこの差動アンプＡ１
のデータは伝達されない。
【０００９】図７に、図３の回路の各部信号の波形例を
模式的に示している。
模式的に示している。
【００１０】図４は従来のこの種の回路構成の他の例を
示すものであり、図３と同等部分は同一符号にて示して
いる。図４では、差動アンプＡ１，Ａ２の各一対の相補
論理データを択一的に共通データバスＤＢ１，ＤＢ２へ
出力するための出力選択回路をＢ１，Ｂ２として示して
いる。
示すものであり、図３と同等部分は同一符号にて示して
いる。図４では、差動アンプＡ１，Ａ２の各一対の相補
論理データを択一的に共通データバスＤＢ１，ＤＢ２へ
出力するための出力選択回路をＢ１，Ｂ２として示して
いる。
【００１１】両出力選択回路Ｂ１，Ｂ２は同一構成であ
るために、図では出力選択回路Ｂ１についてのみ示す。
差動アンプＡ１の一対の相補データＢ１１，Ｂ１２はエ
ミッタフォロワトランジスタＱ３１，Ｑ４１のエミッタ
出力となり、これ等エミッタフォロワ出力はトランスフ
ァゲートＴ１，Ｔ２を介して一対の供給データバスＤＢ
１，ＤＢ２へ導出される。
るために、図では出力選択回路Ｂ１についてのみ示す。
差動アンプＡ１の一対の相補データＢ１１，Ｂ１２はエ
ミッタフォロワトランジスタＱ３１，Ｑ４１のエミッタ
出力となり、これ等エミッタフォロワ出力はトランスフ
ァゲートＴ１，Ｔ２を介して一対の供給データバスＤＢ
１，ＤＢ２へ導出される。
【００１２】尚、Ｉ４，Ｉ５はトランジスタＱ３１，Ｑ
４１のための定電流源であり、ＩＮＶは制御信号Ｖ１を
入力としてトランスファゲートＴ１，Ｔ２を制御するた
めのインバータである。
４１のための定電流源であり、ＩＮＶは制御信号Ｖ１を
入力としてトランスファゲートＴ１，Ｔ２を制御するた
めのインバータである。
【００１３】図４の回路は特開平４−３６０３１１号公
報に開示されたものである。
報に開示されたものである。
【００１４】この回路において、差動アンプＡ１を選択
するには、制御信号Ｖ１によりトランスファゲートＴ
１，Ｔ２をオンとすることで可能である。また、非選択
状態にするには、制御信号Ｖ１によりトランスファゲー
トＴ１，Ｔ２をオフすることで可能である。
するには、制御信号Ｖ１によりトランスファゲートＴ
１，Ｔ２をオンとすることで可能である。また、非選択
状態にするには、制御信号Ｖ１によりトランスファゲー
トＴ１，Ｔ２をオフすることで可能である。
【００１５】この回路の各部信号波形例を図８に示して
いる。尚、図８の「トランスファゲートＴ３，Ｔ４」と
は、出力選択回路Ｂ２内のトランスファゲートであっ
て、出力選択回路Ｂ１内のＴ１，Ｔ２に相当するもので
ある。
いる。尚、図８の「トランスファゲートＴ３，Ｔ４」と
は、出力選択回路Ｂ２内のトランスファゲートであっ
て、出力選択回路Ｂ１内のＴ１，Ｔ２に相当するもので
ある。
【００１６】図５は従来のこの種の回路構成の更に他の
例を示すものであり、図３，４と同等部分は同一符号に
より示している。この図５の回路も先に示した特開平４
−３６０３１１号公報に開示されたものである。
例を示すものであり、図３，４と同等部分は同一符号に
より示している。この図５の回路も先に示した特開平４
−３６０３１１号公報に開示されたものである。
【００１７】差動アンプＡ１，Ａ２の各一対の相補論理
データを択一的に共通バスデータＤＢ１，ＤＢ２へ出力
するための出力選択回路Ｂ１，Ｂ２について、一つの出
力選択回路Ｂ１のみの具体例を示している。差動アンプ
Ａ１の一対の相補データＢ１１，Ｂ１２はエミッタフォ
ロワトランジスタＱ３１，Ｑ４１のベース入力となって
いる。
データを択一的に共通バスデータＤＢ１，ＤＢ２へ出力
するための出力選択回路Ｂ１，Ｂ２について、一つの出
力選択回路Ｂ１のみの具体例を示している。差動アンプ
Ａ１の一対の相補データＢ１１，Ｂ１２はエミッタフォ
ロワトランジスタＱ３１，Ｑ４１のベース入力となって
いる。
【００１８】両トランジスタＱ３１，Ｑ４１の各エミッ
タとトランジスタＱ５１，Ｑ６１の各ベースとの間に、
トランスファゲートＴ３，Ｔ４が夫々設けられており、
トランジスタＱ５１，Ｑ６１の各ベースとアースとの間
には、制御信号Ｖ１によりオンオフ制御されるＭＯＳト
ランジスタＭ３，Ｍ４が夫々設けられている。トランジ
スタＱ５１，Ｑ６１の各コレクタはトランジスタＱ３
１，Ｑ４１の各エミッタに接続され、トランジスタＱ５
１，Ｑ６１の各エミッタがデータバスＤＢ１，ＤＢ２へ
夫々接続されている。
タとトランジスタＱ５１，Ｑ６１の各ベースとの間に、
トランスファゲートＴ３，Ｔ４が夫々設けられており、
トランジスタＱ５１，Ｑ６１の各ベースとアースとの間
には、制御信号Ｖ１によりオンオフ制御されるＭＯＳト
ランジスタＭ３，Ｍ４が夫々設けられている。トランジ
スタＱ５１，Ｑ６１の各コレクタはトランジスタＱ３
１，Ｑ４１の各エミッタに接続され、トランジスタＱ５
１，Ｑ６１の各エミッタがデータバスＤＢ１，ＤＢ２へ
夫々接続されている。
【００１９】トランスファゲートＴ３，Ｔ４は制御信号
Ｖ１によりオンオフ制御されるものであり、インバータ
ＩＮＶはこの制御信号Ｖ１を反転するものである。
Ｖ１によりオンオフ制御されるものであり、インバータ
ＩＮＶはこの制御信号Ｖ１を反転するものである。
【００２０】差動アンプＡ１を選択するには、制御信号
Ｖ１によりトランスファゲートＴ３，Ｔ４をオンとし、
かつトランジスタＭ３，Ｍ４をオフとすることで可能で
ある。また、非選択とするには、制御信号Ｖ１によりト
ランスファゲートＴ３，Ｔ４をオフとし、かつトランジ
スタＭ３，Ｍ４をオンとすることで可能である。
Ｖ１によりトランスファゲートＴ３，Ｔ４をオンとし、
かつトランジスタＭ３，Ｍ４をオフとすることで可能で
ある。また、非選択とするには、制御信号Ｖ１によりト
ランスファゲートＴ３，Ｔ４をオフとし、かつトランジ
スタＭ３，Ｍ４をオンとすることで可能である。
【００２１】図９にこの回路の各部信号の波形例を示し
ている。
ている。
【００２２】
【発明が解決しようとする課題】図３に示した回路構成
では、差動アンプを非選択状態に維持するためには、電
流源トランジスタＭ１１，Ｍ２１をその間常にオンせし
めておき電流をコレクタ負荷Ｌ１，Ｌ２に流し続けるこ
とが必要であり、それだけ電力消費が増大し、無駄な電
力となる。
では、差動アンプを非選択状態に維持するためには、電
流源トランジスタＭ１１，Ｍ２１をその間常にオンせし
めておき電流をコレクタ負荷Ｌ１，Ｌ２に流し続けるこ
とが必要であり、それだけ電力消費が増大し、無駄な電
力となる。
【００２３】また、図４に示した回路構成では、エミッ
タフォロワトランジスタＱ３１，Ｑ４１とデータバスＤ
Ｂ１，ＤＢ２との間に、ＭＯＳトランジスタからなるト
ランスファゲートＴ１，Ｔ２を用いているために、この
トランスファゲートのＭＯＳ素子の寄生容量により信号
伝達に遅延が生じることになる。
タフォロワトランジスタＱ３１，Ｑ４１とデータバスＤ
Ｂ１，ＤＢ２との間に、ＭＯＳトランジスタからなるト
ランスファゲートＴ１，Ｔ２を用いているために、この
トランスファゲートのＭＯＳ素子の寄生容量により信号
伝達に遅延が生じることになる。
【００２４】図５の回路構成では、出力選択回路Ｂ１，
Ｂ２がバイポーラトランジスタ（Ｑ３１，Ｑ５１）の２
段接続構成であるから、データバスＤＢ１，ＤＢ２の電
位が、一段のエミッタフォロワ構成に比べてトランジス
タの順方向電圧（ＶBE≒０．８Ｖ）だけ低下し、その結
果、データバスＤＢ１，ＤＢ２のデータを受ける図示せ
ぬバッファ回路の動作電圧を高くして補償する必要があ
り、電源電圧の低電圧化に逆行する。また、バイポーラ
トランジスタを２個用いているので、集積化した場合の
占有面積も大きくなる。
Ｂ２がバイポーラトランジスタ（Ｑ３１，Ｑ５１）の２
段接続構成であるから、データバスＤＢ１，ＤＢ２の電
位が、一段のエミッタフォロワ構成に比べてトランジス
タの順方向電圧（ＶBE≒０．８Ｖ）だけ低下し、その結
果、データバスＤＢ１，ＤＢ２のデータを受ける図示せ
ぬバッファ回路の動作電圧を高くして補償する必要があ
り、電源電圧の低電圧化に逆行する。また、バイポーラ
トランジスタを２個用いているので、集積化した場合の
占有面積も大きくなる。
【００２５】本発明の目的は、論理データのデータバス
への択一的出力をなす出力部でのデータ遅延をなくし、
消費電力を抑えかつ小面積で低電圧化可能な半導体集積
回路を提供することである。
への択一的出力をなす出力部でのデータ遅延をなくし、
消費電力を抑えかつ小面積で低電圧化可能な半導体集積
回路を提供することである。
【００２６】
【課題を解決するための手段】本発明によれば、論理デ
ータを制御信号に応じてデータバスへ出力制御するよう
にした半導体集積回路であって、前記データバスにエミ
ッタが接続された出力トランジスタと、前記制御信号に
応じてオンオフ制御され前記論理データを前記出力トラ
ンジスタのベースへ供給制御するゲートトランジスタ
と、前記出力トランジスタのベース電荷を放電制御する
放電素子とを含むことを特徴とする半導体集積回路が得
られる。
ータを制御信号に応じてデータバスへ出力制御するよう
にした半導体集積回路であって、前記データバスにエミ
ッタが接続された出力トランジスタと、前記制御信号に
応じてオンオフ制御され前記論理データを前記出力トラ
ンジスタのベースへ供給制御するゲートトランジスタ
と、前記出力トランジスタのベース電荷を放電制御する
放電素子とを含むことを特徴とする半導体集積回路が得
られる。
【００２７】更に、本発明によれば、一対の相補論理デ
ータを制御信号に応じて一対のデータバスへ夫々出力制
御するようにした半導体集積回路であって、前記一対の
データバスにエミッタが夫々接続された一対の出力トラ
ンジスタと、前記制御信号に応じてオンオフ制御され前
記一対の論理データを前記一対の出力トランジスタの各
ベースへ夫々供給制御する一対のゲートトランジスタ
と、前記一対の出力トランジスタの各ベース蓄積電荷を
夫々放電制御する一対の放電素子とを含むことを特徴と
する半導体集積回路が得られる。
ータを制御信号に応じて一対のデータバスへ夫々出力制
御するようにした半導体集積回路であって、前記一対の
データバスにエミッタが夫々接続された一対の出力トラ
ンジスタと、前記制御信号に応じてオンオフ制御され前
記一対の論理データを前記一対の出力トランジスタの各
ベースへ夫々供給制御する一対のゲートトランジスタ
と、前記一対の出力トランジスタの各ベース蓄積電荷を
夫々放電制御する一対の放電素子とを含むことを特徴と
する半導体集積回路が得られる。
【００２８】
【発明の実施の形態】本発明の作用は次の如くである。
差動アンプの出力データをエミッタフォロワトランジス
タを介してデータバスへ導出するに際して、制御信号に
よりオンオフされるゲートトランジスタを介して当該出
力データをエミッタフォロワトランジスタのベースへ供
給し、このエミッタフォロワトランジスタのベース電荷
を放電するための放電素子をベースエミッタ間に設ける
ことにより、高速でかつ低消費電力，低電圧の回路が得
られる。
差動アンプの出力データをエミッタフォロワトランジス
タを介してデータバスへ導出するに際して、制御信号に
よりオンオフされるゲートトランジスタを介して当該出
力データをエミッタフォロワトランジスタのベースへ供
給し、このエミッタフォロワトランジスタのベース電荷
を放電するための放電素子をベースエミッタ間に設ける
ことにより、高速でかつ低消費電力，低電圧の回路が得
られる。
【００２９】以下に、図面を参照しつつ本発明の実施例
につき詳述する。
につき詳述する。
【００３０】図１は本発明の一実施例の回路図であり、
図３〜５と同等部分は同一符号にて示している。本実施
例においても、差動アンプＡ２，出力選択回路Ｂ２につ
いては同一構成のため省略している。
図３〜５と同等部分は同一符号にて示している。本実施
例においても、差動アンプＡ２，出力選択回路Ｂ２につ
いては同一構成のため省略している。
【００３１】差動アンプＡ１の一対の論理出力はゲート
用ＭＯＳトランジスタ（Ｐチャンネル）Ｍ５，Ｍ６を夫
々介してエミッタフォロワトランジスタＱ３１，Ｑ４１
の各ベースへ夫々供給されており、このバス入力をＢ１
１，Ｂ１２として示している。これ等トランジスタＱ３
１，Ｑ４１のエミッタ出力がワイヤードオア接続により
データバスＤＢ１，ＤＢ２へ夫々接続されてなるもので
ある。
用ＭＯＳトランジスタ（Ｐチャンネル）Ｍ５，Ｍ６を夫
々介してエミッタフォロワトランジスタＱ３１，Ｑ４１
の各ベースへ夫々供給されており、このバス入力をＢ１
１，Ｂ１２として示している。これ等トランジスタＱ３
１，Ｑ４１のエミッタ出力がワイヤードオア接続により
データバスＤＢ１，ＤＢ２へ夫々接続されてなるもので
ある。
【００３２】そして、トランジスタＱ３１，Ｑ４１のベ
ースとエミッタとの間には、トランジスタＱ３１，Ｑ４
１の各ベース電荷を放電するための抵抗素子Ｒ１，Ｒ２
が夫々接続されている。
ースとエミッタとの間には、トランジスタＱ３１，Ｑ４
１の各ベース電荷を放電するための抵抗素子Ｒ１，Ｒ２
が夫々接続されている。
【００３３】図６に図１の回路の各部信号波形例を示し
ている。この回路において、差動アンプＡ１を選択状態
とするには、制御信号Ｖ１をローレベルとし、トランジ
スタＭ５，Ｍ６をオンとすることによりなされる。
ている。この回路において、差動アンプＡ１を選択状態
とするには、制御信号Ｖ１をローレベルとし、トランジ
スタＭ５，Ｍ６をオンとすることによりなされる。
【００３４】例えば、トランジスタＱ１がオフで、トラ
ンジスタＱ２がオンするような信号がこの差動アンプに
入力されているとすると、トランジスタＱ１のコレクタ
電位はハイレベルであり、トランジスタＱ２のコレクタ
電位はローレベルとなり、ＭＯＳトランジスタＭ５，Ｍ
６がオンであるのでトランジスタＱ１，Ｑ２のコレクタ
電位はトランジスタＱ３１のベースとＱ４１のベースに
夫々伝わり、データバスＤＢ１，ＤＢ２上には、ＤＢ１
がハイ，ＤＢ２がローとなるデータが出力される。
ンジスタＱ２がオンするような信号がこの差動アンプに
入力されているとすると、トランジスタＱ１のコレクタ
電位はハイレベルであり、トランジスタＱ２のコレクタ
電位はローレベルとなり、ＭＯＳトランジスタＭ５，Ｍ
６がオンであるのでトランジスタＱ１，Ｑ２のコレクタ
電位はトランジスタＱ３１のベースとＱ４１のベースに
夫々伝わり、データバスＤＢ１，ＤＢ２上には、ＤＢ１
がハイ，ＤＢ２がローとなるデータが出力される。
【００３５】次に、差動アンプＡ１を非選択状態とする
には、制御信号Ｖ１をハイレベルにする。その結果ＭＯ
ＳトランジスタＭ５，Ｍ６がオフとなるので、トランジ
スタＱ３１，Ｑ４１にベース電流を定常的に供給できる
パスがなくなり抵抗Ｒ１，Ｒ２による電荷の引き抜きに
よりトランジスタＱ３１，Ｑ４１はオフする。この時、
アンプＡ２が選択されるように制御Ｖ２に信号が入力さ
れるので、データバス線の電位はアンプＡ２の出力する
データによって決定される。
には、制御信号Ｖ１をハイレベルにする。その結果ＭＯ
ＳトランジスタＭ５，Ｍ６がオフとなるので、トランジ
スタＱ３１，Ｑ４１にベース電流を定常的に供給できる
パスがなくなり抵抗Ｒ１，Ｒ２による電荷の引き抜きに
よりトランジスタＱ３１，Ｑ４１はオフする。この時、
アンプＡ２が選択されるように制御Ｖ２に信号が入力さ
れるので、データバス線の電位はアンプＡ２の出力する
データによって決定される。
【００３６】今、本実施例においては、コレクタ負抵抗
Ｌ１，Ｌ２の値を５００Ωとし、電流源Ｉ１の流す電流
値Ｉ１を１ｍＡとする。またＶCC＝３．３Ｖとし、制御
信号Ｖ１のハイレベル電位はＶCCに等しく、ローレベル
電位は０Ｖで、Ｖ１も同様であるとし、抵抗Ｒ１，Ｒ２
の値は８ＫΩとする。
Ｌ１，Ｌ２の値を５００Ωとし、電流源Ｉ１の流す電流
値Ｉ１を１ｍＡとする。またＶCC＝３．３Ｖとし、制御
信号Ｖ１のハイレベル電位はＶCCに等しく、ローレベル
電位は０Ｖで、Ｖ１も同様であるとし、抵抗Ｒ１，Ｒ２
の値は８ＫΩとする。
【００３７】この様な条件で各点の電位を考えると、ト
ランジスタＱ１，Ｑ２のコレクタ電位はハイ、ローに応
じて各々ＶCC−０．０５Ｖ＝３．２５Ｖ，ＶCC−０．５
５Ｖ＝２．７５Ｖである。この電位は、Ｒ１，Ｒ２を流
れる電流０．１ｍＡ＝８００ｍＶ／８ＫΩと、Ｉ１，Ｌ
１，Ｌ２から定まり、振幅はＬ２＝５００Ω×１ｍＡ＝
５００ｍＶとなる。
ランジスタＱ１，Ｑ２のコレクタ電位はハイ、ローに応
じて各々ＶCC−０．０５Ｖ＝３．２５Ｖ，ＶCC−０．５
５Ｖ＝２．７５Ｖである。この電位は、Ｒ１，Ｒ２を流
れる電流０．１ｍＡ＝８００ｍＶ／８ＫΩと、Ｉ１，Ｌ
１，Ｌ２から定まり、振幅はＬ２＝５００Ω×１ｍＡ＝
５００ｍＶとなる。
【００３８】次に、ＭＯＳトランジスタＭ５，Ｍ６のト
ランジスタＱ１，Ｑ２に接続される側の電位は、上述の
如く３．２５Ｖであるか２．７５Ｖであるので、Ｖ１が
ローレベルのとき、十分にゲートソース間電圧がとれる
ので、トランジスタＭ５，Ｍ６はオンし、ハイレベルの
ときはオフする。データバス線の電位はハイのとき３．
２５Ｖ−０．８Ｖ＝２．６５Ｖ，ローのときＶC −０．
５５Ｖ−０，８Ｖ＝１．９５Ｖとなる。
ランジスタＱ１，Ｑ２に接続される側の電位は、上述の
如く３．２５Ｖであるか２．７５Ｖであるので、Ｖ１が
ローレベルのとき、十分にゲートソース間電圧がとれる
ので、トランジスタＭ５，Ｍ６はオンし、ハイレベルの
ときはオフする。データバス線の電位はハイのとき３．
２５Ｖ−０．８Ｖ＝２．６５Ｖ，ローのときＶC −０．
５５Ｖ−０，８Ｖ＝１．９５Ｖとなる。
【００３９】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本例に
おいては、出力選択回路部のエミッタフォロワトランジ
スタＱ３１，Ｑ４１のベース電荷放電素子として、抵抗
の代りにＰチャンネルＭＯＳトランジスタＱ７，Ｑ８を
用いたものである。この場合、トランジスタＱ７，Ｑ８
は制御信号Ｖ１の逆相信号によりオンオフ制御されるよ
うになっている。
り、図１と同等部分は同一符号にて示している。本例に
おいては、出力選択回路部のエミッタフォロワトランジ
スタＱ３１，Ｑ４１のベース電荷放電素子として、抵抗
の代りにＰチャンネルＭＯＳトランジスタＱ７，Ｑ８を
用いたものである。この場合、トランジスタＱ７，Ｑ８
は制御信号Ｖ１の逆相信号によりオンオフ制御されるよ
うになっている。
【００４０】この回路の動作時の各部信号波形例も図６
と同一である。この例では、制御信号Ｖ１がローからハ
イになり、ゲートトランジスタＭ５，Ｍ６がオンからオ
フになったときに、エミッタフォロワトランジスタＱ３
１，Ｑ４１のベース電荷が、オントランジスタＭ７，Ｍ
８により急速に引き抜かれることになるので、トランジ
スタＱ３１，Ｑ４１は急速にオフ状態となる。
と同一である。この例では、制御信号Ｖ１がローからハ
イになり、ゲートトランジスタＭ５，Ｍ６がオンからオ
フになったときに、エミッタフォロワトランジスタＱ３
１，Ｑ４１のベース電荷が、オントランジスタＭ７，Ｍ
８により急速に引き抜かれることになるので、トランジ
スタＱ３１，Ｑ４１は急速にオフ状態となる。
【００４１】トランジスタＱ７，Ｑ８の働きについて更
に検討すると、アンプＡ１が選択状態であったときにト
ランジスタＱ３１のベース電位がハイレベルであり、非
選択状態に切替わった時にデータバスＤＢ１にアンプＡ
２から出力される信号がローであったとすると、最初の
時点ではトランジスタＱ３１のベースエミッタ間にはオ
ンしているトランジスタの順方向電圧より大きい電圧が
かかる。
に検討すると、アンプＡ１が選択状態であったときにト
ランジスタＱ３１のベース電位がハイレベルであり、非
選択状態に切替わった時にデータバスＤＢ１にアンプＡ
２から出力される信号がローであったとすると、最初の
時点ではトランジスタＱ３１のベースエミッタ間にはオ
ンしているトランジスタの順方向電圧より大きい電圧が
かかる。
【００４２】このとき、トランジスタＱ３１のベース部
の配線容量等から電荷が引き抜かれて、このベース電位
が降下しなければ、データバスＤＢ１の電位も降下しな
い。もし、トランジスタＭ７がなければ、この電荷の引
き抜きはトランジスタＱ３１のベース電流だけで行われ
ることになり、このベース電流は小さいため時間がかか
る。
の配線容量等から電荷が引き抜かれて、このベース電位
が降下しなければ、データバスＤＢ１の電位も降下しな
い。もし、トランジスタＭ７がなければ、この電荷の引
き抜きはトランジスタＱ３１のベース電流だけで行われ
ることになり、このベース電流は小さいため時間がかか
る。
【００４３】しかし、ここではトランジスタＭ７がオン
しているので、このトランジスタによって電流の引き抜
きが生じて、トランジスタＱ３１のベース電位の降下が
急速になされることにより、電位降下の時間が短くなる
のである。
しているので、このトランジスタによって電流の引き抜
きが生じて、トランジスタＱ３１のベース電位の降下が
急速になされることにより、電位降下の時間が短くなる
のである。
【００４４】このときのベース電位の立下りは、ＭＯＳ
トランジスタＭ７，Ｍ８の代りに抵抗が用いられた第１
の実施例の場合より速い。それはＭＯＳトランジスタの
オン抵抗のほうが小さいからである。また、占有面積も
抵抗の場合より小さくなり高集積化に有利である。
トランジスタＭ７，Ｍ８の代りに抵抗が用いられた第１
の実施例の場合より速い。それはＭＯＳトランジスタの
オン抵抗のほうが小さいからである。また、占有面積も
抵抗の場合より小さくなり高集積化に有利である。
【００４５】
【発明の効果】叙上の如く、本発明によれば、非選択時
において無用な電流が流れず、また出力データの遅延が
なく、更にバイポーラトランジスタの一段構成であるの
で高電圧とする必要がなく、よって低消費電力，高速か
つ低電圧となると共に、面積的にも小さくできるという
効果がある。
において無用な電流が流れず、また出力データの遅延が
なく、更にバイポーラトランジスタの一段構成であるの
で高電圧とする必要がなく、よって低消費電力，高速か
つ低電圧となると共に、面積的にも小さくできるという
効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来の半導体集積回路の一例を示す図である。
【図４】従来の半導体集積回路の他の例を示す図であ
る。
る。
【図５】従来の半導体集積回路の更に他の例を示す図で
ある。
ある。
【図６】本発明の実施例の回路の各部動作波形例を示す
図である。
図である。
【図７】図３の従来例の回路の各部動作波形例を示す図
である。
である。
【図８】図４の従来例の回路の各部動作波形例を示す図
である。
である。
【図９】図５の従来例の回路の各部動作波形例を示す図
である。
である。
Ａ１，Ａ２ 差動アンプ Ｂ１，Ｂ２ 出力選択回路 ＤＢ１，ＤＢ２ データバス Ｉ１〜Ｉ５ 定電流源 Ｌ１，Ｌ２ 負荷 Ｍ５〜Ｍ８，Ｍ１１，Ｍ１２， Ｍ２１，Ｍ２２ ＭＯＳトランジスタ Ｑ１，Ｑ２ 差動トランジスタ Ｑ３１，Ｑ４１ エミッタフォロワトランジスタ Ｒ１，Ｒ２ 抵抗
Claims (7)
- 【請求項１】 論理データを制御信号に応じてデータバ
スへ出力制御するようにした半導体集積回路であって、
前記データバスにエミッタが接続された出力トランジス
タと、前記制御信号に応じてオンオフ制御され前記論理
データを前記出力トランジスタのベースへ供給制御する
ゲートトランジスタと、前記出力トランジスタのベース
電荷を放電制御する放電素子とを含むことを特徴とする
半導体集積回路。 - 【請求項２】 一対の相補論理データを制御信号に応じ
て一対のデータバスへ夫々出力制御するようにした半導
体集積回路であって、前記一対のデータバスにエミッタ
が夫々接続された一対の出力トランジスタと、前記制御
信号に応じてオンオフ制御され前記一対の論理データを
前記一対の出力トランジスタの各ベースへ夫々供給制御
する一対のゲートトランジスタと、前記一対の出力トラ
ンジスタの各ベース蓄積電荷を夫々放電制御する一対の
放電素子とを含むことを特徴とする半導体集積回路。 - 【請求項３】 前記一対の相補論理データは差動アンプ
の出力であることを特徴とする請求項２記載の半導体集
積回路。 - 【請求項４】 前記差動アンプは複数設けられており、
これ等差動アンプの一対の相補論理データに夫々対応し
て前記一対の出力トランジスタ、前記一対のゲートトラ
ンジスタ及び前記一対の放電素子が設けられており、前
記一対の出力トランジスタのエミッタが前記一対のデー
タバスに夫々共通接続されていることを特徴とする請求
項３記載の半導体集積回路。 - 【請求項５】 前記制御信号により、前記一対の論理デ
ータを前記一対のデータバスへ択一的に導出するよう構
成されていることを特徴とする請求項４記載の半導体集
積回路。 - 【請求項６】 前記放電素子は前記出力トランジスタの
ベースとエミッタとの間に接続された抵抗素子であるこ
とを特徴とする請求項１〜５いずれか記載の半導体集積
回路。 - 【請求項７】 前記放電素子は前記出力トランジスタの
ベースとエミッタとの間に接続され前記制御信号の逆相
信号によりオンオフ制御されるトランジスタ素子である
ことを特徴とする請求項１〜５いずれか記載の半導体集
積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234553A JPH0983329A (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路 |
| KR1019960033792A KR970017653A (ko) | 1995-09-13 | 1996-08-14 | 활성 상태에서 공통 버스를 구동시키는 트랜지스터 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234553A JPH0983329A (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983329A true JPH0983329A (ja) | 1997-03-28 |
Family
ID=16972834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234553A Pending JPH0983329A (ja) | 1995-09-13 | 1995-09-13 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0983329A (ja) |
| KR (1) | KR970017653A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157119A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体回路 |
| JPH04360311A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | マルチプレキサ回路 |
| JPH05268046A (ja) * | 1992-03-18 | 1993-10-15 | Nec Corp | 半導体集積回路及びその試験方法 |
-
1995
- 1995-09-13 JP JP7234553A patent/JPH0983329A/ja active Pending
-
1996
- 1996-08-14 KR KR1019960033792A patent/KR970017653A/ko not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157119A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体回路 |
| JPH04360311A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | マルチプレキサ回路 |
| JPH05268046A (ja) * | 1992-03-18 | 1993-10-15 | Nec Corp | 半導体集積回路及びその試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970017653A (ko) | 1997-04-30 |
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